JP3791209B2 - アクティブマトリクス基板及びその製造方法、並びに液晶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）を用いたアクティブマトリクス基板、その製造方法、および液晶表示装置に関するものである。さらに詳しくは、基板上に形成した複数のＴＦＴ間における素子間分離技術に関するものである。
【０００２】
【従来の技術】
液晶パネルを用いた表示装置、あるいはエレクトロルミネッセンスなどといった電流駆動型の発光素子を用いた表示装置では、ＴＦＴを用いて駆動回路や画素スイッチング回路などを構成することが多い。たとえば、図１４（Ａ）、（Ｂ）に示すように、液晶パネルのアクティブマトリクス基板２に形成された画素スイッチング用のＮ型のＴＦＴ１０Ｃでは、下地保護膜１０１の形成されたガラス基板などといった絶縁基板１００の表面に島状のポリシリコン膜からなる多結晶性の半導体薄膜２０Ｃが形成され、この島状の半導体薄膜２０Ｃには、ゲート電極１５Ｃに対してゲート絶縁膜１３を介して対峙する真性半導体（不純物の導入されていない半導体薄膜）よりなるチャネル領域１７Ｃ、およびこのチャネル領域１７Ｃに接続するソース・ドレイン領域１２Ｃ（不純物の導入された半導体薄膜）が形成されている。ソース・ドレイン領域１２Ｃに対しては、ゲート電極１５Ｃを覆うように形成された層間絶縁膜５１のコンタクトホールを介してソース・ドレイン電極８０１、８０２が電気的に接続している。
【０００３】
ソース・ドレイン領域１２Ｃでは、ゲート電極１５Ｃの端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向にずれた位置に高濃度ソース・ドレイン領域１２２Ｃが形成され、ゲート電極１５Ｃの端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１Ｃが形成されている。ゲート電極１５Ｃは走査線の一部として形成されている。また、ソース・ドレイン電極８０２はデータ線として形成され、ソース、ドレイン電極８０１には、その上層側に形成された層間絶縁膜５２のコンタクトホールを介してＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる透明な画素電極８が電気的に接続している。
【０００４】
また、アクティブマトリクス基板２に対してデータ線駆動回路や走査線駆動回路などが形成されている場合には、図４に示すように、アクティブマトリクス基板上には、画素スイッチング用のＮ型のＴＦＴ１０Ｃの他にも、駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂが形成される。従って、このような駆動回路内蔵型のアクティブマトリクス基板２を製造する場合には少なくとも２回の不純物導入工程が必要であり、またＴＦＴのオフ電流の低減、あるいは信頼性の向上といった要請からＴＦＴがＬＤＤ(Lightly Doped Drain)構造をとる場合には図１５（Ａ）〜（Ｄ）を参照して以下に説明する計４回の不純物導入工程を行う。
【０００５】
図１５（Ａ）〜（Ｄ）は、アクティブマトリクス基板２の製造工程のうち、不純物導入工程を行う際の断面（図面に向かって左側）および平面（図面に向かって右側）を示す工程図である。なお、図１５（Ａ）〜（Ｄ）には、画素スイッチング用のＴＦＴ１０Ｃを形成していく様子のみを示してある。
【０００６】
まず、図１５（Ａ）に示すように、絶縁基板１００の全面に形成した真性半導体薄膜から複数の島状の半導体薄膜２０Ｃをパターニング形成した以降、駆動回路用のＰ型のＴＦＴを形成するための低濃度Ｐ型の不純物を導入する工程では、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１１を用いる。
【０００７】
次に、図１５（Ｂ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための高濃度Ｐ型の不純物を導入する工程では、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うとともに、駆動回路用のＰ型のＴＦＴのゲート電極をやや広めに覆うレジストマスクＲＭ１２を用いる。
【０００８】
次に、図１５（Ｃ）に示すように、画素スイッチング用のＮ型のＴＦＴ１０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための低濃度Ｎ型の不純物を導入する工程では、駆動回路用のＰ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクを用いる。従って、画素スイッチング用のＮ型のＴＦＴ１０Ｃの形成領域、および駆動回路用のＮ型のＴＦＴの形成領域にはレジストマスクは形成されない。それ故、この不純物導入工程を終えた後には、半導体薄膜２０Ｃには、ゲート電極１５Ｃにセルフアライン的に低濃度ソース・ドレイン領域１２１Ｃが形成される。
【０００９】
次に、図１５（Ｄ）に示すように、画素スイッチング用のＮ型のＴＦＴ１０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための高濃度Ｎ型の不純物を導入する工程では、画素スイッチング用のＮ型のＴＦＴ１０Ｃのゲート電極１５Ｃ、および駆動回路用のＮ型のＴＦＴのゲート電極をやや広めに覆うレジストマスクＲＭ１４を用いる。従って、この不純物導入工程を終えた後において、半導体薄膜２０Ｃには、ゲート電極１５Ｃの端部からチャネル長方向にずれた位置に高濃度ソース・ドレイン領域１２２Ｃを備えるソース・ドレイン領域１２Ｃが形成される。
【００１０】
ここで、不純物導入用のレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４はいずれも、絶縁基板１００の表面に対して必要最少限の領域に形成されるのが一般的である。すなわち、半導体薄膜２０Ｃが形成されていない領域については、絶縁基板１００に形成した下地保護膜１０１が露出しているだけなので、不純物を導入する際にレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４で覆う必要がない。また、レジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４を不必要な領域にまで形成すると、レジスト等から発生するガスに起因する気泡の発生、あるいはレジストマスクの剥がれなどが発生しやすいので、レジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４は、必要最少限の領域に形成した方が工程を安定化することができる。それ故、従来は不純物導入工程において、レジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４は、島状の半導体薄膜２０Ｃが形成されている領域上のみに形成され、半導体薄膜２０Ｃがない領域には形成されない。
【００１１】
【発明が解決しようとする課題】
このように、従来のアクティブマトリクス基板２では、島状にパターニングした半導体薄膜２０Ｃに対してＴＦＴ１０Ｃを形成することにより隣接するＴＦＴ１０Ｃの間の素子間分離を行っているが、絶縁基板１００の全面に形成した半導体薄膜から島状の半導体薄膜２０Ｃをパターニング形成した際に、例えばレジストマスク形成時の異常等により、図１６および図１７に示すように、残すべき領域以外に余分な半導体薄膜２０Ｄが残ってしまうことがあり、このような場合には、隣接するＴＦＴ１０Ｃの間で短絡が発生するという問題点がある。すなわち、アクティブマトリクス基板２の製造方法において、不純物を選択的に導入するためのレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４は、図１７（Ａ）、（Ｂ）、（Ｄ）に示すように、半導体薄膜２０Ｃが形成されている領域上のみに形成され、この領域以外に余分な半導体薄膜２０Ｄが残っていることは全く想定されていない。従って、余分な半導体薄膜２０Ｄが残っているにもかかわらず、半導体薄膜２０Ｃが形成された領域のみにレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４を形成する方法では、図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すいずれの不純物導入工程においても、余分な半導体薄膜２０Ｄに対して不純物が導入され、この半導体薄膜２０Ｄが１０-3〜１０-1Ωcm程度に低抵抗化する。そして、Ｎ型領域として導電化した半導体薄膜２０Ｄが、隣接するＴＦＴ１０Ｃの間で、同じくＮ型のソース・ドレイン領域１２１Ｃ同士を繋げると、隣接するＴＦＴ１０Ｃ同士が短絡するのである。なお、余分な半導体薄膜２０Ｄに対しては、Ｎ型の不純物およびＰ型の不純物の双方が導入されるため、各不純物のドーズ量のバランスによりＮ型もしくはＰ型の半導体のいずれかとして振る舞う。ドーズ量の条件によっては半導体薄膜２０Ｄが真性半導体に近くなり、導電性が低下するため短絡を防止できるが、そこまでの制御は事実上、不可能である。
【００１２】
このような短絡の発生したトランジスタは正常に機能しないため、駆動回路の動作不良やいわゆる線欠陥・点欠陥といった表示不良の原因となり、製造歩留まりを低下させる。
【００１３】
以上の問題点に鑑みて、本発明の課題は、工程数を増やすことなく、基板上に形成したＴＦＴの間で短絡が発生しないアクティブマトリクス基板、その製造方法、および液晶表示装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明では、不純物が導入されていない半導体薄膜よりなる半導体領域、および不純物が導入された半導体薄膜よりなるソース・ドレイン領域を備える複数の薄膜トランジスタが基板上に形成されてなるアクティブマトリクス基板において、 少なくとも隣接する前記薄膜トランジスタ間及び該薄膜トランジスタ周辺には、素子間分離領域が形成され、当該素子間分離領域は、前記薄膜トランジスタ形成領域に接する不純物が導入されていない半導体薄膜領域と、不純物が導入された半導体薄膜間に挟まれ、かつ不純物を含まない半導体薄膜を有する領域から構成されていることを特徴とする。本願明細書におけるアクティブマトリクス基板とは、ＴＦＴを用いた液晶パネル用、あるいはエレクトロルミネッセンス素子などの電流駆動型の発光素子を用いた表示装置用など、ＴＦＴを用いて駆動回路やスイッチング回路などを構成した装置のことを意味する。
【００１５】
本発明では、パターニング工程で複数の島状の半導体薄膜を形成した際に、隣接する半導体薄膜同士を繋げるような余分な半導体薄膜が残り、かつ、不純物導入工程において余分な半導体薄膜に不純物が導入されることにより１０-3〜１０-1Ωcm程度に半導体薄膜の低抵抗化が起こっても、この余分な半導体薄膜に比抵抗１０3〜１０5Ωcm程度と高抵抗の半導体領域を確保し、この半導体領域を素子間分離膜として用いている。このため、隣接するＴＦＴ間に短絡が発生するということがないので、装置が誤動作することがない。また、余分な半導体薄膜に真性領域（素子間分離膜）を確保するには、いずれの不純物導入工程においても不純物が導入されないような領域を確保すればよい。すなわち、ＴＦＴを製造するために行う不純物導入工程で用いる不純物導入用マスクとしては、ＴＦＴを形成するための島状の半導体薄膜の上だけでなく、その周辺領域の一部も常に覆うように不純物導入用マスクのパターンを変えるだけでよい。それ故、工程数を増やすことなく、基板上に形成したＴＦＴの間で短絡が発生しないＴＦＴ装置を製造することができる。さらに、半導体領域（例えば真性半導体）を有する素子間分離膜を用いれば、本来意図しない余分な半導体薄膜に起因する短絡防止のみならず、例えば静電気破壊防止対策として、あるいは加工精度向上や加工時のダメージによる素子劣化向上のため、積極的にＴＦＴ間を半導体薄膜で接続するような製造方法も可能になる。しかも、真性半導体を有する素子間分離膜を用いれば、かならずしもＴＦＴ毎に半導体薄膜を島状に分離するように加工する必要がないという利点もある。
【００１６】
本発明の別の形態では、不純物が導入されていない半導体薄膜よりなる半導体領域、および不純物が導入された半導体薄膜よりなるソース・ドレイン領域を備える複数の薄膜トランジスタが基板上に形成されてなるアクティブマトリクス基板において、少なくとも隣接する前記薄膜トランジスタの間及び該薄膜トランジスタ周辺には、素子間分離領域が形成され、当該素子間分離領域は、前記薄膜トランジスタ形成領域に接し、かつ当該薄膜トランジスタのソース・ドレイン領域に導入された不純物と反対極性のＰ型またはＮ型の不純物が導入された半導体薄膜領域と、ＰＮ接合面を形成するＰ型、Ｎ型の不純物が導入された各々の半導体薄膜を有する領域から構成されることを特徴とする。
【００１７】
本発明では、複数の島状の半導体薄膜を形成した際に、隣接する半導体薄膜同士を繋げるような余分な半導体薄膜が残り、かつ、この余分な半導体薄膜に不純物が導入されることにより導電化が起こっても、この余分な半導体薄膜には、ＰＮ接合部位を形成する。このため、隣接するＴＦＴ同士は、ＰＮ接合部位によって絶縁分離されているので、短絡が発生しない。また、ＰＮ接合を形成するには、不純物導入工程において、隣接する領域に異なる不純物を導入するだけでよい。すなわち、不純物導入工程において用いる不純物導入用マスクとしては、ＴＦＴを形成するための島状の半導体薄膜の上だけでなく、その周辺領域において、隣接する領域に対して導電型の異なる不純物を導入することのできるパターンをもつ不純物導入用マスクを用いればよい。それ故、工程数を増やすことなく、基板上に形成したＴＦＴの間で短絡が発生しないＴＦＴ装置を製造することができる。さらに、ＰＮ接合部位を有する素子間分離膜を用いれば、本来意図しない余分な半導体薄膜に起因する短絡防止のみならず、例えば静電気破壊防止対策として、あるいは加工精度向上や加工時のダメージによる素子劣化向上のため、積極的にＴＦＴ間を半導体薄膜で接続するような製造方法も可能になる。しかも、ＰＮ接合部位を有する素子間分離膜を用いれば、かならずしもＴＦＴ毎に半導体薄膜を島状に分離するように加工する必要がないという利点もある。
【００１８】
本発明において、前記素子間分離領域は、隣接するＴＦＴの間に少なくとも２個以上のＰＮ接合面を有していることが好ましい。このように構成すると、ＴＦＴ間に印加される電圧にかかわらず、十分な絶縁性を確保することができる。
【００１９】
本発明において、前記素子間分離領域は、前記ＴＦＴの形成領域と接するように形成されていることが好ましい。このように構成すると、１つのＴＦＴに形成されているソース・ドレイン領域間の短絡をも防止できる。
【００２０】
本発明において、前記素子間分離領域は、たとえば、アクティブマトリクス基板上に画素スイッチング用として形成されるＴＦＴに対して形成される。
【００２１】
本発明では、少なくとも基板上の所定の領域に半導体薄膜を形成する半導体薄膜形成工程と、前記薄膜トランジスタのソース・ドレインを形成する領域に選択的に不純物を導入する不純物導入工程とを有するアクティブマトリクス基板の製造方法において、隣接し合う薄膜トランジスタの間の中央部、及び当該薄膜トランジスタ領域周辺に不純物の導入を行わない所定領域を形成できるように、所定のマスクをかけた後前記不純物導入を行うことを特徴とする。
【００２２】
本発明において、前記不純物導入工程を複数回行う場合には、該複数回のいずれの不純物導入工程においても、前記薄膜トラジスタの形成領域の間の同一箇所に不純物の導入を行わない領域を設ける。
【００２３】
本発明において、少なくとも基板上の所定の領域に半導体薄膜を形成する半導体薄膜形成工程と、前記半導体薄膜にＮ型不純物を導入するＮ型不純物導入工程と、前記半導体薄膜にＰ型不純物を導入するＰ型不純物導入工程とを有するアクティブマトリクス基板の製造方法において、形成される薄膜トランジスタ周辺には、当該薄膜トランジスタのソース・ドレイン領域に導入される不純物とは反対極性の不純物を導入する領域を形成するように、また、前記隣接する薄膜トランジスタ間にはＮ型不純物を導入する領域と、Ｐ型不純物を導入する領域とを隣接して設けられるように、前記各工程において所定のマスクをかけた後、低濃度Ｐ型不純物、高濃度Ｐ型不純物、低濃度Ｎ型不純物、そして高濃度Ｎ型不純物の順に各不純物を導入することを特徴とする。
【００２４】
本発明において、前記の各不純物導入工程において、Ｎ型もしくはＰ型の不純物がそれぞれ導入される領域は、当該ＴＦＴの各形成領域の間に少なくとも３個所存在することが好ましい。
【００２５】
このような構成のアクティブマトリクス基板の製造方法は、ＴＦＴにより各画素を個別にスイッチングする液晶装置用のアクティブマトリクス基板の製造に適用される。
【００２６】
【発明の実施の形態】
図面を参照して本発明の実施の形態を説明する。なお、以下の説明では、説明の重複を避けるために、共通する機能を有する部分には同一の符号を付してある。
【００２７】
［全体構成］
図１ないし図４を参照して、本発明に係る素子間分離技術を採用した装置として、駆動回路内蔵型液晶パネルのアクティブマトリクス基板に形成した画素スイッチング用のＴＦＴ同士の素子間分離に本発明を適用した例を説明する。
【００２８】
図１および図２はそれぞれ、本形態に係る液晶表示装置に用いた液晶パネルを対向基板の側からみた平面図、および図１のＨ−Ｈ′線で切断したときの液晶パネルの断面図である。図３は、アクティブマトリクス基板の構成を模式的に示すブロック図である。図４および図５はそれぞれ、アクティブマトリクス基板に形成した画素領域および駆動回路形成領域の一部を取り出して示す断面図および平面図である。
【００２９】
図１および図２において、液晶表示装置に用いる液晶パネル１は、画素電極８がマトリクス状に形成されたアクティブマトリクス基板２と、対向電極３２が形成された対向基板３と、これらの基板間に封入、挟持されている液晶３９とから概略構成されている。アクティブマトリクス基板２と対向基板３とは、対向基板３の外周縁に沿って形成されたギャップ材含有のシール材２１０によって所定の間隙を介して貼り合わされている。また、アクティブマトリクス基板２と対向基板３との間には、シール材２１０によって液晶封入領域４０が区画形成され、この液晶封入領域４０内に液晶３９が封入されている。この液晶封入領域４０内において、アクティブマトリクス基板２と対向基板３と間にはスペーサ３７が介在している。シール材２１０としては、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、シール材２１０に配合されるギャップ材としては、約２μｍ〜約１０μｍの無機あるいは有機質のファイバ若しくは球などが用いられる。
【００３０】
例えば、対向基板３はアクティブマトリクス基板２よりも小さく形成されてなり、アクティブマトリクス基板２の周辺部分は、対向基板３の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板２の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板３から露出した状態にある。ここで、シール材２１０は部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、対向基板３とアクティブマトリクス基板２とを貼り合わせた後、シール材２１０の内側領域を減圧状態にすれば、液晶注入口２４１から液晶３９を減圧注入でき、液晶３９を封入した後は液晶注入口２４１を封止剤２４２で塞げばよい。なお、対向基板３には、シール材５２の内側において画面表示領域７を見切りするための遮光膜４０２も形成されている。また、対向基板３のコーナー部のいずれにも、アクティブマトリクス基板２と対向基板３との間で電気的導通をとるための上下導通材５６が形成されている。また、基板はほぼ同じサイズで形成し、シールとドライバーとが重なるように形成されていても構わない。
【００３１】
ここで、走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路７０は片側だけでも良いことは言うまでもない。また、データ線駆動回路６０を画面表示領域７の辺に沿って両側に配列しても良い。この場合に、例えば奇数列のデータ線は画面表示領域７の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、 偶数列のデータ線は画面表示領域７の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路６０の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。また、アクティブマトリクス基板２において、データ線駆動回路６０と対向する辺の側では、遮光膜４０２の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板３およびアクティブマトリクス基板２の光入射側の面あるいは光出射側には、使用する液晶３９の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００３２】
本形態の液晶パネル１を透過型で構成した場合には、たとえば、投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶パネル１がＲＧＢ用のライトバルブとして各々使用され、各液晶パネル１の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、本形態の液晶パネル１にはカラーフィルタが形成されていない。但し、対向基板３において各画素電極８に対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示以外にも、カラー液晶テレビなどといったカラー液晶表示装置を構成することができる。さらにまた、対向基板３に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００３３】
［アクティブマトリクス基板の構成］
図３に示すように、液晶表示装置用のアクティブマトリクス基板２上には、データ線９０および走査線９１に接続する画素スイッチング用のＮ型のＴＦＴ１０Ｃと、このＴＦＴ１０Ｃを介してデータ線９０から画像信号が入力される液晶セル９４が存在する。なお、液晶セルとは画素電極に対応する液晶層領域をいう。
【００３４】
データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ線駆動回路６０が形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査線駆動回路７０が形成されている。画素領域では、前段の走査線９１との間に保持容量４０（容量素子）が形成され、この保持容量４０は、液晶セル９４での電荷の保持特性を高める機能を有しており、走査線９１との間に代えて、専用の容量線との間に構成されることもある。
【００３５】
このように構成したアクティブマトリクス基板２において、データ線駆動回路６０および走査線駆動回路７０のシフトレジスタ８４、８８などは、図４および図５に示すように、画素スイッチング用のＮ型のＴＦＴ１０Ｃと同時形成された駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂによって構成されている。
【００３６】
従って、アクティブマトリクス基板２には、用途および導電型が相違する３種類のＴＦＴ１０Ａ、１０Ｂ、１０Ｃが形成され、これらのＴＦＴ１０Ａ、１０Ｂ、１０Ｃは、いずれもガラス基板などといった絶縁基板１００の表面に形成された島状のポリシリコン膜からなる多結晶性の半導体薄膜２０Ａ、２０Ｂ、２０Ｃを用いて形成されている。
【００３７】
まず、画素スイッチング用のＮ型のＴＦＴ１０Ｃでは、島状の半導体薄膜２０Ｃに対して、ゲート電極１５Ｃに対してゲート絶縁膜１３を介して対峙するチャネル領域１７Ｃ、およびこのチャネル領域１７Ｃに接続するソース・ドレイン領域１２Ｃが形成されている。これらのソース・ドレイン領域１２Ｃに対しては、ゲート電極１５Ｃの表面側に形成された層間絶縁膜５１のコンタクトホールを介してソース・ドレイン電極８０１、８０２が電気的に接続している。また、ソース・ドレイン領域１２Ｃでは、ゲート電極１５Ｃの端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向にずれた位置に高濃度ソース・ドレイン領域１２２Ｃが形成され、ゲート電極１５Ｃの端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１Ｃが形成されている。ここで、ゲート電極１５Ｃは走査線の一部として形成されている。また、ソース・ドレイン電極８０２はデータ線９１として形成され、ソース、ドレイン電極８０１には、その上層側に形成された層間絶縁膜５２のコンタクトホールを介してＩＴＯ膜からなる透明な画素電極８が電気的に接続している。
【００３８】
また、駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂでも、島状の半導体薄膜２０Ａ、２０Ｂに対して、ゲート電極１５Ａ、１５Ｂに対してゲート絶縁膜１３を介して対峙するチャネル領域１７Ａ、１７Ｂ、およびこのチャネル領域１７Ａ、１７Ｂに接続するソース・ドレイン領域１２Ａ、１２Ｂがそれぞれ形成されている。これらのソース・ドレイン領域１２Ａ、１２Ｂに対しては、ゲート電極１５Ａ、１５Ｂの表面側に形成された層間絶縁膜５１のコンタクトホールを介してソース・ドレイン電極８０３〜８０６が電気的に接続している。また、駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂでも、ソース・ドレイン領域１２Ａ、１２Ｂでは、ゲート電極１５Ａ、１５Ｂの端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向にずれた位置に高濃度ソース・ドレイン領域１２２Ａ、１２２Ｂが形成され、ゲート電極１５Ａ、１５Ｂの端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂが形成されている。ここで、ゲート電極１５Ａ、１５Ｂは共通のゲート配線として形成されている。また、ＴＦＴ１０Ａ、１０Ｂのソース・ドレイン電極１２Ａ、１２Ｂのうち、一方のソース・ドレイン電極８０４、８０５は、各ＴＦＴのドレインに接続する共通の配線として一体に形成され、他方のソース・ドレイン電極８０３、８０６には、グランド電位ＧＮＤおよび駆動電位ＶDDがそれぞれ印加される。
【００３９】
［アクティブマトリクス基板の基本的な製造工程］
本発明の各実施の形態を説明する前に、アクティブマトリクス基板２に各ＴＦＴ１０Ａ、１０Ｂ、１０Ｃを製造する方法の基本的な例を、図６〜図９を参照して説明する。図６〜図９はいずれも、アクティブマトリクス基板２に対して各要素を形成していく際の断面（図面に向かって左側）および平面（図面に向かって右側）を示す工程図である。
【００４０】
まず、図６（Ａ）に示すように、ガラス製の透明基板１００に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２１００オングストロームのシリコン酸化膜からなる下地保護膜１０１を形成する。
【００４１】
次に、絶縁絶縁基板１００の温度を３５０℃に設定して、下地保護膜１０１の表面にプラズマＣＶＤ法により厚さが約６００オングストロームのアモルファスのシリコン膜からなる半導体薄膜２００を形成する。次にアモルファスのシリコン膜からなる半導体薄膜２１０に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体薄膜２００をポリシリコン膜にまで結晶化しておく。
【００４２】
次に、図６（Ｂ）に示すように、ポリシリコン膜となった半導体薄膜２００の表面にフォトリソグラフィ技術を用いてレジストマスクＲＭ１を形成した後、このレジストマスクＲＭ１を用いて半導体薄膜２００をパターニングし、図６（Ｃ）に示すように、島状の半導体薄膜２０Ａ、２０Ｂ、２０Ｃを形成する。半導体薄膜２０Ａ、２０Ｂ、２０Ｃは、それぞれ駆動回路用のＮ型のＴＦＴ１０Ａ、駆動回路用のＰ型のＴＦＴ１０Ｂ、画素用のＴＦＴ１０Ｃを形成するための島状の半導体薄膜である。
【００４３】
次に、絶縁基板１００の全面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約１０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１３を形成する。次に、基板の全面に対して、アルミニウムなどの金属膜からなる導電膜をスパッタ法により形成した後、導電膜をパターニングし、各ＴＦＴのゲート電極１５Ａ、１５Ｂ、１５Ｃを形成する。
【００４４】
次に、図６（Ｄ）に示すように、駆動回路用のＮ型のＴＦＴ１０Ａを形成するための半導体薄膜２０Ａ、および画素用のＴＦＴ１０Ｃを形成するための半導体薄膜２０ＣをレジストマスクＲＭ１１で覆った後、絶縁基板１００の温度が３５０℃の条件下で、水素ガスで希釈されたジボラン（Ｂ2 Ｈ6 ）などを用いて低濃度のボロンイオン（Ｐ型不純物）を約２×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｐ型不純物導入工程）。その結果、半導体薄膜２０Ｂには、ゲート電極１５Ｂに対してセルフアライン的に低濃度ソース・ドレイン領域１２１Ｂが形成され、不純物が導入されなかった部分がチャネル領域１７Ｂとなる。
【００４５】
次に、図７（Ａ）に示すように、駆動回路用のＮ型のＴＦＴ１０Ａを形成するための半導体薄膜２０Ａ、および画素用のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃを覆うとともに、駆動回路用のＰ型のＴＦＴ１０Ｂのゲート電極１５Ｂをやや広めに覆うレジストマスクＲＭ１２を形成し、この状態で半導体薄膜２０Ｂに対してボロンイオン（Ｐ型不純物）を約１×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｐ型不純物導入工程）。その結果、半導体薄膜２０Ｂのうち、ボロンイオンが打ち込まれた領域は高濃度ソース・ドレイン領域１２２Ｂとなって、ソース・ドレイン領域１２Ｂが形成される。
【００４６】
次に、図７（Ｂ）に示すように、駆動回路用のＰ型のＴＦＴ１０Ｂの形成予定領域全体を覆うレジストマスクＲＭ１３を形成した後、絶縁基板１００の温度が３５０℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ3 ）などを用いて低濃度のリンイオン（Ｎ型不純物）を約２×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物導入工程）。その結果、半導体薄膜２０Ａ、２０Ｃには、ゲート電極に対してセルフアライン的に低濃度ソース・ドレイン領域１２１Ａ、１２１Ｃが形成され、不純物が導入されなかった部分がチャネル領域１７Ａ、１７Ｃとなる。
【００４７】
次に、図７（Ｃ）に示すように、駆動回路用のＰ型のＴＦＴ１０Ｂの形成予定領域全体を覆うとともに、駆動回路用のＮ型のＴＦＴ１０Ａおよび画素用のＴＦＴ１０Ｃのゲート電極１５Ａ、１５Ｃをやや広めに覆うレジストマスクＲＭ１４を形成し、この状態で半導体薄膜２０Ａ、２０Ｃに対してリンイオン（Ｎ型不純物）を約１×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｎ型不純物導入工程）。その結果、半導体薄膜２０Ａ、２０Ｃのうちリンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ａ、１２２Ｃとなり、ソース・ドレイン領域１２Ａ、１２Ｃが形成される。
【００４８】
次に、図８（Ａ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５０００オングストロームのシリコン酸化膜からなる層間絶縁膜５１を形成する。
【００４９】
次に、図８（Ｂ）に示すように、層間絶縁膜５１及びゲート絶縁膜にコンタクトホール１９１を形成する。続いて、アルミニウムなどの金属膜からなる導電膜をスパッタ法により形成した後、この導電膜をパターニングし、図８（Ｃ）に示すように、各ソース・ドレイン電極８０１〜８０６を形成する。
【００５０】
次に、図９（Ａ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５０００オングストロームのシリコン酸化膜からなる層間絶縁膜５２を形成する。また、層間絶縁膜５２を形成するにあたっては、ポリシラザン塗布膜を焼成して得たシリコン酸化膜を用いてもよい。このポリシラザン塗布膜は、ペルヒドロポリシラザンなどをキシレンなどに溶かしたものをスピンコート法やインクジェット法で塗布した膜である。ここで、ペルヒドロポリシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。たとえば、東燃（株）製のポリシラザンは、−（ＳｉＨ2 ＮＨ）−を単位とする無機ポリマーであり、キシレンなどの有機溶剤に可溶である。従って、この無機ポリマーの有機溶媒溶液（たとえば、２０％キシレン溶液）を塗布液としてスピンコート法（たとえば、２０００ｌｒｐｍ、２０秒間）で塗布した後、４５０℃の温度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。従って、この方法で成膜した層間絶縁膜（シリコン酸化膜）はＣＶＤ法で形成した層間絶縁膜と同様の信頼性を有しているとともに、ソース・ドレイン電極８０１〜８０６に起因する凹凸などを平坦化してくれる。
【００５１】
次に、図９（Ｂ）に示すように、層間絶縁膜５２にコンタクトホール１９２を形成した後、ＩＴＯ膜をスパッタ法により形成し、しかる後にＩＴＯ膜をパターニングして、図９（Ｃ）に示すように、画素電極８を形成する。
【００５２】
［実施の形態１］
このようにして同一の基板上に画素スイッチング用のＮ型のＴＦＴ１０Ｃ、駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂを形成するにあたって、本形態では、以下に説明する構成を採用することによって、図６（Ａ）、（Ｂ）を参照して説明した工程において、図１０および図１１に示すように、例えば半導体薄膜パターニング時のフォトリソグラフィ工程において異物付着によりレジストマスクパターンが正常に形成されず、本来残すべき領域以外に余分な半導体薄膜２０Ｄが残ってしまったとしても、ＴＦＴ１０Ｃに短絡が発生することを防止する。
【００５３】
図１０（Ａ）、（Ｂ）は、本形態のアクティブマトリクス基板２の表面のうち、隣接する２つの画素の各々に画素スイッチング用のＴＦＴ１０Ｃが形成され、かつ、その周辺に余分な半導体薄膜２０Ｄが残っている状態を示す断面図および平面図である。図１１（Ａ）〜（Ｄ）は、本形態のアクティブマトリクス基板２の製造工程のうち、不純物導入工程を行う際の断面（図面に向かって左側）および平面（図面に向かって右側）を示す工程図であり、これらの図１１（Ａ）〜（Ｄ）を参照して画素スイッチング用のＴＦＴ１０Ｃを形成していく方法を説明する。
【００５４】
まず、図１０（Ａ）、（Ｂ）に示すように、本形態では、画素スイッチング用のＴＦＴ１０Ｃの形成領域の周辺に余分な半導体薄膜２０Ｄが残っている。ここで、余分な半導体２０Ｄは、隣接する２つの画素に形成された画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅと、一つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃ同士を繋げるように残っている半導体薄膜２０Ｆとからなる。
【００５５】
このような余分な半導体薄膜２０Ｄ（余分な半導体薄膜２０Ｅ、２０Ｆ）が残っていても、本形態では、１つのＴＦＴ１０Ｃ内においてソース・ドレイン領域１２Ｃを繋げるように残っている半導体薄膜２０Ｆは、不純物が一切、導入されてない真性の半導体薄膜であり、１０3〜１０5Ωcmと比抵抗が極めて大きい。従って、それ故、一つのＴＦＴ１０Ｃにおいて２つのソース・ドレイン領域１２Ｃ間は、真性の半導体薄膜２０Ｆによって高い抵抗で分離されているので、短絡不良にならない。
【００５６】
また、本形態において、隣接する２つの画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅにおいて、その中間領域は、不純物が一切、導入されてない真性領域２０Ｊになっている。なお、余分な半導体薄膜２０Ｅのうち、真性領域２０Ｊを除く領域は、不純物が導入されて、たとえばＮ型に導電化しており、１０-3〜１０-1Ωcm程度の低い比抵抗を示す。それでも、隣接する２つのＴＦＴ１０Ｃの半導体薄膜２０Ｃの間には、１０3〜１０5Ωcmと高い比抵抗を有する半導体薄膜２０Ｅの真性領域２０Ｊと、略全体が真性領域である半導体薄膜２０Ｆとからなる素子間分離膜２０Ｘが介在しているので、隣接する２つのＴＦＴ１０Ｃ同士の短絡により表示装置が不良化することがない。
【００５７】
このような構成のアクティブマトリクス基板２の製造方法では、図１１（Ａ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための低濃度Ｐ型の不純物を導入する工程（図６（Ｄ）を参照。）において、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１１を形成する際に、このレジストマスクＲＭ１１によって、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周り、および隣接するＴＦＴ１０Ｃの間の所定領域を覆っておく。従って、低濃度Ｐ型の不純物を導入した後には、１つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃを繋げるような余分な半導体薄膜２０Ｅ、および隣接する２つのＴＦＴ１０Ｃ同士を繋げるような余分な半導体薄膜２０Ｆがあっても、余分な半導体薄膜２０Ｆには不純物が導入されず、かつ、半導体薄膜２０Ｅの所定領域には不純物が導入されない。
【００５８】
また、図１１（Ｂ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための高濃度Ｐ型の不純物を導入する工程（図１７（Ａ）を参照。）において、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１２を形成する際に、このレジストマスクＲＭ１２によって、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周り、および隣接するＴＦＴ１０Ｃの間の所定領域を覆っておく。従って、高濃度Ｐ型の不純物を導入した後には、１つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃを繋げるような余分な半導体薄膜２０Ｆ、および隣接する２つのＴＦＴ１０Ｃ同士を繋げるような余分な半導体薄膜２０Ｅがあっても、余分な半導体薄膜２０Ｆには不純物が導入されず、かつ、半導体薄膜２０Ｅの所定領域には不純物が導入されない。
【００５９】
さらに、図１１（Ｃ）に示すように、駆動回路用のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための低濃度Ｎ型の不純物を導入する工程（図１７（Ｂ）を参照。）においては、駆動回路用のＰ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１３を形成する際に、このレジストマスクＲＭ１３によって、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周り、および隣接するＴＦＴ１０Ｃの間の所定領域を覆っておく。従って、低濃度Ｎ型の不純物を導入した後には、１つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃを繋げるような余分な半導体薄膜２０Ｆ、および隣接する２つのＴＦＴ１０Ｃ同士を繋げるような余分な半導体薄膜２０Ｅがあっても、余分な半導体薄膜２０Ｆには不純物が導入されず、かつ、半導体薄膜２０Ｅの所定領域には不純物が導入されない。
【００６０】
さらにまた、図１１（Ｄ）に示すように、駆動回路用のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための高濃度Ｎ型の不純物を導入する工程（図１７（Ｃ）を参照。）においては、駆動回路用のＮ型のＴＦＴのゲート電極、および画素スイッチング用のＮ型のＴＦＴ１０Ｃのゲート電極１５Ａをやや広めに覆うレジストマスクＲＭ１４を形成する際に、このレジストマスクＲＭ１４によって、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周り、および隣接するＴＦＴ１０Ｃの間の所定領域を覆っておく。従って、高濃度Ｎ型の不純物を導入した後には、１つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃを繋げるような余分な半導体薄膜２０Ｆ、および隣接する２つのＴＦＴ１０Ｃ同士を繋げるような余分な半導体薄膜２０Ｅがあっても、余分な半導体薄膜２０Ｆには不純物が導入されず、かつ、半導体薄膜２０Ｅの所定領域には不純物が導入されない。
【００６１】
このようにして不純物導入工程を４回行うとともに、これら４回のいずれの不純物導入工程においても、ＴＦＴ１０Ｃの周り、およびＴＦＴ１０Ｃの形成領域の間の同一箇所を不純物導入用マスクＲＭ１１〜ＲＭ１４によって覆った状態で不純物の導入を行う。その結果、図１０を参照して説明したように、一つのＴＦＴ１０Ｃにおいて、２つのソース・ドレイン領域１２Ｃ間は真性の半導体薄膜２０Ｆによって高抵抗で分離され、短絡不良にならない。また、隣接する２つの画素に形成された画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅにおいて、その中間領域は、不純物が一切、導入されてない真性領域２０Ｊになる。それ故、一つのＴＦＴ１０Ｃを構成する２つのソース・ドレイン領域１２Ｃの間、および隣接する２つのＴＦＴ１０Ｃの間で短絡することを確実に防止できる。しかも、不純物導入用のレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１３、ＲＭ１４のパターンを一部変更するだけでよいので、工程数を増やすことなく短絡を防止でき、液晶パネル１の信頼性を向上することができる。
【００６２】
［実施の形態２］
本形態でも、図６（Ａ）、（Ｂ）を参照して説明した工程において、図１２および図１３に示すように、残すべき領域以外に余分な半導体薄膜２０Ｄが残ってしまったとしても、ＴＦＴ１０Ｃに短絡が発生することを防止する。
【００６３】
図１２（Ａ）、（Ｂ）は、本形態のアクティブマトリクス基板２の表面のうち、隣接する２つの画素の各々に画素スイッチング用のＴＦＴ１０Ｃが形成され、かつ、その周辺に余分な半導体薄膜２０Ｄが残っている状態を示す断面図および平面図である。図１３（Ａ）〜（Ｄ）は、本形態のアクティブマトリクス基板の製造工程のうち、不純物導入工程を行う際の断面（図面に向かって左側）および平面（図面に向かって右側）を示す工程図であり、この図１３（Ａ）〜（Ｄ）には、画素スイッチング用のＴＦＴ１０Ｃを形成していく様子のみを示してある。
【００６４】
図１２（Ａ）、（Ｂ）に示すように、本形態でも、画素スイッチング用のＴＦＴ１０Ｃの形成領域の周辺に余分な半導体薄膜２０Ｄが残っている。この余分な半導体２０Ｄは、隣接する２つの画素に形成された画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃを繋げるように残っている半導体薄膜２０Ｅと、一つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃ同士を繋げるように残っている半導体薄膜２０Ｆとからなる。
【００６５】
このような状態に余分な半導体薄膜２０Ｄ（余分な半導体薄膜２０Ｅ、２０Ｆ）が残っていても、本形態では、１つのＴＦＴ１０Ｃ内においてソース・ドレイン領域１２Ｃを繋げるように残っている半導体薄膜２０Ｆは、Ｐ型の不純物が導入されたＰ型領域である。従って、ＴＦＴ１０Ｃでは、たとえ、ソース・ドレイン領域１２Ｃを繋げるように余分な半導体薄膜２０Ｆが残っているといっても、この余分な半導体薄膜２０ＦはＰ型領域であるので、２つのソース・ドレイン領域１２Ｃは、半導体薄膜２０Ｆ（Ｐ型）／ソースドレイン領域１２（Ｎ型）からなるＰＮ接合によって囲まれている。ここで、画素スイッチング用のＴＦＴ１０ＣはＮ型であるのに対して、余分な半導体薄膜２０ＦがＰ型であるので、ソース・ドレイン領域１２Ｃのうち、画素電極８が電気的に接続するソース・ドレイン領域１２Ｃ（ドレイン）と半導体薄膜２０Ｆとの界面に構成されるＰＮ接合には逆方向バイアスが印加されることになる。従って、１つのＴＦＴ１０Ｃ内においてソース・ドレイン領域１２Ｃを繋げるように残っている半導体薄膜２０ＦがＰ型領域として導電化したとしても、一つのＴＦＴ１０Ｃ内においてソース・ドレイン領域１２Ｃ同士が短絡することがない。
【００６６】
また、本形態において、隣接する２つの画素に形成された画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅには、Ｐ型の半導体薄膜２０Ｆ、Ｎ型領域２０１、Ｐ型領域２０１、Ｎ型領域２０１およびＰ型の半導体薄膜２０Ｆがこの順に形成されている。このため、画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅには複数のＰＮ接合が形成されているので、いずれに方向に電場がかかっても、いずれかのＰＮ接合には逆方向バイアスがかかる。それ故、余分な半導体薄膜２０Ｅが形成されたとしても、隣接する２つのＴＦＴ１０Ｃの間には素子間分離膜２０Ｙが介在することになるので、隣接する２つのＴＦＴ１０Ｃ同士が短絡することがない。
【００６７】
このような構成のアクティブマトリクス基板２の製造方法では、図１３（Ａ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための低濃度Ｐ型の不純物を導入する工程（図６（Ｄ）を参照。）において、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１１を形成する際には、このレジストマスクＲＭ１１には、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周りを所定の幅だけ露出させる窓４０１と、隣接するＴＦＴ１０Ｃの間の略中央領域を露出させる窓４０２とを形成する。従って、低濃度Ｐ型の不純物を導入した後には、レジストマスクＲＭ１１の窓４０１、４０２から余分な半導体薄膜２０Ｄに対して低濃度Ｐ型の不純物が導入されるので、余分な半導体薄膜２０Ｄのうち、半導体薄膜２０Ｆは低濃度Ｐ型領域となるとともに、半導体薄膜２０Ｅの略中央部分には低濃度のＰ型領域２０１が形成される。
【００６８】
また、図１３（Ｂ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための高濃度Ｐ型の不純物を導入する工程（図７（Ａ）を参照。）において、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１２を形成する際に、このレジストマスクＲＭ１２にも、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周りを所定の幅だけ露出させる窓４０３と、隣接するＴＦＴ１０Ｃの間の略中央領域を露出させる窓４０４とを形成する。従って、高濃度Ｐ型の不純物を導入した後には、レジストマスクＲＭ１２の窓４０３、４０４から余分な半導体薄膜２０Ｄに対して高濃度Ｐ型の不純物が導入され、余分な半導体薄膜２０Ｄのうち、半導体薄膜２０Ｆは高濃度Ｐ型領域となるとともに、半導体薄膜２０Ｅに形成されていた低濃度のＰ型領域２０１は高濃度Ｐ型領域となる。
【００６９】
さらに、図１３（Ｃ）に示すように、駆動回路用のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための低濃度Ｎ型の不純物を導入する工程（図１７（Ｂ）を参照。）においては、駆動回路用のＰ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１３を形成する際に、このレジストマスクＲＭ１３には、半導体薄膜２０Ｅに形成されている高濃度のＰ型領域２０１の間に相当する領域を露出させる窓４１１を形成する。従って、低濃度Ｎ型の不純物を導入した後には、レジストマスクＲＭ１３の窓４１１から余分な半導体薄膜２０Ｄに対して低濃度Ｎ型の不純物が導入され、余分な半導体薄膜２０Ｄのうち、半導体薄膜２０Ｅに形成されていた高濃度のＰ型領域２０１の間には低濃度のＮ型領域２０１Ｎが形成される。
【００７０】
さらにまた、図１３（Ｄ）に示すように、駆動回路用のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための高濃度Ｎ型の不純物を導入する工程（図１７（Ｃ）を参照。）においては、駆動回路用のＰ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１４を形成する際に、このレジストマスクＲＭ１４にも、半導体薄膜２０Ｅに形成されている高濃度のＰ型領域２０１の間に相当する領域を露出させる窓４１２を形成する。従って、高濃度Ｎ型の不純物を導入した後には、レジストマスクＲＭ１４の窓４１２から余分な半導体薄膜２０Ｄに対して高濃度Ｎ型の不純物が導入され、余分な半導体薄膜２０Ｄのうち、半導体薄膜２０Ｅに形成されていた低濃度のＮ型領域２０１Ｎは、高濃度のＮ型領域となる
その結果、図１２を参照して説明したように、一つのＴＦＴ１０Ｃにおいて２つのソース・ドレイン領域１２Ｃ間は、Ｐ型の半導体薄膜２０ＦによってPN接合面が２個所存在するために高抵抗で分離され、短絡することがない。また、隣接する２つの画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅには、Ｐ型の半導体薄膜２０Ｆ、Ｎ型領域２０１、Ｐ型領域２０１、Ｎ型領域２０１およびＰ型の半導体薄膜２０Ｆによって複数のＰＮ接合が形成される。それ故、一つのＴＦＴ１０Ｃを構成する２つのソース・ドレイン領域１２Ｃの間、および隣接する２つのＴＦＴ１０Ｃの間で短絡することを確実に防止できる。しかも、不純物導入用のレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１３、ＲＭ１４のパターンを一部変更するだけでよいので、工程数を増やすことなく短絡を防止でき、液晶パネル１の信頼性を向上することができる。
【００７１】
［その他の実施の形態］
なお、上記実施の形態１、２はいずれも、画素スイッチング用のＴＦＴ１０Ｃに対して素子間分離を行う例であったが、駆動回路用のＴＦＴ１０Ａ、１０Ｂに対して素子間分離を行う場合にも本発明を適用することができる。
【００７２】
また、上記実施形態ではいずれもＴＦＴ間の半導体薄膜は除去するように意図した構造としたが、静電気による破壊防止、加工精度の向上、加工時のダメージの低減といった要請があれば、TFT素子間の半導体薄膜の一部を除去しない構造でも素子間分離が行なうことができ、短絡することはない。
【００７３】
【発明の効果】
以上説明したように、本発明では、パターニング工程で複数の島状の半導体薄膜を形成した際に、隣接する半導体薄膜同士を繋げるような余分な半導体薄膜が残り、かつ、不純物導入工程において余分な半導体薄膜に不純物が導入されることにより半導体薄膜の導電化が起こっても、この余分な半導体薄膜に真性領域あるいはＰＮ接合を形成することにより、素子間分離を行う。このため、隣接するＴＦＴ間に短絡が発生するということがないので、装置が誤動作することがない。また、これらの素子間分離は、余分な半導体薄膜が形成されかた否かに係わらず、不純物導入用マスクのパターンを変更するだけで行えるので、工程数を増やすことなく、基板上に形成したＴＦＴの間での短絡を防止することができる。
【図面の簡単な説明】
【図１】本発明を適用したＴＦＴを用いた液晶表示装置の液晶パネルを対向基板の側からみた平面図である。
【図２】本発明を適用したＴＦＴを用いた液晶表示装置の液晶パネルを図１のＨ−Ｈ′線で切断したときの断面図である。
【図３】図１に示すアクティブマトリクス基板の構成を模式的に示すブロック図である。
【図４】アクティブマトリクス基板に形成した３種類のＴＦＴの断面図である。
【図５】アクティブマトリクス基板に形成した画素領域および駆動回路形成領域の一部を抜き出して示す平面図である。
【図６】（Ａ）〜（Ｄ）は、アクティブマトリクス基板上に画素スイッチング用のＮ型のＴＦＴ、駆動回路用のＮ型のＴＦＴ、および駆動回路用のＰ型のＴＦＴを形成していく際の平面および断面の様子を示す工程図である。
【図７】（Ａ）〜（Ｃ）は、アクティブマトリクス基板上に画素スイッチング用のＮ型のＴＦＴ、駆動回路用のＮ型のＴＦＴ、および駆動回路用のＰ型のＴＦＴを形成するために図６に示す工程に続いて行う各工程の様子を示す工程図である。
【図８】（Ａ）〜（Ｃ）は、アクティブマトリクス基板上に画素スイッチング用のＮ型のＴＦＴ、駆動回路用のＮ型のＴＦＴ、および駆動回路用のＰ型のＴＦＴを形成するために図７に示す工程に続いて行う各工程の様子を示す工程図である。
【図９】（Ａ）〜（Ｃ）は、アクティブマトリクス基板上に画素スイッチング用のＮ型のＴＦＴ、駆動回路用のＮ型のＴＦＴ、および駆動回路用のＰ型のＴＦＴを形成するために図８に示す工程に続いて行う各工程の様子を示す工程図である。
【図１０】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態１に係るアクティブマトリクス基板の素子分離構造を示す断面図および平面図である。
【図１１】（Ａ）〜（Ｄ）は、図１０に示す素子分離構造を有するアクティブマトリクス基板の製造工程のうち、不純物を導入する際の断面および平面の様子を示す工程図である。
【図１２】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態２に係るアクティブマトリクス基板の素子分離構造を示す断面図および平面図である。
【図１３】（Ａ）〜（Ｄ）は、図１２に示す素子分離構造を有するアクティブマトリクス基板の製造工程のうち、不純物を導入する際の断面および平面の様子を示す工程図である。
【図１４】（Ａ）、（Ｂ）はそれぞれ、従来のアクティブマトリクス基板の断面図および平面図である。
【図１５】（Ａ）〜（Ｄ）は、図１４に示すアクティブマトリクス基板の製造工程のうち、不純物を導入する際の断面および平面の様子を示す工程図である。
【図１６】（Ａ）、（Ｂ）はそれぞれ、従来のアクティブマトリクス基板において余分な半導体薄膜が形成された状態を示す断面図および平面図である。
【図１７】（Ａ）〜（Ｄ）は、従来のアクティブマトリクス基板において余分な半導体薄膜が不純物導入工程を経て導電化していく際の断面および平面を示す工程図である。
【符号の説明】
１ 液晶パネル
２ アクティブマトリクス基板
３ 対向基板
８ 画素電極
１０Ａ 駆動回路用のＮ型のＴＦＴ
１０Ｂ 駆動回路用のＰ型のＴＦＴ
１０Ｃ 画素スイッチング用のＮ型のＴＦＴ
１２Ａ、１２Ｂ、１２Ｃ ソース・ドレイン領域
１３ ゲート絶縁膜
１５Ａ、１５Ｂ、１５Ｃ ゲート電極
１７Ａ、１７Ｂ、１７Ｃ チャネル領域
２０Ａ 駆動回路用のＮ型のＴＦＴを形成するための島状の半導体薄膜
２０Ｂ 駆動回路用のＰ型のＴＦＴを形成するための島状の半導体薄膜
２０Ｃ 画素スイッチング用のＮ型のＴＦＴを形成するための島状の半導体薄膜
２０Ｄ 余分な半導体薄膜
２０Ｅ 隣接する２つのＴＦＴの間に形成された余分な半導体薄膜
２０Ｆ ＴＦＴの周りに形成された余分な半導体薄膜
２０Ｘ 素子間分離膜
２０Ｙ 素子間分離膜
５１、５２ 層間絶縁膜
１００ 絶縁基板
１０１ 下地保護膜
１２１Ａ、１２１Ｂ、１２１Ｃ 低濃度ソース・ドレイン領域
１２２Ａ、１２２Ｂ、１２２Ｃ 高濃度ソース・ドレイン領域
８０１〜８０６ ソース・ドレイン電極
ＲＭ１１〜ＲＭ１４ 不純物導入用マスク
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴという。）を用いたアクティブマトリクス基板、その製造方法、および液晶表示装置に関するものである。さらに詳しくは、基板上に形成した複数のＴＦＴ間における素子間分離技術に関するものである。
【０００２】
【従来の技術】
液晶パネルを用いた表示装置、あるいはエレクトロルミネッセンスなどといった電流駆動型の発光素子を用いた表示装置では、ＴＦＴを用いて駆動回路や画素スイッチング回路などを構成することが多い。たとえば、図１４（Ａ）、（Ｂ）に示すように、液晶パネルのアクティブマトリクス基板２に形成された画素スイッチング用のＮ型のＴＦＴ１０Ｃでは、下地保護膜１０１の形成されたガラス基板などといった絶縁基板１００の表面に島状のポリシリコン膜からなる多結晶性の半導体薄膜２０Ｃが形成され、この島状の半導体薄膜２０Ｃには、ゲート電極１５Ｃに対してゲート絶縁膜１３を介して対峙する真性半導体（不純物の導入されていない半導体薄膜）よりなるチャネル領域１７Ｃ、およびこのチャネル領域１７Ｃに接続するソース・ドレイン領域１２Ｃ（不純物の導入された半導体薄膜）が形成されている。ソース・ドレイン領域１２Ｃに対しては、ゲート電極１５Ｃを覆うように形成された層間絶縁膜５１のコンタクトホールを介してソース・ドレイン電極８０１、８０２が電気的に接続している。
【０００３】
ソース・ドレイン領域１２Ｃでは、ゲート電極１５Ｃの端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向にずれた位置に高濃度ソース・ドレイン領域１２２Ｃが形成され、ゲート電極１５Ｃの端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１Ｃが形成されている。ゲート電極１５Ｃは走査線の一部として形成されている。また、ソース・ドレイン電極８０２はデータ線として形成され、ソース、ドレイン電極８０１には、その上層側に形成された層間絶縁膜５２のコンタクトホールを介してＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる透明な画素電極８が電気的に接続している。
【０００４】
また、アクティブマトリクス基板２に対してデータ線駆動回路や走査線駆動回路などが形成されている場合には、図４に示すように、アクティブマトリクス基板上には、画素スイッチング用のＮ型のＴＦＴ１０Ｃの他にも、駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂが形成される。従って、このような駆動回路内蔵型のアクティブマトリクス基板２を製造する場合には少なくとも２回の不純物導入工程が必要であり、またＴＦＴのオフ電流の低減、あるいは信頼性の向上といった要請からＴＦＴがＬＤＤ(Lightly Doped Drain)構造をとる場合には図１５（Ａ）〜（Ｄ）を参照して以下に説明する計４回の不純物導入工程を行う。
【０００５】
図１５（Ａ）〜（Ｄ）は、アクティブマトリクス基板２の製造工程のうち、不純物導入工程を行う際の断面（図面に向かって左側）および平面（図面に向かって右側）を示す工程図である。なお、図１５（Ａ）〜（Ｄ）には、画素スイッチング用のＴＦＴ１０Ｃを形成していく様子のみを示してある。
【０００６】
まず、図１５（Ａ）に示すように、絶縁基板１００の全面に形成した真性半導体薄膜から複数の島状の半導体薄膜２０Ｃをパターニング形成した以降、駆動回路用のＰ型のＴＦＴを形成するための低濃度Ｐ型の不純物を導入する工程では、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１１を用いる。
【０００７】
次に、図１５（Ｂ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための高濃度Ｐ型の不純物を導入する工程では、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うとともに、駆動回路用のＰ型のＴＦＴのゲート電極をやや広めに覆うレジストマスクＲＭ１２を用いる。
【０００８】
次に、図１５（Ｃ）に示すように、画素スイッチング用のＮ型のＴＦＴ１０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための低濃度Ｎ型の不純物を導入する工程では、駆動回路用のＰ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクを用いる。従って、画素スイッチング用のＮ型のＴＦＴ１０Ｃの形成領域、および駆動回路用のＮ型のＴＦＴの形成領域にはレジストマスクは形成されない。それ故、この不純物導入工程を終えた後には、半導体薄膜２０Ｃには、ゲート電極１５Ｃにセルフアライン的に低濃度ソース・ドレイン領域１２１Ｃが形成される。
【０００９】
次に、図１５（Ｄ）に示すように、画素スイッチング用のＮ型のＴＦＴ１０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための高濃度Ｎ型の不純物を導入する工程では、画素スイッチング用のＮ型のＴＦＴ１０Ｃのゲート電極１５Ｃ、および駆動回路用のＮ型のＴＦＴのゲート電極をやや広めに覆うレジストマスクＲＭ１４を用いる。従って、この不純物導入工程を終えた後において、半導体薄膜２０Ｃには、ゲート電極１５Ｃの端部からチャネル長方向にずれた位置に高濃度ソース・ドレイン領域１２２Ｃを備えるソース・ドレイン領域１２Ｃが形成される。
【００１０】
ここで、不純物導入用のレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４はいずれも、絶縁基板１００の表面に対して必要最少限の領域に形成されるのが一般的である。すなわち、半導体薄膜２０Ｃが形成されていない領域については、絶縁基板１００に形成した下地保護膜１０１が露出しているだけなので、不純物を導入する際にレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４で覆う必要がない。また、レジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４を不必要な領域にまで形成すると、レジスト等から発生するガスに起因する気泡の発生、あるいはレジストマスクの剥がれなどが発生しやすいので、レジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４は、必要最少限の領域に形成した方が工程を安定化することができる。それ故、従来は不純物導入工程において、レジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４は、島状の半導体薄膜２０Ｃが形成されている領域上のみに形成され、半導体薄膜２０Ｃがない領域には形成されない。
【００１１】
【発明が解決しようとする課題】
このように、従来のアクティブマトリクス基板２では、島状にパターニングした半導体薄膜２０Ｃに対してＴＦＴ１０Ｃを形成することにより隣接するＴＦＴ１０Ｃの間の素子間分離を行っているが、絶縁基板１００の全面に形成した半導体薄膜から島状の半導体薄膜２０Ｃをパターニング形成した際に、例えばレジストマスク形成時の異常等により、図１６および図１７に示すように、残すべき領域以外に余分な半導体薄膜２０Ｄが残ってしまうことがあり、このような場合には、隣接するＴＦＴ１０Ｃの間で短絡が発生するという問題点がある。すなわち、アクティブマトリクス基板２の製造方法において、不純物を選択的に導入するためのレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４は、図１７（Ａ）、（Ｂ）、（Ｄ）に示すように、半導体薄膜２０Ｃが形成されている領域上のみに形成され、この領域以外に余分な半導体薄膜２０Ｄが残っていることは全く想定されていない。従って、余分な半導体薄膜２０Ｄが残っているにもかかわらず、半導体薄膜２０Ｃが形成された領域のみにレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１４を形成する方法では、図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すいずれの不純物導入工程においても、余分な半導体薄膜２０Ｄに対して不純物が導入され、この半導体薄膜２０Ｄが１０-3〜１０-1Ωcm程度に低抵抗化する。そして、Ｎ型領域として導電化した半導体薄膜２０Ｄが、隣接するＴＦＴ１０Ｃの間で、同じくＮ型のソース・ドレイン領域１２１Ｃ同士を繋げると、隣接するＴＦＴ１０Ｃ同士が短絡するのである。なお、余分な半導体薄膜２０Ｄに対しては、Ｎ型の不純物およびＰ型の不純物の双方が導入されるため、各不純物のドーズ量のバランスによりＮ型もしくはＰ型の半導体のいずれかとして振る舞う。ドーズ量の条件によっては半導体薄膜２０Ｄが真性半導体に近くなり、導電性が低下するため短絡を防止できるが、そこまでの制御は事実上、不可能である。
【００１２】
このような短絡の発生したトランジスタは正常に機能しないため、駆動回路の動作不良やいわゆる線欠陥・点欠陥といった表示不良の原因となり、製造歩留まりを低下させる。
【００１３】
以上の問題点に鑑みて、本発明の課題は、工程数を増やすことなく、基板上に形成したＴＦＴの間で短絡が発生しないアクティブマトリクス基板、その製造方法、および液晶表示装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明では、不純物が導入されていない半導体薄膜よりなる半導体領域、および不純物が導入された半導体薄膜よりなるソース・ドレイン領域を備える複数の薄膜トランジスタが基板上に形成されてなるアクティブマトリクス基板において、 少なくとも隣接する前記薄膜トランジスタ間及び該薄膜トランジスタ周辺には、素子間分離領域が形成され、当該素子間分離領域は、前記薄膜トランジスタ形成領域に接する不純物が導入されていない半導体薄膜領域と、不純物が導入された半導体薄膜間に挟まれ、かつ不純物を含まない半導体薄膜を有する領域から構成されていることを特徴とする。本願明細書におけるアクティブマトリクス基板とは、ＴＦＴを用いた液晶パネル用、あるいはエレクトロルミネッセンス素子などの電流駆動型の発光素子を用いた表示装置用など、ＴＦＴを用いて駆動回路やスイッチング回路などを構成した装置のことを意味する。
【００１５】
本発明では、パターニング工程で複数の島状の半導体薄膜を形成した際に、隣接する半導体薄膜同士を繋げるような余分な半導体薄膜が残り、かつ、不純物導入工程において余分な半導体薄膜に不純物が導入されることにより１０-3〜１０-1Ωcm程度に半導体薄膜の低抵抗化が起こっても、この余分な半導体薄膜に比抵抗１０3〜１０5Ωcm程度と高抵抗の半導体領域を確保し、この半導体領域を素子間分離膜として用いている。このため、隣接するＴＦＴ間に短絡が発生するということがないので、装置が誤動作することがない。また、余分な半導体薄膜に真性領域（素子間分離膜）を確保するには、いずれの不純物導入工程においても不純物が導入されないような領域を確保すればよい。すなわち、ＴＦＴを製造するために行う不純物導入工程で用いる不純物導入用マスクとしては、ＴＦＴを形成するための島状の半導体薄膜の上だけでなく、その周辺領域の一部も常に覆うように不純物導入用マスクのパターンを変えるだけでよい。それ故、工程数を増やすことなく、基板上に形成したＴＦＴの間で短絡が発生しないＴＦＴ装置を製造することができる。さらに、半導体領域（例えば真性半導体）を有する素子間分離膜を用いれば、本来意図しない余分な半導体薄膜に起因する短絡防止のみならず、例えば静電気破壊防止対策として、あるいは加工精度向上や加工時のダメージによる素子劣化向上のため、積極的にＴＦＴ間を半導体薄膜で接続するような製造方法も可能になる。しかも、真性半導体を有する素子間分離膜を用いれば、かならずしもＴＦＴ毎に半導体薄膜を島状に分離するように加工する必要がないという利点もある。
【００１６】
本発明の別の形態では、不純物が導入されていない半導体薄膜よりなる半導体領域、および不純物が導入された半導体薄膜よりなるソース・ドレイン領域を備える複数の薄膜トランジスタが基板上に形成されてなるアクティブマトリクス基板において、少なくとも隣接する前記薄膜トランジスタの間及び該薄膜トランジスタ周辺には、素子間分離領域が形成され、当該素子間分離領域は、前記薄膜トランジスタ形成領域に接し、かつ当該薄膜トランジスタのソース・ドレイン領域に導入された不純物と反対極性のＰ型またはＮ型の不純物が導入された半導体薄膜領域と、ＰＮ接合面を形成するＰ型、Ｎ型の不純物が導入された各々の半導体薄膜を有する領域から構成されることを特徴とする。
【００１７】
本発明では、複数の島状の半導体薄膜を形成した際に、隣接する半導体薄膜同士を繋げるような余分な半導体薄膜が残り、かつ、この余分な半導体薄膜に不純物が導入されることにより導電化が起こっても、この余分な半導体薄膜には、ＰＮ接合部位を形成する。このため、隣接するＴＦＴ同士は、ＰＮ接合部位によって絶縁分離されているので、短絡が発生しない。また、ＰＮ接合を形成するには、不純物導入工程において、隣接する領域に異なる不純物を導入するだけでよい。すなわち、不純物導入工程において用いる不純物導入用マスクとしては、ＴＦＴを形成するための島状の半導体薄膜の上だけでなく、その周辺領域において、隣接する領域に対して導電型の異なる不純物を導入することのできるパターンをもつ不純物導入用マスクを用いればよい。それ故、工程数を増やすことなく、基板上に形成したＴＦＴの間で短絡が発生しないＴＦＴ装置を製造することができる。さらに、ＰＮ接合部位を有する素子間分離膜を用いれば、本来意図しない余分な半導体薄膜に起因する短絡防止のみならず、例えば静電気破壊防止対策として、あるいは加工精度向上や加工時のダメージによる素子劣化向上のため、積極的にＴＦＴ間を半導体薄膜で接続するような製造方法も可能になる。しかも、ＰＮ接合部位を有する素子間分離膜を用いれば、かならずしもＴＦＴ毎に半導体薄膜を島状に分離するように加工する必要がないという利点もある。
【００１８】
本発明において、前記素子間分離領域は、隣接するＴＦＴの間に少なくとも２個以上のＰＮ接合面を有していることが好ましい。このように構成すると、ＴＦＴ間に印加される電圧にかかわらず、十分な絶縁性を確保することができる。
【００１９】
本発明において、前記素子間分離領域は、前記ＴＦＴの形成領域と接するように形成されていることが好ましい。このように構成すると、１つのＴＦＴに形成されているソース・ドレイン領域間の短絡をも防止できる。
【００２０】
本発明において、前記素子間分離領域は、たとえば、アクティブマトリクス基板上に画素スイッチング用として形成されるＴＦＴに対して形成される。
【００２１】
本発明では、少なくとも基板上の所定の領域に半導体薄膜を形成する半導体薄膜形成工程と、前記薄膜トランジスタのソース・ドレインを形成する領域に選択的に不純物を導入する不純物導入工程とを有するアクティブマトリクス基板の製造方法において、隣接し合う薄膜トランジスタの間の中央部、及び当該薄膜トランジスタ領域周辺に不純物の導入を行わない所定領域を形成できるように、所定のマスクをかけた後前記不純物導入を行うことを特徴とする。
【００２２】
本発明において、前記不純物導入工程を複数回行う場合には、該複数回のいずれの不純物導入工程においても、前記薄膜トラジスタの形成領域の間の同一箇所に不純物の導入を行わない領域を設ける。
【００２３】
本発明において、少なくとも基板上の所定の領域に半導体薄膜を形成する半導体薄膜形成工程と、前記半導体薄膜にＮ型不純物を導入するＮ型不純物導入工程と、前記半導体薄膜にＰ型不純物を導入するＰ型不純物導入工程とを有するアクティブマトリクス基板の製造方法において、形成される薄膜トランジスタ周辺には、当該薄膜トランジスタのソース・ドレイン領域に導入される不純物とは反対極性の不純物を導入する領域を形成するように、また、前記隣接する薄膜トランジスタ間にはＮ型不純物を導入する領域と、Ｐ型不純物を導入する領域とを隣接して設けられるように、前記各工程において所定のマスクをかけた後、低濃度Ｐ型不純物、高濃度Ｐ型不純物、低濃度Ｎ型不純物、そして高濃度Ｎ型不純物の順に各不純物を導入することを特徴とする。
【００２４】
本発明において、前記の各不純物導入工程において、Ｎ型もしくはＰ型の不純物がそれぞれ導入される領域は、当該ＴＦＴの各形成領域の間に少なくとも３個所存在することが好ましい。
【００２５】
このような構成のアクティブマトリクス基板の製造方法は、ＴＦＴにより各画素を個別にスイッチングする液晶装置用のアクティブマトリクス基板の製造に適用される。
【００２６】
【発明の実施の形態】
図面を参照して本発明の実施の形態を説明する。なお、以下の説明では、説明の重複を避けるために、共通する機能を有する部分には同一の符号を付してある。
【００２７】
［全体構成］
図１ないし図４を参照して、本発明に係る素子間分離技術を採用した装置として、駆動回路内蔵型液晶パネルのアクティブマトリクス基板に形成した画素スイッチング用のＴＦＴ同士の素子間分離に本発明を適用した例を説明する。
【００２８】
図１および図２はそれぞれ、本形態に係る液晶表示装置に用いた液晶パネルを対向基板の側からみた平面図、および図１のＨ−Ｈ′線で切断したときの液晶パネルの断面図である。図３は、アクティブマトリクス基板の構成を模式的に示すブロック図である。図４および図５はそれぞれ、アクティブマトリクス基板に形成した画素領域および駆動回路形成領域の一部を取り出して示す断面図および平面図である。
【００２９】
図１および図２において、液晶表示装置に用いる液晶パネル１は、画素電極８がマトリクス状に形成されたアクティブマトリクス基板２と、対向電極３２が形成された対向基板３と、これらの基板間に封入、挟持されている液晶３９とから概略構成されている。アクティブマトリクス基板２と対向基板３とは、対向基板３の外周縁に沿って形成されたギャップ材含有のシール材２１０によって所定の間隙を介して貼り合わされている。また、アクティブマトリクス基板２と対向基板３との間には、シール材２１０によって液晶封入領域４０が区画形成され、この液晶封入領域４０内に液晶３９が封入されている。この液晶封入領域４０内において、アクティブマトリクス基板２と対向基板３と間にはスペーサ３７が介在している。シール材２１０としては、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、シール材２１０に配合されるギャップ材としては、約２μｍ〜約１０μｍの無機あるいは有機質のファイバ若しくは球などが用いられる。
【００３０】
例えば、対向基板３はアクティブマトリクス基板２よりも小さく形成されてなり、アクティブマトリクス基板２の周辺部分は、対向基板３の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板２の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板３から露出した状態にある。ここで、シール材２１０は部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、対向基板３とアクティブマトリクス基板２とを貼り合わせた後、シール材２１０の内側領域を減圧状態にすれば、液晶注入口２４１から液晶３９を減圧注入でき、液晶３９を封入した後は液晶注入口２４１を封止剤２４２で塞げばよい。なお、対向基板３には、シール材５２の内側において画面表示領域７を見切りするための遮光膜４０２も形成されている。また、対向基板３のコーナー部のいずれにも、アクティブマトリクス基板２と対向基板３との間で電気的導通をとるための上下導通材５６が形成されている。また、基板はほぼ同じサイズで形成し、シールとドライバーとが重なるように形成されていても構わない。
【００３１】
ここで、走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路７０は片側だけでも良いことは言うまでもない。また、データ線駆動回路６０を画面表示領域７の辺に沿って両側に配列しても良い。この場合に、例えば奇数列のデータ線は画面表示領域７の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、 偶数列のデータ線は画面表示領域７の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路６０の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。また、アクティブマトリクス基板２において、データ線駆動回路６０と対向する辺の側では、遮光膜４０２の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板３およびアクティブマトリクス基板２の光入射側の面あるいは光出射側には、使用する液晶３９の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００３２】
本形態の液晶パネル１を透過型で構成した場合には、たとえば、投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶パネル１がＲＧＢ用のライトバルブとして各々使用され、各液晶パネル１の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、本形態の液晶パネル１にはカラーフィルタが形成されていない。但し、対向基板３において各画素電極８に対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示以外にも、カラー液晶テレビなどといったカラー液晶表示装置を構成することができる。さらにまた、対向基板３に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００３３】
［アクティブマトリクス基板の構成］
図３に示すように、液晶表示装置用のアクティブマトリクス基板２上には、データ線９０および走査線９１に接続する画素スイッチング用のＮ型のＴＦＴ１０Ｃと、このＴＦＴ１０Ｃを介してデータ線９０から画像信号が入力される液晶セル９４が存在する。なお、液晶セルとは画素電極に対応する液晶層領域をいう。
【００３４】
データ線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータ線駆動回路６０が形成されている。走査線９１に対しては、シフトレジスタ８８およびレベルシフタ８９を備える走査線駆動回路７０が形成されている。画素領域では、前段の走査線９１との間に保持容量４０（容量素子）が形成され、この保持容量４０は、液晶セル９４での電荷の保持特性を高める機能を有しており、走査線９１との間に代えて、専用の容量線との間に構成されることもある。
【００３５】
このように構成したアクティブマトリクス基板２において、データ線駆動回路６０および走査線駆動回路７０のシフトレジスタ８４、８８などは、図４および図５に示すように、画素スイッチング用のＮ型のＴＦＴ１０Ｃと同時形成された駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂによって構成されている。
【００３６】
従って、アクティブマトリクス基板２には、用途および導電型が相違する３種類のＴＦＴ１０Ａ、１０Ｂ、１０Ｃが形成され、これらのＴＦＴ１０Ａ、１０Ｂ、１０Ｃは、いずれもガラス基板などといった絶縁基板１００の表面に形成された島状のポリシリコン膜からなる多結晶性の半導体薄膜２０Ａ、２０Ｂ、２０Ｃを用いて形成されている。
【００３７】
まず、画素スイッチング用のＮ型のＴＦＴ１０Ｃでは、島状の半導体薄膜２０Ｃに対して、ゲート電極１５Ｃに対してゲート絶縁膜１３を介して対峙するチャネル領域１７Ｃ、およびこのチャネル領域１７Ｃに接続するソース・ドレイン領域１２Ｃが形成されている。これらのソース・ドレイン領域１２Ｃに対しては、ゲート電極１５Ｃの表面側に形成された層間絶縁膜５１のコンタクトホールを介してソース・ドレイン電極８０１、８０２が電気的に接続している。また、ソース・ドレイン領域１２Ｃでは、ゲート電極１５Ｃの端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向にずれた位置に高濃度ソース・ドレイン領域１２２Ｃが形成され、ゲート電極１５Ｃの端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１Ｃが形成されている。ここで、ゲート電極１５Ｃは走査線の一部として形成されている。また、ソース・ドレイン電極８０２はデータ線９１として形成され、ソース、ドレイン電極８０１には、その上層側に形成された層間絶縁膜５２のコンタクトホールを介してＩＴＯ膜からなる透明な画素電極８が電気的に接続している。
【００３８】
また、駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂでも、島状の半導体薄膜２０Ａ、２０Ｂに対して、ゲート電極１５Ａ、１５Ｂに対してゲート絶縁膜１３を介して対峙するチャネル領域１７Ａ、１７Ｂ、およびこのチャネル領域１７Ａ、１７Ｂに接続するソース・ドレイン領域１２Ａ、１２Ｂがそれぞれ形成されている。これらのソース・ドレイン領域１２Ａ、１２Ｂに対しては、ゲート電極１５Ａ、１５Ｂの表面側に形成された層間絶縁膜５１のコンタクトホールを介してソース・ドレイン電極８０３〜８０６が電気的に接続している。また、駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂでも、ソース・ドレイン領域１２Ａ、１２Ｂでは、ゲート電極１５Ａ、１５Ｂの端部に対してゲート絶縁膜１３を介して対峙する位置からチャネル長方向にずれた位置に高濃度ソース・ドレイン領域１２２Ａ、１２２Ｂが形成され、ゲート電極１５Ａ、１５Ｂの端部に対してゲート絶縁膜１３を介して対峙する部分には低濃度ソース・ドレイン領域１２１Ａ、１２１Ｂが形成されている。ここで、ゲート電極１５Ａ、１５Ｂは共通のゲート配線として形成されている。また、ＴＦＴ１０Ａ、１０Ｂのソース・ドレイン電極１２Ａ、１２Ｂのうち、一方のソース・ドレイン電極８０４、８０５は、各ＴＦＴのドレインに接続する共通の配線として一体に形成され、他方のソース・ドレイン電極８０３、８０６には、グランド電位ＧＮＤおよび駆動電位ＶDDがそれぞれ印加される。
【００３９】
［アクティブマトリクス基板の基本的な製造工程］
本発明の各実施の形態を説明する前に、アクティブマトリクス基板２に各ＴＦＴ１０Ａ、１０Ｂ、１０Ｃを製造する方法の基本的な例を、図６〜図９を参照して説明する。図６〜図９はいずれも、アクティブマトリクス基板２に対して各要素を形成していく際の断面（図面に向かって左側）および平面（図面に向かって右側）を示す工程図である。
【００４０】
まず、図６（Ａ）に示すように、ガラス製の透明基板１００に対してＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約２１００オングストロームのシリコン酸化膜からなる下地保護膜１０１を形成する。
【００４１】
次に、絶縁絶縁基板１００の温度を３５０℃に設定して、下地保護膜１０１の表面にプラズマＣＶＤ法により厚さが約６００オングストロームのアモルファスのシリコン膜からなる半導体薄膜２００を形成する。次にアモルファスのシリコン膜からなる半導体薄膜２１０に対して、レーザアニールまたは固相成長法などの結晶化工程を行い、半導体薄膜２００をポリシリコン膜にまで結晶化しておく。
【００４２】
次に、図６（Ｂ）に示すように、ポリシリコン膜となった半導体薄膜２００の表面にフォトリソグラフィ技術を用いてレジストマスクＲＭ１を形成した後、このレジストマスクＲＭ１を用いて半導体薄膜２００をパターニングし、図６（Ｃ）に示すように、島状の半導体薄膜２０Ａ、２０Ｂ、２０Ｃを形成する。半導体薄膜２０Ａ、２０Ｂ、２０Ｃは、それぞれ駆動回路用のＮ型のＴＦＴ１０Ａ、駆動回路用のＰ型のＴＦＴ１０Ｂ、画素用のＴＦＴ１０Ｃを形成するための島状の半導体薄膜である。
【００４３】
次に、絶縁基板１００の全面に対して、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約１０００オングストロームのシリコン酸化膜からなるゲート絶縁膜１３を形成する。次に、基板の全面に対して、アルミニウムなどの金属膜からなる導電膜をスパッタ法により形成した後、導電膜をパターニングし、各ＴＦＴのゲート電極１５Ａ、１５Ｂ、１５Ｃを形成する。
【００４４】
次に、図６（Ｄ）に示すように、駆動回路用のＮ型のＴＦＴ１０Ａを形成するための半導体薄膜２０Ａ、および画素用のＴＦＴ１０Ｃを形成するための半導体薄膜２０ＣをレジストマスクＲＭ１１で覆った後、絶縁基板１００の温度が３５０℃の条件下で、水素ガスで希釈されたジボラン（Ｂ2 Ｈ6 ）などを用いて低濃度のボロンイオン（Ｐ型不純物）を約２×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｐ型不純物導入工程）。その結果、半導体薄膜２０Ｂには、ゲート電極１５Ｂに対してセルフアライン的に低濃度ソース・ドレイン領域１２１Ｂが形成され、不純物が導入されなかった部分がチャネル領域１７Ｂとなる。
【００４５】
次に、図７（Ａ）に示すように、駆動回路用のＮ型のＴＦＴ１０Ａを形成するための半導体薄膜２０Ａ、および画素用のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃを覆うとともに、駆動回路用のＰ型のＴＦＴ１０Ｂのゲート電極１５Ｂをやや広めに覆うレジストマスクＲＭ１２を形成し、この状態で半導体薄膜２０Ｂに対してボロンイオン（Ｐ型不純物）を約１×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｐ型不純物導入工程）。その結果、半導体薄膜２０Ｂのうち、ボロンイオンが打ち込まれた領域は高濃度ソース・ドレイン領域１２２Ｂとなって、ソース・ドレイン領域１２Ｂが形成される。
【００４６】
次に、図７（Ｂ）に示すように、駆動回路用のＰ型のＴＦＴ１０Ｂの形成予定領域全体を覆うレジストマスクＲＭ１３を形成した後、絶縁基板１００の温度が３５０℃の条件下で、水素ガスで希釈されたホスフィン（ＰＨ3 ）などを用いて低濃度のリンイオン（Ｎ型不純物）を約２×１０13ｃｍ-2のドーズ量で導入する（低濃度Ｎ型不純物導入工程）。その結果、半導体薄膜２０Ａ、２０Ｃには、ゲート電極に対してセルフアライン的に低濃度ソース・ドレイン領域１２１Ａ、１２１Ｃが形成され、不純物が導入されなかった部分がチャネル領域１７Ａ、１７Ｃとなる。
【００４７】
次に、図７（Ｃ）に示すように、駆動回路用のＰ型のＴＦＴ１０Ｂの形成予定領域全体を覆うとともに、駆動回路用のＮ型のＴＦＴ１０Ａおよび画素用のＴＦＴ１０Ｃのゲート電極１５Ａ、１５Ｃをやや広めに覆うレジストマスクＲＭ１４を形成し、この状態で半導体薄膜２０Ａ、２０Ｃに対してリンイオン（Ｎ型不純物）を約１×１０15ｃｍ-2のドーズ量で導入する（高濃度Ｎ型不純物導入工程）。その結果、半導体薄膜２０Ａ、２０Ｃのうちリンイオンが打ち込まれた領域は、高濃度ソース・ドレイン領域１２２Ａ、１２２Ｃとなり、ソース・ドレイン領域１２Ａ、１２Ｃが形成される。
【００４８】
次に、図８（Ａ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５０００オングストロームのシリコン酸化膜からなる層間絶縁膜５１を形成する。
【００４９】
次に、図８（Ｂ）に示すように、層間絶縁膜５１及びゲート絶縁膜にコンタクトホール１９１を形成する。続いて、アルミニウムなどの金属膜からなる導電膜をスパッタ法により形成した後、この導電膜をパターニングし、図８（Ｃ）に示すように、各ソース・ドレイン電極８０１〜８０６を形成する。
【００５０】
次に、図９（Ａ）に示すように、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料ガスとしてプラズマＣＶＤ法により厚さが約５０００オングストロームのシリコン酸化膜からなる層間絶縁膜５２を形成する。また、層間絶縁膜５２を形成するにあたっては、ポリシラザン塗布膜を焼成して得たシリコン酸化膜を用いてもよい。このポリシラザン塗布膜は、ペルヒドロポリシラザンなどをキシレンなどに溶かしたものをスピンコート法やインクジェット法で塗布した膜である。ここで、ペルヒドロポリシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。たとえば、東燃（株）製のポリシラザンは、−（ＳｉＨ2 ＮＨ）−を単位とする無機ポリマーであり、キシレンなどの有機溶剤に可溶である。従って、この無機ポリマーの有機溶媒溶液（たとえば、２０％キシレン溶液）を塗布液としてスピンコート法（たとえば、２０００ｌｒｐｍ、２０秒間）で塗布した後、４５０℃の温度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。従って、この方法で成膜した層間絶縁膜（シリコン酸化膜）はＣＶＤ法で形成した層間絶縁膜と同様の信頼性を有しているとともに、ソース・ドレイン電極８０１〜８０６に起因する凹凸などを平坦化してくれる。
【００５１】
次に、図９（Ｂ）に示すように、層間絶縁膜５２にコンタクトホール１９２を形成した後、ＩＴＯ膜をスパッタ法により形成し、しかる後にＩＴＯ膜をパターニングして、図９（Ｃ）に示すように、画素電極８を形成する。
【００５２】
［実施の形態１］
このようにして同一の基板上に画素スイッチング用のＮ型のＴＦＴ１０Ｃ、駆動回路用のＮ型のＴＦＴ１０Ａ、および駆動回路用のＰ型のＴＦＴ１０Ｂを形成するにあたって、本形態では、以下に説明する構成を採用することによって、図６（Ａ）、（Ｂ）を参照して説明した工程において、図１０および図１１に示すように、例えば半導体薄膜パターニング時のフォトリソグラフィ工程において異物付着によりレジストマスクパターンが正常に形成されず、本来残すべき領域以外に余分な半導体薄膜２０Ｄが残ってしまったとしても、ＴＦＴ１０Ｃに短絡が発生することを防止する。
【００５３】
図１０（Ａ）、（Ｂ）は、本形態のアクティブマトリクス基板２の表面のうち、隣接する２つの画素の各々に画素スイッチング用のＴＦＴ１０Ｃが形成され、かつ、その周辺に余分な半導体薄膜２０Ｄが残っている状態を示す断面図および平面図である。図１１（Ａ）〜（Ｄ）は、本形態のアクティブマトリクス基板２の製造工程のうち、不純物導入工程を行う際の断面（図面に向かって左側）および平面（図面に向かって右側）を示す工程図であり、これらの図１１（Ａ）〜（Ｄ）を参照して画素スイッチング用のＴＦＴ１０Ｃを形成していく方法を説明する。
【００５４】
まず、図１０（Ａ）、（Ｂ）に示すように、本形態では、画素スイッチング用のＴＦＴ１０Ｃの形成領域の周辺に余分な半導体薄膜２０Ｄが残っている。ここで、余分な半導体２０Ｄは、隣接する２つの画素に形成された画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅと、一つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃ同士を繋げるように残っている半導体薄膜２０Ｆとからなる。
【００５５】
このような余分な半導体薄膜２０Ｄ（余分な半導体薄膜２０Ｅ、２０Ｆ）が残っていても、本形態では、１つのＴＦＴ１０Ｃ内においてソース・ドレイン領域１２Ｃを繋げるように残っている半導体薄膜２０Ｆは、不純物が一切、導入されてない真性の半導体薄膜であり、１０3〜１０5Ωcmと比抵抗が極めて大きい。従って、それ故、一つのＴＦＴ１０Ｃにおいて２つのソース・ドレイン領域１２Ｃ間は、真性の半導体薄膜２０Ｆによって高い抵抗で分離されているので、短絡不良にならない。
【００５６】
また、本形態において、隣接する２つの画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅにおいて、その中間領域は、不純物が一切、導入されてない真性領域２０Ｊになっている。なお、余分な半導体薄膜２０Ｅのうち、真性領域２０Ｊを除く領域は、不純物が導入されて、たとえばＮ型に導電化しており、１０-3〜１０-1Ωcm程度の低い比抵抗を示す。それでも、隣接する２つのＴＦＴ１０Ｃの半導体薄膜２０Ｃの間には、１０3〜１０5Ωcmと高い比抵抗を有する半導体薄膜２０Ｅの真性領域２０Ｊと、略全体が真性領域である半導体薄膜２０Ｆとからなる素子間分離膜２０Ｘが介在しているので、隣接する２つのＴＦＴ１０Ｃ同士の短絡により表示装置が不良化することがない。
【００５７】
このような構成のアクティブマトリクス基板２の製造方法では、図１１（Ａ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための低濃度Ｐ型の不純物を導入する工程（図６（Ｄ）を参照。）において、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１１を形成する際に、このレジストマスクＲＭ１１によって、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周り、および隣接するＴＦＴ１０Ｃの間の所定領域を覆っておく。従って、低濃度Ｐ型の不純物を導入した後には、１つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃを繋げるような余分な半導体薄膜２０Ｅ、および隣接する２つのＴＦＴ１０Ｃ同士を繋げるような余分な半導体薄膜２０Ｆがあっても、余分な半導体薄膜２０Ｆには不純物が導入されず、かつ、半導体薄膜２０Ｅの所定領域には不純物が導入されない。
【００５８】
また、図１１（Ｂ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための高濃度Ｐ型の不純物を導入する工程（図１７（Ａ）を参照。）において、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１２を形成する際に、このレジストマスクＲＭ１２によって、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周り、および隣接するＴＦＴ１０Ｃの間の所定領域を覆っておく。従って、高濃度Ｐ型の不純物を導入した後には、１つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃを繋げるような余分な半導体薄膜２０Ｆ、および隣接する２つのＴＦＴ１０Ｃ同士を繋げるような余分な半導体薄膜２０Ｅがあっても、余分な半導体薄膜２０Ｆには不純物が導入されず、かつ、半導体薄膜２０Ｅの所定領域には不純物が導入されない。
【００５９】
さらに、図１１（Ｃ）に示すように、駆動回路用のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための低濃度Ｎ型の不純物を導入する工程（図１７（Ｂ）を参照。）においては、駆動回路用のＰ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１３を形成する際に、このレジストマスクＲＭ１３によって、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周り、および隣接するＴＦＴ１０Ｃの間の所定領域を覆っておく。従って、低濃度Ｎ型の不純物を導入した後には、１つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃを繋げるような余分な半導体薄膜２０Ｆ、および隣接する２つのＴＦＴ１０Ｃ同士を繋げるような余分な半導体薄膜２０Ｅがあっても、余分な半導体薄膜２０Ｆには不純物が導入されず、かつ、半導体薄膜２０Ｅの所定領域には不純物が導入されない。
【００６０】
さらにまた、図１１（Ｄ）に示すように、駆動回路用のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための高濃度Ｎ型の不純物を導入する工程（図１７（Ｃ）を参照。）においては、駆動回路用のＮ型のＴＦＴのゲート電極、および画素スイッチング用のＮ型のＴＦＴ１０Ｃのゲート電極１５Ａをやや広めに覆うレジストマスクＲＭ１４を形成する際に、このレジストマスクＲＭ１４によって、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周り、および隣接するＴＦＴ１０Ｃの間の所定領域を覆っておく。従って、高濃度Ｎ型の不純物を導入した後には、１つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃを繋げるような余分な半導体薄膜２０Ｆ、および隣接する２つのＴＦＴ１０Ｃ同士を繋げるような余分な半導体薄膜２０Ｅがあっても、余分な半導体薄膜２０Ｆには不純物が導入されず、かつ、半導体薄膜２０Ｅの所定領域には不純物が導入されない。
【００６１】
このようにして不純物導入工程を４回行うとともに、これら４回のいずれの不純物導入工程においても、ＴＦＴ１０Ｃの周り、およびＴＦＴ１０Ｃの形成領域の間の同一箇所を不純物導入用マスクＲＭ１１〜ＲＭ１４によって覆った状態で不純物の導入を行う。その結果、図１０を参照して説明したように、一つのＴＦＴ１０Ｃにおいて、２つのソース・ドレイン領域１２Ｃ間は真性の半導体薄膜２０Ｆによって高抵抗で分離され、短絡不良にならない。また、隣接する２つの画素に形成された画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅにおいて、その中間領域は、不純物が一切、導入されてない真性領域２０Ｊになる。それ故、一つのＴＦＴ１０Ｃを構成する２つのソース・ドレイン領域１２Ｃの間、および隣接する２つのＴＦＴ１０Ｃの間で短絡することを確実に防止できる。しかも、不純物導入用のレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１３、ＲＭ１４のパターンを一部変更するだけでよいので、工程数を増やすことなく短絡を防止でき、液晶パネル１の信頼性を向上することができる。
【００６２】
［実施の形態２］
本形態でも、図６（Ａ）、（Ｂ）を参照して説明した工程において、図１２および図１３に示すように、残すべき領域以外に余分な半導体薄膜２０Ｄが残ってしまったとしても、ＴＦＴ１０Ｃに短絡が発生することを防止する。
【００６３】
図１２（Ａ）、（Ｂ）は、本形態のアクティブマトリクス基板２の表面のうち、隣接する２つの画素の各々に画素スイッチング用のＴＦＴ１０Ｃが形成され、かつ、その周辺に余分な半導体薄膜２０Ｄが残っている状態を示す断面図および平面図である。図１３（Ａ）〜（Ｄ）は、本形態のアクティブマトリクス基板の製造工程のうち、不純物導入工程を行う際の断面（図面に向かって左側）および平面（図面に向かって右側）を示す工程図であり、この図１３（Ａ）〜（Ｄ）には、画素スイッチング用のＴＦＴ１０Ｃを形成していく様子のみを示してある。
【００６４】
図１２（Ａ）、（Ｂ）に示すように、本形態でも、画素スイッチング用のＴＦＴ１０Ｃの形成領域の周辺に余分な半導体薄膜２０Ｄが残っている。この余分な半導体２０Ｄは、隣接する２つの画素に形成された画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃを繋げるように残っている半導体薄膜２０Ｅと、一つのＴＦＴ１０Ｃにおいてソース・ドレイン領域１２Ｃ同士を繋げるように残っている半導体薄膜２０Ｆとからなる。
【００６５】
このような状態に余分な半導体薄膜２０Ｄ（余分な半導体薄膜２０Ｅ、２０Ｆ）が残っていても、本形態では、１つのＴＦＴ１０Ｃ内においてソース・ドレイン領域１２Ｃを繋げるように残っている半導体薄膜２０Ｆは、Ｐ型の不純物が導入されたＰ型領域である。従って、ＴＦＴ１０Ｃでは、たとえ、ソース・ドレイン領域１２Ｃを繋げるように余分な半導体薄膜２０Ｆが残っているといっても、この余分な半導体薄膜２０ＦはＰ型領域であるので、２つのソース・ドレイン領域１２Ｃは、半導体薄膜２０Ｆ（Ｐ型）／ソースドレイン領域１２（Ｎ型）からなるＰＮ接合によって囲まれている。ここで、画素スイッチング用のＴＦＴ１０ＣはＮ型であるのに対して、余分な半導体薄膜２０ＦがＰ型であるので、ソース・ドレイン領域１２Ｃのうち、画素電極８が電気的に接続するソース・ドレイン領域１２Ｃ（ドレイン）と半導体薄膜２０Ｆとの界面に構成されるＰＮ接合には逆方向バイアスが印加されることになる。従って、１つのＴＦＴ１０Ｃ内においてソース・ドレイン領域１２Ｃを繋げるように残っている半導体薄膜２０ＦがＰ型領域として導電化したとしても、一つのＴＦＴ１０Ｃ内においてソース・ドレイン領域１２Ｃ同士が短絡することがない。
【００６６】
また、本形態において、隣接する２つの画素に形成された画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅには、Ｐ型の半導体薄膜２０Ｆ、Ｎ型領域２０１、Ｐ型領域２０１、Ｎ型領域２０１およびＰ型の半導体薄膜２０Ｆがこの順に形成されている。このため、画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅには複数のＰＮ接合が形成されているので、いずれに方向に電場がかかっても、いずれかのＰＮ接合には逆方向バイアスがかかる。それ故、余分な半導体薄膜２０Ｅが形成されたとしても、隣接する２つのＴＦＴ１０Ｃの間には素子間分離膜２０Ｙが介在することになるので、隣接する２つのＴＦＴ１０Ｃ同士が短絡することがない。
【００６７】
このような構成のアクティブマトリクス基板２の製造方法では、図１３（Ａ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための低濃度Ｐ型の不純物を導入する工程（図６（Ｄ）を参照。）において、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１１を形成する際には、このレジストマスクＲＭ１１には、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周りを所定の幅だけ露出させる窓４０１と、隣接するＴＦＴ１０Ｃの間の略中央領域を露出させる窓４０２とを形成する。従って、低濃度Ｐ型の不純物を導入した後には、レジストマスクＲＭ１１の窓４０１、４０２から余分な半導体薄膜２０Ｄに対して低濃度Ｐ型の不純物が導入されるので、余分な半導体薄膜２０Ｄのうち、半導体薄膜２０Ｆは低濃度Ｐ型領域となるとともに、半導体薄膜２０Ｅの略中央部分には低濃度のＰ型領域２０１が形成される。
【００６８】
また、図１３（Ｂ）に示すように、駆動回路用のＰ型のＴＦＴを形成するための高濃度Ｐ型の不純物を導入する工程（図７（Ａ）を参照。）において、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃ、および駆動回路用のＮ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１２を形成する際に、このレジストマスクＲＭ１２にも、画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための半導体薄膜２０Ｃの周りを所定の幅だけ露出させる窓４０３と、隣接するＴＦＴ１０Ｃの間の略中央領域を露出させる窓４０４とを形成する。従って、高濃度Ｐ型の不純物を導入した後には、レジストマスクＲＭ１２の窓４０３、４０４から余分な半導体薄膜２０Ｄに対して高濃度Ｐ型の不純物が導入され、余分な半導体薄膜２０Ｄのうち、半導体薄膜２０Ｆは高濃度Ｐ型領域となるとともに、半導体薄膜２０Ｅに形成されていた低濃度のＰ型領域２０１は高濃度Ｐ型領域となる。
【００６９】
さらに、図１３（Ｃ）に示すように、駆動回路用のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための低濃度Ｎ型の不純物を導入する工程（図１７（Ｂ）を参照。）においては、駆動回路用のＰ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１３を形成する際に、このレジストマスクＲＭ１３には、半導体薄膜２０Ｅに形成されている高濃度のＰ型領域２０１の間に相当する領域を露出させる窓４１１を形成する。従って、低濃度Ｎ型の不純物を導入した後には、レジストマスクＲＭ１３の窓４１１から余分な半導体薄膜２０Ｄに対して低濃度Ｎ型の不純物が導入され、余分な半導体薄膜２０Ｄのうち、半導体薄膜２０Ｅに形成されていた高濃度のＰ型領域２０１の間には低濃度のＮ型領域２０１Ｎが形成される。
【００７０】
さらにまた、図１３（Ｄ）に示すように、駆動回路用のＮ型のＴＦＴ、および画素スイッチング用のＮ型のＴＦＴ１０Ｃを形成するための高濃度Ｎ型の不純物を導入する工程（図１７（Ｃ）を参照。）においては、駆動回路用のＰ型のＴＦＴを形成するための半導体薄膜を覆うレジストマスクＲＭ１４を形成する際に、このレジストマスクＲＭ１４にも、半導体薄膜２０Ｅに形成されている高濃度のＰ型領域２０１の間に相当する領域を露出させる窓４１２を形成する。従って、高濃度Ｎ型の不純物を導入した後には、レジストマスクＲＭ１４の窓４１２から余分な半導体薄膜２０Ｄに対して高濃度Ｎ型の不純物が導入され、余分な半導体薄膜２０Ｄのうち、半導体薄膜２０Ｅに形成されていた低濃度のＮ型領域２０１Ｎは、高濃度のＮ型領域となる
その結果、図１２を参照して説明したように、一つのＴＦＴ１０Ｃにおいて２つのソース・ドレイン領域１２Ｃ間は、Ｐ型の半導体薄膜２０ＦによってPN接合面が２個所存在するために高抵抗で分離され、短絡することがない。また、隣接する２つの画素スイッチング用のＴＦＴ１０Ｃの半導体薄膜２０Ｃ同士を繋げるように残っている半導体薄膜２０Ｅには、Ｐ型の半導体薄膜２０Ｆ、Ｎ型領域２０１、Ｐ型領域２０１、Ｎ型領域２０１およびＰ型の半導体薄膜２０Ｆによって複数のＰＮ接合が形成される。それ故、一つのＴＦＴ１０Ｃを構成する２つのソース・ドレイン領域１２Ｃの間、および隣接する２つのＴＦＴ１０Ｃの間で短絡することを確実に防止できる。しかも、不純物導入用のレジストマスクＲＭ１１、ＲＭ１２、ＲＭ１３、ＲＭ１４のパターンを一部変更するだけでよいので、工程数を増やすことなく短絡を防止でき、液晶パネル１の信頼性を向上することができる。
【００７１】
［その他の実施の形態］
なお、上記実施の形態１、２はいずれも、画素スイッチング用のＴＦＴ１０Ｃに対して素子間分離を行う例であったが、駆動回路用のＴＦＴ１０Ａ、１０Ｂに対して素子間分離を行う場合にも本発明を適用することができる。
【００７２】
また、上記実施形態ではいずれもＴＦＴ間の半導体薄膜は除去するように意図した構造としたが、静電気による破壊防止、加工精度の向上、加工時のダメージの低減といった要請があれば、TFT素子間の半導体薄膜の一部を除去しない構造でも素子間分離が行なうことができ、短絡することはない。
【００７３】
【発明の効果】
以上説明したように、本発明では、パターニング工程で複数の島状の半導体薄膜を形成した際に、隣接する半導体薄膜同士を繋げるような余分な半導体薄膜が残り、かつ、不純物導入工程において余分な半導体薄膜に不純物が導入されることにより半導体薄膜の導電化が起こっても、この余分な半導体薄膜に真性領域あるいはＰＮ接合を形成することにより、素子間分離を行う。このため、隣接するＴＦＴ間に短絡が発生するということがないので、装置が誤動作することがない。また、これらの素子間分離は、余分な半導体薄膜が形成されかた否かに係わらず、不純物導入用マスクのパターンを変更するだけで行えるので、工程数を増やすことなく、基板上に形成したＴＦＴの間での短絡を防止することができる。
【図面の簡単な説明】
【図１】本発明を適用したＴＦＴを用いた液晶表示装置の液晶パネルを対向基板の側からみた平面図である。
【図２】本発明を適用したＴＦＴを用いた液晶表示装置の液晶パネルを図１のＨ−Ｈ′線で切断したときの断面図である。
【図３】図１に示すアクティブマトリクス基板の構成を模式的に示すブロック図である。
【図４】アクティブマトリクス基板に形成した３種類のＴＦＴの断面図である。
【図５】アクティブマトリクス基板に形成した画素領域および駆動回路形成領域の一部を抜き出して示す平面図である。
【図６】（Ａ）〜（Ｄ）は、アクティブマトリクス基板上に画素スイッチング用のＮ型のＴＦＴ、駆動回路用のＮ型のＴＦＴ、および駆動回路用のＰ型のＴＦＴを形成していく際の平面および断面の様子を示す工程図である。
【図７】（Ａ）〜（Ｃ）は、アクティブマトリクス基板上に画素スイッチング用のＮ型のＴＦＴ、駆動回路用のＮ型のＴＦＴ、および駆動回路用のＰ型のＴＦＴを形成するために図６に示す工程に続いて行う各工程の様子を示す工程図である。
【図８】（Ａ）〜（Ｃ）は、アクティブマトリクス基板上に画素スイッチング用のＮ型のＴＦＴ、駆動回路用のＮ型のＴＦＴ、および駆動回路用のＰ型のＴＦＴを形成するために図７に示す工程に続いて行う各工程の様子を示す工程図である。
【図９】（Ａ）〜（Ｃ）は、アクティブマトリクス基板上に画素スイッチング用のＮ型のＴＦＴ、駆動回路用のＮ型のＴＦＴ、および駆動回路用のＰ型のＴＦＴを形成するために図８に示す工程に続いて行う各工程の様子を示す工程図である。
【図１０】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態１に係るアクティブマトリクス基板の素子分離構造を示す断面図および平面図である。
【図１１】（Ａ）〜（Ｄ）は、図１０に示す素子分離構造を有するアクティブマトリクス基板の製造工程のうち、不純物を導入する際の断面および平面の様子を示す工程図である。
【図１２】（Ａ）、（Ｂ）はそれぞれ、本発明の実施の形態２に係るアクティブマトリクス基板の素子分離構造を示す断面図および平面図である。
【図１３】（Ａ）〜（Ｄ）は、図１２に示す素子分離構造を有するアクティブマトリクス基板の製造工程のうち、不純物を導入する際の断面および平面の様子を示す工程図である。
【図１４】（Ａ）、（Ｂ）はそれぞれ、従来のアクティブマトリクス基板の断面図および平面図である。
【図１５】（Ａ）〜（Ｄ）は、図１４に示すアクティブマトリクス基板の製造工程のうち、不純物を導入する際の断面および平面の様子を示す工程図である。
【図１６】（Ａ）、（Ｂ）はそれぞれ、従来のアクティブマトリクス基板において余分な半導体薄膜が形成された状態を示す断面図および平面図である。
【図１７】（Ａ）〜（Ｄ）は、従来のアクティブマトリクス基板において余分な半導体薄膜が不純物導入工程を経て導電化していく際の断面および平面を示す工程図である。
【符号の説明】
１ 液晶パネル
２ アクティブマトリクス基板
３ 対向基板
８ 画素電極
１０Ａ 駆動回路用のＮ型のＴＦＴ
１０Ｂ 駆動回路用のＰ型のＴＦＴ
１０Ｃ 画素スイッチング用のＮ型のＴＦＴ
１２Ａ、１２Ｂ、１２Ｃ ソース・ドレイン領域
１３ ゲート絶縁膜
１５Ａ、１５Ｂ、１５Ｃ ゲート電極
１７Ａ、１７Ｂ、１７Ｃ チャネル領域
２０Ａ 駆動回路用のＮ型のＴＦＴを形成するための島状の半導体薄膜
２０Ｂ 駆動回路用のＰ型のＴＦＴを形成するための島状の半導体薄膜
２０Ｃ 画素スイッチング用のＮ型のＴＦＴを形成するための島状の半導体薄膜
２０Ｄ 余分な半導体薄膜
２０Ｅ 隣接する２つのＴＦＴの間に形成された余分な半導体薄膜
２０Ｆ ＴＦＴの周りに形成された余分な半導体薄膜
２０Ｘ 素子間分離膜
２０Ｙ 素子間分離膜
５１、５２ 層間絶縁膜
１００ 絶縁基板
１０１ 下地保護膜
１２１Ａ、１２１Ｂ、１２１Ｃ 低濃度ソース・ドレイン領域
１２２Ａ、１２２Ｂ、１２２Ｃ 高濃度ソース・ドレイン領域
８０１〜８０６ ソース・ドレイン電極
ＲＭ１１〜ＲＭ１４ 不純物導入用マスク
Claims (7)
- 不純物が導入されていない半導体薄膜よりなる半導体領域、および不純物が導入された半導体薄膜よりなるソース・ドレイン領域を備える複数の薄膜トランジスタが基板上に形成されてなるアクティブマトリクス基板において、
少なくとも隣接する前記薄膜トランジスタ間及び該薄膜トランジスタ周辺には、素子間分離領域が形成され、
当該素子間分離領域は、前記薄膜トランジスタ形成領域に接する不純物が導入されていない半導体薄膜領域と、
不純物が導入された半導体薄膜間に挟まれ、かつ不純物を含まない半導体薄膜を有する領域から構成されること、
を特徴とするアクティブマトリクス基板。 - 不純物が導入されていない半導体薄膜よりなる半導体領域、および不純物が導入された半導体薄膜よりなるソース・ドレイン領域を備える複数の薄膜トランジスタが基板上に形成されてなるアクティブマトリクス基板において、
少なくとも隣接する前記薄膜トランジスタの間及び該薄膜トランジスタ周辺には、素子間分離領域が形成され、
当該素子間分離領域は、前記薄膜トランジスタ形成領域に接し、かつ当該薄膜トランジスタのソース・ドレイン領域に導入された不純物と反対極性のＰ型またはＮ型の不純物が導入された半導体薄膜領域と、
ＰＮ接合面を形成するＰ型、Ｎ型の不純物が導入された各々の半導体薄膜を有する領域から構成されること、
を特徴とするアクティブマトリクス基板。 - 請求項２において、前記素子間分離領域は、隣接する薄膜トランジスタの間に少なくとも２個以上のＰＮ接合面を有していることを特徴とするアクティブマトリクス基板。
- 請求項１ないし３のいずれかにおいて、前記素子間分離領域は、画素スイッチング用の前記薄膜トランジスタ間に形成されていることを特徴とするアクティブマトリクス基板。
- 少なくとも基板上の所定の領域に半導体薄膜を形成する半導体薄膜形成工程と、前記薄膜トランジスタのソース・ドレインを形成する領域に選択的に不純物を導入する不純物導入工程とを有するアクティブマトリクス基板の製造方法において、
隣接し合う薄膜トランジスタの間の中央部、及び当該薄膜トランジスタ領域周辺に不純物の導入を行わない所定領域を形成できるように、所定のマスクをかけた後前記不純物導入を行うことを特徴とするアクティブマトリクス基板の製造方法。 - 少なくとも基板上の所定の領域に半導体薄膜を形成する半導体薄膜形成工程と、前記半導体薄膜にＮ型不純物を導入するＮ型不純物導入工程と、前記半導体薄膜にＰ型不純物を導入するＰ型不純物導入工程とを有するアクティブマトリクス基板の製造方法において、
形成される薄膜トランジスタ周辺には、当該薄膜トランジスタのソース・ドレイン領域に導入される不純物とは反対極性の不純物を導入する領域を形成するように、また、
前記隣接する薄膜トランジスタ間にはＮ型不純物を導入する領域と、Ｐ型不純物を導入する領域とを隣接して設けられるように、前記各工程において所定のマスクをかけた後、低濃度Ｐ型不純物、高濃度Ｐ型不純物、低濃度Ｎ型不純物、そして高濃度Ｎ型不純物の順に各不純物を導入することを特徴とするアクティブマトリクス基板の製造方法。 - 請求項１ないし４のいずれかに規定されたアクティブマトリクス基板を用いた液晶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000111946A JP2000111946A (ja) | 2000-04-21 |
| JP3791209B2 true JP3791209B2 (ja) | 2006-06-28 |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3791209B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5100034B2 (ja) * | 2005-05-26 | 2012-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| US7829394B2 (en) | 2005-05-26 | 2010-11-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| KR100851758B1 (ko) * | 2007-03-14 | 2008-08-11 | 동부일렉트로닉스 주식회사 | 이미지 센서 및 그의 제조방법 |
-
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- 1998-10-01 JP JP28021498A patent/JP3791209B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000111946A (ja) | 2000-04-21 |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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