JP3786879B2 - 出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における出力回路に関するものである。
【０００２】
【従来の技術】
特開平４−１４５７１７号公報には、ＣＭＯＳ構成のドライバ回路を備えた出力回路が開示されている。このドライバ回路は、大きな電流駆動能力が得られるように、互いに並列接続された複数のＮチャネル出力トランジスタと、互いに並列接続された複数のＰチャネル出力トランジスタとで構成される。そして、複数のＮチャネル出力トランジスタが同時に導通状態へ遷移することがないように、また複数のＰチャネル出力トランジスタが同時に導通状態へ遷移することがないように、遅延回路を用いて各出力トランジスタのゲート電圧を制御することで、各出力トランジスタを流れるピーク電流の発生時刻をずらし、以てデータ出力時のノイズ発生を抑制している。ただし、各出力トランジスタの導通タイミング調整にアナログ的手段を用いるものであったため、設計変更に柔軟に対応できず、またノイズの抑制効果が製造プロセス依存性を持つこととなる。
【０００３】
そこで、特開平９−２３２９３０号公報の出力回路では、可変の周期を持つ単一のクロック信号を受け取るディジタル回路（シフトレジスタとマルチプレクサとで構成される。）を用いて、上記と同様のＣＭＯＳドライバ回路中の各出力トランジスタの導通タイミングを調整することとしている。
【０００４】
【発明が解決しようとする課題】
さて、ＳＳＴＬ（Stub Series Terminated Logic）、ＨＳＴＬ（High Speed Transceiver Logic）等の小振幅かつ高速のインターフェースをＬＳＩに持たせる場合には、上記と同様のＣＭＯＳドライバ回路中の全ての出力トランジスタのドレイン端子が共通の出力パッドに、各Ｎチャネル出力トランジスタのソース端子が共通の接地電圧ＶＳＳＱに、各Ｐチャネル出力トランジスタのソース端子が共通の電源電圧ＶＤＤＱにそれぞれ内部接続され、出力パッドが当該ＬＳＩの外部で終端抵抗を介して終端電圧ＶＴＴに接続される。通常は、
ＶＴＴ＝（ＶＤＤＱ＋ＶＳＳＱ）／２
が成り立つようにＶＴＴが設定される。このため、ＣＭＯＳドライバ回路に特有のデータ遷移時の充放電電流に加えて、Ｎチャネル出力トランジスタが導通して出力パッドがｌｏｗの電圧を示す場合にはＶＴＴとＶＳＳＱとの間に、Ｐチャネル出力トランジスタが導通して出力パッドがｈｉｇｈの電圧を示す場合にはＶＤＤＱとＶＴＴとの間にそれぞれ定常的な出力電流が流れる。しかも、製造プロセスのばらつきによって、また電源電圧及び温度の変化に応じて、各出力トランジスタの電流駆動能力が変動し、これにつれて当該ドライバ回路の出力電流も変動する。
【０００５】
一般に、出力トランジスタのサイズは、製造プロセス、電源電圧及び温度に係るワースト条件、すなわち出力トランジスタが最も低い電流駆動能力を持つような条件で、出力電流等の規格を満足するように設計される。したがって、従来は、例えば出力トランジスタが最も高い電流駆動能力を持つようなベスト条件において、ドライバ回路の出力電流が過大になり、ワースト条件の場合の２倍にも達することがあった。このことは、当該ＬＳＩの消費電力の増大をもたらす。
【０００６】
本発明の目的は、製造プロセスのばらつきがあっても、また電源電圧及び温度が変動しても、実質的に一定の出力電流がドライバ回路から得られるようにすることにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、互いに並列接続された複数の出力トランジスタを有するドライバ回路と、与えられたデータ信号が所定の論理レベルを示す場合には複数の出力トランジスタのいずれかが導通するようにドライバ回路を制御するための制御回路とを備えた出力回路において、当該制御回路は、複数の出力トランジスタの電流駆動能力の変化を反映した可変の遅延時間を持つ遅延回路を有し、複数の出力トランジスタの個々の電流駆動能力が低くなったことを前記遅延時間の変化から検知した場合には複数の出力トランジスタのうち導通させるべき出力トランジスタの数を増やし、複数の出力トランジスタの個々の電流駆動能力が高くなったことを前記遅延時間の変化から検知した場合には複数の出力トランジスタのうち導通させるべき出力トランジスタの数を減らすこととしたものである。
【０００８】
本発明によれば、出力トランジスタの電流駆動能力の変化を反映した可変の遅延時間を持つ前記遅延回路を用いることで、例えば基準クロック信号に対して当該遅延時間を反映した可変の位相差を有する遅延変動信号を生成することができる。そして、基準クロック信号に対して各々異なる位相差を有する多相信号と、生成した遅延変動信号との位相関係を調べれば、当該位相関係から出力トランジスタの電流駆動能力の変化を検知することができる。
【０００９】
【発明の実施の形態】
以下、添付の図面を参照しながら、ＬＳＩにおける出力回路の実施形態を説明する。この出力回路は、小振幅かつ高速のインターフェースの実現に好適なものである。
【００１０】
図１は、本発明に係る出力回路の構成例を示している。図１の出力回路は、ＣＭＯＳ構成のドライバ回路１０を備えている。このドライバ回路１０は、互いに並列接続された４個のＮチャネル出力トランジスタ２０，２１，２２，２３と、互いに並列接続された４個のＰチャネル出力トランジスタ２４，２５，２６，２７とで構成される。これら全ての出力トランジスタ２０〜２７のドレイン端子が共通の出力パッド１１に、各Ｎチャネル出力トランジスタ２０〜２３のソース端子が共通の接地電圧ＶＳＳＱ（例えば０Ｖ）に、各Ｐチャネル出力トランジスタ２４〜２７のソース端子が共通の電源電圧ＶＤＤＱ（例えば２．５Ｖあるいは１．５Ｖ）にそれぞれ内部接続され、出力パッド１１がＬＳＩの外部で終端抵抗１２を介して終端電圧ＶＴＴに接続されている。ＶＴＴは、
ＶＴＴ＝（ＶＤＤＱ＋ＶＳＳＱ）／２
が成り立つように設定される。このため、Ｎチャネル出力トランジスタ２０〜２３のいずれかが導通して出力パッド１１がｌｏｗの電圧を示す場合にはＶＴＴとＶＳＳＱとの間に、Ｐチャネル出力トランジスタ２４〜２７のいずれかが導通して出力パッド１１がｈｉｇｈの電圧を示す場合にはＶＤＤＱとＶＴＴとの間にそれぞれ定常的な出力電流が流れる。しかも、製造プロセスのばらつきによって、また電源電圧及び温度の変化に応じて、各出力トランジスタ２０〜２７の電流駆動能力が変動する。本発明は、このような電流駆動能力が変動があっても、ドライバ回路１０から実質的に一定の出力電流が得られるようにするものである。
【００１１】
図１の出力回路は、第１のロジック回路１３と、第２のロジック回路１４とを更に備えている。第１のロジック回路１３において、３１，３２，３３は第１、第２及び第３のインバータ、４０，４１，４２，４３は周知のＤフリップフロップ、５０，５１，５２，５３，５４，５５，５６，５７はデータラッチ回路、６０，６１，６２，６３はＡＮＤ回路、６４，６５，６６，６７はＮＡＮＤ回路である。第２のロジック回路１４において、７０は遅延回路、７１は周知のＤフリップフロップである。
【００１２】
第１及び第２のロジック回路１３，１４からなる制御回路は、データ（ＤＡＴＡ）信号と、４相クロック信号Ｃ０，Ｃ１，Ｃ２，Ｃ３とを受け取る。第１のインバータ３１は、ＤＡＴＡ信号を反転して得られる信号ＸＤＡＴＡを供給する。Ｄフリップフロップ４０，４１，４２，４３は、各々のＤ端子にＸＤＡＴＡを、各々のクロック端子にそれぞれＣ０，Ｃ１，Ｃ２，Ｃ３を受け取り、各々のＱ端子から４相データ信号Ｑ０，Ｑ１，Ｑ２，Ｑ３を供給する。遅延回路７０は、可変の遅延時間ＴｄだけＣ０を遅延して得られる遅延変動クロック信号Ｃ０ｄを供給する。Ｄフリップフロップ７１は、Ｄ端子にＸＤＡＴＡを、クロック端子にＣ０ｄをそれぞれ受け取り、Ｑ端子から遅延変動データ信号Ｑ０ｄを供給する。データラッチ回路５０，５１，５２，５３は、各々のＧ端子にＱ０ｄを、各々のＤ端子にそれぞれＱ０，Ｑ１，Ｑ２，Ｑ３を受け取り、各々のＱ端子からラッチ信号ＱＮ０，ＱＮ１，ＱＮ２，ＱＮ３を供給する。ＡＮＤ回路６０，６１，６２，６３は、一方の入力にＱ０を、他方の入力にそれぞれＱＮ０，ＱＮ１，ＱＮ２，ＱＮ３を受け取り、各々ゲート電圧信号Ｎ０，Ｎ１，Ｎ２，Ｎ３を供給する。ドライバ回路１０中のＮチャネル出力トランジスタ２０，２１，２２，２３は、各々のゲート端子にそれぞれＮ０，Ｎ１，Ｎ２，Ｎ３を受け取る。第２のインバータ３２はＱ０ｄを反転して得られる信号ＸＱ０ｄを、第３のインバータ３３はＱ０を反転して得られる信号ＸＱ０をそれぞれ供給する。データラッチ回路５４，５５，５６，５７は、各々のＧ端子にＸＱ０ｄを、各々のＤ端子にそれぞれＱ０，Ｑ１，Ｑ２，Ｑ３を受け取り、各々のＸＱ端子からラッチ信号ＱＰ０，ＱＰ１，ＱＰ２，ＱＰ３を供給する。ＮＡＮＤ回路６４，６５，６６，６７は、一方の入力にＸＱ０を、他方の入力にそれぞれＱＰ０，ＱＰ１，ＱＰ２，ＱＰ３を受け取り、各々ゲート電圧信号Ｐ０，Ｐ１，Ｐ２，Ｐ３を供給する。ドライバ回路１０中のＰチャネル出力トランジスタ２４，２５，２６，２７は、各々のゲート端子にそれぞれＰ０，Ｐ１，Ｐ２，Ｐ３を受け取る。
【００１３】
図２は、図１中の遅延回路７０の内部構成例を示している。この遅延回路７０は、Ｎチャネルトランジスタ８０及びＰチャネルトランジスタ８１で構成された初段インバータと、この初段インバータの出力に接続されたキャパシタ８２と、Ｎチャネルトランジスタ８３及びＰチャネルトランジスタ８４で構成された次段インバータと、この次段インバータの出力に接続されたキャパシタ８５とで構成されており、これら４個のトランジスタ８０，８１，８３，８４は図１中の出力トランジスタ２０〜２７と同様の特性を持っている。したがって、Ｃ０に対するＣ０ｄの遅延時間Ｔｄは、図１中の出力トランジスタ２０〜２７の電流駆動能力の変化を反映する。具体的に説明すると、Ｔｄは出力トランジスタ２０〜２７の電流駆動能力が低くなるにつれて長くなり、出力トランジスタ２０〜２７の電流駆動能力が高くなるにつれて短くなる。なお、キャパシタ８２，８５は、配線に付く寄生容量や、ＭＯＳトランジスタのゲート容量のみでも実現可能である。
【００１４】
図３は、図１中のデータラッチ回路５０の内部構成例を示している。このデータラッチ回路５０は、第１、第２及び第３のインバータ９０，９１，９２と、第１及び第２のＮチャネルトランジスタ９３，９４と、第１及び第２のＰチャネルトランジスタ９５，９６とで構成されている。第２のインバータ９１の入力は、互いに直列接続された両Ｎチャネルトランジスタ９３，９４を介して接地電圧に接続され、かつ互いに直列接続された両Ｐチャネルトランジスタ９５，９６を介して電源電圧に接続されている。データラッチ回路５０のＤ端子は、第１のＮチャネルトランジスタ９３及び第１のＰチャネルトランジスタ９５の各々のゲート端子に直接接続されている。また、データラッチ回路５０のＧ端子は、第１のインバータ９０を介して第２のＮチャネルトランジスタ９４のゲート端子に接続されるとともに、第２のＰチャネルトランジスタ９６のゲート端子に直接接続されている。第２のインバータ９１の出力は、データラッチ回路５０のＱ端子に接続されるとともに、第３のインバータ９２の入力にも接続されている。第３のインバータ９２の出力は、データラッチ回路５０のＸＱ端子に接続されるとともに、第２のインバータ９１の入力にも接続されている。以上のような内部構成を持つデータラッチ回路５０によれば、Ｇ端子入力がｌｏｗならば、第２のＮチャネルトランジスタ９４及び第２のＰチャネルトランジスタ９６がともに導通（オン）するので、Ｄ端子入力と同じ論理レベルの信号がＱ端子に、Ｄ端子入力とは逆の論理レベルの信号がＸＱ端子にそれぞれ現れる。そして、Ｇ端子入力がｌｏｗからｈｉｇｈへ遷移すると、第２のＮチャネルトランジスタ９４及び第２のＰチャネルトランジスタ９６がともに非導通（オフ）となるので、この遷移の時点のＱ端子出力及びＸＱ端子出力がそれぞれ保持されることとなる。なお、図１中の他のデータラッチ回路５１〜５７の内部構成も図３に示したものと同様である。
【００１５】
図４は、Ｃ０，Ｃ１，Ｃ２，Ｃ３を図１の出力回路へ供給するためのＰＬＬ（Phase Locked Loop）回路の構成例を示している。図４のＰＬＬ回路１００は、位相比較回路（ＰＤ）１０１と、チャージポンプ（ＣＰ）１０２と、ローパスフィルタ（ＬＰＦ）１０３と、電圧電流変換器（Ｖ／Ｉ）１０４と、リングオシレータ１０５とで構成されている。図５は、図４中のリングオシレータ１０５を構成する９個のインバータ１１０の各々が、１個のＮチャネルトランジスタ１１１と１個のＰチャネルトランジスタ１１２とで構成されることを示している。
【００１６】
図４中の位相比較回路１０１は、基準クロック（ＣＬＫ）信号と、リングオシレータ１０５から供給されたフィードバッククロック（ＦＣＬＫ）信号との位相を比較し、ＣＬＫがＦＣＬＫより進んでいる場合にはアップ（Ｕｐ）信号を、逆にＣＬＫがＦＣＬＫより遅れている場合にはダウン（Ｄｏｗｎ）信号をそれぞれチャージポンプ１０２に伝える。チャージポンプ１０２は、Ｕｐ信号によりＶｃｏノードを充電し、Ｄｏｗｎ信号でＶｃｏノードを放電する。このＶｃｏノードにはローパスフィルタ１０３が接続されているので、このＶｃｏノードの電圧は微分変化を取り除かれたアナログ電圧となる。次に、電圧電流変換器１０４によりＶｃｏノードの電圧の高低を電流Ｉｃｐの大小に変換し、この電流Ｉｃｐをリングオシレータ１０５の各インバータ１１０に供給する。この結果、リングオシレータ１０５の発振周波数は、Ｉｃｐが増加するにつれて高くなり、Ｉｃｐが減少するにつれて低くなる。以上の構成を持つＰＬＬ回路１００により、ＣＬＫとＦＣＬＫとが同じ位相に保たれる。そして、リングオシレータ１０５中の４個のインバータ出力が、ＣＬＫに対して各々異なる位相差を有する４相クロック信号Ｃ０，Ｃ１，Ｃ２，Ｃ３として取り出される。したがって、ＣＬＫに対するＣ０，Ｃ１，Ｃ２，Ｃ３の各々の位相差は、製造プロセスのばらつきや、電源電圧及び温度の変動に依存せず、それぞれ実質的に一定である。
【００１７】
さて、図１中の第１及び第２のロジック回路１３，１４からなる制御回路の基本的な機能は、与えられたＤＡＴＡ信号がｌｏｗを示す場合には４個のＮチャネル出力トランジスタ２０〜２３のいずれかが導通するように、またＤＡＴＡ信号がｈｉｇｈを示す場合には４個のＰチャネル出力トランジスタ２４〜２７のいずれかが導通するようにドライバ回路１０を制御することにある。
【００１８】
図６は２個のＮチャネル出力トランジスタ２０，２１が導通する例を、図７は２個のＰチャネル出力トランジスタ２４，２５が導通する例をそれぞれ示している。ここでは、Ｔｄの長さのゆえにＣ０，Ｃ１，Ｃ０ｄ，Ｃ２，Ｃ３の順に信号の立ち上がりが生起するものとする。第１のロジック回路１３中の４個のＤフリップフロップ４０，４１，４２，４３はＸＤＡＴＡ信号をそれぞれＣ０，Ｃ１，Ｃ２，Ｃ３の立ち上がりエッジに同期してラッチし、第２のロジック回路１４中の１個のＤフリップフロップ７１は同じＸＤＡＴＡ信号をＣ０ｄの立ち上がりエッジに同期してラッチする。したがって、Ｑ０，Ｑ１，Ｑ０ｄ，Ｑ２，Ｑ３の順に信号の立ち上がりが生起し、Ｑ０，Ｑ１，Ｑ０ｄ，Ｑ２，Ｑ３の順に信号の立ち下がりが生起する。その結果、図６に示すように、Ｎ０の立ち上がりから遅れてＮ１が立ち上がり、Ｎ２及びＮ３が立ち上がることなく、Ｎ０及びＮ１が同時に立ち下がることとなる。また、図７に示すように、Ｐ０の立ち下がりから遅れてＰ１が立ち下がり、Ｐ２及びＰ３が立ち下がることなく、Ｐ０及びＰ１が同時に立ち上がることとなる。
【００１９】
製造プロセスのばらつきや、電源電圧及び温度の変動に起因して出力トランジスタ２０〜２７の電流駆動能力が低くなると、Ｃ０に対するＣ０ｄの遅延時間Ｔｄが長くなる。このためにＣ０，Ｃ１，Ｃ２，Ｃ０ｄ，Ｃ３の順に信号の立ち上がりが生起することとなると、Ｎ０及びＮ１に加えてＮ２も変化し、Ｐ０及びＰ１に加えてＰ２も変化するので、出力トランジスタ２０〜２７のうちの導通トランジスタの数が増える。このようにして、個々の出力トランジスタ２０〜２７の電流駆動能力の低下が相殺されるように導通トランジスタの数が増える結果、ドライバ回路１０の出力電流が実質的に一定に保持される。
【００２０】
これとは逆に、出力トランジスタ２０〜２７の電流駆動能力が高くなると、Ｃ０に対するＣ０ｄの遅延時間Ｔｄが短くなる。このためにＣ０，Ｃ０ｄ，Ｃ１，Ｃ２，Ｃ３の順に信号の立ち上がりが生起することとなると、Ｎ０及びＰ０のみが変化するようになり、出力トランジスタ２０〜２７のうちの導通トランジスタの数が減る。このようにして、個々の出力トランジスタ２０〜２７の電流駆動能力の向上が相殺されるように導通トランジスタの数が減る結果、ドライバ回路１０の出力電流が実質的に一定に保持される。
【００２１】
以上のとおり、図１中の第１及び第２のロジック回路１３，１４からなる制御回路は、出力トランジスタ２０〜２７の個々の電流駆動能力が低くなったことをＴｄの変化から検知した場合には当該出力トランジスタ２０〜２７のうち導通させるべき出力トランジスタの数を増やし、出力トランジスタ２０〜２７の個々の電流駆動能力が高くなったことをＴｄの変化から検知した場合には当該出力トランジスタ２０〜２７のうち導通させるべき出力トランジスタの数を減らすように働く。そのために、第１のロジック回路１３中のＤフリップフロップ４０〜４３はＱ０，Ｑ１，Ｑ２，Ｑ３を生成し、第２のロジック回路１４はＣ０ｄ及びＱ０ｄを生成する。そして、第１のロジック回路１３中のデータラッチ回路５０〜５７、ＡＮＤ回路６０〜６３及びＮＡＮＤ回路６４〜６７は、Ｑ０，Ｑ１，Ｑ２，Ｑ３とＱ０ｄとの位相関係から、出力トランジスタ２０〜２７の電流駆動能力の変化を検知するように構成されている。なお、第１及び第２のロジック回路１３，１４は、Ｃ０，Ｃ１，Ｃ２，Ｃ３とＣ０ｄとの位相関係から出力トランジスタ２０〜２７の電流駆動能力の変化を検知するものでもある。
【００２２】
また、図１の構成によれば、ＣＬＫに対してＣ０，Ｃ１，Ｃ２，Ｃ３が各々異なる位相差を有することを利用して、例えば図６に示したようにＮ０の立ち上がりから遅れてＮ１が立ち上がるように制御することで、Ｎチャネル出力トランジスタ２０，２１の導通タイミングを互いにずらしている。また、図７に示したようにＰ０の立ち下がりから遅れてＰ１が立ち下がるように制御することで、Ｐチャネル出力トランジスタ２４，２５の導通タイミングを互いにずらしている。このようにして出力トランジスタ２０〜２７の導通タイミングを互いにずらすことで、データ出力時のノイズ発生が抑制される効果も得られる。
【００２３】
なお、ドライバ回路１０を構成するＮチャネル出力トランジスタ及びＰチャネル出力トランジスタの数は各々４に限らない。これらの出力トランジスタの数に応じて、４相以外の多相クロック信号を採用することとすればよい。
【００２４】
図８は、ドライバ回路１０を構成するＮチャネル出力トランジスタ及びＰチャネル出力トランジスタの数を各々１０にした場合の、図１の回路の出力電流シミュレーション波形を示している。シミュレーション条件は、ＴＴ（標準条件）、ＳＳ（ワースト条件）及びＦＦ（ベスト条件）である。図８の波形から、本発明によれば出力電流のばらつきが数パーセントに抑えられていることが分かる。
【００２５】
図９は、図１中の第２のロジック回路１４の変形例を示している。この変形例は、Ｄフリップフロップ７１の後段に遅延回路７０を配置した構成である。図９において、Ｄフリップフロップ７１は、Ｄ端子にＸＤＡＴＡを、クロック端子にＣ０をそれぞれ受け取り、Ｑ端子からデータ信号Ｑ０を供給する。このデータ信号Ｑ０は、図１中の第１のロジック回路１３における４相データ信号Ｑ０，Ｑ１，Ｑ２，Ｑ３のうちの１つと同じ位相を有する信号である。本変形例の遅延回路７０は、可変の遅延時間ＴｄだけＱ０を遅延して得られる遅延変動データ信号Ｑ０ｄを供給する。この遅延変動データ信号Ｑ０ｄは、図１中の第２のロジック回路１４が供給するＱ０ｄと同じ位相を有する信号である。したがって、本変形例によっても、Ｑ０，Ｑ１，Ｑ２，Ｑ３とＱ０ｄとの位相関係から出力トランジスタ２０〜２７の電流駆動能力の変化を検知することができ、ドライバ回路１０の出力電流が実質的に一定に保持される。
【００２６】
なお、図１中のＮチャネル出力トランジスタ２０〜２３のサイズは互いに異なっていてもよい。Ｐチャネル出力トランジスタ２４〜２７のサイズについても同様である。また、インバータ３１はＤＡＴＡ信号と出力パッド１１の信号との極性を合わせるために付加されているのであって、これを省略することも可能である。更に、本発明の適用範囲はＣＭＯＳ構成のドライバ回路を有する出力回路に限らない。例えば、Ｎチャネル出力トランジスタのみ、又はＰチャネル出力トランジスタのみで構成されたドライバ回路を有する出力回路にも本発明は適用可能である。
【００２７】
また、ＣＬＫに対する多相クロック信号Ｃ０，Ｃ１，Ｃ２，Ｃ３の位相差は等間隔でなくてもよい。第２のロジック回路１４へ供給するクロック信号は、Ｃ０，Ｃ１，Ｃ２，Ｃ３のうちの１つであるＣ０に限らず、Ｃ０，Ｃ１，Ｃ２，Ｃ３とは別のクロック信号でもよい。回路７０の遅延時間Ｔｄの長さを調整しさえすれば、例えば図４中のＦＣＬＫを第２のロジック回路１４へ供給することとしてもよい。また、ＣＬＫに対するＣ０，Ｃ１，Ｃ２，Ｃ３の各々の位相差が製造プロセスのばらつきや、電源電圧及び温度の変動に依存して変化する場合でも、その依存性より大きい依存性をＴｄが有する限り、そのような多相クロック信号を利用することも可能である。
【００２８】
【発明の効果】
以上説明してきたとおり、本発明によれば、ドライバ回路中の複数の出力トランジスタの電流駆動能力の変化を反映した可変の遅延時間を持つ遅延回路を設け、複数の出力トランジスタの個々の電流駆動能力が低くなったことを前記遅延時間の変化から検知した場合には複数の出力トランジスタのうち導通させるべき出力トランジスタの数を増やし、複数の出力トランジスタの個々の電流駆動能力が高くなったことを前記遅延時間の変化から検知した場合には複数の出力トランジスタのうち導通させるべき出力トランジスタの数を減らすこととしたので、製造プロセスのばらつきがあっても、また電源電圧及び温度が変動しても、実質的に一定の出力電流が当該ドライバ回路から得られる。
【図面の簡単な説明】
【図１】本発明に係る出力回路の構成例を示すブロック図である。
【図２】図１中の遅延回路の内部構成例を示す回路図である。
【図３】図１中のデータラッチ回路の内部構成例を示す回路図である。
【図４】図１の出力回路へ４相クロック信号を供給するためのＰＬＬ回路の構成例を示すブロック図である。
【図５】図４中のリングオシレータを構成する９個のインバータの各々の内部構成例を示す回路図である。
【図６】図１中のＮチャネル出力トランジスタの駆動例を示すタイミングチャート図である。
【図７】図１中のＰチャネル出力トランジスタの駆動例を示すタイミングチャート図である。
【図８】図１の出力回路の効果を示す出力電流シミュレーション波形図である。
【図９】図１中の第２のロジック回路の変形例を示すブロック図である。
【符号の説明】
１０ ドライバ回路
１１ 出力パッド
１２ 終端抵抗
１３ 第１のロジック回路（制御回路）
１４ 第２のロジック回路（制御回路）
２０〜２３ Ｎチャネル出力トランジスタ
２４〜２７ Ｐチャネル出力トランジスタ
３１〜３３ インバータ
４０〜４３ Ｄフリップフロップ
５０〜５７ データラッチ回路
６０〜６３ ＡＮＤ回路
６４〜６７ ＮＡＮＤ回路
７０ 遅延回路
７１ Ｄフリップフロップ
１００ ＰＬＬ回路
ＣＬＫ 基準クロック信号
Ｃ０，Ｃ１，Ｃ２，Ｃ３ ４相クロック信号
Ｃ０ｄ 遅延変動クロック信号
ＤＡＴＡ データ信号
Ｑ０，Ｑ１，Ｑ２，Ｑ３ ４相データ信号
Ｑ０ｄ 遅延変動データ信号
Ｔｄ 遅延時間
【発明の属する技術分野】
本発明は、半導体集積回路における出力回路に関するものである。
【０００２】
【従来の技術】
特開平４−１４５７１７号公報には、ＣＭＯＳ構成のドライバ回路を備えた出力回路が開示されている。このドライバ回路は、大きな電流駆動能力が得られるように、互いに並列接続された複数のＮチャネル出力トランジスタと、互いに並列接続された複数のＰチャネル出力トランジスタとで構成される。そして、複数のＮチャネル出力トランジスタが同時に導通状態へ遷移することがないように、また複数のＰチャネル出力トランジスタが同時に導通状態へ遷移することがないように、遅延回路を用いて各出力トランジスタのゲート電圧を制御することで、各出力トランジスタを流れるピーク電流の発生時刻をずらし、以てデータ出力時のノイズ発生を抑制している。ただし、各出力トランジスタの導通タイミング調整にアナログ的手段を用いるものであったため、設計変更に柔軟に対応できず、またノイズの抑制効果が製造プロセス依存性を持つこととなる。
【０００３】
そこで、特開平９−２３２９３０号公報の出力回路では、可変の周期を持つ単一のクロック信号を受け取るディジタル回路（シフトレジスタとマルチプレクサとで構成される。）を用いて、上記と同様のＣＭＯＳドライバ回路中の各出力トランジスタの導通タイミングを調整することとしている。
【０００４】
【発明が解決しようとする課題】
さて、ＳＳＴＬ（Stub Series Terminated Logic）、ＨＳＴＬ（High Speed Transceiver Logic）等の小振幅かつ高速のインターフェースをＬＳＩに持たせる場合には、上記と同様のＣＭＯＳドライバ回路中の全ての出力トランジスタのドレイン端子が共通の出力パッドに、各Ｎチャネル出力トランジスタのソース端子が共通の接地電圧ＶＳＳＱに、各Ｐチャネル出力トランジスタのソース端子が共通の電源電圧ＶＤＤＱにそれぞれ内部接続され、出力パッドが当該ＬＳＩの外部で終端抵抗を介して終端電圧ＶＴＴに接続される。通常は、
ＶＴＴ＝（ＶＤＤＱ＋ＶＳＳＱ）／２
が成り立つようにＶＴＴが設定される。このため、ＣＭＯＳドライバ回路に特有のデータ遷移時の充放電電流に加えて、Ｎチャネル出力トランジスタが導通して出力パッドがｌｏｗの電圧を示す場合にはＶＴＴとＶＳＳＱとの間に、Ｐチャネル出力トランジスタが導通して出力パッドがｈｉｇｈの電圧を示す場合にはＶＤＤＱとＶＴＴとの間にそれぞれ定常的な出力電流が流れる。しかも、製造プロセスのばらつきによって、また電源電圧及び温度の変化に応じて、各出力トランジスタの電流駆動能力が変動し、これにつれて当該ドライバ回路の出力電流も変動する。
【０００５】
一般に、出力トランジスタのサイズは、製造プロセス、電源電圧及び温度に係るワースト条件、すなわち出力トランジスタが最も低い電流駆動能力を持つような条件で、出力電流等の規格を満足するように設計される。したがって、従来は、例えば出力トランジスタが最も高い電流駆動能力を持つようなベスト条件において、ドライバ回路の出力電流が過大になり、ワースト条件の場合の２倍にも達することがあった。このことは、当該ＬＳＩの消費電力の増大をもたらす。
【０００６】
本発明の目的は、製造プロセスのばらつきがあっても、また電源電圧及び温度が変動しても、実質的に一定の出力電流がドライバ回路から得られるようにすることにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、互いに並列接続された複数の出力トランジスタを有するドライバ回路と、与えられたデータ信号が所定の論理レベルを示す場合には複数の出力トランジスタのいずれかが導通するようにドライバ回路を制御するための制御回路とを備えた出力回路において、当該制御回路は、複数の出力トランジスタの電流駆動能力の変化を反映した可変の遅延時間を持つ遅延回路を有し、複数の出力トランジスタの個々の電流駆動能力が低くなったことを前記遅延時間の変化から検知した場合には複数の出力トランジスタのうち導通させるべき出力トランジスタの数を増やし、複数の出力トランジスタの個々の電流駆動能力が高くなったことを前記遅延時間の変化から検知した場合には複数の出力トランジスタのうち導通させるべき出力トランジスタの数を減らすこととしたものである。
【０００８】
本発明によれば、出力トランジスタの電流駆動能力の変化を反映した可変の遅延時間を持つ前記遅延回路を用いることで、例えば基準クロック信号に対して当該遅延時間を反映した可変の位相差を有する遅延変動信号を生成することができる。そして、基準クロック信号に対して各々異なる位相差を有する多相信号と、生成した遅延変動信号との位相関係を調べれば、当該位相関係から出力トランジスタの電流駆動能力の変化を検知することができる。
【０００９】
【発明の実施の形態】
以下、添付の図面を参照しながら、ＬＳＩにおける出力回路の実施形態を説明する。この出力回路は、小振幅かつ高速のインターフェースの実現に好適なものである。
【００１０】
図１は、本発明に係る出力回路の構成例を示している。図１の出力回路は、ＣＭＯＳ構成のドライバ回路１０を備えている。このドライバ回路１０は、互いに並列接続された４個のＮチャネル出力トランジスタ２０，２１，２２，２３と、互いに並列接続された４個のＰチャネル出力トランジスタ２４，２５，２６，２７とで構成される。これら全ての出力トランジスタ２０〜２７のドレイン端子が共通の出力パッド１１に、各Ｎチャネル出力トランジスタ２０〜２３のソース端子が共通の接地電圧ＶＳＳＱ（例えば０Ｖ）に、各Ｐチャネル出力トランジスタ２４〜２７のソース端子が共通の電源電圧ＶＤＤＱ（例えば２．５Ｖあるいは１．５Ｖ）にそれぞれ内部接続され、出力パッド１１がＬＳＩの外部で終端抵抗１２を介して終端電圧ＶＴＴに接続されている。ＶＴＴは、
ＶＴＴ＝（ＶＤＤＱ＋ＶＳＳＱ）／２
が成り立つように設定される。このため、Ｎチャネル出力トランジスタ２０〜２３のいずれかが導通して出力パッド１１がｌｏｗの電圧を示す場合にはＶＴＴとＶＳＳＱとの間に、Ｐチャネル出力トランジスタ２４〜２７のいずれかが導通して出力パッド１１がｈｉｇｈの電圧を示す場合にはＶＤＤＱとＶＴＴとの間にそれぞれ定常的な出力電流が流れる。しかも、製造プロセスのばらつきによって、また電源電圧及び温度の変化に応じて、各出力トランジスタ２０〜２７の電流駆動能力が変動する。本発明は、このような電流駆動能力が変動があっても、ドライバ回路１０から実質的に一定の出力電流が得られるようにするものである。
【００１１】
図１の出力回路は、第１のロジック回路１３と、第２のロジック回路１４とを更に備えている。第１のロジック回路１３において、３１，３２，３３は第１、第２及び第３のインバータ、４０，４１，４２，４３は周知のＤフリップフロップ、５０，５１，５２，５３，５４，５５，５６，５７はデータラッチ回路、６０，６１，６２，６３はＡＮＤ回路、６４，６５，６６，６７はＮＡＮＤ回路である。第２のロジック回路１４において、７０は遅延回路、７１は周知のＤフリップフロップである。
【００１２】
第１及び第２のロジック回路１３，１４からなる制御回路は、データ（ＤＡＴＡ）信号と、４相クロック信号Ｃ０，Ｃ１，Ｃ２，Ｃ３とを受け取る。第１のインバータ３１は、ＤＡＴＡ信号を反転して得られる信号ＸＤＡＴＡを供給する。Ｄフリップフロップ４０，４１，４２，４３は、各々のＤ端子にＸＤＡＴＡを、各々のクロック端子にそれぞれＣ０，Ｃ１，Ｃ２，Ｃ３を受け取り、各々のＱ端子から４相データ信号Ｑ０，Ｑ１，Ｑ２，Ｑ３を供給する。遅延回路７０は、可変の遅延時間ＴｄだけＣ０を遅延して得られる遅延変動クロック信号Ｃ０ｄを供給する。Ｄフリップフロップ７１は、Ｄ端子にＸＤＡＴＡを、クロック端子にＣ０ｄをそれぞれ受け取り、Ｑ端子から遅延変動データ信号Ｑ０ｄを供給する。データラッチ回路５０，５１，５２，５３は、各々のＧ端子にＱ０ｄを、各々のＤ端子にそれぞれＱ０，Ｑ１，Ｑ２，Ｑ３を受け取り、各々のＱ端子からラッチ信号ＱＮ０，ＱＮ１，ＱＮ２，ＱＮ３を供給する。ＡＮＤ回路６０，６１，６２，６３は、一方の入力にＱ０を、他方の入力にそれぞれＱＮ０，ＱＮ１，ＱＮ２，ＱＮ３を受け取り、各々ゲート電圧信号Ｎ０，Ｎ１，Ｎ２，Ｎ３を供給する。ドライバ回路１０中のＮチャネル出力トランジスタ２０，２１，２２，２３は、各々のゲート端子にそれぞれＮ０，Ｎ１，Ｎ２，Ｎ３を受け取る。第２のインバータ３２はＱ０ｄを反転して得られる信号ＸＱ０ｄを、第３のインバータ３３はＱ０を反転して得られる信号ＸＱ０をそれぞれ供給する。データラッチ回路５４，５５，５６，５７は、各々のＧ端子にＸＱ０ｄを、各々のＤ端子にそれぞれＱ０，Ｑ１，Ｑ２，Ｑ３を受け取り、各々のＸＱ端子からラッチ信号ＱＰ０，ＱＰ１，ＱＰ２，ＱＰ３を供給する。ＮＡＮＤ回路６４，６５，６６，６７は、一方の入力にＸＱ０を、他方の入力にそれぞれＱＰ０，ＱＰ１，ＱＰ２，ＱＰ３を受け取り、各々ゲート電圧信号Ｐ０，Ｐ１，Ｐ２，Ｐ３を供給する。ドライバ回路１０中のＰチャネル出力トランジスタ２４，２５，２６，２７は、各々のゲート端子にそれぞれＰ０，Ｐ１，Ｐ２，Ｐ３を受け取る。
【００１３】
図２は、図１中の遅延回路７０の内部構成例を示している。この遅延回路７０は、Ｎチャネルトランジスタ８０及びＰチャネルトランジスタ８１で構成された初段インバータと、この初段インバータの出力に接続されたキャパシタ８２と、Ｎチャネルトランジスタ８３及びＰチャネルトランジスタ８４で構成された次段インバータと、この次段インバータの出力に接続されたキャパシタ８５とで構成されており、これら４個のトランジスタ８０，８１，８３，８４は図１中の出力トランジスタ２０〜２７と同様の特性を持っている。したがって、Ｃ０に対するＣ０ｄの遅延時間Ｔｄは、図１中の出力トランジスタ２０〜２７の電流駆動能力の変化を反映する。具体的に説明すると、Ｔｄは出力トランジスタ２０〜２７の電流駆動能力が低くなるにつれて長くなり、出力トランジスタ２０〜２７の電流駆動能力が高くなるにつれて短くなる。なお、キャパシタ８２，８５は、配線に付く寄生容量や、ＭＯＳトランジスタのゲート容量のみでも実現可能である。
【００１４】
図３は、図１中のデータラッチ回路５０の内部構成例を示している。このデータラッチ回路５０は、第１、第２及び第３のインバータ９０，９１，９２と、第１及び第２のＮチャネルトランジスタ９３，９４と、第１及び第２のＰチャネルトランジスタ９５，９６とで構成されている。第２のインバータ９１の入力は、互いに直列接続された両Ｎチャネルトランジスタ９３，９４を介して接地電圧に接続され、かつ互いに直列接続された両Ｐチャネルトランジスタ９５，９６を介して電源電圧に接続されている。データラッチ回路５０のＤ端子は、第１のＮチャネルトランジスタ９３及び第１のＰチャネルトランジスタ９５の各々のゲート端子に直接接続されている。また、データラッチ回路５０のＧ端子は、第１のインバータ９０を介して第２のＮチャネルトランジスタ９４のゲート端子に接続されるとともに、第２のＰチャネルトランジスタ９６のゲート端子に直接接続されている。第２のインバータ９１の出力は、データラッチ回路５０のＱ端子に接続されるとともに、第３のインバータ９２の入力にも接続されている。第３のインバータ９２の出力は、データラッチ回路５０のＸＱ端子に接続されるとともに、第２のインバータ９１の入力にも接続されている。以上のような内部構成を持つデータラッチ回路５０によれば、Ｇ端子入力がｌｏｗならば、第２のＮチャネルトランジスタ９４及び第２のＰチャネルトランジスタ９６がともに導通（オン）するので、Ｄ端子入力と同じ論理レベルの信号がＱ端子に、Ｄ端子入力とは逆の論理レベルの信号がＸＱ端子にそれぞれ現れる。そして、Ｇ端子入力がｌｏｗからｈｉｇｈへ遷移すると、第２のＮチャネルトランジスタ９４及び第２のＰチャネルトランジスタ９６がともに非導通（オフ）となるので、この遷移の時点のＱ端子出力及びＸＱ端子出力がそれぞれ保持されることとなる。なお、図１中の他のデータラッチ回路５１〜５７の内部構成も図３に示したものと同様である。
【００１５】
図４は、Ｃ０，Ｃ１，Ｃ２，Ｃ３を図１の出力回路へ供給するためのＰＬＬ（Phase Locked Loop）回路の構成例を示している。図４のＰＬＬ回路１００は、位相比較回路（ＰＤ）１０１と、チャージポンプ（ＣＰ）１０２と、ローパスフィルタ（ＬＰＦ）１０３と、電圧電流変換器（Ｖ／Ｉ）１０４と、リングオシレータ１０５とで構成されている。図５は、図４中のリングオシレータ１０５を構成する９個のインバータ１１０の各々が、１個のＮチャネルトランジスタ１１１と１個のＰチャネルトランジスタ１１２とで構成されることを示している。
【００１６】
図４中の位相比較回路１０１は、基準クロック（ＣＬＫ）信号と、リングオシレータ１０５から供給されたフィードバッククロック（ＦＣＬＫ）信号との位相を比較し、ＣＬＫがＦＣＬＫより進んでいる場合にはアップ（Ｕｐ）信号を、逆にＣＬＫがＦＣＬＫより遅れている場合にはダウン（Ｄｏｗｎ）信号をそれぞれチャージポンプ１０２に伝える。チャージポンプ１０２は、Ｕｐ信号によりＶｃｏノードを充電し、Ｄｏｗｎ信号でＶｃｏノードを放電する。このＶｃｏノードにはローパスフィルタ１０３が接続されているので、このＶｃｏノードの電圧は微分変化を取り除かれたアナログ電圧となる。次に、電圧電流変換器１０４によりＶｃｏノードの電圧の高低を電流Ｉｃｐの大小に変換し、この電流Ｉｃｐをリングオシレータ１０５の各インバータ１１０に供給する。この結果、リングオシレータ１０５の発振周波数は、Ｉｃｐが増加するにつれて高くなり、Ｉｃｐが減少するにつれて低くなる。以上の構成を持つＰＬＬ回路１００により、ＣＬＫとＦＣＬＫとが同じ位相に保たれる。そして、リングオシレータ１０５中の４個のインバータ出力が、ＣＬＫに対して各々異なる位相差を有する４相クロック信号Ｃ０，Ｃ１，Ｃ２，Ｃ３として取り出される。したがって、ＣＬＫに対するＣ０，Ｃ１，Ｃ２，Ｃ３の各々の位相差は、製造プロセスのばらつきや、電源電圧及び温度の変動に依存せず、それぞれ実質的に一定である。
【００１７】
さて、図１中の第１及び第２のロジック回路１３，１４からなる制御回路の基本的な機能は、与えられたＤＡＴＡ信号がｌｏｗを示す場合には４個のＮチャネル出力トランジスタ２０〜２３のいずれかが導通するように、またＤＡＴＡ信号がｈｉｇｈを示す場合には４個のＰチャネル出力トランジスタ２４〜２７のいずれかが導通するようにドライバ回路１０を制御することにある。
【００１８】
図６は２個のＮチャネル出力トランジスタ２０，２１が導通する例を、図７は２個のＰチャネル出力トランジスタ２４，２５が導通する例をそれぞれ示している。ここでは、Ｔｄの長さのゆえにＣ０，Ｃ１，Ｃ０ｄ，Ｃ２，Ｃ３の順に信号の立ち上がりが生起するものとする。第１のロジック回路１３中の４個のＤフリップフロップ４０，４１，４２，４３はＸＤＡＴＡ信号をそれぞれＣ０，Ｃ１，Ｃ２，Ｃ３の立ち上がりエッジに同期してラッチし、第２のロジック回路１４中の１個のＤフリップフロップ７１は同じＸＤＡＴＡ信号をＣ０ｄの立ち上がりエッジに同期してラッチする。したがって、Ｑ０，Ｑ１，Ｑ０ｄ，Ｑ２，Ｑ３の順に信号の立ち上がりが生起し、Ｑ０，Ｑ１，Ｑ０ｄ，Ｑ２，Ｑ３の順に信号の立ち下がりが生起する。その結果、図６に示すように、Ｎ０の立ち上がりから遅れてＮ１が立ち上がり、Ｎ２及びＮ３が立ち上がることなく、Ｎ０及びＮ１が同時に立ち下がることとなる。また、図７に示すように、Ｐ０の立ち下がりから遅れてＰ１が立ち下がり、Ｐ２及びＰ３が立ち下がることなく、Ｐ０及びＰ１が同時に立ち上がることとなる。
【００１９】
製造プロセスのばらつきや、電源電圧及び温度の変動に起因して出力トランジスタ２０〜２７の電流駆動能力が低くなると、Ｃ０に対するＣ０ｄの遅延時間Ｔｄが長くなる。このためにＣ０，Ｃ１，Ｃ２，Ｃ０ｄ，Ｃ３の順に信号の立ち上がりが生起することとなると、Ｎ０及びＮ１に加えてＮ２も変化し、Ｐ０及びＰ１に加えてＰ２も変化するので、出力トランジスタ２０〜２７のうちの導通トランジスタの数が増える。このようにして、個々の出力トランジスタ２０〜２７の電流駆動能力の低下が相殺されるように導通トランジスタの数が増える結果、ドライバ回路１０の出力電流が実質的に一定に保持される。
【００２０】
これとは逆に、出力トランジスタ２０〜２７の電流駆動能力が高くなると、Ｃ０に対するＣ０ｄの遅延時間Ｔｄが短くなる。このためにＣ０，Ｃ０ｄ，Ｃ１，Ｃ２，Ｃ３の順に信号の立ち上がりが生起することとなると、Ｎ０及びＰ０のみが変化するようになり、出力トランジスタ２０〜２７のうちの導通トランジスタの数が減る。このようにして、個々の出力トランジスタ２０〜２７の電流駆動能力の向上が相殺されるように導通トランジスタの数が減る結果、ドライバ回路１０の出力電流が実質的に一定に保持される。
【００２１】
以上のとおり、図１中の第１及び第２のロジック回路１３，１４からなる制御回路は、出力トランジスタ２０〜２７の個々の電流駆動能力が低くなったことをＴｄの変化から検知した場合には当該出力トランジスタ２０〜２７のうち導通させるべき出力トランジスタの数を増やし、出力トランジスタ２０〜２７の個々の電流駆動能力が高くなったことをＴｄの変化から検知した場合には当該出力トランジスタ２０〜２７のうち導通させるべき出力トランジスタの数を減らすように働く。そのために、第１のロジック回路１３中のＤフリップフロップ４０〜４３はＱ０，Ｑ１，Ｑ２，Ｑ３を生成し、第２のロジック回路１４はＣ０ｄ及びＱ０ｄを生成する。そして、第１のロジック回路１３中のデータラッチ回路５０〜５７、ＡＮＤ回路６０〜６３及びＮＡＮＤ回路６４〜６７は、Ｑ０，Ｑ１，Ｑ２，Ｑ３とＱ０ｄとの位相関係から、出力トランジスタ２０〜２７の電流駆動能力の変化を検知するように構成されている。なお、第１及び第２のロジック回路１３，１４は、Ｃ０，Ｃ１，Ｃ２，Ｃ３とＣ０ｄとの位相関係から出力トランジスタ２０〜２７の電流駆動能力の変化を検知するものでもある。
【００２２】
また、図１の構成によれば、ＣＬＫに対してＣ０，Ｃ１，Ｃ２，Ｃ３が各々異なる位相差を有することを利用して、例えば図６に示したようにＮ０の立ち上がりから遅れてＮ１が立ち上がるように制御することで、Ｎチャネル出力トランジスタ２０，２１の導通タイミングを互いにずらしている。また、図７に示したようにＰ０の立ち下がりから遅れてＰ１が立ち下がるように制御することで、Ｐチャネル出力トランジスタ２４，２５の導通タイミングを互いにずらしている。このようにして出力トランジスタ２０〜２７の導通タイミングを互いにずらすことで、データ出力時のノイズ発生が抑制される効果も得られる。
【００２３】
なお、ドライバ回路１０を構成するＮチャネル出力トランジスタ及びＰチャネル出力トランジスタの数は各々４に限らない。これらの出力トランジスタの数に応じて、４相以外の多相クロック信号を採用することとすればよい。
【００２４】
図８は、ドライバ回路１０を構成するＮチャネル出力トランジスタ及びＰチャネル出力トランジスタの数を各々１０にした場合の、図１の回路の出力電流シミュレーション波形を示している。シミュレーション条件は、ＴＴ（標準条件）、ＳＳ（ワースト条件）及びＦＦ（ベスト条件）である。図８の波形から、本発明によれば出力電流のばらつきが数パーセントに抑えられていることが分かる。
【００２５】
図９は、図１中の第２のロジック回路１４の変形例を示している。この変形例は、Ｄフリップフロップ７１の後段に遅延回路７０を配置した構成である。図９において、Ｄフリップフロップ７１は、Ｄ端子にＸＤＡＴＡを、クロック端子にＣ０をそれぞれ受け取り、Ｑ端子からデータ信号Ｑ０を供給する。このデータ信号Ｑ０は、図１中の第１のロジック回路１３における４相データ信号Ｑ０，Ｑ１，Ｑ２，Ｑ３のうちの１つと同じ位相を有する信号である。本変形例の遅延回路７０は、可変の遅延時間ＴｄだけＱ０を遅延して得られる遅延変動データ信号Ｑ０ｄを供給する。この遅延変動データ信号Ｑ０ｄは、図１中の第２のロジック回路１４が供給するＱ０ｄと同じ位相を有する信号である。したがって、本変形例によっても、Ｑ０，Ｑ１，Ｑ２，Ｑ３とＱ０ｄとの位相関係から出力トランジスタ２０〜２７の電流駆動能力の変化を検知することができ、ドライバ回路１０の出力電流が実質的に一定に保持される。
【００２６】
なお、図１中のＮチャネル出力トランジスタ２０〜２３のサイズは互いに異なっていてもよい。Ｐチャネル出力トランジスタ２４〜２７のサイズについても同様である。また、インバータ３１はＤＡＴＡ信号と出力パッド１１の信号との極性を合わせるために付加されているのであって、これを省略することも可能である。更に、本発明の適用範囲はＣＭＯＳ構成のドライバ回路を有する出力回路に限らない。例えば、Ｎチャネル出力トランジスタのみ、又はＰチャネル出力トランジスタのみで構成されたドライバ回路を有する出力回路にも本発明は適用可能である。
【００２７】
また、ＣＬＫに対する多相クロック信号Ｃ０，Ｃ１，Ｃ２，Ｃ３の位相差は等間隔でなくてもよい。第２のロジック回路１４へ供給するクロック信号は、Ｃ０，Ｃ１，Ｃ２，Ｃ３のうちの１つであるＣ０に限らず、Ｃ０，Ｃ１，Ｃ２，Ｃ３とは別のクロック信号でもよい。回路７０の遅延時間Ｔｄの長さを調整しさえすれば、例えば図４中のＦＣＬＫを第２のロジック回路１４へ供給することとしてもよい。また、ＣＬＫに対するＣ０，Ｃ１，Ｃ２，Ｃ３の各々の位相差が製造プロセスのばらつきや、電源電圧及び温度の変動に依存して変化する場合でも、その依存性より大きい依存性をＴｄが有する限り、そのような多相クロック信号を利用することも可能である。
【００２８】
【発明の効果】
以上説明してきたとおり、本発明によれば、ドライバ回路中の複数の出力トランジスタの電流駆動能力の変化を反映した可変の遅延時間を持つ遅延回路を設け、複数の出力トランジスタの個々の電流駆動能力が低くなったことを前記遅延時間の変化から検知した場合には複数の出力トランジスタのうち導通させるべき出力トランジスタの数を増やし、複数の出力トランジスタの個々の電流駆動能力が高くなったことを前記遅延時間の変化から検知した場合には複数の出力トランジスタのうち導通させるべき出力トランジスタの数を減らすこととしたので、製造プロセスのばらつきがあっても、また電源電圧及び温度が変動しても、実質的に一定の出力電流が当該ドライバ回路から得られる。
【図面の簡単な説明】
【図１】本発明に係る出力回路の構成例を示すブロック図である。
【図２】図１中の遅延回路の内部構成例を示す回路図である。
【図３】図１中のデータラッチ回路の内部構成例を示す回路図である。
【図４】図１の出力回路へ４相クロック信号を供給するためのＰＬＬ回路の構成例を示すブロック図である。
【図５】図４中のリングオシレータを構成する９個のインバータの各々の内部構成例を示す回路図である。
【図６】図１中のＮチャネル出力トランジスタの駆動例を示すタイミングチャート図である。
【図７】図１中のＰチャネル出力トランジスタの駆動例を示すタイミングチャート図である。
【図８】図１の出力回路の効果を示す出力電流シミュレーション波形図である。
【図９】図１中の第２のロジック回路の変形例を示すブロック図である。
【符号の説明】
１０ ドライバ回路
１１ 出力パッド
１２ 終端抵抗
１３ 第１のロジック回路（制御回路）
１４ 第２のロジック回路（制御回路）
２０〜２３ Ｎチャネル出力トランジスタ
２４〜２７ Ｐチャネル出力トランジスタ
３１〜３３ インバータ
４０〜４３ Ｄフリップフロップ
５０〜５７ データラッチ回路
６０〜６３ ＡＮＤ回路
６４〜６７ ＮＡＮＤ回路
７０ 遅延回路
７１ Ｄフリップフロップ
１００ ＰＬＬ回路
ＣＬＫ 基準クロック信号
Ｃ０，Ｃ１，Ｃ２，Ｃ３ ４相クロック信号
Ｃ０ｄ 遅延変動クロック信号
ＤＡＴＡ データ信号
Ｑ０，Ｑ１，Ｑ２，Ｑ３ ４相データ信号
Ｑ０ｄ 遅延変動データ信号
Ｔｄ 遅延時間
Claims (5)
- 半導体集積回路における出力回路であって、
互いに並列接続された複数の出力トランジスタを有するドライバ回路と、
与えられたデータ信号が所定の論理レベルを示す場合には前記複数の出力トランジスタのいずれかが導通するように前記ドライバ回路を制御するための制御回路とを備え、
前記制御回路は、前記複数の出力トランジスタの電流駆動能力の変化を反映した可変の遅延時間を持つ遅延回路を有し、前記複数の出力トランジスタの個々の電流駆動能力が低くなったことを前記遅延時間の変化から検知した場合には前記複数の出力トランジスタのうち導通させるべき出力トランジスタの数を増やし、前記複数の出力トランジスタの個々の電流駆動能力が高くなったことを前記遅延時間の変化から検知した場合には前記複数の出力トランジスタのうち導通させるべき出力トランジスタの数を減らすことを特徴とする出力回路。 - 請求項１記載の出力回路において、
前記遅延回路は、前記複数の出力トランジスタの電流駆動能力が低くなるにつれて長い遅延時間を、前記複数の出力トランジスタの電流駆動能力が高くなるにつれて短い遅延時間をそれぞれ有し、
前記制御回路は、前記遅延時間が長くなるにつれて前記複数の出力トランジスタのうち導通させるべき出力トランジスタの数を増やし、前記遅延時間が短くなるにつれて前記複数の出力トランジスタのうち導通させるべき出力トランジスタの数を減らすことを特徴とする出力回路。 - 請求項１記載の出力回路において、
前記制御回路は、
基準クロック信号に対して各々異なる位相差を有する多相クロック信号を受け取るための手段と、
前記基準クロック信号に対して前記遅延時間を反映した可変の位相差を有する遅延変動クロック信号を、前記遅延回路を用いて生成するための手段と、
前記多相クロック信号と前記遅延変動クロック信号との位相関係を調べ、当該位相関係から前記複数の出力トランジスタの電流駆動能力の変化を検知するための手段とを備えたことを特徴とする出力回路。 - 請求項１記載の出力回路において、
前記制御回路は、
基準クロック信号に対して各々異なる位相差を有する多相クロック信号から、各々前記データ信号に応じた論理変化パターンを持つ多相データ信号を生成するための手段と、
前記基準クロック信号に対して前記遅延時間を反映した可変の位相差を有し、かつ前記データ信号に応じた論理変化パターンを持つ遅延変動データ信号を、前記遅延回路を用いて生成するための手段と、
前記多相データ信号と前記遅延変動データ信号との位相関係を調べ、当該位相関係から前記複数の出力トランジスタの電流駆動能力の変化を検知するための手段とを備えたことを特徴とする出力回路。 - 請求項１記載の出力回路において、
前記制御回路は、前記複数の出力トランジスタのうち導通させるべき出力トランジスタについて、当該出力トランジスタの導通タイミングを互いにずらすように制御することを特徴とする出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002015118A JP3786879B2 (ja) | 2002-01-24 | 2002-01-24 | 出力回路 |
| US10/345,940 US6801062B2 (en) | 2002-01-24 | 2003-01-17 | Output circuit |
| CN03102939.6A CN1225837C (zh) | 2002-01-24 | 2003-01-24 | 输出电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002015118A JP3786879B2 (ja) | 2002-01-24 | 2002-01-24 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218689A JP2003218689A (ja) | 2003-07-31 |
| JP3786879B2 true JP3786879B2 (ja) | 2006-06-14 |
Family
ID=19191925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002015118A Expired - Fee Related JP3786879B2 (ja) | 2002-01-24 | 2002-01-24 | 出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6801062B2 (ja) |
| JP (1) | JP3786879B2 (ja) |
| CN (1) | CN1225837C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301375B2 (en) * | 2003-03-07 | 2007-11-27 | Hynix Semiconductor Inc. | Off-chip driver circuit and data output circuit using the same |
| JP4229804B2 (ja) * | 2003-10-24 | 2009-02-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体出力回路 |
| KR100569559B1 (ko) * | 2003-10-31 | 2006-04-10 | 매그나칩 반도체 유한회사 | 씨모스 출력 버퍼회로 |
| JP4536449B2 (ja) | 2004-07-29 | 2010-09-01 | 富士通株式会社 | ドライバ回路、半導体装置、及び電子機器 |
| EP1816757B8 (en) * | 2004-11-02 | 2013-08-21 | Ntt Docomo, Inc. | Base station, radio network control station, and radio communication method |
| GB0428482D0 (en) * | 2004-12-30 | 2005-02-02 | Ibm | Method and apparatus for managing feedback in a group resource environment |
| US7176743B2 (en) * | 2005-03-18 | 2007-02-13 | Agere Systems Inc. | Driver circuit capable of providing rise and fall transitions that step smoothly in the transition regions |
| JP4804926B2 (ja) * | 2006-01-12 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| DE112007001946T5 (de) | 2006-08-16 | 2009-07-02 | Advantest Corp. | Lastschwankung-Kompensationsschaltung, elektronische Vorrichtung, Prüfvorrichtung, Taktgeneratorschaltung und Lastschwankungs-Kompensationsverfahren |
| US7550993B2 (en) * | 2007-08-21 | 2009-06-23 | Texas Instruments Incorporated | Glitch reduced compensated circuits and methods for using such |
| KR100956781B1 (ko) * | 2008-09-10 | 2010-05-12 | 주식회사 하이닉스반도체 | 데이터 출력회로 |
| CN103592987B (zh) * | 2012-08-14 | 2016-08-03 | 联华电子股份有限公司 | 稳压电路 |
| CN104065368B (zh) * | 2013-03-22 | 2017-06-06 | 联咏科技股份有限公司 | 驱动能力与芯片终端电阻值自我调整方法及其装置 |
| US10483953B2 (en) * | 2018-02-07 | 2019-11-19 | Texas Instruments Incorporated | Ring oscillator-based timer |
| US11004387B2 (en) * | 2018-12-21 | 2021-05-11 | Samsung Display Co., Ltd. | High-efficiency piecewise linear column driver with asynchronous control for displays |
| JP2023045562A (ja) * | 2021-09-22 | 2023-04-03 | ルネサスエレクトロニクス株式会社 | 積分型ａ／ｄ変換器、及び、半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145715A (ja) | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | チャタリング防止回路 |
| JPH04145717A (ja) | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| JP2891920B2 (ja) | 1996-02-21 | 1999-05-17 | 山形日本電気株式会社 | 出力バッファ回路 |
| DE59813699D1 (de) * | 1998-11-23 | 2006-10-05 | Micronas Gmbh | Kurvenformgenerator |
| JP3888019B2 (ja) | 2000-02-28 | 2007-02-28 | ヤマハ株式会社 | 出力バッファ回路 |
-
2002
- 2002-01-24 JP JP2002015118A patent/JP3786879B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-17 US US10/345,940 patent/US6801062B2/en not_active Expired - Lifetime
- 2003-01-24 CN CN03102939.6A patent/CN1225837C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6801062B2 (en) | 2004-10-05 |
| CN1434569A (zh) | 2003-08-06 |
| US20030137326A1 (en) | 2003-07-24 |
| CN1225837C (zh) | 2005-11-02 |
| JP2003218689A (ja) | 2003-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060120 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060307 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060322 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |