CN1225837C - 输出电路 - Google Patents

Abstract

一种输出电路，不受种种条件变动的影响，可以从驱动电路得到实质上一定的输出电流。控制由并列连接的复数个输出晶体管CMOS构成的驱动电路(10)的第一、第二逻辑电路(13、14)，从对于标准时钟信号有各不同相位差的多相时钟信号C0～C3生成多相数据信号Q0～Q3，另一方面，通过利用反应驱动电路(10)中的输出晶体管的电流驱动能力变化的具有可变迟延时间的迟延电路(70)，生成迟延变动时钟信号C0d及迟延变动数据信号Q0d。并且，从Q0～Q3和Q0d的相位关系检知输出晶体管的电流驱动能力的变化，当检知出电流驱动能力变低时，增加应导通的输出晶体管的个数，而检知出的电流驱动能力变高时则减少其数量。

Description

输出电路

技术领域

本发明涉及半导体集成电路的输出电路。

背景技术

日本特开平4-145717号公报中，揭示了装备有驱动电路的输出电路。这个输出电路，为能得到大的电流驱动能力，由相互并列的复数个N沟道输出晶体管和相互并列的复数个P沟道输出晶体管构成。并且，复数个N沟道晶体管非同时导通，还有，复数个P沟道晶体管也非同时导通，采用了迟延电路控制各个输出晶体管的栅极电压，使流过各个输出晶体管的高峰电流的产生时刻分散，以控制数据输出时的杂音发生。但是，为调整各个输出晶体管的导通时机使用了模拟的方法，无法柔软地对应设计变更，又变得杂音控制的效果依存于制造过程。

在此，日本特开平9-232930号公报的输出电路，使用具有可变周期的接收第一时钟信号的数码电路(由移位寄存器和多路调制转换器构成)，调整与上述相同的CMOS驱动电路中的各个输出晶体管的导通时机。

(发明所要解决的课题)

为使LSI具有SSTL(Stub Series Terminated Logic)、HSTL(High SpeedTransceiver Logic)等的小振幅加上高速接口的情况下，与上述相同的CMOS驱动电路的漏极端子在共通的输出衰减上，各N沟道输出晶体管的源极端子与共通的接地电压VSSQ，各P沟道晶体管的源极端子与共通的电源电压VDDQ各自相连，输出衰减在这个LSI的外部通过终端电阻与终端电压VTT相连。通常，为使

VTT＝(VDDQ+VSSQ)/2

成立而设定VTT。为此，加上CMOS驱动电路特有的数据移动时的充放电电流，在N沟道输出晶体管导通，输出衰减显示低电压(low电压)时的VTT和VSSQ之间，及P沟道晶体管导通，输出衰减显示高电压(high电压)时的VVDDQ和VTT之间各自流动的是定常的输出电流。并且，由于制造过程的误差，还有对应电压及温度的变化，各输出晶体管的电流驱动能力发生变化，相连于此这个驱动电路的输出电流也发生变化。

一般的，输出晶体管的尺寸，与制造过程、电源电压及温度相关的最差条件，即输出晶体管具有最低电流驱动能力的条件，设计了满足输出电流等规格。因此，从前，在输出晶体管具有最高电流驱动能力的最佳条件下，驱动电路的输出电流变得过大，达到最差条件情况下的2倍。也就是，这个LSI的电力消费增大。

发明内容

本发明的目的，即便是有制造过程的误差，或者是有电源电压及温度的变化，亦可从驱动电路得到一定的输出电压。

(为解决课题的方法)

为达到上述目的，本发明提供一种输出电路，用于半导体集成电路中，包括：驱动电路，其具有相互并联的复数个输出晶体管；控制电路，其控制上述驱动电路以便在所施加的数据信号表示所定的逻辑电平的情况下上述复数个输出晶体管的任何一个导通，上述控制电路包括迟延电路，其具有反映上述复数个输出晶体管的电流驱动能力变化的可变迟延时间，上述迟延电路，随着上述复数个输出晶体管的电流驱动能力变低而具有长迟延时间，而随着上述复数个输出晶体管的电流驱动能力变高而具有短迟延时间；上述控制电路，随着上述迟延时间的加长而增加上述复数个输出晶体管中应导通的输出晶体管的个数，而随着上述迟延时间的缩短而减少上述复数个输出晶体管中应导通的输出晶体管的个数。

若根据本发明的做法，通过采用反应输出晶体管的电流驱动能力的变化的上述迟延电路，对于标准时钟信号反应该迟延时间的具有可变相位可生成迟延变动信号。并且，只要调查对于标准时钟信号具有各个不同的相位差的多相信号，和所生成的迟延信号的相对相位关系，从这个相位关系可检知出输出晶体管的电流驱动能力的变化。

附图说明

图1，表示本发明涉及的输出电路的构成例的方块图。

图2，表示图1中迟延电路的内部构成例的电路图。

图3，表示图1中的数据锁存电路的内部构成例的电路图。

图4，表示为向图1的输出电路供给4相时钟信号的PLL电路构成例的方块图。

图5，表示图4中构成环状振荡器的9个反相器的每一个内部构造例的电路图。

图6，表示图1中N沟道输出晶体管的驱动例的时间变化图。

图7，表示图1中P沟道输出晶体管的驱动例的时间变化图。

图8，表示图1输出电路效果的输出电流仿真波形图。

图9，表示图1中的第二逻辑电路变形例的方块图。

发明的实施方式

以下，参照图面说明LSI的输出电路的实施方式。这个输出电路，为小振幅加上实现高速接口的最适合电路。

图1，是本发明相关的输出电路的构成例。图1的输出电路，具有CMOS构成的驱动电路10。这个驱动电路10，由相互并列连接的4个N沟道输出晶体管20、21、22、23，和相互并联的4个P沟道输出晶体管24、25、26、27构成。这些所有的输出晶体管20～27的漏极端子连接于共通的输出衰减11，各个N沟道输出晶体管20～23的源极端子连接于共通的接地电压VSSQ(如0V)，各个P沟道的输出晶体管24～27的源极端子连接于共通的电源电压(如2.5V或是1.5V)，它们均为内部连接。输出衰减11介于LSI外部的终端电阻12连接于终端电压。VTT设定为：

VTT＝(VDDQ+VSSQ)/2

为此，N沟道的输出晶体管20～23中的哪一个导通输出衰减11显示低电压(low电压)情况下在VTT和VSSQ之间，P沟道输出晶体管24～27的任何一个导通时输出衰减11显示高电压(high电压)情况下在VDDQ和VTT之间各自流淌着定常的输出电流。并且，由于制造的误差，还有对应于电源电压及温度的变化，各输出晶体管20～27的电流驱动能力发生变动。本发明，即便是有这样的电流驱动能力的变化，从驱动电路10可以得到一定的输出电流。

图1的输出电路，装备有第一逻辑电路13和第二逻辑电路14。在第一逻辑电路中，31、32、33是第一、第二及第三转相器，40、41、42、43是众所周知的D触发器，50、51、52、53、54、55、56、57是数据衰减电路，60、61、62、63是AND电路，64、65、66、67是NAND电路。第二逻辑电路14中，70是迟延电路、71是众所周知的D触发器。

由第一及第二逻辑电路13、14组成的控制电路，接收数据(DATA)信号和四相时钟信号C0、C1、C2、C3。第一转相器31，提供反转DATA信号而得到的信号XDATA。D触发器40、41、42、43，向各个D端子将XDATA，通过各个时钟端子各自接收C0、C1、C2、C3，自各个Q端子供给4相数据Q0、Q1、Q2、Q3。迟延电路70，提供只将可变迟延时间Td(参见图6、7)迟延到C0而得到的迟延变动时钟信号C0d。D触发器71，D端子接收XDATA，时钟端子接收C0d，自Q端子供给迟延变动数据信号Q0d。数据衰减电路50、51、52、53，各个G端子接收Q0d，各个D端子接收各自的Q0、Q1、Q2、Q3，自各个Q端子供给衰减信号QN0、QN1、QN2、QN3。AND电路60、61、62、63，其一的输入端接收Q0，另一输入端接收各个QN0、QN1、QN2、QN3，供给各个栅极电压信号N0、N1、N2、N3。驱动电路10中的N沟道输出晶体管20、21、22、23，在各个删极端子上接收N0、N1、N2、N3。第二反相器32提供将Q0d反转后得到的信号XQ0d，第三反相器33提供将Q0反转后得到的XQ0。数据衰减电路54、55、56、57，各个G端子接收XQ0d，各个D端子接收Q0、Q1、Q2、Q3，自各个XQ端子供给衰减信号QP0、QP1、QP2、QP3。NAND电路64、65、66、67，其一输入端接收XQ0，另一端输入接收QP0、QP1、QP2、QP3，供给各个栅极电压信号P0、P1、P2、P3。驱动电路10中的P沟道输出晶体管24、25、26、27，各个栅极接收P0、P1、P2、P3。

图2，表示图1中的迟延电路70的内部结构例。这个迟延电路70，是由N沟道晶体管80及P沟道晶体管81构成的初段反相器、连接在这个初段反相器输出端电容82、由N沟道晶体管83及P沟道晶体管84构成的第二段反相器，连接在这个第二段反相器输出端上的电容85构成，这4个晶体管80、81、83、84与图1中的输出晶体管20～27具有相同的特性。因此，对于C0的C0d的迟延时间Td，反应图1中的输出晶体管20～27的电流驱动能力的变化。具体说明的话，Td随着输出晶体管20～27的电流驱动能力的降低而变长，输出晶体管20～27的电流驱动能力变高而变短。且，电容82、85，可只实现配线的寄生电容，MOS晶体管的栅极电容。

图3，表示图1中数据锁存器电路50的内部构成例。这个数据锁存器电路50，由第一、第二及第三反相器90、91、92，第一及第二N沟道晶体管93、94，以及第一及第二P沟道晶体管95、96构成。第二反相器91的输入端，介于相互并联的两个N沟道晶体管93、94与接地电压相连，加上介于两个P沟道晶体管95、96与电源电压相连。数据锁存器电路50的D端子，并联于第一N沟道晶体管93和第一P沟道晶体管95的各个栅极端子。还有，数据锁存器电路50的G端子，在介于第一反相器90与第二N沟道晶体管94的栅极端子相连的同时，并联于第二P沟道晶体管96的栅极端子。第二反相器的输出端，在与数据锁存器电路50的Q端子连接的同时，也连接于第三反相器92的输入端。第三反相器92的输出端，在连接于数据锁存器电路50的XQ端子的同时，也连接于第二反相器91的输入端。采用具有如上所述的内部结构的数据锁存器电路50，因若G端子的输入若为低压(low)，第二N沟道晶体管94及第二P沟道晶体管96均导通(on)，所以，与D端子输入相同逻辑电平的信号在Q端子，与D端子输入相反的逻辑电平信号在XQ端子显示。并且，又因G端子输入由低电压(low)转变为高电压(high)时，第二N沟道晶体管94及第二P沟道晶体管均处于非导通(off)状态，所以，在这个转移时Q端子的输出及XQ端子的输出各自得到保持。且，图1中的其他数据锁存器电路51～57的内部结构也与图3所示结构相同。

图4，表示为将C0、C1、C2、C3供给图1的输出电路的PLL(PhaseLocked Loop)电路的构成例。图4的PLL电路100，由相位比较电路(PD)101、充电泵(CP)102、低通过滤器(LPF)103、电压电流变换器(V/I)104和环形振荡器105构成。图5，表示图4中构成环形振荡器105的9个反相器110的每一个，由一个N沟道晶体管111和一个P沟道晶体管112构成。

图4中的相位比较电路101，比较标准时钟信号和由环形振荡器105提供的反馈时钟(FCLK)信号的相位，在CLK较FCLK超前的情况下将升信号(Up信号)，相反CLK较FCLK落后的情况下将降信号(Down信号)各自传给充电泵102。充电泵102，由升信号充电Vco节点，由降信号放电Vco节点。因为在这个Vco节点上连接着低通过滤器103，这个Vco节点电压就变成除去了微分变化的模拟电压。接下来，通过电压电流变换器104将Vco节点的电压的高低转变成为电流Icp的大小，并将这个电流Icp供给环形振荡器105的各个反相器110。其结果，环形振荡器105的发生振荡周波数，随着Icp的增加而升高，Icp的减少而降低。通过具有以上构成的PLL电路100，CLK和FCLK就会保持同样的相位。并且，环形振荡器105中的4个反相器的输出，对于CLK各自具有相位差的4个时钟信号做为C0、C1、C2、C3取出。因此，对于CLK的C0、C1、C2、C3的各个相位差，不再依存于制造过程的误差、电源电压及温度的变动，各自实际上都是一定的。

那么，图1中的由第一及第二的逻辑电路13、14组成的控制电路的基本机能，是控制在所提供的DATA信号显示低(low)的情况下，使4个N沟道输出晶体管20～23中的任何一个处于导通状态，还有DATA信号显示高(high)的情况下，4个P沟道输出晶体管24～27的任何一个导通的驱动电路10。

图6，表示了2个N沟道输出晶体管20、21导通例，图7表示2个P沟道输出晶体管24、25的导通例。在此，Td的长度由C0、C1、C0d、C2、C3的顺序发生信号的开始。第一逻辑电路13中的4个D触发器40、41、42、43与各自C0、C1、C2、C3的发生XDATA信号的边缘同期且锁存，第二逻辑电路14中的一个D触发器71将相同的XDATA信号与C0d发生的边缘同期且锁存。因此，按照Q0、Q1、Q0d、Q2、Q3的顺序发生信号的上升，按照Q0、Q1、Q0d、Q2、Q3的顺序发生信号的下降。其结果，如图6所示，从N0的上升边迟延到N1的上升边，N2及N3没有上升，N0、N1同时下降。还有、如图7所示，P0的下降迟延P1的下降边，P2、P3不下降，P0、P1同时上升。

由制造过程的误差、电源电压及温度的变动引起的输出晶体管20～27的电流驱动能力降低，这样，对于C0的C0d迟延时间变长。为此，按照C0、C1、C2、C3的顺序信号发生上升，加上N0及N1的N2也变化，加上P0及P1的P2也发生变化，所以，输出晶体管20～27中的导通晶体管数增加。各个输出晶体管20～27的电流驱动能力的降低相互抵消导通晶体管的个数增加的结果，驱动电路10的输出电流实质上保持一定。

与此相反，输出晶体管20～27的电流驱动能力变高的话，对于C0的C0d迟延时间Td变短。为此，按照C0、C0d、C1、C2、C3的顺序信号发生上升的话，就会变成只有N0及P0变化，输出晶体管20～27中的导通晶体管个数减少。这样做，各个输出晶体管20～27的电流驱动能力的提高相互抵消导通晶体管个数减少的结果，驱动电路10实际上保持一定的输出电流。

如上所述，由图1中的第一及第二逻辑电路13、14构成的控制电路，是进行通过Td的变化检知出输出晶体管20～27的各个电流驱动能力降低的情况下增加这些输出晶体管20～27中应导通的输出晶体管的个数，通过Td的变化检知出输出晶体管20～27的各个电流驱动能力增高的情况下减少这些输出晶体管20～27中应导通的输出晶体管的个数的工作。为此，第一逻辑电路13中的D触发器40～43生成Q0、Q1、Q2、Q3，第二逻辑电路14生成C0d及Q0d。并且，第一逻辑电路13中的数据锁存电路50～57、AND电路60～63及NAND电路64～67，是从Q0、Q1、Q2、Q3和Q0d的相位关系，检知输出晶体管20～27的电流驱动能力的变化的构成。且，第一及第二逻辑电路13、14，从C0、C1、C2、C3和C0d的相位关系检知输出晶体管20～27的电流驱动能力的变化。

还有，采用图1的构成，利用对于CLK的C0、C1、C2、C3的每个不同的相位差，如图6所示的，通过控制从N0的上升边延迟到N1的上升边，N沟道晶体管20、21的导通时机就相互交错。还有，如图7所示，通过控制从P0的下降边迟延到P1的下降边，P沟道输出晶体管24、25的导通时机相互交错。象这样相互交错输出晶体管20～27的导通时机，可以得到控制数据输出时的杂音发生。

且，构成驱动电路10的N沟道输出晶体管及P沟道输出晶体管并不只限于每一种4个。对应于这些输出晶体管的个数，采用4相以外的多相时钟信号即可。

图8，表示了将构成驱动电路10的N沟道输出晶体管及P沟道输出晶体管的个数各自定为10个的情况下，图1的电路的输出电流的仿真波形。仿真的条件为，TT(标准条件)，SS(最差条件)及FF(最佳条件)。从图8的波形看，按照本发明的做法，输出电流的误差可以控制在几个百分点以内。

图9表示图1中第二逻辑电路14的变形例。这个变形例，是在D触发器71的后段上配置了迟延电路70的构成。图9中，D触发器71，在D端子接收XDATA，时钟端子上接收C0，从Q端子供给数据信号Q0。这个数据信号Q0，是与图1中第一逻辑电路13中的4相数据信号Q0、Q1、Q2、Q3中的一个同相位的信号。本变形例的迟延电路70，供给只将可变迟延时间Td延迟Q0得到的迟延变动数据信号Q0d。这个迟延变动数据信号Q0d，和供给图1中第二逻辑电路14的Q0d具有相同相位的信号。因此，就是根据本变形例，从Q0、Q1、Q2、Q3和Q0d的相位关系可检知输出晶体管20～27的电流驱动能力的变化，实际上可以保持驱动电路10的输出电路为一定。

且，图1中N沟道输出晶体管20～23的尺寸相互不同亦可。P沟道输出晶体管24～27的尺寸亦相同。还有，反相器31是为了对合DATA信号和输出衰减11的信号的极性而附加的，也可以将其省略。再有，本发明的适用范围，并不只限于有CMOS构成的驱动电路的输出电路。例如，只是N沟道输出晶体管，或者只是P沟道输出晶体管构成的有驱动电路的输出电路本发明也可适应用。

还有，对于CLK的多相时钟信号C0、C1、C2、C3的相位差不为等间隔亦可。供给第二逻辑电路14的时钟信号，并不只限于C0、C1、C2、C3中的一个C0，C0、C1、C2、C3和其他的时钟信号亦可。只要调整电路70的迟延时间Td的长度，例如将图4中的FCLK供给第二逻辑电路14亦可。还有，对于CLK，即便是C0、C1、C2、C3的各个相位差随制造过程的误差、电源电压及温度的变动而变动，只限于在比这个依存性更大的依存性有Td，这样的多相时钟信号的利用才有可能。

(发明的效果)

如上所述，按照本发明的做法，设置了具有反应驱动电路中的复数个输出晶体管的电流驱动能力变化的可变延迟时间的迟延电路，从上述迟延时间的变化检知复数个输出晶体管的每一个的电流驱动能力变低的情况，增加复数输出晶体管中应导通的输出晶体管的个数，从上述迟延时间的变化检知复数个输出晶体管的每一个的电流驱动能力变高的情况，减少复数输出晶体管中应导通的输出晶体管的个数，所以，即使有制造过程的误差、还有电源电压及温度的变化，实质上可以从驱动电路得到一定的输出电流。

Claims (5)

1、一种输出电路，用于半导体集成电路中，其中：

包括：驱动电路，其具有相互并联的复数个输出晶体管；控制电路，其控制上述驱动电路以便在所施加的数据信号表示所定的逻辑电平的情况下上述复数个输出晶体管的任何一个导通，

上述控制电路包括迟延电路，其具有反映上述复数个输出晶体管的电流驱动能力变化的可变迟延时间，

上述迟延电路，随着上述复数个输出晶体管的电流驱动能力变低而具有长迟延时间，而随着上述复数个输出晶体管的电流驱动能力变高而具有短迟延时间；

上述控制电路，随着上述迟延时间的加长而增加上述复数个输出晶体管中应导通的输出晶体管的个数，而随着上述迟延时间的缩短而减少上述复数个输出晶体管中应导通的输出晶体管的个数。

2、根据上述权利要求1的输出电路，其中：

上述控制电路，包括：

接收相对于基准时钟信号具有各自分别不同的相位差的多相时钟信号的机构；及

对通过将上述基准时钟输入到上述延迟电路而获得的延迟变动时钟信号和上述多相时钟信号之间的相位关系进行比较，只让与从上述基准时钟信号的变化时刻开始在上述延迟电路所具有的延迟时间的期间内变化的多相时钟信号所对应的上述输出晶体管导通的机构。

3、根据上述权利要求1的输出电路，其中：

上述控制电路，包括：

通过用相对于基准时钟信号具有各自的相位差的多相时钟信号锁存上述数据信号，产生保有对应于每一个上述数据信号的逻辑变化模式的多相数据信号的机构；

通过用将上述基准时钟信号输入到上述延迟电路所得到的延迟变动时钟信号锁存上述数据信号，生成具有对应于上述数据信号的逻辑变化模式的迟延变动数据信号的机构；及

对上述多相时钟信号与上述迟延变动时钟信号间的相位关系进行比较，只让与从上述基准时钟信号的变化时刻开始在上述延迟电路所具有的延迟时间的期间内变化的多相时钟信号所对应的上述输出晶体管导通的机构。

4、根据上述权利要求1的输出电路，其中：

上述控制电路，控制上述多个输出晶体管中该导通的输出晶体管，通过让输入到该输出晶体管的栅极上的信号的时刻错开，而让导通时刻相互错开。

5、根据上述权利要求1的输出电路，其中：

上述控制电路，包括：

通过用相对于基准时钟信号具有各自的相位差的多相时钟信号锁存上述数据信号，产生保有对应于每一个上述数据信号的逻辑变化模式的多相数据信号的机构；

通过将用上述基准时钟信号锁存上述数据信号所得到的信号输入到上述延迟电路，生成具有对应于上述数据信号的逻辑变化模式的延迟变动数据信号的机构；及

对上述多相时钟信号与上述迟延变动时钟信号间的相位关系进行比较，只让与从上述基准时钟信号的变化时刻开始在上述延迟电路所具有的延迟时间的期间内变化的多相时钟信号所对应的上述输出晶体管导通的机构。

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