JP3776307B2 - 不揮発性メモリアナログ電圧書き込み回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる技術に関するものであり,メモリセル間の書き込み特性ばらつきやエンデュランスによる書き込み特性劣化を補償して,書き込み特性ばらつきによるメモリセル間の書き込みアナログ電圧のばらつき減少とエンデュランス寿命回数を向上させる回路に関する。
【0002】
【従来の技術】
文献名,USP−5,638,320(date of Patent,Jun.10,1997)
上記文献において,不揮発性メモリにアナログ電荷量を記憶させる手法とその回路ブロック及び説明図が16page6行から18Page19行とSheet29of63のFIGURE12aからSheet40of63のFIGURE15hに記載されている。この文献での不揮発性メモリにアナログ電荷量を記憶させる方式は以下の通りである。
【0003】
不揮発性メモリセルのしきい値電圧は書き込み時間増加に伴い単位時間あたりのしきい値変化量が減少し飽和特性となり,その書き込み飽和しきい値電圧は書き込み時のコントロール電圧に比例する。書き込み時のコントロール電圧を書き込むアナログ電圧に比例させ短い書き込みを繰り返し(書き込み動作),その書き込み間にメモリセルのしきい値電圧を読み出して書き込むアナログ電圧と比較する(ベリファイ動作)。この書き込み/ベリファイ動作を繰り返し行い,読み出したメモリセルのしきい値電圧が書き込むアナログ電圧に達した時点で書き込み動作を終了させる。
【0004】
さらにこの文献では,書き込みアナログ電圧精度とアナログ書き込み時間短縮させる改善方法として,書き込み/ベリファイ繰り返し動作時の書き込み時コントロール電圧や書き込み/ベリファイ時間を一律とするのではなく変化させる方法(Sheet33of63のFIGURE15aからSheet40of63のFIGURE15h)が開示されている。
【0005】
【発明が解決しようとする課題】
しかしながら,上記文献で開示されている書き込み/ベリファイ繰り返し動作時の書き込み時コントロール電圧や書き込み/ベリファイ時間を一律とするのではなく変化させる方法(Sheet33of63のFIGURE15aからSheet40of63のFIGURE15h)は,書き込み開始初期時の書き込み時のコントロール電圧を本来の書き込みアナログ電圧の比例電圧よりも高く設定したり,書き込み開始初期時の書き込みパルス幅を短く設定して書き込み注入効率を高くするといった初期書き込みスピードを早くする方法によって,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内でアナログ電圧の書き込み動作を終了させ書き込みアナログ電圧精度を改善させようとするものであるが,この方法では初期書き込みスピードの早いセルが初期書き込み動作時で書き込むアナログ電圧に達してしまい書き込みアナログ電圧精度が荒くなるおそれがある。
【0006】
初期書き込みスピードの早いセルが初期書き込み動作時で書き込むアナログ電圧に達しないようにするには,初期書き込みスピードを下げるしかない。このようにこの文献で開示されている書き込みアナログ電圧精度とアナログ書き込み時間短縮させる改善方法は初期書き込みスピードの早いセルに対しての対策がされてなく,初期書き込みスピードの早いセルの制約によって書き込みアナログ電圧精度とアナログ書き込み時間短縮を十分に改善できないという問題があった。
【0007】
本発明は,従来の不揮発性メモリアナログ電圧書き込み回路が有する上記問題点に鑑みてなされたものであり,本発明の目的は,書き込み電圧の精度の向上及び書き込み時間の短縮を図ることの可能な,新規かつ改良された不揮発性メモリアナログ電圧書き込み回路を提供することである。
【0008】
【課題を解決するための手段】
上記課題を解決するため,請求項1によれば,電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧(Vpp)を発生させる書き込み電圧発生回路(110)と,入力されたアナログ電圧値からメモリセルベリファイ時に,前記メモリセルのコントロールゲートに印加するベリファイ電圧(VVFY)を発生させるベリファイ電圧発生回路(120)と,メモリセル書き込み時にメモリセルのソースに印加するソース電圧(VSource)を発生させ,制御信号(S0〜S4)の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路(135)と,メモリセルベリファイ時にメモリセルドレイン電流のカレンミラー比電流を比較基準電流(Iref)と比較するマルチレベルセンスアンプ(140)と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路(150)と,前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路(160)と,前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路(170)と,を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路(100)が提供される。
【0009】
かかる構成によれば,書き込み時間に従って所定の順序(A0→A1→A2)でL→Hに変化するデコーダ回路出力と,メモリセルしきい値電圧上昇によって出力が所定の順序(SAOUT0→SAOUT1→SAOUT2)でL→Hに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較し,その結果に応じてメモリセル書き込み時にメモリセルのソースに印加するソース電圧を変化させることができる。
【0010】
このため,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込みメモリセルのソース−コントロールゲート間電圧条件を探しながらのメモリセル書き込み動作が可能である。
【0011】
また,請求項2によれば,電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧(Vpp)を発生させる書き込み電圧発生回路(110)と,入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧(VVFY)を発生させるベリファイ電圧発生回路(120)と,メモリセル書き込み時にメモリセルのソースに印加するソース電圧(VSource)を発生させ,制御信号(S0〜S4)の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路(135)と,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流(Iref)のカレンミラー比電流と比較するマルチレベルセンスアンプ(140)と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路(150)と,前記マルチレベルセンスアンプ出力とカウンタ−デコーダ回路出力とを比較する比較回路(160)と,前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路(170)と,を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路(200)が提供される。
【0012】
かかる構成によれば,書き込み時間に従って所定の順序(A0→A1→A2)の順でL→Hに変化するデコーダ回路出力と,メモリセルしきい値上昇によって出力が所定の順序(SAOUT0→SAOUT1→SAOUT2)でL→Hに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較し,その結果に応じてメモリセル書き込み時にメモリセルのソースに印加するソース電圧を変化させることができる。
【0013】
このため,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込みメモリセルのソース−コントロールゲート間電圧条件を探しながらのメモリセル書き込み動作が可能である。
【0014】
また,請求項3によれば,電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧(Vpp)を発生させ,第1制御信号(S0〜S4)の入力によって,電荷分配コンデンサ(C1)のコンデンサ比増幅AMP負端子と対称電極の電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路(210)と,入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧(VVFY)を発生させるベリファイ電圧発生回路(120)と,メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧(VVFYSource)を発生させ,第2制御信号(SX0〜SX4)の入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧を変化させるソース電圧発生回路(235)と,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流(Iref)と比較するセンスアンプ(240)と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路と,前記センスアンプ出力(SAOUT0)より,第1制御信号(S0〜S4)のレベルをシフトさせるアップダウンシフトレジスタ回路(170)とを備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路(300)が提供される。
【0015】
かかる構成によれば,書き込み時間に従って所定の順序(例えば,SX0→SX1→SX2→SX3→SX4)の順でL→Hに変化するデコーダ回路出力と,その出力(SX0〜SX4)によってベリファイソース電圧(VVFYSource)が変化降下するソース電圧発生回路の出力電圧を選択メモリセルのソースに印加して,ベリファイ時のメモリセルソース−コントロールゲート間電圧を増加させ,そのセンスアンプ出力結果に応じてメモリセル書き込み時書き込み電圧(Vpp)を変化させることができる。
【0016】
このため,書き込みスピードの遅いセルは書き込み電圧を増加させ,逆に書き込みスピードの早いセルは書き込み電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込み電圧条件を探しながらのメモリセル書き込み動作が可能である。
【0017】
また,請求項4によれば,電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧(Vpp)を発生させる書き込み電圧発生回路(110)と,入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧(VVFY)を発生させるベリファイ電圧発生回路(120)と,メモリセル書き込み時にメモリセルのソースに印加するソース電圧(VSource)を発生させ,第1制御信号(S0〜S4)の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路(135)と,メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧(VVFYSource)を発生させ,第2制御信号(SX0〜SX4)の入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧を変化させるソース電圧発生回路(235)と,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流と比較するセンスアンプ(240)と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路(150)と,前記センスアンプ出力より前記第1制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路(170)と,を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路(400)が提供される。
【0018】
かかる構成によれば,書き込みパルス数(書き込み時間)に従って所定の順序(SX0→SX1→SX2→SX3→SX4)でL→Hに変化するデコーダ回路出力とその出力(SX0〜SX4)によってベリファイソース電圧が変化降下するソース電圧発生回路の出力電圧を選択メモリセルのソースに印加してベリファイ時のメモリセルソース−コントロールゲート間電圧を増加させ,そのセンスアンプ出力結果に応じてメモリセル書き込み時にメモリセルのソースに印加するソース電圧を変化させることができる。
【0019】
このため,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込みメモリセルのソース−コントロールゲート間電圧条件を探しながらのメモリセル書き込み動作が可能である。
【0020】
また,請求項5によれば,電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧(Vpp)を発生させ,第1制御信号(S0〜S4)の入力によって,電荷分配コンデンサ(C1)のコンデンサ比増幅AMP負端子と対称電極の電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路(210)と,入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧(VVFY)を発生させるベリファイ電圧発生回路(120)と,メモリセル書き込み時に書き込みメモリセルドレイン電圧(VW電圧)を発生させ,非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路(VW電圧発生回路125)と,メモリセルベリファイ時にメモリセルドレイン電流のカレンミラー比電流を比較基準電流(Iref)と比較するマルチレベルセンスアンプ(140)と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路(150)と,前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路(160)と,前記比較回路の比較結果により第1制御信号出力のレベルをシフトさせるアップダウンシフトレジスタ回路(170)と,を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路(500)が提供される。
【0021】
かかる構成によれば,書き込みパルス数(書き込み時間)に従って所定の順序(A0→A1→A2)でL→Hに変化するデコーダ回路出力とメモリセルしきい値Vt上昇によって出力が所定の順序(SAOUT0→SAOUT1→SAOUT2)でL→Hに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較しその結果に応じてメモリセル書き込み電圧を変化させることができる。
【0022】
このため,書き込みスピードの遅いセルは書き込み電圧を増加させ,逆に書き込みスピードの早いセルは書き込み電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込み電圧条件を探しながらのメモリセル書き込み動作が可能であり,極端に書き込みスピードの遅いセルに対しては書き込み時メモリセルの書き込みメモリセルドレイン電圧を増加させて書き込みスピードを上げることが可能である。
【0023】
また,請求項6によれば,電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧(Vpp)を発生させ,制御信号(S0〜S4)の入力によって,電荷分配コンデンサ(C1)のコンデンサ比増幅AMP正端子電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路(310)と,入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧(VVFY)を発生させるベリファイ電圧発生回路(120)と,メモリセル書き込み時に書き込みメモリセルドレイン電圧(VW電圧)を発生させ,非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路(VW電圧発生回路125)と,メモリセルベリファイ時にメモリセルドレイン電流のカレンミラー比電流を比較基準電流と比較するマルチレベルセンスアンプ(140)と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路(150)と,前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路(160)と,前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路(170)と,を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路(600)が提供される。
【0024】
かかる構成によれば,書き込みパルス数(書き込み時間)に従って所定の順序(A0→A1→A2)でL→Hに変化するデコーダ回路出力とメモリセルしきい値Vt上昇によって出力が所定の順序(SAOUT0→SAOUT1→SAOUT2)でL→Hに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較しその結果に応じてメモリセル書き込み電圧を変化させることができる。
【0025】
このため,書き込みスピードの遅いセルは書き込み時書き込み電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時書き込み電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作が可能であり,極端に書き込みスピードの遅いセルに対しては書き込み時メモリセルのドレイン印加VW電圧を増加させて書き込みスピードを上げることが可能である。
【0026】
また,請求項7によれば,電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧(Vpp)を発生させ,制御信号の入力によって,電荷分配コンデンサ(C1)のコンデンサ比増幅AMP負端子と対称電極の電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる電圧発生回路(210)と,入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧(VVFY)を発生させるベリファイ電圧発生回路(120)と,メモリセル書き込み時に書き込みメモリセルドレイン電圧(VW電圧)を発生させ,非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路(VW電圧発生回路125)と,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流(Iref)のカレンミラー比電流と比較するマルチレベルセンスアンプ(240)と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路(150)と,前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路(160)と,前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路(170)と,を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路(700)が提供される。
【0027】
かかる構成によれば,書き込みパルス数(書き込み時間)に従って所定の順序(A0→A1→A2)でL→Hに変化ずるデコーダ回路出力とメモリセルしきい値Vt上昇によって出力が所定の順序(SA0UT0→SA0UT1→SAOUT2)でL→Hに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較しその結果に応じてメモリセル書き込み電圧を変化させることができる。
【0028】
このため,書き込みスピードの遅いセルは書き込み時書き込み電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時書き込み電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作が可能であり,極端に書き込みスピードの遅いセルに対しては書き込み時メモリセルのドレイン印加VW電圧を増加させて書き込みスピードを上げることが可能である。
【0029】
また,請求項8によれば,電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧(Vpp)を発生させ,制御信号(S0〜S4)の入力によって,コンデンサ比増幅AMP正端子電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路(310)と,入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧(VVFY)を発生させるベリファイ電圧発生回路(120)と,メモリセル書き込み時に書き込みメモリセルドレイン電圧(VW電圧)を発生させ,非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路(VW電圧発生回路125)と,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流のカレンミラー比電流と比較するマルチレベルセンスアンプ(240)と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路(150)と,前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路(160)と,前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路(170)と,を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路(800)が提供される。
【0030】
かかる構成によれば,書き込みパルス数(書き込み時間)に従って所定の順序(A0→A1→A2)でL→Hに変化するデコーダ回路出力とメモリセルしきい値Vt上昇によって出力が所定の順序(SAOUT0→SAOUT1→SAOUT2)でL→Hに変化するマルチレベルセンスアンプ回路出力とを比較回路で比較しその結果に応じてメモリセル書き込み電圧を変化させることができる。
【0031】
このため,書き込みスピードの遅いセルは書き込み時書き込み電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時書き込み電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作が可能であり,極端に書き込みスピードの遅いセルに対しては書き込み時メモリセルのドレイン印加VW電圧を増加させて書き込みスピードを上げることが可能である。
【0032】
【発明の実施の形態】
以下に添付図面を参照しながら,本発明にかかる不揮発性メモリアナログ電圧書き込み回路(以下,単に「書き込み回路」という。)の好適な実施の形態について詳細に説明する。なお,添付図面は,図1〜図17に各実施の形態の回路図等を示し,図18〜図24に各実施の形態に共通のタイミング図等を示している。また,本明細書及び図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。また,ハイレベルの電位を「H」と表し,ローレベルの電位を「L」と表す。
【0033】
(第1の実施の形態)
図1に,本発明の第1の実施の形態の回路図を示す。この書き込み回路100は,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧Vppを発生させる書き込み電圧発生回路110と,入力されたアナログ電圧値からメモリセルベリファイ時にメモリセルのコントロールゲートに印加するベリファイ電圧VVFYを発生させるベリファイ電圧発生回路120を備えている。
【0034】
さらに,この書き込み回路100は,書き込みメモリセルを選択するXデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sと,メモリセル書き込み時に書き込み電圧VppをXデコーダ130Xに導通させるトランスファーゲートMP1と,メモリセルベリファイ時にベリファイ電圧VVFYをXデコーダ130Xに導通させるトランスファーゲートMP2と,メモリセル書き込み時に書き込みメモリセルドレイン電圧VWをYデコーダ130Yに導通させるトランスファーゲートMP3と,メモリセル書き込み時にソース電圧VSourceをソースデコーダ130Sに導通させるトランスファーゲートMN8と,メモリセルベリファイ時にGND電圧をソースデコーダ130Sに導通させるトランスファーゲートMN7と,メモリセル書き込み時にメモリセルのソースに印加するソース電圧VSourceを発生させるソース電圧発生回路135と,メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をYデコーダ130Yに導通させるソースフォロファNMOSトランジスタMN1を備えている。
【0035】
さらに,この書き込み回路100は,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Irefと比較するマルチレベルセンスアンプ140を構成するMP4〜MP8,MN2〜MN5,INV0〜INV3と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路150と,マルチレベルセンスアンプ140出力SAOUT0〜SAOUT2とカウンタ−デコーダ回路150出力A0,A1,A2とを比較する比較回路160と,その比較結果により出力S0〜S4をMSB/LSB双方向にシフトさせるアップダウンシフトレジスタ回路170を備えている。アップダウンシフトレジスタ回路170出力S0〜S4はソース電圧発生回路135に入力される。
この書き込み回路100は,以上のように構成されている。
【0036】
図2に書き込み電圧発生回路110の回路図を示す。この書き込み電圧発生回路110はサンプルホールドレベルシフト回路であり,そのシフト量(利得)は一定値である。
図3にベリファイ電圧発生回路120の回路図を示す。このベリファイ電圧発生回路120もサンプルホールドレベルシフト回路であるが,そのシフト量(利得)は一定値である。
図4にアップダウンシフトレジスタ回路170の回路図を示す。
図5に比較回路160の回路図を示す。
図6にソース電圧発生回路135の回路図を示す。このソース電圧発生回路135は反転増幅器で構成され,S0〜S4入力によって反転増幅器の利得を変化させて出力ソース電圧VSourceを変化できることを特徴とする。
【0037】
図18に第1の実施の形態のタイミング図を示す。Xデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sによって消去後の書き込み対象メモリセルが選択された後,まずリセットパルスRESETによってカウンタ回路152及びアップダウンシフトレジスタ回路170がリセットされる。アップダウンシフトレジスタ回路170のリセット状態はS2=Hである。
【0038】
信号SAMPLEで書き込み電圧発生回路110とベリファイ電圧発生回路120によって入力アナログ電圧がサンプルホールド及びレベルシフトされて書き込み電圧Vppとベリファイ電圧VVFYが発生する。その時の書き込み電圧Vpp及びベリファイ電圧VVFYと入力アナログ電圧値AINRECとの関係は以下式となる。
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT
VVFY=C1/C2×(AINREC−SG)+VSFT
【0039】
書き込みパルス,イネーブル信号VppEN,VWEN,VVFYENのクロック信号がカウンタ回路152及びアップダウンシフトレジスタ回路170,MP1,MP2,MP3,MN7,MN8のそれぞれに与えられると書き込み/ベリファイ動作が開始される。
【0040】
図19に第1の実施の形態の回路動作での書き込み時メモリセルVcg−Ids特性とSAOUT0〜SAOUT2出力関係を示す。書き込み/ベリファイ繰り返し動作によってメモリセルしきい値Vtが上昇するにつれてメモリセルのVcg−Ids特性は図19中の0→▲1▼→▲2▼→▲3▼→▲4▼へと変化して行く。第1の実施の形態では,メモリセルベリファイ時メモリセルドレイン電流をMP4〜MP8からなるカレンミラー回路で変化させて比較基準電流Irefと比較している。
【0041】
そしてMP4:MP5:MP6:MP7:MP8=1:1:1/m2:1/m1:1/m0(1>1/m2>1/m1>1/m0)としているので,メモリセルしきい値Vt上昇0→▲1▼→▲2▼→▲3▼→▲4▼変化に応じてINV0からINV3の順序でセンスアンプインバータがL→H反転し,マルチレベルセンスアンプ140出力もSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化する。メモリセルしきい値Vt上昇の速さはメモリセル特性と書き込み時ソース−コントロール間電圧によって決定される。
【0042】
書き込み開始時デコーダ回路155出力A0〜A2は全てLに設定されている。その後書き込み開始後の書き込みパルス数(書き込み時間)に従ってA0→A1→A2の順でL→Hに変化する。
【0043】
書き込み開始時は,
書き込み電圧Vpp(一定値),Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT
初期設定ソース電圧VSource,VSource=(R0+R1+R2)/(R3+R4+R5)×(SG−Vref)+Vref
であり,書き込み開始時は,
書き込み電圧Vpp(一定値)−初期設定ソース電圧VSource
=[C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT.−[−(R0+R1+R2)/(R3+R4+R5)×(SG−Vref)+Vref
が,書き込み時選択メモリセルのソース−コントロールゲート間電圧となり,選択メモリセルが書き込まれメモリセルしきい値電圧Vtは上昇して行く。
【0044】
そして,ベリファイ時マルチレベルセンスアンプ140出力SAOUT0〜SAOUT2とデコーダ回路155出力A0〜A2を比較回路160で比較し,その結果にてアップダウンシフトレジスタ回路170出力を変化させ,ソース電圧VSourceを変化させている。
【0045】
もしA0がL→Hに変化する前にSAOUT0がL→Hに変化した場合は比較回路160の出力A<BがL→Hに変化してアップダウンシフトレジスタ回路170のS2=HがS1=Hにシフトし,
ソース電圧VSourceは,
VSource=−(R0+R1)/(R2+R3+R4+R5)×(SG−Vref)+Vref
に増加し書き込み時選択メモリセルのソース−コントロールゲート間電圧は低下する。
【0046】
これとは,逆にSAOUT0がL→Hに変化する前にA0がL→Hに変化した場合は比較回路160の出力A>BがL→Hに変化してアップダウンシフトレジスタ回路170のS2=HがS3=Hにシフトし,ソース電圧VSourceは,
VSource=−(R0+R1+R2+R3)/(R4+R5)×(SG−Vref)+Vref
に低下し,書き込み時選択メモリセルのソース−コントロールゲート間電圧は増加する。
【0047】
図18のタイミング図では後者のSAOUT0がL→Hに変化する前にA0がL→Hに変化した場合を記載している。
【0048】
以下同様にして,デコーダ回路155出力が書き込みパルス数(書き込み時間)に従ってA1→A2の順でL→Hに変化して行った場合も,ベリファイ時マルチレベルセンスアンプ140出力SAOUT0〜SAOUT2とデコーダ回路155出力A0〜A2を比較回路160で比較し,その結果にてアップダウンシフトレジスタ回路170出力を変化させ,ソース電圧VSourceを変化させる。
【0049】
デコーダ回路155出力A0〜A2のL→H変化書き込みパルス数(書き込み時間)とマルチレベルセンスアンプ140の力レンミラ−回路MP4:MP5:MP6:MP7:MP8=1:1:1/m2:1/m1:1/m0(1>1/m2>1/m1>1/m0)比係数を,メモリセルの書き込み時間−書き込みVt特性のその使用プロセスメモリセルのtypicalに合わせておけば,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させて逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり選択メモリセルの書き込み特性に合わせた書き込み条件(書き込み時メモリセルのソース−コントロールゲート間電圧)を探しながらのメモリセル書き込み動作を継続する。
【0050】
そして,メモリセルドレイン電流が比較基準電流Iref以下になった時SAOUTがH出力されて選択メモリセルの書き込み動作を終了する。
【0051】
以上のように第1の実施の形態では,書き込みパルス数(書き込み時間)に従ってA0→A1→A2の順でL→Hに変化するデコーダ回路155出力とメモリセルしきい値Vt上昇によって出力がSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化するマルチレベルセンスアンプ140出力とを比較回路160で比較し,その結果に応じてメモリセル書き込みソース電圧VSourceを変化させるようにしたので,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能となり,選択メモリセルの書き込み特性に合わせた書き込み条件(書き込み時メモリセルのソース−コントロールゲート間電圧)を探しながらのメモリセル書き込み動作を行うことができる。
【0052】
従って,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。さらには,初期書き込みスピードの早いセルでもメモリセル書き込みVt飽和での最終アナログ電圧書き込みが可能となり,アナログ電圧精度ばらつきを改善させることができる。
【0053】
また,第1の実施の形態では,ソース電圧発生回路135において出力ソース電圧VSourceがGNP以上となるように基準電圧Vref及び反転増幅AMPのGain抵抗R0〜R5値を設定することが可能である。書き込み選択メモリセルと同一ビットライン上の非選択消去状態メモリセルに過消去状態メモリセルが含まれている場合に過消去状態メモリセルのソース電圧VSourceをGND以上にすることができるので過消去状態メモリセルにおけるIdsリークを防止することが可能であり,書き込みドレイン電圧のVW電源の電流能力を書き込み選択メモリセルの書き込みIds以上にするなどの過消去メモリセル対策が不要になる。VW電源をLIS内部昇圧回路で発生させている場合は消費電流の増加を抑えることができる。
【0054】
また,逆にソース電圧発生回路135において出力ソース電圧VSourceがGND以下となるように基準電圧Vref及び反転増幅AMPのGain抵抗R0〜R5値を設定することも可能である。その場合は,書き込み時のメモリセルのコントロールゲートに印加する印加電圧である書き込み電圧Vpp(一定値)を低くすることができる。その場合,書き込み選択メモリセルと同一ワードライン上の非選択メモリセルのコントロールゲート印加電圧も低くなるのでゲートディスターブを低減することができる。
【0055】
以上のように第1の実施の形態では,使用プロセスのメモリセルの特徴に合わせて,過消去セルが生じやすいメモリセルに対してはソース電圧発生回路135出力ソース電圧VSourceをGND以上に設定して過消去セルのIdsリークを防止することが可能であり,またゲートディスターブが弱いメモリセルに対してはソース電圧発生回路135出力ソース電圧VSourceをGND以下に設定して書き込み電圧Vppを下げてゲートディスターブを防止することが可能である。
【0056】
(第2の実施の形態)
図7に,本発明の第2の実施の形態の回路図を示す。この書き込み回路200は,マルチレベルセンスアンプ140を構成するMP4〜MP8,MN2〜MN5,の能力比がMP4:MP5:MP6:MP7:MP8=1:1:1:1:1とMN6:MN2:MN3:MN4:MN5=1:1:m2:m1:m0(1<m2<m1<m0)となっていて,第1の実施の形態のMP4〜MP8,MN2〜MN5,の能力比と異なっている以外は,第1の実施の形態の書き込み回路100と同じである。
【0057】
図18に第2の実施の形態のタイミング図を示す。第2の実施の形態のタイミング図は第1の実施の形態と同じであり基本動作は同じである。異なっている点は,図19に示した第1の実施の形態の回路動作での書き込み時メモリセルVcg−Ids特性とSAOUT0〜SAOUT2出力関係が図20示す第3の実施の形態の回路動作での書き込み時メモリセルVcg−Ids特性とSAOUT0〜SAOUT2出力関係に変わることである。
【0058】
図20において,書き込み/ベリファイ繰り返し動作によってメモリセルしきい値Vtが上昇するにつれてメモリセルのVcg−Ids特性が図20中の0→▲1▼→▲2▼→▲3▼→▲4▼へと変化する点は同じであるが,第3の実施の形態では,メモリセルベリファイ時M職ドレイン電流との比較電流をMN2〜MP5からなるカレンミラー回路で比較基準電流Iref変化させて電流としている点である。
【0059】
MN6:MN2:MN3:MN4:MN5=1:1:m2:m1:m0(1<m2<m1<m0)としているので,メモリセルしきい値Vt上昇0→▲1▼→▲2▼→▲3▼→▲4▼変化に応じてINV0からINV3の順序でセンスアンプインバータがL→H反転し,マルチレベルセンスアンプ140出力もSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化する点とメモリセルしきい値Vt上昇の速さはメモリセル特性と書き込み時書き込み電圧Vppによって決定される点は同じである。
【0060】
第2の実施の形態も第1の実施の形態と同様に,書き込みパルス数(書き込み時間)に従ってA0→A1→A2の順でL→Hに変化するデコーダ回路155出力とメモリセルしきい値Vt上昇によって出力がSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化するマルチレベルセンスアンプ140出力とを比較回路160で比較しその結果に応じてメモリセル書き込みソース電圧VSourceを変化させるようにしたので,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能となり,選択メモリセルの書き込み特性に合わせた書き込み条件(書き込み時メモリセルのソース−コントロールゲート間電圧)を探しながらのメモリセル書き込み動作を行うことができる。
【0061】
従って,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。さらには,初期書き込みスピードの早いセルでもメモリセル書き込みVt飽和での最終アナログ電圧書き込みが可能となり,アナログ電圧精度ばらつきを改善させることができる。
【0062】
また,ソース電圧発生回路135において出力ソース電圧VSourceがGND以上となるように,基準電圧Vref及び反転増幅AMPのGain抵抗R0〜R5値を設定することが可能である。
【0063】
書き込み選択メモリセルと同一ビットライン上の非選択消去状態メモリセルに過消去状態メモリセルが含まれている場合に過消去状態メモリセルのソース電圧VSourceをGND以上にすることができるので過消去状態メモリセルのIdsリークを防止することが可能であり,書き込みドレイン電圧のVW電源の電流能力を書き込み選択メモリセルの書き込みIds以上にするなどの過消去メモリセル対策が不要になる。VW電源をLIS内部昇圧回路で発生させている場合は消費電流の増加を抑えることができる。
【0064】
また,逆にソース電圧発生回路135において出力ソース電圧VSourceがGND以下となるように基準電圧Vref及び反転増幅AMPのGain抵抗R0〜R5値を設定することも可能である。その場合は,書き込み時にメモリセルのコントロールゲートに印加する印加電圧である書き込み電圧Vpp(一定値)を低くすることができる。その場合,書き込み選択メモリセルと同一ワードライン上の非選択メモリセルのコントロールゲート印加電圧も低くなるのでゲートディスターブを低減することができる。
【0065】
以上のように,使用プロセスのメモリセルの特徴に合わせて,過消去セルが生じやすいメモリセルに対してはソース電圧発生回路135出力ソース電圧VSourceをGND以上に設定して過消去セルのIdsリークを防止することが可能であり,またゲートディスターブが弱いメモリセルに対してはソース電圧発生回路135出力ソース電圧VSourceをGND以下に設定して書き込み電圧Vppを下げてゲートディスターブを防止することが可能である。
【0066】
さらに第2の実施の形態は,マルチレベルセンスアンプ140は比較基準Iref電流源側のNchMOSカレントミラー比をMN6:MN2:MN3:MN4:MN5=1:1:m2:m1:m0(1<m2<m1<m0)に変化させているため,書き込み途中INV0〜INV2でのメモリセルしきい値Vt確認は比較基準Iref電流より大きい比較基準電流Iref’で実施している。そのため,書き込み途中INV0〜INV2でのメモリセルしきい値Vt確認は比較基準電流Irefは,比較基準電流Irefで実施した場合よりも高速に行うことが可能となり,第2の実施の形態のセンスアンプは高速なマルチレベルセンスアンプ140となる。従って,第2の実施の形態ではベリファイ繰り返し動作のベリファイ期間で行う書き込みメモリセルしきい値Vt確認時間のセンスアンプ応答時間分を短縮することが可能になり,書き込みパルス周波数を高くする場合に効果的である。
【0067】
書き込み途中INV0〜INV2でのメモリセルしきい値Vt確認は比較基準電流Irefより大きい比較基準電流Iref’で実施しているので,カレントミラー回路のPchMOS(MP4〜MP8)は比較基準電流Iref’が大きいMN5に合わせる必要がある。従ってμp>μnのプロセスでこの第2の実施の形態回路を構成する場合はMP4のディメンジョンを大きくすること無くレイアウト面積を小さくできる優位点がある。
【0068】
(第3の実施の形態)
図8に,本発明の第3の実施の形態の回路図を示す。この書き込み回路300は,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧Vppを発生させる書き込み電圧発生回路210と,入力されたアナログ電圧値からメモリセルベリファイ時にメモリセルのコントロールゲートに印加するベリファイ電圧VVFYを発生させるベリファイ電圧発生回路120を備えている。
【0069】
さらに,この書き込み回路300は,書き込みメモリセルを選択するXデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sと,メモリセル書き込み時に書き込み電圧VppをXデコーダ130Xに導通させるトランスファーゲートMP1と,メモリセルベリファイ時にベリファイ電圧VVFYをXデコーダ130Xに導通させるトランスファーゲートMP2と,メモリセル書き込み時に書き込みメモリセルドレイン電圧VWをYデコーダ130Yに導通させるトランスファーゲートMP3と,メモリセル書き込み時にGND電圧をソースデコーダ130Sに導通させるトランスファーゲートMN5と,メモリセルベリファイ時にベリファイソース電圧VVFYSourceをソースデコーダ130Sに導通させるトランスファーゲートMN4と,メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧VVFYSourceを発生させるソース電圧発生回路235と,メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をYデコーダ130Yに導通させるソースフォロファNMOSトランジスタMN1を備えている。
【0070】
さらに,この書き込み回路300は,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Irefと比較するセンスアンプ240を構成するMP4,MP5,MN2,MN3,INV0と,所定の書き込み信号パルス数到達時に信号を出力するカウンタ−デコーダ回路150と,センスアンプ出力SAOUT0より出力S0〜S4をMSB/LSB双方向にシフトさせるアップダウンシフトレジスタ回路170を備えている。アップダウンシフトレジスタ回路170出力S0〜S4は前記書き込み電圧発生回路110に入力される。またカウンタ−デコーダ回路150出力SX0〜SX4は前記書き込み電圧発生回路110に入力される。
この書き込み回路300は,以上のように構成されている。
【0071】
この書き込み回路300は,上記実施の形態のソース電圧発生回路135に代えて,ソース電圧発生回路235を備えたことを特徴としている。図9にソース電圧発生回路235の回路図を示す。このソース電圧発生回路235は反転増幅器で構成され,SX0〜SX4入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧VVFYSourceを変化できることを特徴とする。
【0072】
また,この書き込み回路300は,上記実施の形態の書き込み電圧発生回路110に代えて,書き込み電圧発生回路210を備えたことを特徴としている。図10に書き込み電圧発生回路210の回路図を示す。この書き込み電圧発生回路210はサンプルホールドレベルシフト回路でありS0〜S4入力によってサンプルホールド後のレベルシフト出力書き込み電圧Vppを変化できることを特徴とする。
【0073】
ベリファイ電圧発生回路120及びアップダウンシフトレジスタ回路170は,第1,2の実施の形態の回路と同じである。
【0074】
図21に第3の実施の形態のタイミング図を示す。Xデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sによって消去後の書き込み対象メモリセルが選択された後,まずリセットパルスRESETによってカウンタ回路152及びアップダウンシフトレジスタ回路170がリセットされる。アップダウンシフトレジスタ回路170のリセット状態はS2=Hである。また,リセット時カウンタ−デコーダ回路150出力はSX0=Hである。
【0075】
次に信号SAMPLEで書き込み電圧発生回路210とベリファイ電圧発生回路120によって入力アナログ電圧がサンブルホールド及びレベルシフトされて書き込み電圧Vppとしベリファイ電圧VVFYが発生する。その時の初期設定書き込み電圧Vpp及びベリファイ電圧VVFYと入力アナログ電圧値AINRECとの関係は以下の式となる。
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT+C1/C3×(R0+R1+R2+R3+R4+R5)/(R3+R4+R&)×VSFT
VVFY=C1/C2×(AINREC−SG)+VSFT
【0076】
書き込みパルス,イネーブル信号VppEN,VWEN,VVFYENのクロック信号がカウンタ回路152及びアップダウンシフトレジスタ回路170,MP1,MP2,MP3のそれぞれに与えられると書き込み/ベリファイ動作が開始される。
【0077】
図22に第3の実施の形態の回路動作でのベリファイ時メモリセルVcg−Ids特性とSAOUT出力関係を示す。書き込み/ベリファイ繰り返し動作によってメモリセルしきい値Vtが上昇するにつれてメモリセルのVcg−Ids特性は図22中の0→▲1▼→▲2▼→▲3▼→▲4▼と変化して行く。第3の実施の形態では,メモリセルベリファイ時のベリファイ電圧発生回路120発生ベリファイ電圧VVFY(メモリセルコントロールゲート印加電圧)は一定値であり,ソース電圧発生回路235で発生させるメモリセルソース電圧VVFYSourceはカウンタ−デコーダ回路150出力SX0〜SX4で変化し以下となる。
SX0=H時 ベリファイソース電圧VVFYSource,ベリファイソース0=−(R0)/(R1+R2+R3+R4+R5)×(SG−Vref)+Vref
SX1=H時 ベリファイソース電圧VVFYSource,ベリファイソース1=−(R0+R1)/(R2+R3+R4+R5)×(SG−Vref)+Vref
SX2=H時 ベリファイソース電圧VVFYSource,ベリファイソース2=−(R0+R1+R2)/(R3+R4+R5)×(SG−Vref)+Vref
SX3=H時 ベリファイソース電圧VVFYSource,ベリファイソース3=−(R0+R1+R2+R3)/(R4+R5)×(SG−Vref)+Vref
SX4=H時 ベリファイソース電圧VVFYSource,ベリファイソース4=−(R0+R1+R2+R3+R4)/R5×(SG−Vref)+Vref
【0078】
書き込み開始時デコーダ回路155出力SX0〜SX4はSX0出力のみHでSX1〜SX4はLに設定されている。その後書き込み開始後の書き込みパルス数(書き込み時間)に従ってカウンタ−デコーダ回路150出力SX0〜SX4はSX1→SX2→SX3→SX4の順でL→Hに変化する。SX1→SX2→SX3→SX4の順でのL→H変化に伴い,ベリファイソース電圧VVFYSourceもベリファイソース0→ベリファイソース1→ベリファイソース2→ベリファイソース3→ベリファイソース4の順で減少する。
【0079】
ベリファイ時のソース−コントロール間電圧(Vscg)は
Vscg=ベリファイ電圧VVFY(一定値)−ベリファイソース電圧VVFYSourceであるので,SX1→SX2→SX3→SX4の順でのL→H変化に伴い,Vscg(ソース−コントロール間電圧)電圧はVscg0→Vscg1→Vscg2→Vscg3→Vscg4の順で増加する。
従ってセンスアンプインバータがL→H反転するメモリセルしきい値VtもVscg0→Vscg1→Vscg2→Vscg3→Vscg4の順で上昇して行く。
【0080】
書き込み開始時は,初期設定書き込み電圧Vpp,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT+C1/C3×(R+R1+R2+R3+R4+R5)/(R3+R4+R5)×VSFT
で選択メモリセルが書き込まれメモリセルしきい値電圧Vtは上昇して行く。
【0081】
そしてベリファイ時は初期デコーダ回路155出力SX0=Hで設定されたソース電圧発生回路235で発生させるメモリセルソース電圧VVFYSourceから決まるVscg電圧がメモリセルのコントロールゲートに印加され,Ids電流が比較基準電流Iref以上になるとSAOUT0がL→Hに変化する。そのSAOUT0出力結果にてアップダウンシフトレジスタ回路170出力を変化させ,書き込み電圧Vppを変化させている。
【0082】
もしSX1がL→Hに変化する前にSAOUT0がL→Hに変化した場合は,アップダウンシフトレジスタ回路170のS2=HがS1=Hにシフトし,書き込み電圧Vppは,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT+C1/C3×(R0+R1+R2+R3+R4+R5)/(R4+R5)×VSFT
に増加する。図21のタイミング図では後者のSAOUT0がL→Hに変化する前にA0がL→Hに変化した場合を記載している。
【0083】
以下同様にして,デコーダ回路155出力が書き込みパルス数(書き込み時間)に従ってSX1→SX2→SX3→SX4の順でL→Hに変化して行った場合もSAOUT0出力結果でアップダウンシフトレジスタ回路170出力を変化させ,書き込み電圧Vppを変化させている。
【0084】
デコーダ回路155出力SX1〜SX4のL→H変化書き込みパルス数(書き込み時間)とソース電圧発生回路235で発生するメモリセルソース電圧VVFYSourceの下降係数を,メモリセルの書き込み時間−書き込みVt特性のその使用プロセスメモリセルのtypicalに合わせておけば,書き込みスピードの遅いセルの書き込み時は書き込み電圧Vppを減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を継続する。
【0085】
そして,メモリセルコントロールゲート印加電圧=最終書き込み目標Vscg電圧のメモリセルドレイン電流が比較基準電流Iref以下になった時SAOUTからHが出力されて選択メモリセルの書き込み動作を終了する。
【0086】
以上のように第3の実施の形態では,書き込みパルス数(書き込み時間)に従ってSX0→SX1→SX2→SX3→SX4の順でL→Hに変化するデコーダ回路155出力とその出力SX0〜SX4によってベリファイ時のメモリセルソース電圧VVFYSource電圧が変化降下するソース電圧発生回路235の出力電圧を選択メモリセルのソースに印加して,その時のセンスアンプ出力結果に応じてメモリセル書き込み電圧Vppを変化させるようにしたので,書き込みスピードの遅いセルは書き込み時書き込み電圧Vppを増加させ,逆に書き込みスピードの早いセルは書き込み時書き込み電圧Vppを減少させる動作が可能となり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【0087】
従って,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。さらには,初期書き込みスピードの早いセルでもメモリセル書き込みVt飽和での最終アナログ電圧書き込みが可能となり,アナログ電圧精度ばらつきを改善させることができる。
【0088】
また,ソース電圧発生回路235において出力ソース電圧VSourceがGND以上となるように基準電圧Vref及び反転増幅AMPのGain抵抗R0〜R5値を設定することが可能である。
【0089】
書き込み選択メモリセルと同一ビットライン上の非選択消去状態メモリセルに過消去状態メモリセルが含まれている場合に,過消去状態メモリセルのソース電圧VSourceをGND以上にすることができるので過消去状態メモリセルのベリファイ時Idsリークを防止することが可能であり,過消去状態メモリセルのベリファイ時Idsリークが原因で生じるベリファイ比較基準電流Irefずれによる書き込みVtずれを防ぐことができる。
【0090】
さらには,S0〜S4入力によって書き込み電圧発生回路210でサンプルホールド後のレベルシフト出力書き込み電圧Vppを変化させる際,コンデンサ比増幅AMP正端子電圧は変化させずに,電荷分配コンデンサC1のコンデンサ比増幅AMP負端子と対称電極の電圧を変化させているので,S0〜S4変化時の書き込み電圧Vpp変化はコンデンサ比増幅AMP正端子電圧を変化させた場合と比べて早い応答が可能である。また,第3の実施の形態のセンスアンプ240はマルチレベルセンスアンプ140を用いず単純なカレントミラー回路と1つのインバータで構成されているため小さいレイアウト面積で実現できる。
【0091】
従って,第3の実施の形態では,書き込みメモリセルを選択するXデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sと,メモリセル書き込み時に書き込みメモリセルドレイン電圧VWをYデコーダ130Yに導通させるトランスファーゲートMP3と,メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をYデコーダ130Yに導通させるソースフォロファNMOSトランジスタMN1と,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Irefと比較するセンスアンプ240を構成するMP4,MP5,MN2,MN3,INV0とからなる回路部を小単位に分割しても1チップ全体のレイアウト面積増加を最小限に抑えることができる。従って,メモリビットを小ビットメモリアレイに分割して1メモリアレイのワードライン/ビットライン数を少なくした場合の高速書き込みを実現する場合に効果的である。
【0092】
(第4の実施の形態)
図11に,本発明の第4の実施の形態の回路図を示す。この書き込み回路400は,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧Vppを発生させる書き込み電圧発生回路110と,入力されたアナログ電圧値からメモリセルベリファイ時にメモリセルのコントロールゲートに印加するベリファイ電圧VVFYを発生させるベリファイ電圧発生回路120を備えている。
【0093】
さらに,この書き込み回路400は,書き込みメモリセルを選択するXデコーダ130X位デコーダ/Yデコーダ130Y/ソースデコーダ130Sと,メモリセル書き込み時に書き込み電圧VppをXデコーダ130Xに導通させるトランスファーゲートMP1と,メモリセルベリファイ時にベリファイ電圧VVFYをXデコーダ130Xに導通させるトランスファーゲートMP2と,メモリセル書き込み時に書き込みメモリセルドレイン電圧VWをYデコーダ130Yに導通させるトランスファーゲートMP3と,メモリセル書き込み時にソース電圧VSourceをソースデコーダ130Sに導通させるトランスファーゲートMN5と,メモリセルベリファイ時にベリファイソース電圧VVFYSourceをソースデコーダ130Sに導通させるトランスファーゲートMN4と,メモリセル書き込み時にメモリセルのソースに印加するソース電圧VSourceを発生させるソース電圧発生回路135と,メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧VVFYSourceを発生させるソース電圧発生回路235と,メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をYデコーダ130Yに導通させるソースフォロファNMOSトランジスタMN1を備えている。
【0094】
さらに,この書き込み回路400は,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Irefと比較するセンスアンプ240を構成するMP4,MP5,MN2,MN3,INV0と,所定の書き込み信号パルス数到達時に信号を出力するカウンタ−デコーダ回路150と,センスアンプ出力SAOUT0より出力S0〜S4をMSB/LSB双方向にシフトさせるアップダウンシフトレジスタ回路170を備えている。アップダウンシフトレジスタ回路170出力S0〜S4は前記ソース電圧発生回路235に入力される。またカウンタ−デコーダ回路150出力SX0〜SX4は前記ソース電圧発生回路235に入力される。
この書き込み回路400は,以上のように構成されている。
【0095】
書き込み電圧発生回路110,ベリファイ電圧発生回路120,ソース電圧発生回路135及びアップダウンシフトレジスタ回路170は,第1,第2の実施の形態の回路と同じであり,ソース電圧発生回路235は第3の実施の形態の回路と同じである。
【0096】
図23に第4の実施の形態のタイミング図を示す。Xデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sによって消去後の書き込み対策メモリセルが選択された後,まずリセットパルスRESETによってカウンタ回路152及びアップダウンレジスタ回路がリセットされる。アップダウンシフトレジスタ回路170のリセット状態はS2=Hである。また,リセット時カウンタ−デコーダ回路150出力はSX0=Hである。
【0097】
次に信号SAMPLEで,書き込み電圧発生回路110とベリファイ電圧発生回路120によって入力アナログ電圧がサンプルホールド及びレベルシフトされて書き込み電圧Vppとベリファイ電圧VVFYが発生する。その時の書き込み電圧Vpp及びベリファイ電圧VVFYと入力アナログ電圧値AINRECとの関係は以下式となる。
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT
VVFY=C1/C2×(AINREC−SG)+VSFT
【0098】
書き込みパルス,イネーブル信号VppEN,VWEN,VVFYENのクロック信号がカウンタ回路152及びアップダウンシフトレジスタ回路170,MP1,MP2,MP3,MN4,MN5のそれぞれに与えられると書き込み/ベリファイ動作が開始される。
【0099】
図22に第4の実施の形態の回路動作でのベリファイ時メモリセルVcg−Ids特性とSAOUT出力関係を示す。書き込み/ベリファイ繰り返し動作によってメモリセルしきい値Vtが上昇するにつれてメモリセルのVcg−Ids特性は図22中の0→▲1▼→▲2▼→▲3▼→▲4▼と変化して行く。第4の実施の形態では,メモリセルベリファイ時のベリファイ電圧発生回路120発生ベリファイ電圧VVFY(メモリセルコントロールゲート印加電圧)は一定値であり,ソース電圧発生回路235で発生させるメモリセルソース電圧VVFYSourceはカウンタ−デコーダ回路150出力SX0〜SX4で変化し以下となる。
SX0=H時 ベリファイソース電圧VVFYSource,ベリファイソース0=−(R0)/(R1+R2+R3+R4+R5)×(SG−Vref)+Vref
SX1=H時 ベリファイソース電圧VVFYSource,ベリファイソース1=−(R0+R1)/(R2+R3+R4+R5)×(SG−Vref)+Vref
SX2=H時 ベリファイソース電圧VVFYSource,ベリファイソース2=−(R0+R1+R2)/(R3+R4+R5)×(SG−Vref)+Vref
SX3=H時 ベリファイソース電圧VVFYSource,ベリファイソース3=−(R0+R1+R2+R3)/(R4+R5)×(SG−Vref)+Vref
SX4=H時 ベリファイソース電圧VVFYSource,ベリファイソース4=−(R0+R1+R2+R3+R4)/R5×(SG−Vref)+Vref
【0100】
書き込み開始時デコーダ回路155出力SX0〜SX4はSX0出力のみHでSX1〜SX4はLに設定されている。その後書き込み開始後の書き込みパルス数(書き込み時間)に従ってカウンタ−デコーダ回路150出力SX0〜SX4はSX1→SX2→SX3→SX4の順でL→Hに変化する。
【0101】
SX1→SX2→SX3→SX4の順でのL→H変化に伴い,ベリファイソース電圧VVFYSourceもベリファイソース0→ベリファイソース1→ベリファイソース2→ベリファイソース3→ベリファイソース4の順で減少する。
【0102】
ベリファイ時のVscg(ソース−コントロール間電圧)電圧はVscg=ベリファイ電圧VVFY(一定値)−ベリファイソース電圧VVFYSourceであるので,SX1→SX2→SX3→SX4の順でのL→H変化に伴い,Vscg(ソース−コントロール間電圧)電圧はVscg0→ Vscg1→Vscg2→Vscg3→Vscg4の順で増加する。
【0103】
従ってセンスアンプインバータがL→H反転するメモリセルしきい値VtもVscg0→Vscg1→Vscg2→Vscg3→Vscg4の順で上昇して行く。
【0104】
書き込み開始時は,
書き込み電圧Vpp(一定値),Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT
初期設定ソース電圧VSource,VSource=(R0+R1+R2)/(R3+R4+R5)×(SG−Vref)+Vref
であり,書き込み開始時は,
書き込み電圧Vpp(一定値)−初期設定ソース電圧VSource
=[C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT]−[−(R0+R1+R2)/(R3+R4+R5)×(SG−Vref)+Vref]
が,書き込み時選択メモリセルのソース−コントロールゲート間電圧となり,選択メモリセルが書き込まれメモリセルしきい値電圧Vtは上昇して行く。
【0105】
そしてベリファイ時は初期デコーダ回路155出力SX0=Hで設定されたソース電圧発生回路235で発生させるメモリセルソース電圧VVFYSourceから決まるVscg電圧がメモリセルのコントロールゲートに印加され,Ids電流が比較基準電流Iref以上になるとSAOUT0がL→Hに変化する。そのSAOUT0出力結果にてアップダウンシフトレジスタ回路170出力を変化させ,ソース電圧VSourceを変化させている。
【0106】
もしSX1がL→Hに変化する前にSAOUT0がL→Hに変化した場合は,アップダウンシフトレジスタ回路170のS2=HがS1=Hにシフトし,
ソース電圧VSourceは,
VSource=−(R0+R1)/(R2+R3+R4+R5)×(SG−Vref)+Vref
に増加し書き込み時選択メモリセルのソース−コントロールゲート間電圧は低下する。
【0107】
これとは,逆にSAOUT0がL→Hに変化する前にSX1がL→Hに変化した場合は,アップダウンシフトレジスタ回路170のS2=HがS3=Hにシフトし,
ソース電圧VSourceは,
VSource=−(R0+R1+R2+R3)/(R4+R5)×(SG−Vref)+Vref
に低下し,書き込み時選択メモリセルのソース−コントロールゲート間電圧は増加する。図23のタイミング図では後者のSAOUT0がL→Hに変化する前にL→Hに変化した場合を記載している。
【0108】
以下同様にして,デコーダ回路155出力が書き込みパルス数(書き込み時間)に従ってSX1→SX2→SX3→SX4の順でL→Hに変化して行った場合もSAOUT0出力結果でアップダウンシフトレジスタ回路170出力を変化させ,ソース電圧VSourceを変化させている。
【0109】
デコーダ回路155出力SX1〜SX4のL→H変化書き込みパルス数(書き込み時間)とソース電圧発生回路235で発生するメモリセルソース電圧VVFYSourceの下降係数を,メモリセルの書き込み時間−書き込みVt特性のその使用プロセスメモリセルのtypicalに合わせておけば,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させて逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込み条件(書き込み時メモリセルのソース−コントロールゲート間電圧)を探しながらのメモリセル書き込み動作を継続する。
そして,メモリセルコントロールゲート印加電圧=最終書き込み目標Vscg電圧のメモリセルドレイン電流が比較基準電流Iref以下になった時SAOUTからHが出力されて選択メモリセルの書き込み動作を終了する。
【0110】
以上のように第4の実施の形態では,書き込みパルス数(書き込み時間)に従ってSX0→SX1→SX2→SX3→SX4の順でL→Hに変化するデコーダ回路155出力とその出力SX0〜SX4によってベリファイ時のメモリセルソース電圧VVFYSource電圧が変化降下するソース電圧発生回路235の出力電圧を選択メモリセルのソースに印加して,その時のセンスアンプ出力結果に応じてメモリセル書き込みソース電圧VSourceを変化させるようにしたので,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能となり,選択メモリセルの書き込み特性に合わせた書き込み条件(書き込み時メモリセルのソース−コントロールゲート間電圧)を探しながらのメモリセル書き込み動作を行うことができる。
【0111】
従って,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。さらには,初期書き込みスピードの早いセルでもメモリセル書き込みVt飽和での最終アナログ電圧書き込みが可能となり,アナログ電圧精度ばらつきを改善させることができる。
【0112】
また,ソース電圧発生回路135において出力ソース電圧VSourceがGND以上となるように基準電圧Vref及び反転増幅AMPのGain抵抗R0〜R5値を設定することが可能であり,ソース電圧発生回路235において出力ベリファイソース電圧VVFYSourceがGND以上となるように基準電圧Vref及び反転増幅AMPのGain抵抗R0〜R5値を設定することが可能である。
【0113】
従って,書き込み選択メモリセルと同一ビットライン上の非選択消去状態メモリセルに過消去状態メモリセルが含まれている場合に,過消去状態メモリセルのソース電圧VSourceをGND以上にすることができるので過消去状態メモリセルのベリファイ時Idsリークを防止することが可能であり,過消去状態メモリセルのベリファイ時Idsリークが原因で生じるベリファイ比較基準電流Irefずれによる書き込みVtずれを防ぐことができる。
【0114】
一方,書き込み時においては過消去状態メモリセルのソース電圧VSourceをGND以上にすることができるので過消去状態メモリセルにおけるIdsリークを防止することが可能であり,書き込みドレイン電圧のVW電源の電流能力を書き込み選択メモリセルの書き込みIds以上にするなどの過消去メモリセル対策が不要になる。VW電源をLIS内部昇圧回路で発生させている場合は消費電流の増加を抑えることができる。以上のように第4の実施の形態では,過消去セルが生じやすいメモリセルに対して効果的な回路方式となる。
【0115】
さらには,S0〜S4入力によって書き込み電圧発生回路110でサンプルホールド後のレベルシフト出力書き込み電圧Vppを変化させる際,コンデンサ比増幅AMP正端子電圧は変化させずに,電荷分配コンデンサC1のコンデンサ比増幅AMP負端子と対称電極の電圧を変化させているので,S0〜S4変化時の書き込み電圧Vpp変化はコンデンサ比増幅AMP正端子電圧を変化させた場合と比べて早い応答が可能である。また,第4の実施の形態のセンスアンプ240はマルチレベルセンスアンプ140を用いず単純なカレントミラー回路と1つのインバータで構成されているため小さいレイアウト面積で実現できる。
【0116】
従って,第4の実施の形態では,書き込みメモリセルを選択するXデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sと,メモリセル書き込み時に書き込みメモリセルドレイン電圧VWをYデコーダ130Yに導通させるトランスファーゲートMP3と,メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をYデコーダ130Yに導通させるソースフォロファNMOSトランジスタMN1と,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Irefと比較するセンスアンプ240を構成するMP4,MP5,MN2,MN3,INV0とからなる回路部を小単位に分割しても1チップ全体のレイアウト面積増加を最小限に抑えることができる。従って,メモリビットを小ビットメモリアレイに分割して1メモリアレイのワードライン/ビットライン数を少なくした場合の高速書き込みを実現する場合に効果的である。
【0117】
(第5の実施の形態)
図12に,本発明の第5の実施の形態の回路図を示す。この書き込み回路500は,入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧Vppを発生させる書き込み電圧発生回路210と,入力されたアナログ電圧値からメモリセルベリファイ時にメモリセルのコントロールゲートに印加するベリファイ電圧VVFYを発生させるベリファイ電圧発生回路120を備えている。
【0118】
さらに,この書き込み回路500は,書き込みメモリセルを選択するXデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sと,メモリセル書き込み時にベリファイ電圧VVFYをXデコーダ130Xに導通させるトランスファーゲートMP2と,メモリセル書き込み時に書き込みメモリセルドレイン電圧VWをYデコーダ130Yに導通させるトランスファーゲートMP3と,メモリセル書き込み時に書き込みメモリセルドレイン電圧VWを発生させるVW電圧発生回路125と,メモリセルベリファイ時にメモリセルのリードディスターブを防止するドレイン電圧をYデコーダ130Yに導通させるソースフォロファNMOSトランジスタMN1を備えている。
【0119】
さらに,この書き込み回路500は,メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流Irefと比較するマルチレベルセンスアンプ140を構成するMP4〜MP8,MN2〜MN5,INV0〜INV3と,所定の書き込み信号パルス数に信号を出力するカウンタ−デコーダ回路150と,マルチレベルセンスアンプ140出力SAOUT0〜SAOUT2とカウンタ−デコーダ回路150出力A0,A1,A2とを比較する比較回路160と,その比較結果により出力S0〜S4をMSB/LSB双方向にシフトさせるアップダウンシフトレジスタ回路170を備えている。アップダウンシフトレジスタ回路170出力S0〜S4は前記書き込み電圧発生回路110に入力される。カウンタ−デコーダ回路150出力A3,A4及びSAOUTが前記VW電圧発生回路125に入力される。
この書き込み回路500は,以上のように構成されている。
【0120】
図13にVW電圧発生回路125の回路図を示す。このVW電圧発生回路125は非反転増幅器で構成され,A3,A4及びSAOUT入力によって非反転増幅器の利得を変化せて出力VW電圧を変化できることを特徴とする。
【0121】
書き込み電圧発生回路210は第3の実施の形態の回路と同じであり,ベリファイ電圧発生回路120,アップダウンシフトレジスタ回路170,比較回路160は,第1,2の実施の形態の回路と同じである。
【0122】
図24に第5の実施の形態のタイミング図を示す。Xデコーダ130X/Yデコーダ130Y/ソースデコーダ130Sによって消去後の書き込み対象メモリセルが選択された後,まずリセットパルスRESETによってカウンタ回路152及びアップダウンシフトレジスタ回路170がリセットされる。アップダウンシフトレジスタ回路170のリセット状態はS2=Hである。
【0123】
次に信号SAMPLEで書き込み電圧発生回路210とベリファイ電圧発生回路120によって入力アナログ電圧がサンプルホールド及びレベルシフトされて書き込み電圧Vppとベリファイ電圧VVFYが発生する。その時の書き込み電圧Vpp及びベリファイ電圧VVFYと入力アナログ電圧値AINRECとの関係は以下式となる。
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT+C1/C3×(R+R1+R2+R3+R4+R5)/(R3+R4+R5)×VSFT
VVFY=C1/C2×(AINREC−SG)+VSFT
【0124】
書き込みパルス,イネーブル信号VppEN,VWEN,VVFYENのクロック信号がカウンタ回路152及びアップダウンシフトレジスタ回路170,MP1,MP2,MP3のそれぞれに与えられると書き込み/ベリファイ動作が開始される。
【0125】
図19に第5の実施の形態の回路動作での書き込み時メモリセルVcg−Ids特性とSAOUT0〜SAOUT2出力関係を示す。書き込み/ベリファイ繰り返し動作によってメモリセルしきい値Vtが上昇するにつれてメモリセルのVcg−Ids特性は図19中の0→▲1▼→▲2▼→▲3▼→▲4▼へと変化して行く。第5の実施の形態では,メモリセルベリファイ時メモリセルドレイン電流をMP4〜MP8からなるカレンミラー回路で変化させて比較基準電流Irefと比較している。
【0126】
そしてMP4:MP5:MP6:MP7:MP8=1:1:1/m2:1/m1:1/m0(1>1/m2>1/m1>1/m0)としているので,メモリセルしきい値Vt上昇0→▲1▼→▲2▼→▲3▼→▲4▼変化に応じてINV0からINV3の順序でセンスアンプインバータがL→H反転し,マルチレベルセンスアンプ140出力もSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化する。メモリセルしきい値Vt上昇の速さはメモリセル特性と書き込み時書き込み電圧Vppによって決定される。
【0127】
書き込み開始時デコーダ回路155出力A0〜A4は全てLに設定されている。その後書き込み開始後の書き込みパルス数(書き込み時間)に従ってA0→A1→A2→A3→A4の順でL→Hに変化する。
書き込み開始時は,
初期設定書き込み電圧Vpp,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT+C1/C3×(R+R1+R2+R3+R4+R5)/(R3+R4+R5)×VSFT
初期設定VW電圧,
VW=(1+MP1_R/(MP2_R+MP3_R+MP4_R))×Vref
で選択メモリセルが書き込まれメモリセルしきい値電圧Vtは上昇して行く。マルチレベルセンスアンプ140出力SAOUT0〜SAOUT2とデコーダ回路155出力A0〜A2を比較回路160で比較し,その結果にてアップダウンシフトレジスタ回路170出力を変化させ,書き込み電圧Vppを変化させている。
【0128】
もしA0がL→Hに変化する前にSAOUT0がL→Hに変化した場合は比較回路160の出力A<BがL→Hに変化してアップダウンシフトレジスタ回路170のS2=HがS1=Hにシフトし,
書き込み電圧Vppは,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT+C1/C3×(R+R1+R2+R3+R4+R5)/(R2+R3+R4+R5)×VSFT
に低下する。
【0129】
これとは,逆にSAOUT0がL→Hに変化する前にA0がL→Hに変化した場合は比較回路160の出力A>BがL→Hに変化してアップダウンシフトレジスタ回路170のS2=HがS3=Hにシフトし,書き込み電圧Vppは,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×VSFT+C1/C3×(R+R1+R2+R3+R4+R5)/(R4+R5)×VSFT
に増加する。図24のタイミング図では後者のSAOUT0がL→Hに変化する前にA0がL→Hに変化した場合を記載している。
【0130】
以下同様にして,デコーダ回路155出力が書き込みパルス数(書き込み時間)に従ってA1→A2の順でL→Hに変化して行った場合もマルチレベルセンスアンプ140出力SAOUT0〜SAOUT2とデコーダ回路155出力A0〜A2を比較回路160で比較し,その結果にてアップダウンシフトレジスタ回路170出力を変化させ,書き込み電圧Vppを変化させる。
【0131】
デコーダ回路155出力A0〜A2のL→H変化書き込みパルス数(書き込み時間)とマルチレベルセンスアンプ140のカレンミラー回路MP4:MP5:MP6:MP7:MP8=1:1:1/m2:1/m1:1/m0(1>1/m2>1/m1>1/m0)比係数を,メモリセルの書き込み時間−書き込みVt特性のその使用プロセスメモリセルのtypicalに合わせておけば,書き込みスピードの遅いセルは書き込み時書き込み電圧Vppを増加させて逆に書き込みスピードの早いセルは書き込み時書き込み電圧Vppを減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を継続する。
【0132】
その後,デコーダ回路155出力A3がL→H変化にすると,VW電圧が増加して
VW=(1+(MP1_R+MP2_R)/(MP3_R+MP4_R))×Vref
となる。その後デコーダ回路155出力A4がL→H変化にするとVW電圧がさらに増加して
VW=(1+(MP1_R+MP2_R+MP3_R)/MP4_R)×Vref
となる。そして,メモリセルドレイン電流が比較基準電流Iref以上になった時SAOUTがH出力されて選択メモリセルの書き込み動作を終了する。
【0133】
以上のように第5の実施の形態では,書き込みパルス数(書き込み時間)に従ってA0→A1→A2の順でL→Hに変化するデコーダ回路155出力とメモリセルしきい値Vt上昇によって出力がSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化するマルチレベルセンスアンプ140出力とを比較回路160で比較しその結果に応じてメモリセル書き込み電圧Vppを変化させるようにしたので,書き込みスピードの遅いセルは書き込み時書き込み電圧Vppを増加させ,逆に書き込みスピードの早いセルは書き込み時書き込み電圧Vppを減少させる動作が可能となり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【0134】
従って,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。さらには,初期書き込みスピードの早いセルでもメモリセル書き込みVt飽和での最終アナログ電圧書き込みが可能となり,アナログ電圧精度ばらつきを改善させることができる。
【0135】
さらに第5の実施の形態では,書き込みパルス数(書き込み時間)に従ってA3→A4の順でL→Hに変化するデコーダ回路155出力とSAOUT結果に応じてメモリセル書き込みVW電圧を増加させるようにしたので,選択メモリセルの書き込み特性に合わせた書き込み条件の範囲外の初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルについては書き込みVW電圧を上げて書き込みスピードを早くして所定時間内にで書込がアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。
【0136】
(第6の実施の形態)
図14に,本発明の第6の実施の形態の回路図を示す。この書き込み回路600は,書き込み電圧発生回路310が第5の実施の形態の書き込み電圧発生回路210と異なっている以外は,第5の実施の形態の書き込み回路500と同じである。
【0137】
図15に書き込み電圧発生回路310の回路図を示す。この書き込み電圧発生回路310は書き込み電圧発生回路210と同じ機能を有していて,サンプルホールドレベルシフト回路でありS0〜S4入力によってサンプルホールド後のレベルシフト出力書き込み電圧Vppを変化できることを特徴とする。
【0138】
図24に第6の実施の形態のタイミング図を示す。第6の実施の形態のタイミング図は第5の実施の形態と同じであり基本動作は同じである。異なっている点はへ信号SAMPLEで書き込み電圧発生回路310によって入力アナログ電圧がサンプルホールド及びレベルシフトされて発生される書き込み電圧Vppと入力アナログ電圧値AINRECとの関係が,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×(R0+R1+R2+R3+R4+R5)/(R3+R4+R5)×SG
式となることと,
デコーダ回路155出力A0がL→Hに変化する前にSAOUT0がL→Hに変化した場合に比較回路160の出力A<BがL→Hに変化してアップダウンシフトレジスタ回路170のS2=HがS1=Hにシフトした時の書き込み電圧Vppが,
Vpp=C2/C8×(AINREC−SG)+(C1/C3+1)×(R0+R1+R2+R3+R4+R5)/(R2+R3+R4+R5)×SGに,逆にSAOUT0がL→Hに変化する前にA0がL→Hに変化した場合に比較回路160の出力A>BがL→Hに変化してアップダウンシフトレジスタ回路170のS2=HがS3=Hにシフトした時の書き込み電圧Vppが,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×(R0+R1+R2+R3+R4+R5)/(R3+R4+R5)×SG
に変わることである。
【0139】
第6の実施の形態も第5の実施の形態と同様に,書き込みパルス数(書き込み時間)に従ってA0→A1→A2の順でL→Hに変化するデコーダ回路155出力とメモリセルしきい値Vt上昇によって出力がSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化するマルチレベルセンスアンプ140出力とを比較回路160で比較しその結果に応じてメモリセル書き込み電圧Vppを変化させるようにしたので,書き込みスピードの遅いセルは書き込み時書き込み電圧Vppを増加させ,逆に書き込みスピードの早いセルは書き込み時書き込み電圧Vppを減少させる動作が可能となり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【0140】
従って,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。さらには,初期書き込みスピードの早いセルでも・メモリセル書き込みVt飽和での最終アナログ電圧書き込みが可能となり,アナログ電圧精度ばらつきを改善させることができる。
【0141】
さらに,書き込みパルス数(書き込み時間)に従ってA3→A4の順でL→Hに変化するデコーダ回路155出力とSAOUT結果に応じて,メモリセル書き込みVW電圧を増加させるようにしたので,選択メモリセルの書き込み特性に合わせた書き込み条件の範囲外の初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルについては書き込みVW電圧を下げることなく,アナログ書き込み動作を終了させることが可能である。
【0142】
第6の実施の形態では,S0〜S4入力によって書き込み電圧発生回路310でサンブルホールド後のレベルシフト出力書き込み電圧Vppを変化させる際,コンデンサ比増幅AMPの正端子電圧を増加させているので,コンデンサ比増幅AMP正端子電圧は変化させずに電荷分配コンデンサC1のコンデンサ比増幅AMP負端子と対称電極の電圧を増加させた場合と比べて,少しの電圧変化で書き込み電圧Vppを大きく変化させることが可能である。
【0143】
従って,第6の実施の形態は初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルに対して書き込みVW電圧を上げことと書き込み電圧Vppを大きく変化させることの対応が容易にできるので,エンデュランス劣化(特性変動)や初期特性ばらつきが大きく,それら特性変動及びばらつきを補償しなければならない場合に特に効果的である。
【0144】
(第7の実施の形態)
図16に,本発明の第7の実施の形態の回路図を示す。この書き込み回路700は.マルチレベルセンスアンプ240を構成するMP4〜MP8,MN2〜MN5の能力比がMP4:MP5:MP6:MP7:MP8=1:1:1:1:1とMN6:MN2:MN3:MN4:MN5=1:1:m2:m1:m0(1<m2<m1<m0)となっていて,第5の実施の形態のMP4〜MP8,MN2〜MN5,の能力比と異なっている以外は,第5の実施の形態回路と同じである。
【0145】
図24に第7の実施の形態のタイミング図を示す。第7の実施の形態のタイミング図は第5の実施の形態と同じであり基本動作は同じである。異なっている点は,図19に示した第1の実施の形態の回路動作での書き込み時メモリセルVcg−Ids特性とSAOUT0〜SAOUT2出力関係が図20示す第7の実施の形態の回路動作での書き込み時メモリセルVcg−Ids特性とSAOUT0〜SAOUT2出力関係に変わることである。
【0146】
図20において,書き込み/ベリファイ繰り返し動作によってメモリセルしきい値Vtが上昇するにつれてメモリセルのVcg−Ids特性が図20中の0→▲1▼→▲2▼→▲3▼→▲4▼へと変化する点は同じであるが,第7の実施の形態では,メモリセルベリファイ時メモリセルドレイン電流との比較電流をMN2〜MP5からなるカレンミラー回路で比較基準電流Iref変化させて電流としている点である。
【0147】
MN6:MN2:MN3:MN4:MN5=1:1:m2:m1:m0(1<m2<m1<m0)としているので,メモリセルしきい値Vt上昇0→▲1▼→▲2▼→▲3▼→▲4▼変化に応じてINV0からINV3の順序でセンスアンプインバータがL→H反転し,マルチレベルセンスアンプ140出力もSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化する点とメモリセルしきい値Vt上昇の速さはメモリセル特性と書き込み時書き込み電圧Vppによって決定される点は同じである。
【0148】
第7の実施の形態も第5の実施の形態と同様に,書き込みパルス数(書き込み時間)に従ってA0→A1→A2の順でL→Hに変化するデコーダ回路155出力とメモリセルしきい値Vt上昇によって出力がSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化するマルチレベルセンスアンプ240出力とを比較回路160で比較しその結果に応じてメモリセル書き込み電圧Vppを変化させるようにしたので,書き込みスピードの遅いセルは書き込み時書き込み電圧Vppを増加させ,逆に書き込みスピードの早いセルは書き込み時書き込み電圧Vppを減少させる動作が可能となり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【0149】
従って,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。さらには初期書き込みスピードの早いセルでもメモリセル書き込みVt飽和での最終アナログ電圧書き込みが可能となり,アナログ電圧精度ばらつきを改善させることができる。
【0150】
さらに,書き込みパルス数(書き込み時間)に従ってA3→A4の順でL→Hに変化するデコーダ回路155出力とSAOUT結果に応じてメモリセル書き込みVW電圧を増加させるようにしたので,選択メモリセルの書き込み特性に合わせた書き込み条件の範囲外の初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルについては書き込みVW電圧を上げて書き込みスピードを早くして所定時間内にで書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。
【0151】
第7の実施の形態は,第5の実施の形態と同様に,S0〜S4入力によって書き込み電圧発生回路210でサンプルホールド後のレベルシフト出力書き込み電圧Vppを変化させる際,コンデンサ比増幅AMP正端子電圧は変化させずに,電荷分配コンデンサC1のコンデンサ比増幅AM正負端子と対称電極の電圧を増加させているので,S0〜S4変化時の書き込み電圧Vppを変化はコンデンサ比増幅AM円正端子電圧は変化させた場合と比べて早い応答が可能である。
【0152】
さらに第7の実施の形態は,マルチレベルセンスアンプ240は比較基準Iref電流源側のNchMOSカレントミラー比をMN6:MN2:MN3:MN4:MN5=1:1:m2:m1:m0(1<m2<m1<m0)に変化させているため,書き込み途中INV0〜INV2でのメモリセルしきい値Vt確認は比較基準電流Irefより大きい比較基準電流Iref’で実施している。そのため,書き込み途中INV0〜INV2でのメモリセルしきい値Vt確認は比較基準電流Irefは,比較基準電流Irefで実施した場合よりも高速に行うことが可能となり,第7の実施の形態のセンスアンプは高速なマルチレベルセンスアンプ140となる。
【0153】
従って,第7の実施の形態ではベリファイ繰り返し動作のベリファイ期間で行う書き込みメモリセルしきい値Vt確認時間のセンスアンプ応答時間分を短縮することが可能になり,書き込みパルス周波数を高くする場合に効果的である。
【0154】
書き込み途中INV0〜INV2でのメモリセルしきい値Vt確認は比較基準Irefより大きい比較基準電流Iref’で実施しているので,カレントミラー回路のPchMOS側(MP4〜MP8)は比較基準電流Irefが大きいMN5能力に合わせる必要がある。従って,μp>μnのプロセスでこの第7の実施の形態の回路を構成する場合はMP4のディメンジョンを大きくすること無くレイアウト面積を小さくできる優位点がある。
【0155】
(第8の実施の形態)
図17に,本発明の第8の実施の形態の回路図を示す。この書き込み回路800は,書き込み電圧発生回路310が第7の実施の形態の書き込み電圧発生回路210と異なっている以外は,第7の実施の形態の書き込み回路700と同じである。書き込み電圧発生回路310は,第6の実施の形態の書き込み電圧発生回路310と同じである。
【0156】
図24に第8の実施の形態のタイミング図を示す。第8の実施の形態のタイミング図は第7の実施の形態と同じであり基本動作は同じである。異なっている点は,信号SAMPLEで書き込み電圧発生回路310によって入力アナログ電圧がサンプルホールド及びレベルシフトされて発生される書き込み電圧Vppと入力アナログ電圧値AINRECとの関係が,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×(R0+R1+R2+R3+R4+R5)/(R3+R4+R5)×SG
式となることと,
デコーダ回路155出力A0がL→Hに変化する前にSAOUT0がL→Hに変化した場合に比較回路160の出力A<BがL→Hに変化してアップダウンシフトレジスタ回路170のS2=HがS1=Hにシフトした時の書き込み電圧Vppが,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×(R0+R1+R2+R3+R4+R5)/(R2+R3+R4+R5)×SGに,
逆にSAOUT0がL→Hに変化する前にA0がL→Hに変化した場合に比較回路160の出力A>BがL→Hに変化してアップダウンシフトレジスタ回路170のS2=HがS3=Hにシフトした時の書き込み電圧Vppが,
Vpp=C2/C3×(AINREC−SG)+(C1/C3+1)×(R0+R1+R2+R3+R4+R5)/(R3+R4+R5)×SG
に変わることである。
これらは,第6の実施の形態と同じである。
【0157】
第8の実施の形態も第5の実施の形態と同様に,書き込みパルス数(書き込み時間)に従ってA0→A1→A2の順でL→Hに変化するデコーダ回路155出力とメモリセルしきい値Vt上昇によって出力がSAOUT0→SAOUT1→SAOUT2の順序でL→Hに変化するマルチレベルセンスアンプ140出力とを比較回路160で比較しその結果に応じてメモリセル書き込み電圧Vppを変化させるようにしたので,書き込みスピードの遅いセルは書き込み時,書き込み電圧Vppを増加させ,逆に書き込みスピードの早いセルは書き込み時書き込み電圧Vppを減少させる動作が可能となり,選択メモリセルの書き込み特性に合わせた書き込み条件を探しながらのメモリセル書き込み動作を行うことができる。
【0158】
従って,初期書き込みスピードが遅いセルやエンデュランス劣化し書き込みスピードが遅くなったセルでも所定時間内で書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。さらには,初期書き込みスピードの早いセルでもメモリセル書き込みVt飽和での最終アナログ電圧書き込みが可能となり,アナログ電圧精度ばらつきを改善させることができる。
【0159】
さらに,書き込みパルス数(書き込み時間)に従ってA3→A4の順でL→Hに変化するデコーダ回路155出力とSAOUT結果に応じてメモリセル書き込みVW電圧を増加させるようにしたので,選択メモリセルの書き込み特性に合わせた書き込み条件の範囲外の初期書き込みスピードが極端に遅いセルやエンデュランス劣化が著しく書き込みスピードが極端に遅くなったセルについては書き込みVW電圧を上げて書き込みスピードを早くして所定時間内にで書き込みアナログ電圧精度を下げることなく,アナログ書き込み動作を終了させることが可能である。
【0160】
第8の実施の形態では,第6の実施の形態と同様に,S0〜S4入力によって書き込み電圧発生回路310でサンプルホールド後の,レベルシフト出力書き込み電圧Vppを変化させる際,コンデンサ比増幅AMPの正端子電圧を増加させているので,コンデンサ比増幅,AMP正端子電圧は変化させずに電荷分配コンデンサC1のコンデンサ比増幅AMP負端子と対称電極の電圧を増加させた場合と比べて,少しの電圧変化で書き込み電圧Vppを大さく変化させることが可能である。
【0161】
また,第7の実施の形態と同様に.マルチレベルセンスァンプは比較基準電流Iref電源側のNchMOSカレントミラー比をMN6:MN2:MN3:MN4:MN5=1:1:m2:m1:m0(1<m2<m1<m0)に変化させているため書き込み途中INV0〜INV2でのメモリセルしきい値Vt確認は比較基準電流Irefより大きい比較基準電流Iref’で実施していることにより高速なマルチレベルセンスアンプ140となる利点とμp>μnのプロセスで実施する場合はMP4のディメンジョンを大きくすること無くレイアウト面積を小さくできる優位点をも兼ね備えている。
【0162】
従って,第8の実施の形態はμp>μnのプロセスにおいて,エンデュランス劣化が大きく,それを補償しなければならない場合に特に効果的である。
【0163】
以上,添付図面を参照しながら本発明にかかる不揮発性メモリアナログ電圧書き込み回路の好適な実施形態について説明したが,本発明はかかる例に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0164】
【発明の効果】
以上説明したように,本発明によれば,書き込みスピードの遅いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を増加させ,逆に書き込みスピードの早いセルは書き込み時メモリセルのソース−コントロールゲート間電圧を減少させる動作が可能であり,選択メモリセルの書き込み特性に合わせた書き込みメモリセルのソース−コントロールゲート間電圧条件を探しながらのメモリセル書き込み動作が可能である。このため,書き込み電圧の精度の向上及び書き込み時間の短縮を図ることが可能である。
【図面の簡単な説明】
【図1】第1の実施の形態にかかる回路を示す説明図である。
【図2】書き込み電圧発生回路を示す説明図である。
【図3】ベリファイ電圧発生回路を示す説明図である。
【図4】アップダウンシフトレジスタ回路を示す説明図である。
【図5】比較回路を示す説明図である。
【図6】ソース電圧発生回路を示す説明図である。
【図7】第2の実施の形態にかかる回路を示す説明図である。
【図8】第3の実施の形態にかかる回路を示す説明図である。
【図9】ソース電圧発生回路を示す説明図である。
【図10】書き込み電圧発生回路を示す説明図である。
【図11】第4の実施の形態にかかる回路を示す説明図である。
【図12】第5の実施の形態にかかる回路を示す説明図である。
【図13】VW電圧発生回路を示す説明図である。
【図14】第6の実施の形態にかかる回路を示す説明図である。
【図15】書き込み電圧発生回路を示す説明図である。
【図16】第7の実施の形態にかかる回路を示す説明図である。
【図17】第8の実施の形態にかかる回路を示す説明図である。
【図18】第1,第2の実施の形態における動作タイミングを示す説明図である。
【図19】第1,第5,第6の実施の形態における書き込み時メモリセルVcg−Ids特性とSAOUT0〜SAOUT2,SAOUTの出力関係を示す説明図である。
【図20】第2,第7,第8の実施の形態における書き込み時メモリセルVcg−Ids特性とSAOUT0〜SAOUT2,SAOUTの出力関係を示す説明図である。
【図21】第3の実施の形態における動作タイミングを示す説明図である。
【図22】第3,第4の実施の形態における書き込み時メモリセルVcg−Ids特性とSAOUTの出力関係を示す説明図である。
【図23】第4の実施の形態における動作タイミングを示す説明図である。
【図24】第5〜第8の実施の形態における動作タイミングを示す説明図である。
【符号の説明】
100,・・・,800 (不揮発性メモリアナログ電圧)書き込み回路
110,210,310 書き込み電圧発生回路
120 ベリファイ電圧発生回路
125 VW電圧発生回路
130X Xデコーダ
130Y Yデコーダ
130S ソースデコーダ
135,235 ソース電圧発生回路
140 マルチレベルセンスアンプ
150 カウンタ−デコーダ回路
152 カウンタ回路
155 デコーダ回路
160 比較回路
170 アップダウンシフトレジスタ回路
240 センスアンプ
Claims (8)
- 電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,
入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧を発生させる書き込み電圧発生回路と,
入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧を発生させるベリファイ電圧発生回路と,
メモリセル書き込み時にメモリセルのソースに印加するソース電圧を発生させ,制御信号の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路と,
メモリセルベリファイ時にメモリセルドレイン電流のカレンミラー比電流を比較基準電流と比較した結果をデジタル値として出力するマルチレベルセンスアンプと,
所定の書き込み信号パルス数毎のカウント値を出力するカウンタ−デコーダ回路と,
前記マルチレベルセンスアンプ出力と前記カウンタ−デコーダ回路出力とを比較する比較回路と,
前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路と,
を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路。 - メモリセル書き込み時に書き込みメモリセルドレイン電圧を発生させ,非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路をさらに備えたことを特徴とする,請求項1に記載の不揮発性メモリアナログ電圧書き込み回路。
- 電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,
入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧を発生させる書き込み電圧発生回路と,
入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧を発生させるベリファイ電圧発生回路と,
メモリセル書き込み時にメモリセルのソースに印加するソース電圧を発生させ,制御信号の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路と,
メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流のカレンミラー比電流と比較した結果をデジタル値として出力するマルチレベルセンスアンプと,
所定の書き込み信号パルス数毎のカウント値を出力するカウンタ−デコーダ回路と,
前記マルチレベルセンスアンプ出力とカウンタ−デコーダ回路出力とを比較する比較回路と,
前記比較回路の比較結果により前記制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路と,
を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路。 - メモリセル書き込み時に書き込みメモリセルドレイン電圧を発生させ,非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路をさらに備えたことを特徴とする,請求項3に記載の不揮発性メモリアナログ電圧書き込み回路。
- 電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,
入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧を発生させ,第1制御信号の入力によって,電荷分配コンデンサのコンデンサ比増幅AMP負端子と対称電極の電圧を増加させることによってサンプルホールド後のレベルシフト出力書き込み電圧を変化させる書き込み電圧発生回路と,
入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧を発生させるベリファイ電圧発生回路と,
メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧を発生させ,第2制御信号の入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧を変化させるソース電圧発生回路と,
メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流と比較するセンスアンプと,
所定の書き込み信号パルス数毎に前記第2制御信号を出力するカウンタ−デコーダ回路と,
前記センスアンプ出力より,第1制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路と
を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路。 - メモリセル書き込み時に書き込みメモリセルドレイン電圧を発生させ,非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路をさらに備えたことを特徴とする,請求項5に記載の不揮発性メモリアナログ電圧書き込み回路。
- 電気的書き込み消去可能な不揮発性メモリにアナログ電圧を記憶させる回路において,
入力されたアナログ電圧値からメモリセル書き込み時にメモリセルのコントロールゲートに印加する書き込み電圧を発生させる書き込み電圧発生回路と,
入力されたアナログ電圧値からメモリセルベリファイ時に,メモリセルのコントロールゲートに印加するベリファイ電圧を発生させるベリファイ電圧発生回路と,
メモリセル書き込み時にメモリセルのソースに印加するソース電圧を発生させ,第1制御信号の入力によって反転増幅器の利得を変化させて出力ソース電圧を変化させるソース電圧発生回路と,
メモリセルベリファイ時にメモリセルのソースに印加するベリファイソース電圧を発生させ,第2制御信号の入力によって反転増幅器の利得を変化させて出力ベリファイソース電圧を変化させるソース電圧発生回路と,
メモリセルベリファイ時にメモリセルドレイン電流を比較基準電流と比較するセンスアンプと,
所定の書き込み信号パルス数毎に前記第2制御信号を出力するカウンタ−デコーダ回路と,
前記センスアンプ出力より前記第1制御信号のレベルをシフトさせるアップダウンシフトレジスタ回路と,
を備えたことを特徴とする,不揮発性メモリアナログ電圧書き込み回路。 - メモリセル書き込み時に書き込みメモリセルドレイン電圧を発生させ,非反転増幅器の利得を変化させて書き込みメモリセルドレイン電圧を変化させる書き込みメモリセルドレイン電圧発生回路をさらに備えたことを特徴とする,請求項7に記載の不揮発性メモリアナログ電圧書き込み回路。
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