JP3756743B2 - 電流検出回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電源部から負荷に供給される負荷電流を検出する電流検出回路に関するものである。
【0002】
【従来の技術】
従来、スイッチ手段をオンにすることで電源部から負荷に負荷電流を供給する電流供給回路において、過電流に対する保護手段としてヒューズが多用されている。ヒューズは、回路に直列に挿入され、過電流が流れると溶断して回路を遮断するため、回路を確実に保護できるという利点があるが、一旦過電流が流れてヒューズが溶断すると、溶断したヒューズを新たなヒューズに交換しなければ回路を復帰させることができず、回路を復帰させるのに手間がかかるという問題がある。近年、特に車両では、電流供給回路のモジュール化が進展し、ヒューズもモジュール内部に組み込まれるようになっている。従って、ヒューズを交換するためにはモジュール内部からヒューズを取り出した上で、新たなヒューズをモジュール内部に組み込まなければならず、ヒューズ交換の作業性が非常に低下している。
【0003】
そこで、電流供給回路に流れる電流を監視しておき、電流レベルが正常範囲から逸脱したときにスイッチ手段をオフにして回路を遮断するように構成することで、ヒューズを不要にすることが検討されているが、そのためには、負荷電流を精度良く検出する電流検出回路が必要になる。
【0004】
このような電流検出回路として、図7に示すような回路が知られている。図7の回路では、バッテリ101と負荷102との間に高精度の低抵抗103を直列に接続しておき、この低抵抗103に流れる電流を変換回路104により電圧に変換する。一方、基準電圧生成回路105により基準電圧を生成し、変換された電圧と基準電圧とを比較回路106により比較して、低抵抗103に流れる電流が異常であるか否かを判別するようにしている。
【0005】
【発明が解決しようとする課題】
ところで、基準電圧生成回路105はアースを基準として基準電圧を生成するので、変換回路104も低抵抗103における電圧降下をアースを基準とする値に変換する必要があるが、低抵抗103における電圧降下を変換回路104によりアースを基準とする値に精度良く変換するのは困難で、しかも、変換回路104の構成が複雑なものになるという問題があった。
【0006】
また、自動車のバッテリ電圧は、正常に動作しているときでも比較的大きく変動するが、バッテリ電圧の変動に関わりなく一定の基準電圧を生成可能にするためには、基準電圧生成回路105の回路構成が複雑なものになってしまうという問題もあった。
【0007】
本発明は、上記問題を解決するもので、電源部から負荷に供給される負荷電流を簡素な回路構成で検出することができる電流検出回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明は、電源部と負荷との間に介設されたスイッチ手段をオンにすることで上記電源部から上記負荷に負荷電流を供給する電流供給回路において、上記電源部から出力される第1電圧より所定電圧だけ低い第2電圧を生成して出力する電圧生成回路と、上記電源部と上記負荷との間に介設され、所定の抵抗値を有する電流検出抵抗と、上記第1電圧と上記第2電圧との電位差によって動作し、アナログ値をk(kは2以上の整数)ビットのディジタル値に変換するアナログ・ディジタル変換回路と、上記スイッチ手段がオンのときに上記電流検出抵抗の一端側の電圧および他端側の電圧がそれぞれ上記アナログ・ディジタル変換回路により変換されたディジタル値に基づき上記負荷電流またはこれに相当する値を求める演算回路とを備え、前記第2電圧は、0Vではない仮想のアース電位であって、前記第1電圧の変動に応じて、第1電圧との電位差を一定の所定電圧に保って変動するものであることを特徴とするものである。
【0009】
この構成によれば、電源部から出力される第1電圧より所定電圧だけ低い第2電圧が、電圧生成回路により生成されて出力され、この第1電圧と第2電圧との電位差によってアナログ・ディジタル変換回路が動作する。
【0010】
そして、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧および他端側の電圧がアナログ・ディジタル変換回路によってkビットのディジタル値に変換され、その変換結果に基づき負荷電流またはこれに相当する値、例えば電流検出抵抗における電圧降下が求められる。
【0011】
ここで、前記第2電圧は、0Vではない仮想のアース電位であって、前記第1電圧の変動に応じて、第1電圧との電位差を一定の所定電圧に保って変動するものであるので、アナログ・ディジタル変換回路は、電源から供給される第1電圧が変動しても、第2電圧との電位差は一定に保たれる。すなわち、アナログ・ディジタル変換回路の仮想的なアース電圧が第2電圧となることから、実際のアースを基準とする値に変換する必要がない。従って、負荷電流またはこれに相当する値が簡素な構成で求められる。
【0012】
さらに、この構成によれば、例えばk=8で所定電圧が5Vの場合には、ディジタル値の分解能が5V/255≒20mVになるので精度良く検出が行われる。すなわち、数値kの設定を変えることで所望の精度による検出が可能になる。
【0013】
また、上記アナログ・ディジタル変換回路は、上記第1電圧と上記第2電圧との間を(n−1)個(nはn=2kを満たす整数)に分割した分割電圧のm倍(mは0から(n−1)までの整数)の電圧に上記第2電圧をそれぞれ加算した加算値を順次選択的に出力する分割電圧出力回路と、上記電流検出抵抗の一端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較するとともに、上記電流検出抵抗の他端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較する比較回路とを備えたもので、上記演算回路は、その比較結果に基づき上記負荷電流またはこれに相当する値を求めるものであるとしてもよい。
【0014】
この構成によれば、分割電圧出力回路により、第1電圧と第2電圧との間を(n−1)個(nはn=2kを満たす整数)に分割した分割電圧のm倍(mは0から(n−1)までの整数)の電圧に第2電圧をそれぞれ加算した加算値が順次選択的に出力される。この分割電圧出力回路は、例えば、電源部の出力ラインと電圧生成回路の出力ラインとの間に直列接続された同一抵抗値の(n−1)個の抵抗を有して構成される。
【0015】
そして、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧と順次選択的に出力される加算値とがそれぞれ比較され、電流検出抵抗の他端側の電圧と順次選択的に出力される加算値とがそれぞれ比較されて、その比較結果に基づき負荷電流またはこれに相当する値、例えば電流検出抵抗における電圧降下が求められる。
【0016】
このように、第1電圧より所定電圧だけ低い第2電圧に分割電圧のm倍の電圧を加算した加算値を比較電圧とし、この比較電圧に対して電流検出抵抗の一端側および他端側の電圧を比較しているので、仮想的なアース電圧が第2電圧となることから実際のアースを基準とする値に変換する必要がない。従って、負荷電流またはこれに相当する値が簡素な構成で求められる。
【0017】
また、上記演算回路は、上記比較回路による比較結果において、上記一端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記一端側の電圧値とするとともに、上記他端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記他端側の電圧値として、これらの上記一端側の電圧値と上記他端側の電圧値との差から上記電流検出抵抗における電圧降下を求めるものであるとしてもよい。
【0018】
この構成によれば、比較回路による比較結果において、電流検出抵抗の一端側の電圧と分割電圧出力回路から順次選択的に出力される加算値との大小が切り替わったときの当該加算値が上記一端側の電圧値とされる。また、電流検出抵抗の他端側の電圧と分割電圧出力回路から順次選択的に出力される加算値との大小が切り替わったときの当該加算値が上記他端側の電圧値とされる。そして、これらの上記一端側の電圧値と上記他端側の電圧値との差から電流検出抵抗における電圧降下が求められる。従って、所定電圧/(n−1)の分解能で電圧降下が検出されることから、数値nを大きくすることで、電圧降下が高精度で求められることとなる。
【0019】
また、上記アナログ・ディジタル変換回路は、半導体ウェハ上に集積されたCPUの一部として構成され、当該CPUは、電源入力端子および接地端子を備え、上記電源入力端子には上記第1電圧が印加され、上記接地端子には上記第2電圧が印加されているとしてもよい。
【0020】
この構成によれば、CPUの電源入力端子には電源部から出力される第1電圧が印加され、CPUの接地端子には電圧生成回路から出力される第2電圧が印加されることから、CPUは、第2電圧を仮想的なアース電圧とし、第1電圧と第2電圧との電位差である所定電圧(例えば5V)を動作電圧として動作することになるので、電流検出抵抗における電圧降下が簡素な構成で精度良く求められることとなる。
【0021】
また、上記電流検出抵抗は、上記スイッチ手段を構成する半導体スイッチ素子により形成され、上記所定の抵抗値は、当該半導体スイッチ素子がオンのときに生じるオン抵抗の抵抗値であるとすると、例えばFETなどの半導体スイッチ素子により電流検出抵抗を兼用することができ、電流検出抵抗として、別途抵抗を介設する必要がなくなり、回路構成を更に簡素化することが可能になる。
【0022】
【発明の実施の形態】
図1は本発明に係る電流検出回路を備えた電流供給回路の一実施形態を示す回路図で、自動車の電流供給回路の一例を示している。
【0023】
この電流供給回路は、車載バッテリ1とアースとの間に、FET2、電流検出抵抗3、および負荷4が直列に接続されてなり、CPU5からの制御信号に従って駆動回路6からFET2のゲートに駆動電圧が印加されるとFET2がオンにされて、負荷電流ILDが車載バッテリ1から負荷4に供給されるようになっている。
【0024】
図1において、車載バッテリ1は、バッテリ電圧VBT(本実施形態では、例えばVBT=12V)を出力ライン11に出力するものである。仮想アース生成回路7は、バッテリ電圧VBTから所定の電位差(本実施形態では、例えば5V)だけ低下した低電圧VSSを生成して出力ライン71に出力するもので、その構成については後述する。
【0025】
CPU5は、入出力端子として電源入力端子51、接地端子52、A/D変換入力端子53,54、出力端子55を有し、機能ブロックとしてA/D変換部60を備えている。
【0026】
電源入力端子51は車載バッテリ1の出力ライン11に接続され、接地端子52は仮想アース生成回路7の出力ライン71に接続されている。従って、CPU5は、仮想アース生成回路7の出力ライン71に出力される低電圧VSSを仮想のアース電位とし、この低電圧VSSに対する所定の電位差(5V)だけ高いバッテリ電圧VBTを電源として動作するものである。
【0027】
すなわち、通常の動作電圧が5VのCPUが電源電圧VDD=5Vとアース電位=0Vとの間で動作するのに対して、本実施形態のCPU5は、デバイス自体に印加される電位差は同一で動作電圧も同一の5Vであるが、印加電圧の絶対値が上昇したものになっている。
【0028】
また、CPU5のA/D変換入力端子53,54は、それぞれ、電流検出抵抗3の車載バッテリ1側および負荷4側に接続され、出力端子55は、駆動回路6に接続されている。A/D変換部60は、A/D変換入力端子53,54に入力されるアナログ入力電圧信号をディジタル値に変換するもので、その構成については後述する。
【0029】
CPU5は、以下の機能を有する;
▲1▼入力端子(図示省略)に操作スイッチ(図示省略)が接続されており、この操作スイッチがオンにされると、駆動回路6に制御信号を送出してFET2をオンにするスイッチ制御手段としての機能;
▲2▼A/D変換部60によりA/D変換入力端子53,54に入力される電流検出抵抗3の車載バッテリ1側および負荷4側の電圧を検出し、その検出結果および電流検出抵抗3の抵抗値に基づいて、負荷電流ILDを求める演算手段としての機能。
【0030】
図2は仮想アース生成回路の構成例を示す回路図である。同図において、ダイオードD1のカソードは、車載バッテリ1の出力ライン11に接続され、アノードは、NPNトランジスタQ1のベースに接続されるとともに、抵抗R1を介して接地されている。ダイオードD1および抵抗R1によりバイアス電圧生成回路が構成され、トランジスタQ1は定電流源として機能している。
【0031】
トランジスタQ1のエミッタは接地され、コレクタは、PNPトランジスタQ2のコレクタに接続されるとともに、抵抗R2を介してトランジスタQ2のベースに接続されている。トランジスタQ2のベースは、ツェナーダイオードZ1のアノードに接続され、ツェナーダイオードZ1のカソードは、車載バッテリ1の出力ライン11に接続されている。このツェナーダイオードZ1には、コンデンサC1が並列に接続されている。
【0032】
トランジスタQ2のエミッタは、抵抗R3を介して車載バッテリ1の出力ライン11に接続されるとともに、出力ライン71を介してCPU5の接地端子52に接続されている。
【0033】
このような構成により、
VSS=VBT−VZD+VBE(Q2)
となる。但し、VZDはツェナーダイオードZ1のツェナー電圧、VBE(Q2)はトランジスタQ2のベース・エミッタ間電圧である。
【0034】
従って、VBE(Q2)≒0.6Vであるので、VZD≒5.6Vのツェナーダイオードを採用することにより、VSS=VBT−5Vの低電圧VSSを生成する回路を実現することができる。
【0035】
図3はCPU5のA/D変換部60の構成例を示すブロック図である。このA/D変換部60は8ビットのA/D変換を行う公知の回路構成を有している。
【0036】
同図において、セレクタ61は、入力選択レジスタ62の内容に応じて、A/D変換入力端子53,54のアナログ入力電圧信号を選択的にサンプルホールド回路63に出力するものである。サンプルホールド回路63は、セレクタ61から送られてくるアナログ入力電圧信号をサンプリングして電圧比較器64に送出するもので、そのA/D変換が終了するまで、サンプリングしたアナログ入力電圧信号を保持する。
【0037】
分割電圧出力回路65は、出力ライン11(電源電圧VBT)と出力ライン71(低電圧VSS)との間に直列接続された(28−1)=255個の同一抵抗値の抵抗651,651,…を備えている。また、分割電圧出力回路65は、各抵抗651間の接続点(全254箇所)および出力ライン11,71と、電圧比較器64との接続を順次切り替えるセレクタ652を備えており、この切替は、制御回路66からの制御信号に基づき行われ、この切替によって、電圧(VBT−VSS)=5Vの255/255=1倍、254/255倍、…、2/255倍、1/255倍、0倍の電圧に低電圧VSSを加算した値(例えば、1倍であれば電圧VBT、0倍であれば電圧VSS)が順次、電圧比較器64に出力される。
【0038】
電圧比較器64は、サンプルホールド回路63から送られるアナログ入力電圧信号VSPと、分割電圧出力回路65から送られるアナログの比較電圧VRFとを逐次比較して、その比較結果に応じたディジタル信号を8ビットの逐次変換レジスタ67に送出し、逐次変換レジスタ67は、その比較結果をディジタル値として保持する。
【0039】
逐次変換レジスタ67のビット操作は、制御回路66によりセレクタ652の切替に同期して行われ、逐次変換レジスタ67への1ビットの格納動作が終了すると、逐次変換レジスタ67から制御回路66にその旨の信号が送出される。
【0040】
変換結果レジスタ68は、アナログ入力電圧信号VSPのA/D変換結果を保持する8ビットのレジスタである。入力選択レジスタ62および変換結果レジスタ68は、内部バス69を介してALU(Arithmetic Logic Unit、図示省略)などに接続されている。
【0041】
ここで、CPU5における動作の一例について説明する。分割電圧出力回路65から電圧(VBT−VSS)=5Vの255/255=1倍、254/255倍、…、2/255倍、1/255倍、0倍の電圧に低電圧VSSを加算した加算値である比較電圧VRFが順次電圧比較器64に出力される。そして、アナログ入力電圧信号VSPがこの比較電圧VRFと比較されて、VSP<VRFであれば「0」信号が逐次変換レジスタ67に送出され、VRF≦VSPであれば「1」信号が逐次変換レジスタ67に送出され、逐次変換レジスタ67は、その比較結果を保持する。
【0042】
すなわち、逐次変換レジスタ67のビット内容は、例えばVBT≦VSPであれば「11111111」になり、(VBT−VSS)・235/255+VSS≦VSP<(VBT−VSS)・236/255+VSSであれば「11101011」になり、VSS≦VSP<(VBT−VSS)・1/255+VSSであれば「00000000」になる。
【0043】
このように、アナログ入力電圧信号VSPが順次出力される比較電圧VRFと比較されて、その大小関係が切り替わったときの比較電圧VRFがそのときの電圧値として逐次変換レジスタ67に保持され、逐次変換レジスタ67から変換結果レジスタ68に送出される。変換結果レジスタ68に保持された内容は、CPU5内のRAM(図示省略)に一旦保管される。これによって、電流検出抵抗3の車載バッテリ1側および負荷4側の電圧値がそれぞれディジタル値として求められ、RAMに保管される。
【0044】
そして、電流検出抵抗3の車載バッテリ1側の電圧値から負荷4側の電圧値を減算し、その結果を電流検出抵抗3の抵抗値により除算することにより、負荷電流ILDが求められる。
【0045】
このように、本実施形態によれば、低電圧VSS=VBT−5Vを仮想のアース電位とし、バッテリ電圧VBTを電源として、動作電圧が5VのCPU5を動作させるようにしているので、0Vのアース電位を基準としていないため、上記従来の図7に示すような変換回路を備える必要がなく、簡素な回路構成で、電流検出抵抗3の車載バッテリ1側および負荷4側の電圧を検出することができる。従って、各電圧の差および電流検出抵抗3の抵抗値に基づき負荷電流ILDを検出することができる。
【0046】
また、バッテリ電圧VBTが変動しても(VBT−VSS)は5Vで変動しないので、バッテリ電圧VBTの変動に関わりなく、負荷電流ILDを精度良く検出することができる。
【0047】
また、電流検出抵抗3の車載バッテリ1側および負荷4側の電圧を、それぞれCPU5のA/D変換部60により検出するようにしているので、例えばA/D変換部60が8ビットであれば、約20mV単位で各電圧を精度良く検出することができ、これによって負荷電流ILDを精度良く検出することができる。
【0048】
この場合、電流検出抵抗3の負荷4側の電圧が、バッテリ電圧VBTと低電圧VSSとの間になるように、負荷電流ILDのレベルを考慮して、電流検出抵抗3の抵抗値を設定すればよい。
【0049】
ここで、CPU5のA/D変換部60における分割電圧出力回路65の抵抗651,…の抵抗値のばらつきについて説明するために、半導体ウェハ上に形成されたICにおける素子の特性のばらつきについて説明する。
【0050】
ICは、半導体(一般にはシリコン)のインゴットから切り出された1枚のウェハ上に公知の回路形成工程によって多数の同一回路を形成した後に、回路(チップ)毎にダイシングしてモールドすることによって製造される。
【0051】
従って、ICにおける素子の特性のばらつきは、1枚のウェハ内部のチップ間で発生するばらつきと、ウェハ間のばらつきと、ウェハを切り出したインゴット間のばらつきとに分けることができる。
【0052】
ICにおける素子の特性のばらつきは、回路形成工程におけるばらつき、すなわちエッチング工程のばらつき、露光工程のばらつき、不純物拡散工程の拡散度合いのばらつき、各工程における温度のばらつきなどの要因によって生じる。
【0053】
このうちで、上記ばらつき要因であるエッチング、露光、不純物拡散の各工程はウェハ毎に行われ、同一ウェハでは各工程の温度も同一であるので、1枚のウェハ内部のチップ間では、特性のばらつきが生じにくい。特に、同一チップ内で近接して形成される素子間におけるばらつきは、殆ど無視することができる。
【0054】
従って、抵抗651,…の抵抗値の相対的なばらつきは、それぞれ非常に低いレベルにすることができるため、CPU5のA/D変換部60によりアナログ入力電圧信号VSPのA/D変換を高精度で行うことができ、これによって負荷電流ILDを精度良く検出することができる。
【0055】
なお、本発明は、上記実施形態に限られず、以下の変形形態を採用することができる。
【0056】
(1)上記実施形態では、電流検出抵抗3を車載バッテリ1と負荷4との間に直列に接続しているが、これに限られない。
【0057】
図4では、CPU5のA/D変換入力端子53,54を、それぞれFET2のドレインおよびソースに接続しており、FET2を電流検出抵抗として兼用している。この場合、FET2のオン抵抗を予め求めておくことにより、上記実施形態と同様に、負荷電流ILDを検出することができる。
【0058】
図4の形態によれば、電流検出抵抗3が不要になるので、回路構成をさらに簡素化することができる。
【0059】
(2)仮想アース生成回路7およびA/D変換部60の回路構成は、それぞれ図2、図3に示すものに限られず、他の回路構成でもよい。
【0060】
(3)上記実施形態では、A/D変換部60を8ビットのA/D変換を行うものとしているが、これに限られない。例えば10ビットとすると、更に精度良く負荷電流を検出することができる。
【0061】
なお、kビットとすると、図3に示す分割電圧出力回路65は、抵抗651をn=(2k−1)個だけ備えるようにすればよい。
【0062】
(4)上記実施形態では、分割電圧出力回路65において、セレクタ652により、電圧(VBT−VSS)=5Vの255/255=1倍、254/255倍、…、2/255倍、1/255倍、0倍の電圧に低電圧VSSを加算した値が順次、電圧比較器64に出力されるとしているが、出力する順番はこれに限られず、逆に、電圧(VBT−VSS)=5Vの0倍、1/255倍、2/255倍、…、254/255倍、255/255=1倍の電圧に低電圧VSSを加算した値を順次、電圧比較器64に出力するようにしてもよい。
【0063】
(5)図1、図4では、負荷4をランプとしているが、これに限られない。例えば2次電池とすると、車載バッテリ1から2次電池に供給される負荷電流としての充電電流を精度良く検出することができる。
【0064】
(6)上記実施形態では、A/D変換部60はCPU5に内蔵されているが、これに限られず、別回路でCPU5に外付けするようにしてもよい。また、A/D変換部60の回路構成は、図3に示したものに限られない。
【0065】
図5はA/D変換部の異なる構成例を示すブロック図、図6は図5のA/D変換部の動作を説明するタイミングチャートである。
【0066】
図5のA/D変換部60は、公知の二重積分型A/D変換回路からなり、CPU5に外付けされている。
【0067】
図5において、セレクタ80は、電流検出抵抗3の一端(例えばバッテリ側)および他端(例えば負荷側)を選択的にA/D変換部60に接続するもので、接続の切替はCPU5によって制御される。
【0068】
A/D変換部60の負電圧生成回路81は、低電圧VSSより所定電圧だけ低い比較電圧VREFを生成するものである。セレクタ82は、セレクタ80に接続されるスイッチS1および負電圧生成回路81に接続されるスイッチS2を備え、各スイッチS1,S2のオンオフは、ロジック回路83によって制御される。
【0069】
抵抗R11、コンデンサC11、オペアンプ84は積分回路を構成し(動作は後述する。)、コンパレータ85は、低電圧VSSとオペアンプ84からの出力電圧V84とを比較して、V84=VSSになると所定の検出信号を出力するものである。ロジック回路83は、カウンタ86のカウント値に基づきセレクタ82のスイッチ切替を制御する機能やカウンタ86のカウント値をリセットする機能などを有する。
【0070】
カウンタ86は、クロックパルス信号発生回路87により発生されるパルス数をカウントするもので、例えばクロックパルス信号発生回路87により10kHzのパルス信号が発生する場合に、カウンタ86が1000個のパルス数をカウントすると、0.1秒経過することになる。
【0071】
次に、図6のタイミングチャートを参照しながら、図5のA/D変換部の動作について説明する。なお、図5の回路でも、上記実施形態と同様に、低電圧VSSが仮想的なアースとして動作する。
【0072】
図6において、V84=VSSのとき(t1時点)、コンパレータ85から検出信号が出力され、この検出信号に基づきロジック回路83によりスイッチS1がオンにされ、電流検出抵抗3の一方端の測定電圧Eiがセレクタ80を介して積分回路に入力される。
【0073】
オペアンプ84の出力電圧V84は、測定電圧Eiが低電圧VSSに対して正の電圧であるので、負の方向に直線的に増加する。このときの傾斜は、測定電圧Eiの大きさに比例したものになる。
【0074】
スイッチS1のオン時間T1は、一定の値(例えば0.1秒)に予め決められており、カウンタ86のカウント値が設定値になるとロジック回路83によりスイッチS1がオフにされる(t2時点)。従って、スイッチS1がオフにされたときの出力電圧V84は、測定電圧Eiの大きさに比例したものとなる。
【0075】
スイッチS1のオフと同時に、ロジック回路83によりスイッチS2がオンにされるとともに、カウンタ86のカウント値がリセットされる。スイッチS2がオンにされると、負電圧生成回路81から比較電圧VREFが積分回路に入力される。比較電圧VREFは低電圧VSSに対して負の電圧であるので、オペアンプ84の出力電圧V84は、正の方向に直線的に増加する。
【0076】
そして、出力電圧V84が上昇し、時間T2後にV84=VSSになると、コンパレータ85から検出信号が出力され、この検出信号に基づきロジック回路83によりスイッチS2がオフにされるとともに、カウンタ86のカウントが停止される。
【0077】
出力電圧V84が正の方向に直線的に増加するときの傾斜は、比較電圧VREFの大きさに比例したものになるが、比較電圧VREFは一定であるので、常に一定のものになる。ここで、時間T1および比較電圧VREFが既知であるので、時間T2が測定電圧Eiに比例したものになることから、時間T2が経過した時点でのカウンタ86のカウント値が測定電圧Eiのディジタル値として得られ、これがCPU5のRAMに保管される。
【0078】
従って、CPU5によりセレクタ80を切り替えることにより、電流検出抵抗3の一端および他端の双方の電圧がディジタル値として得られることとなる。
【0079】
これによって、上記実施形態と同様に、CPU5により電流検出抵抗3における電圧降下を算出することが可能になり、上記実施形態と同様の効果を得ることができる。
【0080】
【発明の効果】
以上説明したように、本発明によれば、電源部から出力される第1電圧より所定電圧だけ低い第2電圧を生成して出力し、この第1電圧と第2電圧との電位差によってアナログ・ディジタル変換回路を動作させ、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧および他端側の電圧をアナログ・ディジタル変換回路によってkビットのディジタル値に変換し、その変換結果に基づき負荷電流またはこれに相当する値を求めるようにしているので、アースを基準とする値に変換する必要がなくなり、負荷電流またはこれに相当する値を簡素な構成で求めることができる。さらに、数値kの設定を変えることで所望の精度による検出を行うことができる。
【0081】
また、第1電圧と第2電圧との間を(n−1)個に分割した分割電圧のm倍の電圧に第2電圧をそれぞれ加算した加算値を順次選択的に出力し、電流検出抵抗の一端側の電圧と順次選択的に出力される加算値とをそれぞれ比較し、電流検出抵抗の他端側の電圧と加算値とをそれぞれ比較して、その比較結果に基づき負荷電流またはこれに相当する値を求めるようにしているので、アースを基準とする値に変換する必要がなくなり、負荷電流またはこれに相当する値を簡素な構成で求めることができる。
【0082】
また、比較回路による比較結果において、上記一端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記一端側の電圧値とするとともに、上記他端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記他端側の電圧値として、これらの上記一端側の電圧値と上記他端側の電圧値との差から上記電流検出抵抗における電圧降下を求めるようにすると、所定電圧/(n−1)の分解能で電圧降下が検出されることから、数値nを大きくすることで、電圧降下を高精度で求めることができる。
【0083】
また、アナログ・ディジタル変換回路は、半導体ウェハ上に集積されたCPUの一部として構成され、当該CPUの電源入力端子には第1電圧を印加し、接地端子には第2電圧を印加することにより、CPUは、第2電圧を基準の仮想アースとし、第1電圧と第2電圧との電位差である所定電圧を動作電圧として動作するので、電流検出抵抗における電圧降下を簡素な構成で精度良く求めることができる。
【0084】
また、スイッチ手段を構成する半導体スイッチ素子により電流検出抵抗を形成し、所定の抵抗値は当該半導体スイッチ素子がオンのときに生じるオン抵抗の抵抗値であるとすることにより、半導体スイッチ素子により電流検出抵抗を兼用することができ、電流検出抵抗として別途抵抗を介設する必要がなくなるので、回路構成を更に簡素化することができる。
【図面の簡単な説明】
【図1】本発明に係る電流検出回路を備えた電流供給回路の一実施形態を示す回路図である。
【図2】仮想アース生成回路の一例を示す回路図である。
【図3】CPU内部のA/D変換部を示すブロック図である。
【図4】電流供給回路の変形形態の回路図である。
【図5】A/D変換部の異なる構成例を示すブロック図である。
【図6】図5のA/D変換部の動作を説明するタイミングチャートである。
【図7】従来の電流検出回路の一例を示す回路図である。
【符号の説明】
1 車載バッテリ
2 FET(スイッチ手段、電流検出抵抗)
3 電流検出抵抗
4 負荷
5 CPU(演算回路)
7 仮想アース生成回路(電圧生成回路)
60 A/D変換部(比較回路)
65 分割電圧出力回路
Claims (5)
- 電源部と負荷との間に介設されたスイッチ手段をオンにすることで上記電源部から上記負荷に負荷電流を供給する電流供給回路において、
上記電源部から出力される第1電圧より所定電圧だけ低い第2電圧を生成して出力する電圧生成回路と、
上記電源部と上記負荷との間に介設され、所定の抵抗値を有する電流検出抵抗と、
上記第1電圧と上記第2電圧との電位差によって動作し、アナログ値をk(kは2以上の整数)ビットのディジタル値に変換するアナログ・ディジタル変換回路と、
上記スイッチ手段がオンのときに上記電流検出抵抗の一端側の電圧および他端側の電圧がそれぞれ上記アナログ・ディジタル変換回路により変換されたディジタル値に基づき上記負荷電流またはこれに相当する値を求める演算回路とを備え、
前記第2電圧は、0Vではない仮想のアース電位であって、前記第1電圧の変動に応じて、第1電圧との電位差を一定の所定電圧に保って変動するものであることを特徴とする電流検出回路。 - 請求項1記載の電流検出回路において、上記アナログ・ディジタル変換回路は、上記第1電圧と上記第2電圧との間を(n−1)個(nはn=2kを満たす整数)に分割した分割電圧のm倍(mは0から(n−1)までの整数)の電圧に上記第2電圧をそれぞれ加算した加算値を順次選択的に出力する分割電圧出力回路と、上記電流検出抵抗の一端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較するとともに、上記電流検出抵抗の他端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較する比較回路とを備えたもので、
上記演算回路は、その比較結果に基づき上記負荷電流またはこれに相当する値を求めるものであることを特徴とする電流検出回路。 - 請求項2記載の電流検出回路において、上記演算回路は、上記比較回路による比較結果において、上記一端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記一端側の電圧値とするとともに、上記他端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記他端側の電圧値として、これらの上記一端側の電圧値と上記他端側の電圧値との差から上記電流検出抵抗における電圧降下を求めるものであることを特徴とする電流検出回路。
- 請求項1〜3のいずれかに記載の電流検出回路において、上記アナログ・ディジタル変換回路は、半導体ウェハ上に集積されたCPUの一部として構成され、当該CPUは、電源入力端子および接地端子を備え、上記電源入力端子には上記第1電圧が印加され、上記接地端子には上記第2電圧が印加されていることを特徴とする電流検出回路。
- 請求項1〜4のいずれかに記載の電流検出回路において、上記電流検出抵抗は、上記スイッチ手段を構成する半導体スイッチ素子により形成され、上記所定の抵抗値は、当該半導体スイッチ素子がオンのときに生じるオン抵抗の抵抗値であることを特徴とする電流検出回路。
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