JP3756743B2 - 電流検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源部から負荷に供給される負荷電流を検出する電流検出回路に関するものである。
【０００２】
【従来の技術】
従来、スイッチ手段をオンにすることで電源部から負荷に負荷電流を供給する電流供給回路において、過電流に対する保護手段としてヒューズが多用されている。ヒューズは、回路に直列に挿入され、過電流が流れると溶断して回路を遮断するため、回路を確実に保護できるという利点があるが、一旦過電流が流れてヒューズが溶断すると、溶断したヒューズを新たなヒューズに交換しなければ回路を復帰させることができず、回路を復帰させるのに手間がかかるという問題がある。近年、特に車両では、電流供給回路のモジュール化が進展し、ヒューズもモジュール内部に組み込まれるようになっている。従って、ヒューズを交換するためにはモジュール内部からヒューズを取り出した上で、新たなヒューズをモジュール内部に組み込まなければならず、ヒューズ交換の作業性が非常に低下している。
【０００３】
そこで、電流供給回路に流れる電流を監視しておき、電流レベルが正常範囲から逸脱したときにスイッチ手段をオフにして回路を遮断するように構成することで、ヒューズを不要にすることが検討されているが、そのためには、負荷電流を精度良く検出する電流検出回路が必要になる。
【０００４】
このような電流検出回路として、図７に示すような回路が知られている。図７の回路では、バッテリ１０１と負荷１０２との間に高精度の低抵抗１０３を直列に接続しておき、この低抵抗１０３に流れる電流を変換回路１０４により電圧に変換する。一方、基準電圧生成回路１０５により基準電圧を生成し、変換された電圧と基準電圧とを比較回路１０６により比較して、低抵抗１０３に流れる電流が異常であるか否かを判別するようにしている。
【０００５】
【発明が解決しようとする課題】
ところで、基準電圧生成回路１０５はアースを基準として基準電圧を生成するので、変換回路１０４も低抵抗１０３における電圧降下をアースを基準とする値に変換する必要があるが、低抵抗１０３における電圧降下を変換回路１０４によりアースを基準とする値に精度良く変換するのは困難で、しかも、変換回路１０４の構成が複雑なものになるという問題があった。
【０００６】
また、自動車のバッテリ電圧は、正常に動作しているときでも比較的大きく変動するが、バッテリ電圧の変動に関わりなく一定の基準電圧を生成可能にするためには、基準電圧生成回路１０５の回路構成が複雑なものになってしまうという問題もあった。
【０００７】
本発明は、上記問題を解決するもので、電源部から負荷に供給される負荷電流を簡素な回路構成で検出することができる電流検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、電源部と負荷との間に介設されたスイッチ手段をオンにすることで上記電源部から上記負荷に負荷電流を供給する電流供給回路において、上記電源部から出力される第１電圧より所定電圧だけ低い第２電圧を生成して出力する電圧生成回路と、上記電源部と上記負荷との間に介設され、所定の抵抗値を有する電流検出抵抗と、上記第１電圧と上記第２電圧との電位差によって動作し、アナログ値をｋ（ｋは２以上の整数）ビットのディジタル値に変換するアナログ・ディジタル変換回路と、上記スイッチ手段がオンのときに上記電流検出抵抗の一端側の電圧および他端側の電圧がそれぞれ上記アナログ・ディジタル変換回路により変換されたディジタル値に基づき上記負荷電流またはこれに相当する値を求める演算回路とを備え、前記第２電圧は、０Ｖではない仮想のアース電位であって、前記第１電圧の変動に応じて、第１電圧との電位差を一定の所定電圧に保って変動するものであることを特徴とするものである。
【０００９】
この構成によれば、電源部から出力される第１電圧より所定電圧だけ低い第２電圧が、電圧生成回路により生成されて出力され、この第１電圧と第２電圧との電位差によってアナログ・ディジタル変換回路が動作する。
【００１０】
そして、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧および他端側の電圧がアナログ・ディジタル変換回路によってｋビットのディジタル値に変換され、その変換結果に基づき負荷電流またはこれに相当する値、例えば電流検出抵抗における電圧降下が求められる。
【００１１】
ここで、前記第２電圧は、０Ｖではない仮想のアース電位であって、前記第１電圧の変動に応じて、第１電圧との電位差を一定の所定電圧に保って変動するものであるので、アナログ・ディジタル変換回路は、電源から供給される第１電圧が変動しても、第２電圧との電位差は一定に保たれる。すなわち、アナログ・ディジタル変換回路の仮想的なアース電圧が第２電圧となることから、実際のアースを基準とする値に変換する必要がない。従って、負荷電流またはこれに相当する値が簡素な構成で求められる。
【００１２】
さらに、この構成によれば、例えばｋ＝８で所定電圧が５Ｖの場合には、ディジタル値の分解能が５Ｖ／255≒20ｍＶになるので精度良く検出が行われる。すなわち、数値ｋの設定を変えることで所望の精度による検出が可能になる。
【００１３】
また、上記アナログ・ディジタル変換回路は、上記第１電圧と上記第２電圧との間を（ｎ−１）個（ｎはｎ＝２kを満たす整数）に分割した分割電圧のｍ倍（ｍは０から(ｎ−１)までの整数）の電圧に上記第２電圧をそれぞれ加算した加算値を順次選択的に出力する分割電圧出力回路と、上記電流検出抵抗の一端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較するとともに、上記電流検出抵抗の他端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較する比較回路とを備えたもので、上記演算回路は、その比較結果に基づき上記負荷電流またはこれに相当する値を求めるものであるとしてもよい。
【００１４】
この構成によれば、分割電圧出力回路により、第１電圧と第２電圧との間を（ｎ−１）個（ｎはｎ＝２kを満たす整数）に分割した分割電圧のｍ倍（ｍは０から(ｎ−１)までの整数）の電圧に第２電圧をそれぞれ加算した加算値が順次選択的に出力される。この分割電圧出力回路は、例えば、電源部の出力ラインと電圧生成回路の出力ラインとの間に直列接続された同一抵抗値の（ｎ−１）個の抵抗を有して構成される。
【００１５】
そして、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧と順次選択的に出力される加算値とがそれぞれ比較され、電流検出抵抗の他端側の電圧と順次選択的に出力される加算値とがそれぞれ比較されて、その比較結果に基づき負荷電流またはこれに相当する値、例えば電流検出抵抗における電圧降下が求められる。
【００１６】
このように、第１電圧より所定電圧だけ低い第２電圧に分割電圧のｍ倍の電圧を加算した加算値を比較電圧とし、この比較電圧に対して電流検出抵抗の一端側および他端側の電圧を比較しているので、仮想的なアース電圧が第２電圧となることから実際のアースを基準とする値に変換する必要がない。従って、負荷電流またはこれに相当する値が簡素な構成で求められる。
【００１７】
また、上記演算回路は、上記比較回路による比較結果において、上記一端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記一端側の電圧値とするとともに、上記他端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記他端側の電圧値として、これらの上記一端側の電圧値と上記他端側の電圧値との差から上記電流検出抵抗における電圧降下を求めるものであるとしてもよい。
【００１８】
この構成によれば、比較回路による比較結果において、電流検出抵抗の一端側の電圧と分割電圧出力回路から順次選択的に出力される加算値との大小が切り替わったときの当該加算値が上記一端側の電圧値とされる。また、電流検出抵抗の他端側の電圧と分割電圧出力回路から順次選択的に出力される加算値との大小が切り替わったときの当該加算値が上記他端側の電圧値とされる。そして、これらの上記一端側の電圧値と上記他端側の電圧値との差から電流検出抵抗における電圧降下が求められる。従って、所定電圧／(ｎ−１)の分解能で電圧降下が検出されることから、数値ｎを大きくすることで、電圧降下が高精度で求められることとなる。
【００１９】
また、上記アナログ・ディジタル変換回路は、半導体ウェハ上に集積されたＣＰＵの一部として構成され、当該ＣＰＵは、電源入力端子および接地端子を備え、上記電源入力端子には上記第１電圧が印加され、上記接地端子には上記第２電圧が印加されているとしてもよい。
【００２０】
この構成によれば、ＣＰＵの電源入力端子には電源部から出力される第１電圧が印加され、ＣＰＵの接地端子には電圧生成回路から出力される第２電圧が印加されることから、ＣＰＵは、第２電圧を仮想的なアース電圧とし、第１電圧と第２電圧との電位差である所定電圧（例えば５Ｖ）を動作電圧として動作することになるので、電流検出抵抗における電圧降下が簡素な構成で精度良く求められることとなる。
【００２１】
また、上記電流検出抵抗は、上記スイッチ手段を構成する半導体スイッチ素子により形成され、上記所定の抵抗値は、当該半導体スイッチ素子がオンのときに生じるオン抵抗の抵抗値であるとすると、例えばＦＥＴなどの半導体スイッチ素子により電流検出抵抗を兼用することができ、電流検出抵抗として、別途抵抗を介設する必要がなくなり、回路構成を更に簡素化することが可能になる。
【００２２】
【発明の実施の形態】
図１は本発明に係る電流検出回路を備えた電流供給回路の一実施形態を示す回路図で、自動車の電流供給回路の一例を示している。
【００２３】
この電流供給回路は、車載バッテリ１とアースとの間に、ＦＥＴ２、電流検出抵抗３、および負荷４が直列に接続されてなり、ＣＰＵ５からの制御信号に従って駆動回路６からＦＥＴ２のゲートに駆動電圧が印加されるとＦＥＴ２がオンにされて、負荷電流ＩLDが車載バッテリ１から負荷４に供給されるようになっている。
【００２４】
図１において、車載バッテリ１は、バッテリ電圧ＶBT（本実施形態では、例えばＶBT＝12Ｖ）を出力ライン１１に出力するものである。仮想アース生成回路７は、バッテリ電圧ＶBTから所定の電位差（本実施形態では、例えば５Ｖ）だけ低下した低電圧ＶSSを生成して出力ライン７１に出力するもので、その構成については後述する。
【００２５】
ＣＰＵ５は、入出力端子として電源入力端子５１、接地端子５２、Ａ／Ｄ変換入力端子５３，５４、出力端子５５を有し、機能ブロックとしてＡ／Ｄ変換部６０を備えている。
【００２６】
電源入力端子５１は車載バッテリ１の出力ライン１１に接続され、接地端子５２は仮想アース生成回路７の出力ライン７１に接続されている。従って、ＣＰＵ５は、仮想アース生成回路７の出力ライン７１に出力される低電圧ＶSSを仮想のアース電位とし、この低電圧ＶSSに対する所定の電位差（５Ｖ）だけ高いバッテリ電圧ＶBTを電源として動作するものである。
【００２７】
すなわち、通常の動作電圧が５ＶのＣＰＵが電源電圧ＶDD＝５Ｖとアース電位＝０Ｖとの間で動作するのに対して、本実施形態のＣＰＵ５は、デバイス自体に印加される電位差は同一で動作電圧も同一の５Ｖであるが、印加電圧の絶対値が上昇したものになっている。
【００２８】
また、ＣＰＵ５のＡ／Ｄ変換入力端子５３，５４は、それぞれ、電流検出抵抗３の車載バッテリ１側および負荷４側に接続され、出力端子５５は、駆動回路６に接続されている。Ａ／Ｄ変換部６０は、Ａ／Ｄ変換入力端子５３，５４に入力されるアナログ入力電圧信号をディジタル値に変換するもので、その構成については後述する。
【００２９】
ＣＰＵ５は、以下の機能を有する；
▲１▼入力端子（図示省略）に操作スイッチ（図示省略）が接続されており、この操作スイッチがオンにされると、駆動回路６に制御信号を送出してＦＥＴ２をオンにするスイッチ制御手段としての機能；
▲２▼Ａ／Ｄ変換部６０によりＡ／Ｄ変換入力端子５３，５４に入力される電流検出抵抗３の車載バッテリ１側および負荷４側の電圧を検出し、その検出結果および電流検出抵抗３の抵抗値に基づいて、負荷電流ＩLDを求める演算手段としての機能。
【００３０】
図２は仮想アース生成回路の構成例を示す回路図である。同図において、ダイオードＤ１のカソードは、車載バッテリ１の出力ライン１１に接続され、アノードは、ＮＰＮトランジスタＱ１のベースに接続されるとともに、抵抗Ｒ１を介して接地されている。ダイオードＤ１および抵抗Ｒ１によりバイアス電圧生成回路が構成され、トランジスタＱ１は定電流源として機能している。
【００３１】
トランジスタＱ１のエミッタは接地され、コレクタは、ＰＮＰトランジスタＱ２のコレクタに接続されるとともに、抵抗Ｒ２を介してトランジスタＱ２のベースに接続されている。トランジスタＱ２のベースは、ツェナーダイオードＺ１のアノードに接続され、ツェナーダイオードＺ１のカソードは、車載バッテリ１の出力ライン１１に接続されている。このツェナーダイオードＺ１には、コンデンサＣ１が並列に接続されている。
【００３２】
トランジスタＱ２のエミッタは、抵抗Ｒ３を介して車載バッテリ１の出力ライン１１に接続されるとともに、出力ライン７１を介してＣＰＵ５の接地端子５２に接続されている。
【００３３】
このような構成により、
ＶSS＝ＶBT−ＶZD＋ＶBE(Ｑ２)
となる。但し、ＶZDはツェナーダイオードＺ１のツェナー電圧、ＶBE(Ｑ２)はトランジスタＱ２のベース・エミッタ間電圧である。
【００３４】
従って、ＶBE(Ｑ２)≒0.6Ｖであるので、ＶZD≒5.6Ｖのツェナーダイオードを採用することにより、ＶSS＝ＶBT−５Ｖの低電圧ＶSSを生成する回路を実現することができる。
【００３５】
図３はＣＰＵ５のＡ／Ｄ変換部６０の構成例を示すブロック図である。このＡ／Ｄ変換部６０は８ビットのＡ／Ｄ変換を行う公知の回路構成を有している。
【００３６】
同図において、セレクタ６１は、入力選択レジスタ６２の内容に応じて、Ａ／Ｄ変換入力端子５３，５４のアナログ入力電圧信号を選択的にサンプルホールド回路６３に出力するものである。サンプルホールド回路６３は、セレクタ６１から送られてくるアナログ入力電圧信号をサンプリングして電圧比較器６４に送出するもので、そのＡ／Ｄ変換が終了するまで、サンプリングしたアナログ入力電圧信号を保持する。
【００３７】
分割電圧出力回路６５は、出力ライン１１（電源電圧ＶBT）と出力ライン７１（低電圧ＶSS）との間に直列接続された(２8−１)＝255個の同一抵抗値の抵抗６５１，６５１，…を備えている。また、分割電圧出力回路６５は、各抵抗６５１間の接続点（全254箇所）および出力ライン１１，７１と、電圧比較器６４との接続を順次切り替えるセレクタ６５２を備えており、この切替は、制御回路６６からの制御信号に基づき行われ、この切替によって、電圧(ＶBT−ＶSS)＝５Ｖの255／255＝１倍、254／255倍、…、２／255倍、１／255倍、０倍の電圧に低電圧ＶSSを加算した値（例えば、１倍であれば電圧ＶBT、０倍であれば電圧ＶSS）が順次、電圧比較器６４に出力される。
【００３８】
電圧比較器６４は、サンプルホールド回路６３から送られるアナログ入力電圧信号ＶSPと、分割電圧出力回路６５から送られるアナログの比較電圧ＶRFとを逐次比較して、その比較結果に応じたディジタル信号を８ビットの逐次変換レジスタ６７に送出し、逐次変換レジスタ６７は、その比較結果をディジタル値として保持する。
【００３９】
逐次変換レジスタ６７のビット操作は、制御回路６６によりセレクタ６５２の切替に同期して行われ、逐次変換レジスタ６７への１ビットの格納動作が終了すると、逐次変換レジスタ６７から制御回路６６にその旨の信号が送出される。
【００４０】
変換結果レジスタ６８は、アナログ入力電圧信号ＶSPのＡ／Ｄ変換結果を保持する８ビットのレジスタである。入力選択レジスタ６２および変換結果レジスタ６８は、内部バス６９を介してＡＬＵ（Arithmetic Logic Unit、図示省略）などに接続されている。
【００４１】
ここで、ＣＰＵ５における動作の一例について説明する。分割電圧出力回路６５から電圧(ＶBT−ＶSS)＝５Ｖの255／255＝１倍、254／255倍、…、２／255倍、１／255倍、０倍の電圧に低電圧ＶSSを加算した加算値である比較電圧ＶRFが順次電圧比較器６４に出力される。そして、アナログ入力電圧信号ＶSPがこの比較電圧ＶRFと比較されて、ＶSP＜ＶRFであれば「０」信号が逐次変換レジスタ６７に送出され、ＶRF≦ＶSPであれば「１」信号が逐次変換レジスタ６７に送出され、逐次変換レジスタ６７は、その比較結果を保持する。
【００４２】
すなわち、逐次変換レジスタ６７のビット内容は、例えばＶBT≦ＶSPであれば「１１１１１１１１」になり、(ＶBT−ＶSS)・235／255＋ＶSS≦ＶSP＜(ＶBT−ＶSS)・236／255＋ＶSSであれば「１１１０１０１１」になり、ＶSS≦ＶSP＜(ＶBT−ＶSS)・１／255＋ＶSSであれば「００００００００」になる。
【００４３】
このように、アナログ入力電圧信号ＶSPが順次出力される比較電圧ＶRFと比較されて、その大小関係が切り替わったときの比較電圧ＶRFがそのときの電圧値として逐次変換レジスタ６７に保持され、逐次変換レジスタ６７から変換結果レジスタ６８に送出される。変換結果レジスタ６８に保持された内容は、ＣＰＵ５内のＲＡＭ（図示省略）に一旦保管される。これによって、電流検出抵抗３の車載バッテリ１側および負荷４側の電圧値がそれぞれディジタル値として求められ、ＲＡＭに保管される。
【００４４】
そして、電流検出抵抗３の車載バッテリ１側の電圧値から負荷４側の電圧値を減算し、その結果を電流検出抵抗３の抵抗値により除算することにより、負荷電流ＩLDが求められる。
【００４５】
このように、本実施形態によれば、低電圧ＶSS＝ＶBT−５Ｖを仮想のアース電位とし、バッテリ電圧ＶBTを電源として、動作電圧が５ＶのＣＰＵ５を動作させるようにしているので、０Ｖのアース電位を基準としていないため、上記従来の図７に示すような変換回路を備える必要がなく、簡素な回路構成で、電流検出抵抗３の車載バッテリ１側および負荷４側の電圧を検出することができる。従って、各電圧の差および電流検出抵抗３の抵抗値に基づき負荷電流ＩLDを検出することができる。
【００４６】
また、バッテリ電圧ＶBTが変動しても（ＶBT−ＶSS）は５Ｖで変動しないので、バッテリ電圧ＶBTの変動に関わりなく、負荷電流ＩLDを精度良く検出することができる。
【００４７】
また、電流検出抵抗３の車載バッテリ１側および負荷４側の電圧を、それぞれＣＰＵ５のＡ／Ｄ変換部６０により検出するようにしているので、例えばＡ／Ｄ変換部６０が８ビットであれば、約20ｍＶ単位で各電圧を精度良く検出することができ、これによって負荷電流ＩLDを精度良く検出することができる。
【００４８】
この場合、電流検出抵抗３の負荷４側の電圧が、バッテリ電圧ＶBTと低電圧ＶSSとの間になるように、負荷電流ＩLDのレベルを考慮して、電流検出抵抗３の抵抗値を設定すればよい。
【００４９】
ここで、ＣＰＵ５のＡ／Ｄ変換部６０における分割電圧出力回路６５の抵抗６５１，…の抵抗値のばらつきについて説明するために、半導体ウェハ上に形成されたＩＣにおける素子の特性のばらつきについて説明する。
【００５０】
ＩＣは、半導体（一般にはシリコン）のインゴットから切り出された１枚のウェハ上に公知の回路形成工程によって多数の同一回路を形成した後に、回路（チップ）毎にダイシングしてモールドすることによって製造される。
【００５１】
従って、ＩＣにおける素子の特性のばらつきは、１枚のウェハ内部のチップ間で発生するばらつきと、ウェハ間のばらつきと、ウェハを切り出したインゴット間のばらつきとに分けることができる。
【００５２】
ＩＣにおける素子の特性のばらつきは、回路形成工程におけるばらつき、すなわちエッチング工程のばらつき、露光工程のばらつき、不純物拡散工程の拡散度合いのばらつき、各工程における温度のばらつきなどの要因によって生じる。
【００５３】
このうちで、上記ばらつき要因であるエッチング、露光、不純物拡散の各工程はウェハ毎に行われ、同一ウェハでは各工程の温度も同一であるので、１枚のウェハ内部のチップ間では、特性のばらつきが生じにくい。特に、同一チップ内で近接して形成される素子間におけるばらつきは、殆ど無視することができる。
【００５４】
従って、抵抗６５１，…の抵抗値の相対的なばらつきは、それぞれ非常に低いレベルにすることができるため、ＣＰＵ５のＡ／Ｄ変換部６０によりアナログ入力電圧信号ＶSPのＡ／Ｄ変換を高精度で行うことができ、これによって負荷電流ＩLDを精度良く検出することができる。
【００５５】
なお、本発明は、上記実施形態に限られず、以下の変形形態を採用することができる。
【００５６】
（１）上記実施形態では、電流検出抵抗３を車載バッテリ１と負荷４との間に直列に接続しているが、これに限られない。
【００５７】
図４では、ＣＰＵ５のＡ／Ｄ変換入力端子５３，５４を、それぞれＦＥＴ２のドレインおよびソースに接続しており、ＦＥＴ２を電流検出抵抗として兼用している。この場合、ＦＥＴ２のオン抵抗を予め求めておくことにより、上記実施形態と同様に、負荷電流ＩLDを検出することができる。
【００５８】
図４の形態によれば、電流検出抵抗３が不要になるので、回路構成をさらに簡素化することができる。
【００５９】
（２）仮想アース生成回路７およびＡ／Ｄ変換部６０の回路構成は、それぞれ図２、図３に示すものに限られず、他の回路構成でもよい。
【００６０】
（３）上記実施形態では、Ａ／Ｄ変換部６０を８ビットのＡ／Ｄ変換を行うものとしているが、これに限られない。例えば10ビットとすると、更に精度良く負荷電流を検出することができる。
【００６１】
なお、ｋビットとすると、図３に示す分割電圧出力回路６５は、抵抗６５１をｎ＝(２k−１)個だけ備えるようにすればよい。
【００６２】
（４）上記実施形態では、分割電圧出力回路６５において、セレクタ６５２により、電圧(ＶBT−ＶSS)＝５Ｖの255／255＝１倍、254／255倍、…、２／255倍、１／255倍、０倍の電圧に低電圧ＶSSを加算した値が順次、電圧比較器６４に出力されるとしているが、出力する順番はこれに限られず、逆に、電圧(ＶBT−ＶSS)＝５Ｖの０倍、１／255倍、２／255倍、…、254／255倍、255／255＝１倍の電圧に低電圧ＶSSを加算した値を順次、電圧比較器６４に出力するようにしてもよい。
【００６３】
（５）図１、図４では、負荷４をランプとしているが、これに限られない。例えば２次電池とすると、車載バッテリ１から２次電池に供給される負荷電流としての充電電流を精度良く検出することができる。
【００６４】
（６）上記実施形態では、Ａ／Ｄ変換部６０はＣＰＵ５に内蔵されているが、これに限られず、別回路でＣＰＵ５に外付けするようにしてもよい。また、Ａ／Ｄ変換部６０の回路構成は、図３に示したものに限られない。
【００６５】
図５はＡ／Ｄ変換部の異なる構成例を示すブロック図、図６は図５のＡ／Ｄ変換部の動作を説明するタイミングチャートである。
【００６６】
図５のＡ／Ｄ変換部６０は、公知の二重積分型Ａ／Ｄ変換回路からなり、ＣＰＵ５に外付けされている。
【００６７】
図５において、セレクタ８０は、電流検出抵抗３の一端（例えばバッテリ側）および他端（例えば負荷側）を選択的にＡ／Ｄ変換部６０に接続するもので、接続の切替はＣＰＵ５によって制御される。
【００６８】
Ａ／Ｄ変換部６０の負電圧生成回路８１は、低電圧ＶSSより所定電圧だけ低い比較電圧ＶREFを生成するものである。セレクタ８２は、セレクタ８０に接続されるスイッチＳ１および負電圧生成回路８１に接続されるスイッチＳ２を備え、各スイッチＳ１，Ｓ２のオンオフは、ロジック回路８３によって制御される。
【００６９】
抵抗Ｒ１１、コンデンサＣ１１、オペアンプ８４は積分回路を構成し（動作は後述する。）、コンパレータ８５は、低電圧ＶSSとオペアンプ８４からの出力電圧Ｖ84とを比較して、Ｖ84＝ＶSSになると所定の検出信号を出力するものである。ロジック回路８３は、カウンタ８６のカウント値に基づきセレクタ８２のスイッチ切替を制御する機能やカウンタ８６のカウント値をリセットする機能などを有する。
【００７０】
カウンタ８６は、クロックパルス信号発生回路８７により発生されるパルス数をカウントするもので、例えばクロックパルス信号発生回路８７により10kHzのパルス信号が発生する場合に、カウンタ８６が1000個のパルス数をカウントすると、0.1秒経過することになる。
【００７１】
次に、図６のタイミングチャートを参照しながら、図５のＡ／Ｄ変換部の動作について説明する。なお、図５の回路でも、上記実施形態と同様に、低電圧ＶSSが仮想的なアースとして動作する。
【００７２】
図６において、Ｖ84＝ＶSSのとき（ｔ１時点）、コンパレータ８５から検出信号が出力され、この検出信号に基づきロジック回路８３によりスイッチＳ１がオンにされ、電流検出抵抗３の一方端の測定電圧Ｅｉがセレクタ８０を介して積分回路に入力される。
【００７３】
オペアンプ８４の出力電圧Ｖ84は、測定電圧Ｅｉが低電圧ＶSSに対して正の電圧であるので、負の方向に直線的に増加する。このときの傾斜は、測定電圧Ｅｉの大きさに比例したものになる。
【００７４】
スイッチＳ１のオン時間Ｔ１は、一定の値（例えば0.1秒）に予め決められており、カウンタ８６のカウント値が設定値になるとロジック回路８３によりスイッチＳ１がオフにされる（ｔ２時点）。従って、スイッチＳ１がオフにされたときの出力電圧Ｖ84は、測定電圧Ｅｉの大きさに比例したものとなる。
【００７５】
スイッチＳ１のオフと同時に、ロジック回路８３によりスイッチＳ２がオンにされるとともに、カウンタ８６のカウント値がリセットされる。スイッチＳ２がオンにされると、負電圧生成回路８１から比較電圧ＶREFが積分回路に入力される。比較電圧ＶREFは低電圧ＶSSに対して負の電圧であるので、オペアンプ８４の出力電圧Ｖ84は、正の方向に直線的に増加する。
【００７６】
そして、出力電圧Ｖ84が上昇し、時間Ｔ２後にＶ84＝ＶSSになると、コンパレータ８５から検出信号が出力され、この検出信号に基づきロジック回路８３によりスイッチＳ２がオフにされるとともに、カウンタ８６のカウントが停止される。
【００７７】
出力電圧Ｖ84が正の方向に直線的に増加するときの傾斜は、比較電圧ＶREFの大きさに比例したものになるが、比較電圧ＶREFは一定であるので、常に一定のものになる。ここで、時間Ｔ１および比較電圧ＶREFが既知であるので、時間Ｔ２が測定電圧Ｅｉに比例したものになることから、時間Ｔ２が経過した時点でのカウンタ８６のカウント値が測定電圧Ｅｉのディジタル値として得られ、これがＣＰＵ５のＲＡＭに保管される。
【００７８】
従って、ＣＰＵ５によりセレクタ８０を切り替えることにより、電流検出抵抗３の一端および他端の双方の電圧がディジタル値として得られることとなる。
【００７９】
これによって、上記実施形態と同様に、ＣＰＵ５により電流検出抵抗３における電圧降下を算出することが可能になり、上記実施形態と同様の効果を得ることができる。
【００８０】
【発明の効果】
以上説明したように、本発明によれば、電源部から出力される第１電圧より所定電圧だけ低い第２電圧を生成して出力し、この第１電圧と第２電圧との電位差によってアナログ・ディジタル変換回路を動作させ、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧および他端側の電圧をアナログ・ディジタル変換回路によってｋビットのディジタル値に変換し、その変換結果に基づき負荷電流またはこれに相当する値を求めるようにしているので、アースを基準とする値に変換する必要がなくなり、負荷電流またはこれに相当する値を簡素な構成で求めることができる。さらに、数値ｋの設定を変えることで所望の精度による検出を行うことができる。
【００８１】
また、第１電圧と第２電圧との間を（ｎ−１）個に分割した分割電圧のｍ倍の電圧に第２電圧をそれぞれ加算した加算値を順次選択的に出力し、電流検出抵抗の一端側の電圧と順次選択的に出力される加算値とをそれぞれ比較し、電流検出抵抗の他端側の電圧と加算値とをそれぞれ比較して、その比較結果に基づき負荷電流またはこれに相当する値を求めるようにしているので、アースを基準とする値に変換する必要がなくなり、負荷電流またはこれに相当する値を簡素な構成で求めることができる。
【００８２】
また、比較回路による比較結果において、上記一端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記一端側の電圧値とするとともに、上記他端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記他端側の電圧値として、これらの上記一端側の電圧値と上記他端側の電圧値との差から上記電流検出抵抗における電圧降下を求めるようにすると、所定電圧／(ｎ−１)の分解能で電圧降下が検出されることから、数値ｎを大きくすることで、電圧降下を高精度で求めることができる。
【００８３】
また、アナログ・ディジタル変換回路は、半導体ウェハ上に集積されたＣＰＵの一部として構成され、当該ＣＰＵの電源入力端子には第１電圧を印加し、接地端子には第２電圧を印加することにより、ＣＰＵは、第２電圧を基準の仮想アースとし、第１電圧と第２電圧との電位差である所定電圧を動作電圧として動作するので、電流検出抵抗における電圧降下を簡素な構成で精度良く求めることができる。
【００８４】
また、スイッチ手段を構成する半導体スイッチ素子により電流検出抵抗を形成し、所定の抵抗値は当該半導体スイッチ素子がオンのときに生じるオン抵抗の抵抗値であるとすることにより、半導体スイッチ素子により電流検出抵抗を兼用することができ、電流検出抵抗として別途抵抗を介設する必要がなくなるので、回路構成を更に簡素化することができる。
【図面の簡単な説明】
【図１】本発明に係る電流検出回路を備えた電流供給回路の一実施形態を示す回路図である。
【図２】仮想アース生成回路の一例を示す回路図である。
【図３】ＣＰＵ内部のＡ／Ｄ変換部を示すブロック図である。
【図４】電流供給回路の変形形態の回路図である。
【図５】Ａ／Ｄ変換部の異なる構成例を示すブロック図である。
【図６】図５のＡ／Ｄ変換部の動作を説明するタイミングチャートである。
【図７】従来の電流検出回路の一例を示す回路図である。
【符号の説明】
１ 車載バッテリ
２ ＦＥＴ（スイッチ手段、電流検出抵抗）
３ 電流検出抵抗
４ 負荷
５ ＣＰＵ（演算回路）
７ 仮想アース生成回路（電圧生成回路）
６０ Ａ／Ｄ変換部（比較回路）
６５ 分割電圧出力回路
【発明の属する技術分野】
本発明は、電源部から負荷に供給される負荷電流を検出する電流検出回路に関するものである。
【０００２】
【従来の技術】
従来、スイッチ手段をオンにすることで電源部から負荷に負荷電流を供給する電流供給回路において、過電流に対する保護手段としてヒューズが多用されている。ヒューズは、回路に直列に挿入され、過電流が流れると溶断して回路を遮断するため、回路を確実に保護できるという利点があるが、一旦過電流が流れてヒューズが溶断すると、溶断したヒューズを新たなヒューズに交換しなければ回路を復帰させることができず、回路を復帰させるのに手間がかかるという問題がある。近年、特に車両では、電流供給回路のモジュール化が進展し、ヒューズもモジュール内部に組み込まれるようになっている。従って、ヒューズを交換するためにはモジュール内部からヒューズを取り出した上で、新たなヒューズをモジュール内部に組み込まなければならず、ヒューズ交換の作業性が非常に低下している。
【０００３】
そこで、電流供給回路に流れる電流を監視しておき、電流レベルが正常範囲から逸脱したときにスイッチ手段をオフにして回路を遮断するように構成することで、ヒューズを不要にすることが検討されているが、そのためには、負荷電流を精度良く検出する電流検出回路が必要になる。
【０００４】
このような電流検出回路として、図７に示すような回路が知られている。図７の回路では、バッテリ１０１と負荷１０２との間に高精度の低抵抗１０３を直列に接続しておき、この低抵抗１０３に流れる電流を変換回路１０４により電圧に変換する。一方、基準電圧生成回路１０５により基準電圧を生成し、変換された電圧と基準電圧とを比較回路１０６により比較して、低抵抗１０３に流れる電流が異常であるか否かを判別するようにしている。
【０００５】
【発明が解決しようとする課題】
ところで、基準電圧生成回路１０５はアースを基準として基準電圧を生成するので、変換回路１０４も低抵抗１０３における電圧降下をアースを基準とする値に変換する必要があるが、低抵抗１０３における電圧降下を変換回路１０４によりアースを基準とする値に精度良く変換するのは困難で、しかも、変換回路１０４の構成が複雑なものになるという問題があった。
【０００６】
また、自動車のバッテリ電圧は、正常に動作しているときでも比較的大きく変動するが、バッテリ電圧の変動に関わりなく一定の基準電圧を生成可能にするためには、基準電圧生成回路１０５の回路構成が複雑なものになってしまうという問題もあった。
【０００７】
本発明は、上記問題を解決するもので、電源部から負荷に供給される負荷電流を簡素な回路構成で検出することができる電流検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、電源部と負荷との間に介設されたスイッチ手段をオンにすることで上記電源部から上記負荷に負荷電流を供給する電流供給回路において、上記電源部から出力される第１電圧より所定電圧だけ低い第２電圧を生成して出力する電圧生成回路と、上記電源部と上記負荷との間に介設され、所定の抵抗値を有する電流検出抵抗と、上記第１電圧と上記第２電圧との電位差によって動作し、アナログ値をｋ（ｋは２以上の整数）ビットのディジタル値に変換するアナログ・ディジタル変換回路と、上記スイッチ手段がオンのときに上記電流検出抵抗の一端側の電圧および他端側の電圧がそれぞれ上記アナログ・ディジタル変換回路により変換されたディジタル値に基づき上記負荷電流またはこれに相当する値を求める演算回路とを備え、前記第２電圧は、０Ｖではない仮想のアース電位であって、前記第１電圧の変動に応じて、第１電圧との電位差を一定の所定電圧に保って変動するものであることを特徴とするものである。
【０００９】
この構成によれば、電源部から出力される第１電圧より所定電圧だけ低い第２電圧が、電圧生成回路により生成されて出力され、この第１電圧と第２電圧との電位差によってアナログ・ディジタル変換回路が動作する。
【００１０】
そして、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧および他端側の電圧がアナログ・ディジタル変換回路によってｋビットのディジタル値に変換され、その変換結果に基づき負荷電流またはこれに相当する値、例えば電流検出抵抗における電圧降下が求められる。
【００１１】
ここで、前記第２電圧は、０Ｖではない仮想のアース電位であって、前記第１電圧の変動に応じて、第１電圧との電位差を一定の所定電圧に保って変動するものであるので、アナログ・ディジタル変換回路は、電源から供給される第１電圧が変動しても、第２電圧との電位差は一定に保たれる。すなわち、アナログ・ディジタル変換回路の仮想的なアース電圧が第２電圧となることから、実際のアースを基準とする値に変換する必要がない。従って、負荷電流またはこれに相当する値が簡素な構成で求められる。
【００１２】
さらに、この構成によれば、例えばｋ＝８で所定電圧が５Ｖの場合には、ディジタル値の分解能が５Ｖ／255≒20ｍＶになるので精度良く検出が行われる。すなわち、数値ｋの設定を変えることで所望の精度による検出が可能になる。
【００１３】
また、上記アナログ・ディジタル変換回路は、上記第１電圧と上記第２電圧との間を（ｎ−１）個（ｎはｎ＝２kを満たす整数）に分割した分割電圧のｍ倍（ｍは０から(ｎ−１)までの整数）の電圧に上記第２電圧をそれぞれ加算した加算値を順次選択的に出力する分割電圧出力回路と、上記電流検出抵抗の一端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較するとともに、上記電流検出抵抗の他端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較する比較回路とを備えたもので、上記演算回路は、その比較結果に基づき上記負荷電流またはこれに相当する値を求めるものであるとしてもよい。
【００１４】
この構成によれば、分割電圧出力回路により、第１電圧と第２電圧との間を（ｎ−１）個（ｎはｎ＝２kを満たす整数）に分割した分割電圧のｍ倍（ｍは０から(ｎ−１)までの整数）の電圧に第２電圧をそれぞれ加算した加算値が順次選択的に出力される。この分割電圧出力回路は、例えば、電源部の出力ラインと電圧生成回路の出力ラインとの間に直列接続された同一抵抗値の（ｎ−１）個の抵抗を有して構成される。
【００１５】
そして、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧と順次選択的に出力される加算値とがそれぞれ比較され、電流検出抵抗の他端側の電圧と順次選択的に出力される加算値とがそれぞれ比較されて、その比較結果に基づき負荷電流またはこれに相当する値、例えば電流検出抵抗における電圧降下が求められる。
【００１６】
このように、第１電圧より所定電圧だけ低い第２電圧に分割電圧のｍ倍の電圧を加算した加算値を比較電圧とし、この比較電圧に対して電流検出抵抗の一端側および他端側の電圧を比較しているので、仮想的なアース電圧が第２電圧となることから実際のアースを基準とする値に変換する必要がない。従って、負荷電流またはこれに相当する値が簡素な構成で求められる。
【００１７】
また、上記演算回路は、上記比較回路による比較結果において、上記一端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記一端側の電圧値とするとともに、上記他端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記他端側の電圧値として、これらの上記一端側の電圧値と上記他端側の電圧値との差から上記電流検出抵抗における電圧降下を求めるものであるとしてもよい。
【００１８】
この構成によれば、比較回路による比較結果において、電流検出抵抗の一端側の電圧と分割電圧出力回路から順次選択的に出力される加算値との大小が切り替わったときの当該加算値が上記一端側の電圧値とされる。また、電流検出抵抗の他端側の電圧と分割電圧出力回路から順次選択的に出力される加算値との大小が切り替わったときの当該加算値が上記他端側の電圧値とされる。そして、これらの上記一端側の電圧値と上記他端側の電圧値との差から電流検出抵抗における電圧降下が求められる。従って、所定電圧／(ｎ−１)の分解能で電圧降下が検出されることから、数値ｎを大きくすることで、電圧降下が高精度で求められることとなる。
【００１９】
また、上記アナログ・ディジタル変換回路は、半導体ウェハ上に集積されたＣＰＵの一部として構成され、当該ＣＰＵは、電源入力端子および接地端子を備え、上記電源入力端子には上記第１電圧が印加され、上記接地端子には上記第２電圧が印加されているとしてもよい。
【００２０】
この構成によれば、ＣＰＵの電源入力端子には電源部から出力される第１電圧が印加され、ＣＰＵの接地端子には電圧生成回路から出力される第２電圧が印加されることから、ＣＰＵは、第２電圧を仮想的なアース電圧とし、第１電圧と第２電圧との電位差である所定電圧（例えば５Ｖ）を動作電圧として動作することになるので、電流検出抵抗における電圧降下が簡素な構成で精度良く求められることとなる。
【００２１】
また、上記電流検出抵抗は、上記スイッチ手段を構成する半導体スイッチ素子により形成され、上記所定の抵抗値は、当該半導体スイッチ素子がオンのときに生じるオン抵抗の抵抗値であるとすると、例えばＦＥＴなどの半導体スイッチ素子により電流検出抵抗を兼用することができ、電流検出抵抗として、別途抵抗を介設する必要がなくなり、回路構成を更に簡素化することが可能になる。
【００２２】
【発明の実施の形態】
図１は本発明に係る電流検出回路を備えた電流供給回路の一実施形態を示す回路図で、自動車の電流供給回路の一例を示している。
【００２３】
この電流供給回路は、車載バッテリ１とアースとの間に、ＦＥＴ２、電流検出抵抗３、および負荷４が直列に接続されてなり、ＣＰＵ５からの制御信号に従って駆動回路６からＦＥＴ２のゲートに駆動電圧が印加されるとＦＥＴ２がオンにされて、負荷電流ＩLDが車載バッテリ１から負荷４に供給されるようになっている。
【００２４】
図１において、車載バッテリ１は、バッテリ電圧ＶBT（本実施形態では、例えばＶBT＝12Ｖ）を出力ライン１１に出力するものである。仮想アース生成回路７は、バッテリ電圧ＶBTから所定の電位差（本実施形態では、例えば５Ｖ）だけ低下した低電圧ＶSSを生成して出力ライン７１に出力するもので、その構成については後述する。
【００２５】
ＣＰＵ５は、入出力端子として電源入力端子５１、接地端子５２、Ａ／Ｄ変換入力端子５３，５４、出力端子５５を有し、機能ブロックとしてＡ／Ｄ変換部６０を備えている。
【００２６】
電源入力端子５１は車載バッテリ１の出力ライン１１に接続され、接地端子５２は仮想アース生成回路７の出力ライン７１に接続されている。従って、ＣＰＵ５は、仮想アース生成回路７の出力ライン７１に出力される低電圧ＶSSを仮想のアース電位とし、この低電圧ＶSSに対する所定の電位差（５Ｖ）だけ高いバッテリ電圧ＶBTを電源として動作するものである。
【００２７】
すなわち、通常の動作電圧が５ＶのＣＰＵが電源電圧ＶDD＝５Ｖとアース電位＝０Ｖとの間で動作するのに対して、本実施形態のＣＰＵ５は、デバイス自体に印加される電位差は同一で動作電圧も同一の５Ｖであるが、印加電圧の絶対値が上昇したものになっている。
【００２８】
また、ＣＰＵ５のＡ／Ｄ変換入力端子５３，５４は、それぞれ、電流検出抵抗３の車載バッテリ１側および負荷４側に接続され、出力端子５５は、駆動回路６に接続されている。Ａ／Ｄ変換部６０は、Ａ／Ｄ変換入力端子５３，５４に入力されるアナログ入力電圧信号をディジタル値に変換するもので、その構成については後述する。
【００２９】
ＣＰＵ５は、以下の機能を有する；
▲１▼入力端子（図示省略）に操作スイッチ（図示省略）が接続されており、この操作スイッチがオンにされると、駆動回路６に制御信号を送出してＦＥＴ２をオンにするスイッチ制御手段としての機能；
▲２▼Ａ／Ｄ変換部６０によりＡ／Ｄ変換入力端子５３，５４に入力される電流検出抵抗３の車載バッテリ１側および負荷４側の電圧を検出し、その検出結果および電流検出抵抗３の抵抗値に基づいて、負荷電流ＩLDを求める演算手段としての機能。
【００３０】
図２は仮想アース生成回路の構成例を示す回路図である。同図において、ダイオードＤ１のカソードは、車載バッテリ１の出力ライン１１に接続され、アノードは、ＮＰＮトランジスタＱ１のベースに接続されるとともに、抵抗Ｒ１を介して接地されている。ダイオードＤ１および抵抗Ｒ１によりバイアス電圧生成回路が構成され、トランジスタＱ１は定電流源として機能している。
【００３１】
トランジスタＱ１のエミッタは接地され、コレクタは、ＰＮＰトランジスタＱ２のコレクタに接続されるとともに、抵抗Ｒ２を介してトランジスタＱ２のベースに接続されている。トランジスタＱ２のベースは、ツェナーダイオードＺ１のアノードに接続され、ツェナーダイオードＺ１のカソードは、車載バッテリ１の出力ライン１１に接続されている。このツェナーダイオードＺ１には、コンデンサＣ１が並列に接続されている。
【００３２】
トランジスタＱ２のエミッタは、抵抗Ｒ３を介して車載バッテリ１の出力ライン１１に接続されるとともに、出力ライン７１を介してＣＰＵ５の接地端子５２に接続されている。
【００３３】
このような構成により、
ＶSS＝ＶBT−ＶZD＋ＶBE(Ｑ２)
となる。但し、ＶZDはツェナーダイオードＺ１のツェナー電圧、ＶBE(Ｑ２)はトランジスタＱ２のベース・エミッタ間電圧である。
【００３４】
従って、ＶBE(Ｑ２)≒0.6Ｖであるので、ＶZD≒5.6Ｖのツェナーダイオードを採用することにより、ＶSS＝ＶBT−５Ｖの低電圧ＶSSを生成する回路を実現することができる。
【００３５】
図３はＣＰＵ５のＡ／Ｄ変換部６０の構成例を示すブロック図である。このＡ／Ｄ変換部６０は８ビットのＡ／Ｄ変換を行う公知の回路構成を有している。
【００３６】
同図において、セレクタ６１は、入力選択レジスタ６２の内容に応じて、Ａ／Ｄ変換入力端子５３，５４のアナログ入力電圧信号を選択的にサンプルホールド回路６３に出力するものである。サンプルホールド回路６３は、セレクタ６１から送られてくるアナログ入力電圧信号をサンプリングして電圧比較器６４に送出するもので、そのＡ／Ｄ変換が終了するまで、サンプリングしたアナログ入力電圧信号を保持する。
【００３７】
分割電圧出力回路６５は、出力ライン１１（電源電圧ＶBT）と出力ライン７１（低電圧ＶSS）との間に直列接続された(２8−１)＝255個の同一抵抗値の抵抗６５１，６５１，…を備えている。また、分割電圧出力回路６５は、各抵抗６５１間の接続点（全254箇所）および出力ライン１１，７１と、電圧比較器６４との接続を順次切り替えるセレクタ６５２を備えており、この切替は、制御回路６６からの制御信号に基づき行われ、この切替によって、電圧(ＶBT−ＶSS)＝５Ｖの255／255＝１倍、254／255倍、…、２／255倍、１／255倍、０倍の電圧に低電圧ＶSSを加算した値（例えば、１倍であれば電圧ＶBT、０倍であれば電圧ＶSS）が順次、電圧比較器６４に出力される。
【００３８】
電圧比較器６４は、サンプルホールド回路６３から送られるアナログ入力電圧信号ＶSPと、分割電圧出力回路６５から送られるアナログの比較電圧ＶRFとを逐次比較して、その比較結果に応じたディジタル信号を８ビットの逐次変換レジスタ６７に送出し、逐次変換レジスタ６７は、その比較結果をディジタル値として保持する。
【００３９】
逐次変換レジスタ６７のビット操作は、制御回路６６によりセレクタ６５２の切替に同期して行われ、逐次変換レジスタ６７への１ビットの格納動作が終了すると、逐次変換レジスタ６７から制御回路６６にその旨の信号が送出される。
【００４０】
変換結果レジスタ６８は、アナログ入力電圧信号ＶSPのＡ／Ｄ変換結果を保持する８ビットのレジスタである。入力選択レジスタ６２および変換結果レジスタ６８は、内部バス６９を介してＡＬＵ（Arithmetic Logic Unit、図示省略）などに接続されている。
【００４１】
ここで、ＣＰＵ５における動作の一例について説明する。分割電圧出力回路６５から電圧(ＶBT−ＶSS)＝５Ｖの255／255＝１倍、254／255倍、…、２／255倍、１／255倍、０倍の電圧に低電圧ＶSSを加算した加算値である比較電圧ＶRFが順次電圧比較器６４に出力される。そして、アナログ入力電圧信号ＶSPがこの比較電圧ＶRFと比較されて、ＶSP＜ＶRFであれば「０」信号が逐次変換レジスタ６７に送出され、ＶRF≦ＶSPであれば「１」信号が逐次変換レジスタ６７に送出され、逐次変換レジスタ６７は、その比較結果を保持する。
【００４２】
すなわち、逐次変換レジスタ６７のビット内容は、例えばＶBT≦ＶSPであれば「１１１１１１１１」になり、(ＶBT−ＶSS)・235／255＋ＶSS≦ＶSP＜(ＶBT−ＶSS)・236／255＋ＶSSであれば「１１１０１０１１」になり、ＶSS≦ＶSP＜(ＶBT−ＶSS)・１／255＋ＶSSであれば「００００００００」になる。
【００４３】
このように、アナログ入力電圧信号ＶSPが順次出力される比較電圧ＶRFと比較されて、その大小関係が切り替わったときの比較電圧ＶRFがそのときの電圧値として逐次変換レジスタ６７に保持され、逐次変換レジスタ６７から変換結果レジスタ６８に送出される。変換結果レジスタ６８に保持された内容は、ＣＰＵ５内のＲＡＭ（図示省略）に一旦保管される。これによって、電流検出抵抗３の車載バッテリ１側および負荷４側の電圧値がそれぞれディジタル値として求められ、ＲＡＭに保管される。
【００４４】
そして、電流検出抵抗３の車載バッテリ１側の電圧値から負荷４側の電圧値を減算し、その結果を電流検出抵抗３の抵抗値により除算することにより、負荷電流ＩLDが求められる。
【００４５】
このように、本実施形態によれば、低電圧ＶSS＝ＶBT−５Ｖを仮想のアース電位とし、バッテリ電圧ＶBTを電源として、動作電圧が５ＶのＣＰＵ５を動作させるようにしているので、０Ｖのアース電位を基準としていないため、上記従来の図７に示すような変換回路を備える必要がなく、簡素な回路構成で、電流検出抵抗３の車載バッテリ１側および負荷４側の電圧を検出することができる。従って、各電圧の差および電流検出抵抗３の抵抗値に基づき負荷電流ＩLDを検出することができる。
【００４６】
また、バッテリ電圧ＶBTが変動しても（ＶBT−ＶSS）は５Ｖで変動しないので、バッテリ電圧ＶBTの変動に関わりなく、負荷電流ＩLDを精度良く検出することができる。
【００４７】
また、電流検出抵抗３の車載バッテリ１側および負荷４側の電圧を、それぞれＣＰＵ５のＡ／Ｄ変換部６０により検出するようにしているので、例えばＡ／Ｄ変換部６０が８ビットであれば、約20ｍＶ単位で各電圧を精度良く検出することができ、これによって負荷電流ＩLDを精度良く検出することができる。
【００４８】
この場合、電流検出抵抗３の負荷４側の電圧が、バッテリ電圧ＶBTと低電圧ＶSSとの間になるように、負荷電流ＩLDのレベルを考慮して、電流検出抵抗３の抵抗値を設定すればよい。
【００４９】
ここで、ＣＰＵ５のＡ／Ｄ変換部６０における分割電圧出力回路６５の抵抗６５１，…の抵抗値のばらつきについて説明するために、半導体ウェハ上に形成されたＩＣにおける素子の特性のばらつきについて説明する。
【００５０】
ＩＣは、半導体（一般にはシリコン）のインゴットから切り出された１枚のウェハ上に公知の回路形成工程によって多数の同一回路を形成した後に、回路（チップ）毎にダイシングしてモールドすることによって製造される。
【００５１】
従って、ＩＣにおける素子の特性のばらつきは、１枚のウェハ内部のチップ間で発生するばらつきと、ウェハ間のばらつきと、ウェハを切り出したインゴット間のばらつきとに分けることができる。
【００５２】
ＩＣにおける素子の特性のばらつきは、回路形成工程におけるばらつき、すなわちエッチング工程のばらつき、露光工程のばらつき、不純物拡散工程の拡散度合いのばらつき、各工程における温度のばらつきなどの要因によって生じる。
【００５３】
このうちで、上記ばらつき要因であるエッチング、露光、不純物拡散の各工程はウェハ毎に行われ、同一ウェハでは各工程の温度も同一であるので、１枚のウェハ内部のチップ間では、特性のばらつきが生じにくい。特に、同一チップ内で近接して形成される素子間におけるばらつきは、殆ど無視することができる。
【００５４】
従って、抵抗６５１，…の抵抗値の相対的なばらつきは、それぞれ非常に低いレベルにすることができるため、ＣＰＵ５のＡ／Ｄ変換部６０によりアナログ入力電圧信号ＶSPのＡ／Ｄ変換を高精度で行うことができ、これによって負荷電流ＩLDを精度良く検出することができる。
【００５５】
なお、本発明は、上記実施形態に限られず、以下の変形形態を採用することができる。
【００５６】
（１）上記実施形態では、電流検出抵抗３を車載バッテリ１と負荷４との間に直列に接続しているが、これに限られない。
【００５７】
図４では、ＣＰＵ５のＡ／Ｄ変換入力端子５３，５４を、それぞれＦＥＴ２のドレインおよびソースに接続しており、ＦＥＴ２を電流検出抵抗として兼用している。この場合、ＦＥＴ２のオン抵抗を予め求めておくことにより、上記実施形態と同様に、負荷電流ＩLDを検出することができる。
【００５８】
図４の形態によれば、電流検出抵抗３が不要になるので、回路構成をさらに簡素化することができる。
【００５９】
（２）仮想アース生成回路７およびＡ／Ｄ変換部６０の回路構成は、それぞれ図２、図３に示すものに限られず、他の回路構成でもよい。
【００６０】
（３）上記実施形態では、Ａ／Ｄ変換部６０を８ビットのＡ／Ｄ変換を行うものとしているが、これに限られない。例えば10ビットとすると、更に精度良く負荷電流を検出することができる。
【００６１】
なお、ｋビットとすると、図３に示す分割電圧出力回路６５は、抵抗６５１をｎ＝(２k−１)個だけ備えるようにすればよい。
【００６２】
（４）上記実施形態では、分割電圧出力回路６５において、セレクタ６５２により、電圧(ＶBT−ＶSS)＝５Ｖの255／255＝１倍、254／255倍、…、２／255倍、１／255倍、０倍の電圧に低電圧ＶSSを加算した値が順次、電圧比較器６４に出力されるとしているが、出力する順番はこれに限られず、逆に、電圧(ＶBT−ＶSS)＝５Ｖの０倍、１／255倍、２／255倍、…、254／255倍、255／255＝１倍の電圧に低電圧ＶSSを加算した値を順次、電圧比較器６４に出力するようにしてもよい。
【００６３】
（５）図１、図４では、負荷４をランプとしているが、これに限られない。例えば２次電池とすると、車載バッテリ１から２次電池に供給される負荷電流としての充電電流を精度良く検出することができる。
【００６４】
（６）上記実施形態では、Ａ／Ｄ変換部６０はＣＰＵ５に内蔵されているが、これに限られず、別回路でＣＰＵ５に外付けするようにしてもよい。また、Ａ／Ｄ変換部６０の回路構成は、図３に示したものに限られない。
【００６５】
図５はＡ／Ｄ変換部の異なる構成例を示すブロック図、図６は図５のＡ／Ｄ変換部の動作を説明するタイミングチャートである。
【００６６】
図５のＡ／Ｄ変換部６０は、公知の二重積分型Ａ／Ｄ変換回路からなり、ＣＰＵ５に外付けされている。
【００６７】
図５において、セレクタ８０は、電流検出抵抗３の一端（例えばバッテリ側）および他端（例えば負荷側）を選択的にＡ／Ｄ変換部６０に接続するもので、接続の切替はＣＰＵ５によって制御される。
【００６８】
Ａ／Ｄ変換部６０の負電圧生成回路８１は、低電圧ＶSSより所定電圧だけ低い比較電圧ＶREFを生成するものである。セレクタ８２は、セレクタ８０に接続されるスイッチＳ１および負電圧生成回路８１に接続されるスイッチＳ２を備え、各スイッチＳ１，Ｓ２のオンオフは、ロジック回路８３によって制御される。
【００６９】
抵抗Ｒ１１、コンデンサＣ１１、オペアンプ８４は積分回路を構成し（動作は後述する。）、コンパレータ８５は、低電圧ＶSSとオペアンプ８４からの出力電圧Ｖ84とを比較して、Ｖ84＝ＶSSになると所定の検出信号を出力するものである。ロジック回路８３は、カウンタ８６のカウント値に基づきセレクタ８２のスイッチ切替を制御する機能やカウンタ８６のカウント値をリセットする機能などを有する。
【００７０】
カウンタ８６は、クロックパルス信号発生回路８７により発生されるパルス数をカウントするもので、例えばクロックパルス信号発生回路８７により10kHzのパルス信号が発生する場合に、カウンタ８６が1000個のパルス数をカウントすると、0.1秒経過することになる。
【００７１】
次に、図６のタイミングチャートを参照しながら、図５のＡ／Ｄ変換部の動作について説明する。なお、図５の回路でも、上記実施形態と同様に、低電圧ＶSSが仮想的なアースとして動作する。
【００７２】
図６において、Ｖ84＝ＶSSのとき（ｔ１時点）、コンパレータ８５から検出信号が出力され、この検出信号に基づきロジック回路８３によりスイッチＳ１がオンにされ、電流検出抵抗３の一方端の測定電圧Ｅｉがセレクタ８０を介して積分回路に入力される。
【００７３】
オペアンプ８４の出力電圧Ｖ84は、測定電圧Ｅｉが低電圧ＶSSに対して正の電圧であるので、負の方向に直線的に増加する。このときの傾斜は、測定電圧Ｅｉの大きさに比例したものになる。
【００７４】
スイッチＳ１のオン時間Ｔ１は、一定の値（例えば0.1秒）に予め決められており、カウンタ８６のカウント値が設定値になるとロジック回路８３によりスイッチＳ１がオフにされる（ｔ２時点）。従って、スイッチＳ１がオフにされたときの出力電圧Ｖ84は、測定電圧Ｅｉの大きさに比例したものとなる。
【００７５】
スイッチＳ１のオフと同時に、ロジック回路８３によりスイッチＳ２がオンにされるとともに、カウンタ８６のカウント値がリセットされる。スイッチＳ２がオンにされると、負電圧生成回路８１から比較電圧ＶREFが積分回路に入力される。比較電圧ＶREFは低電圧ＶSSに対して負の電圧であるので、オペアンプ８４の出力電圧Ｖ84は、正の方向に直線的に増加する。
【００７６】
そして、出力電圧Ｖ84が上昇し、時間Ｔ２後にＶ84＝ＶSSになると、コンパレータ８５から検出信号が出力され、この検出信号に基づきロジック回路８３によりスイッチＳ２がオフにされるとともに、カウンタ８６のカウントが停止される。
【００７７】
出力電圧Ｖ84が正の方向に直線的に増加するときの傾斜は、比較電圧ＶREFの大きさに比例したものになるが、比較電圧ＶREFは一定であるので、常に一定のものになる。ここで、時間Ｔ１および比較電圧ＶREFが既知であるので、時間Ｔ２が測定電圧Ｅｉに比例したものになることから、時間Ｔ２が経過した時点でのカウンタ８６のカウント値が測定電圧Ｅｉのディジタル値として得られ、これがＣＰＵ５のＲＡＭに保管される。
【００７８】
従って、ＣＰＵ５によりセレクタ８０を切り替えることにより、電流検出抵抗３の一端および他端の双方の電圧がディジタル値として得られることとなる。
【００７９】
これによって、上記実施形態と同様に、ＣＰＵ５により電流検出抵抗３における電圧降下を算出することが可能になり、上記実施形態と同様の効果を得ることができる。
【００８０】
【発明の効果】
以上説明したように、本発明によれば、電源部から出力される第１電圧より所定電圧だけ低い第２電圧を生成して出力し、この第１電圧と第２電圧との電位差によってアナログ・ディジタル変換回路を動作させ、スイッチ手段がオンのときに、電流検出抵抗の一端側の電圧および他端側の電圧をアナログ・ディジタル変換回路によってｋビットのディジタル値に変換し、その変換結果に基づき負荷電流またはこれに相当する値を求めるようにしているので、アースを基準とする値に変換する必要がなくなり、負荷電流またはこれに相当する値を簡素な構成で求めることができる。さらに、数値ｋの設定を変えることで所望の精度による検出を行うことができる。
【００８１】
また、第１電圧と第２電圧との間を（ｎ−１）個に分割した分割電圧のｍ倍の電圧に第２電圧をそれぞれ加算した加算値を順次選択的に出力し、電流検出抵抗の一端側の電圧と順次選択的に出力される加算値とをそれぞれ比較し、電流検出抵抗の他端側の電圧と加算値とをそれぞれ比較して、その比較結果に基づき負荷電流またはこれに相当する値を求めるようにしているので、アースを基準とする値に変換する必要がなくなり、負荷電流またはこれに相当する値を簡素な構成で求めることができる。
【００８２】
また、比較回路による比較結果において、上記一端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記一端側の電圧値とするとともに、上記他端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記他端側の電圧値として、これらの上記一端側の電圧値と上記他端側の電圧値との差から上記電流検出抵抗における電圧降下を求めるようにすると、所定電圧／(ｎ−１)の分解能で電圧降下が検出されることから、数値ｎを大きくすることで、電圧降下を高精度で求めることができる。
【００８３】
また、アナログ・ディジタル変換回路は、半導体ウェハ上に集積されたＣＰＵの一部として構成され、当該ＣＰＵの電源入力端子には第１電圧を印加し、接地端子には第２電圧を印加することにより、ＣＰＵは、第２電圧を基準の仮想アースとし、第１電圧と第２電圧との電位差である所定電圧を動作電圧として動作するので、電流検出抵抗における電圧降下を簡素な構成で精度良く求めることができる。
【００８４】
また、スイッチ手段を構成する半導体スイッチ素子により電流検出抵抗を形成し、所定の抵抗値は当該半導体スイッチ素子がオンのときに生じるオン抵抗の抵抗値であるとすることにより、半導体スイッチ素子により電流検出抵抗を兼用することができ、電流検出抵抗として別途抵抗を介設する必要がなくなるので、回路構成を更に簡素化することができる。
【図面の簡単な説明】
【図１】本発明に係る電流検出回路を備えた電流供給回路の一実施形態を示す回路図である。
【図２】仮想アース生成回路の一例を示す回路図である。
【図３】ＣＰＵ内部のＡ／Ｄ変換部を示すブロック図である。
【図４】電流供給回路の変形形態の回路図である。
【図５】Ａ／Ｄ変換部の異なる構成例を示すブロック図である。
【図６】図５のＡ／Ｄ変換部の動作を説明するタイミングチャートである。
【図７】従来の電流検出回路の一例を示す回路図である。
【符号の説明】
１ 車載バッテリ
２ ＦＥＴ（スイッチ手段、電流検出抵抗）
３ 電流検出抵抗
４ 負荷
５ ＣＰＵ（演算回路）
７ 仮想アース生成回路（電圧生成回路）
６０ Ａ／Ｄ変換部（比較回路）
６５ 分割電圧出力回路
Claims (5)
- 電源部と負荷との間に介設されたスイッチ手段をオンにすることで上記電源部から上記負荷に負荷電流を供給する電流供給回路において、
上記電源部から出力される第１電圧より所定電圧だけ低い第２電圧を生成して出力する電圧生成回路と、
上記電源部と上記負荷との間に介設され、所定の抵抗値を有する電流検出抵抗と、
上記第１電圧と上記第２電圧との電位差によって動作し、アナログ値をｋ（ｋは２以上の整数）ビットのディジタル値に変換するアナログ・ディジタル変換回路と、
上記スイッチ手段がオンのときに上記電流検出抵抗の一端側の電圧および他端側の電圧がそれぞれ上記アナログ・ディジタル変換回路により変換されたディジタル値に基づき上記負荷電流またはこれに相当する値を求める演算回路とを備え、
前記第２電圧は、０Ｖではない仮想のアース電位であって、前記第１電圧の変動に応じて、第１電圧との電位差を一定の所定電圧に保って変動するものであることを特徴とする電流検出回路。 - 請求項１記載の電流検出回路において、上記アナログ・ディジタル変換回路は、上記第１電圧と上記第２電圧との間を（ｎ−１）個（ｎはｎ＝２kを満たす整数）に分割した分割電圧のｍ倍（ｍは０から(ｎ−１)までの整数）の電圧に上記第２電圧をそれぞれ加算した加算値を順次選択的に出力する分割電圧出力回路と、上記電流検出抵抗の一端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較するとともに、上記電流検出抵抗の他端側の電圧と上記分割電圧出力回路から順次選択的に出力される上記加算値とをそれぞれ比較する比較回路とを備えたもので、
上記演算回路は、その比較結果に基づき上記負荷電流またはこれに相当する値を求めるものであることを特徴とする電流検出回路。 - 請求項２記載の電流検出回路において、上記演算回路は、上記比較回路による比較結果において、上記一端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記一端側の電圧値とするとともに、上記他端側の電圧と順次選択的に出力される上記加算値との大小が切り替わったときの当該加算値を上記他端側の電圧値として、これらの上記一端側の電圧値と上記他端側の電圧値との差から上記電流検出抵抗における電圧降下を求めるものであることを特徴とする電流検出回路。
- 請求項１〜３のいずれかに記載の電流検出回路において、上記アナログ・ディジタル変換回路は、半導体ウェハ上に集積されたＣＰＵの一部として構成され、当該ＣＰＵは、電源入力端子および接地端子を備え、上記電源入力端子には上記第１電圧が印加され、上記接地端子には上記第２電圧が印加されていることを特徴とする電流検出回路。
- 請求項１〜４のいずれかに記載の電流検出回路において、上記電流検出抵抗は、上記スイッチ手段を構成する半導体スイッチ素子により形成され、上記所定の抵抗値は、当該半導体スイッチ素子がオンのときに生じるオン抵抗の抵抗値であることを特徴とする電流検出回路。
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