KR100269295B1 - 데이터입/출력마스크(dqm)버퍼 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 스탠바이 상태에서 전류의 소모를 감소시키는 데이터 입/출력 마스크 버퍼에 관한 것이다. 본 발명의 데이터 입/출력 마스크 버퍼는 동기식 반도체 메모리 장치에 있어서, 스탠바이 상태에서, CAS 레이턴시(LATENCY)가 "1"인 경우에는 인에이블되고 CAS 레이턴시(LATENCY)가 "2 이상"인 경우에는 디스에이블되는 것을 특징으로 하여, 스탠바이 상태에서 불필요한 전류가 흐르는 것을 방지하고 소모 전력을 감소시킬 수 있다.

Description

데이터 입/출력 마스크(DQM) 버퍼{Data input/output buffer}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 스탠바이 상태에서 전류의 소모를 감소시키는 데이터 입/출력 마스크(DATA INPUT/OUTPUT MASK, 이하 DQM이라 함) 버퍼에 관한 것이다.
반도체 메모리 장치가 개발되기 시작한 이후 메모리 칩 설계자의 목표는 고집적도와 고속 동작을 하는 반도체 메모리 칩을 설계하는 것이다. 그리고 실제로 집적도 및 동작 속도 측면에서 상당한 발전이 있었다. 현재에는 컴퓨터 컨트롤러 (COMPUTER CONTROLLER)에서 사용하는 클럭(CLOCK)을 CPU 뿐만 아니라 반도체 메모리 장치에 까지 사용 범위를 확대시켜 사용함으로써 반도체 메모리 장치의 성능을 더욱 향상시키고 있다. 이와 같이 외부의 시스템 클락에 동기되어 동작하는 반도체 메모리 장치를 이전의 반도체 메모리 장치와 구분하여 동기식 디램(SYNCHRONOUS DRAM, 이하 SDRAM이라 함)이라고 한다.
그리고 반도체 메모리 장치의 고속화, 고집적화와 함께 메모리 칩 내의 소모 전력의 감소는 칩의 성능 향상 측면에서 중요한 요소가 된다. 특히 DRAM에서는 차동 증폭기(DIFFERENTIAL AMPLIFIER)를 사용하는 버퍼는 칩의 소비 전력 중에서 많은 부분을 차지하고 있으므로, 버퍼의 소비 전력을 최소화하는 것은 메모리 칩의 소비 전력을 최소화하는데 큰 기여를 할 수 있다.
도 1은 종래 기술의 DQM 버퍼를 나타낸 도면이다. 이를 참조하면, 도 1의 DQMC는 리프레쉬 동작이나 클락 인에이블 신호 CKE가 "로우" 상태일 때에 "하이"로 인에이블되는 DQM 조절 신호이다. 종래 기술의 DQM 버퍼는 상기 DQMC로써 동작의 유무를 조절할 뿐, 칩이 스탠바이 상태로 있을 때 DQM 버퍼의 스탠바이 상태를 알려주는 정보가 없다. 따라서 종래 기술의 DQM 버퍼는 액티브 상태와 스탠바이 상태 모두에서 동작하도록 되어 있다. 이로 인하여 종래 기술의 DQM 버퍼는 DQM 버퍼의 동작이 필요없는 스탠바이 상태에서도 DQM 버퍼단을 통하여 불필요한 DC 전류가 흐르게 되는 문제점을 가진다.
상기와 같은 본 발명의 문제점을 해결하기 위한 본 발명의 목적은 스탠바이 상태에서 불필요한 전류가 흐르는 것을 방지하여 소모 전력을 감소시키는 데이터 입/출력 마스크(DQM) 버퍼를 제공하는데 있다.
도 1은 종래 기술의 DQM 버퍼를 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 DQM 버퍼를 나타낸 도면이다.
도 3은 CAS 레이턴시(LATENCY)가 "1"인 경우의 주요 신호의 타이밍도이다.
상기와 같은 목적을 달성하기 위하여 본 발명의 데이터 입/출력 마스크 버퍼는 동기식 반도체 메모리 장치에 있어서, 스탠바이 상태에서, CAS 레이턴시(LATENCY)가 "1"인 경우에는 인에이블하고 CAS 레이턴시(LATENCY)가 "2 이상"인 경우에는 디스에이블되는 것을 특징으로 한다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 DQM 버퍼를 나타낸 도면이다. 도 2에서 신호 PRAL은 메모리 셀의 뱅크들 중에서 어느 하나의 뱅크가 액티브될 때 "하이"로 인에이블되는 신호로서, 스탠바이 상태에서는 "로우" 레벨을 유지한다. 그리고 CL1은 CAS 레이턴시(LATENCY)가 "1"임을 나타내는 신호로서, CAS 레이턴시(LATENCY)가 "1"인 경우에 "하이" 상태가 된다. 그리고 DQMC는 리프레쉬(REFESH) 동작이나 클락 인에이블 신호 CKE가 "로우" 상태일 때에 "하이"로 인에이블되는 DQM 조절 신호이다. 그리고 VREF는 소정의 기준 전압을 나타낸다. 그리고 DQM은 외부 입력 전압이다.
도 2를 참조하여 본 발명을 설명하면, 본 발명의 DQM 버퍼(201)는 스탠바이(STAND-BY) 상태 즉 PRAL이 "로우"인 상태에서, CAS 레이턴시(LATENCY)가 "1"인 경우 즉 CL1이 "하이" 상태인 경우에는 동작한다. 그러나 스탠바이(STAND-BY) 상태 즉 PRAL이 "로우"인 상태에서, CAS 레이턴시(LATENCY)가 "2 이상"인 경우 즉 CL1이 "로우" 상태인 경우에는 동작하지 아니한다.
그리고 상기 DQM 버퍼(201)를 자세히 설명하면 다음과 같다. 상기 DQM 버퍼(201)는 감지부(203) 및 모스 트랜지스터(205)를 구비한다. 상기 감지부(203) 외부 입력 신호 DQM의 레벨을 감지하여 응답한다. 그리고 상기 모스 트랜지스터(205)는 스탠바이 상태(STAND-BY)에서, CAS 레이턴시(LATENCY)가 "1"인 경우에는 상기 감지부(203)의 전원단(N206)과 외부 전원 단자 VCC를 연결하고, CAS 레이턴시(LATENCY)가 "2 이상"인 경우에는 상기 감지부(203)의 전원단(N206)과 외부 전원 단자 VCC를 단락시키는 피모스 트랜지스터이다.
그리고 상기 DQM 버퍼(201)는 조절부(207)를 더 구비한다. 상기 조절부(207)는 스탠바이 상태에서, CAS 레이턴시(LATENCY)가 "1"인 경우와 CAS 레이턴시(LATENCY)가 "2 이상"인 경우의 논리 상태가 서로 다른 제어 신호(PBPV)를 발생한다. 상기 제어 신호(PBPV)는 상기 모스 트랜지스터(205)의 게이트에 인가된다.
그리고 상기 조절부(207)는 스탠바이 상태를 나타내는 스탠바이 신호 PRAL과 CAS 레이턴시(LATENCY)가 "1"임을 나타내는 신호인 CL1의 논리 수단(209)을 구비한다.
따라서 스탠바이 상태 즉 상기 신호 PRAL이 "로우" 상태에서, CAS 레이턴시(LATENCY)가 "1"인 경우 즉 상기 신호 CL1이 "하이" 상태가 되면 상기 조절부(207)의 출력 신호인 상기 제어 신호(PBPV)는 "로우" 상태가 된다. 상기 제어 신호(PBPV)가 "로우" 상태가 되면, 상기 모스 트랜지스터(205)가 "턴온"되고 상기 감지부(203)는 외부 입력 신호 DQM의 레벨을 감지하여 증폭한다.
그러나 스탠바이 상태 즉 상기 신호 PRAL이 "로우" 상태에서, CAS 레이턴시(LATENCY)가 "2 이상"인 경우 즉 상기 신호 CL1이 "로우" 상태가 되면 상기 조절부(207)의 출력 신호인 제어 신호(PBPV)는 "하이" 상태가 된다. 상기 제어 신호(PBPV)가 "하이" 상태가 되면, 상기 모스 트랜지스터(205)가 "턴오프"되고 상기 감지부(203)는 동작하지 아니한다. 그리고 또 리프레쉬 동작이나 CKE 신호가 "로우"일 때는 언제나 상기 신호 DQMC가 "하이"로 된다. 따라서 상기 조절부(207)의 출력 신호인 제어 신호(PBPV)는 "하이" 상태가 되고, 상기 모스 트랜지스터(205)가 "턴오프"된다.
도 3은 CAS 레이턴시(LATENCY)가 "1"인 경우의 주요 신호의 타이밍도이다. 이를 참조하여 본 발명에서 스탠바이 상태에서 CAS 레이턴시(LATENCY)가 "1"인 경우와 CAS 레이턴시(LATENCY)가 "2 이상"인 경우를 구별하는 신호인 CL1이 필요한 이유를 설명하면, 다음과 같다.
도 3에서 신호 CLK는 외부 클락 신호이다. 그리고 신호 CMD는 메모리 칩의 동작을 지시하는 명령이다. 그리고 신호 DQ는 외부에서 입력되는 데이터이다. 그리고 신호 DQ(R)는 메모리 칩 내부에 입력하고자 하는 데이터이다. 그리고 신호 DQM은 DQM 버퍼를 인에이블시키는 신호이다.
일반적으로 동기식 디램에서 액티브 명령이 입력되고, 한 클락 후에 기입 명령이 입력된다. 그리고 기입 명령이 입력된 후 한 클락 후에 데이터가 입력된다.
그리고 기입 DQM 레이턴시(LATENCY)는 2 클락으로 정의되어 있다. 그러므로 CAS 레이턴시(LATENCY)가 "1"인 경우에 있어서, 독출 버스트(BURST) 데이터의 첫번째 데이터를 마스킹(MASKING)하고자 할 경우에는 액티브 명령이 인가되는 시점에서 데이터 마스크 신호(DQM)를 인가하여야 한다.
그런데, DQM 버퍼에 단순히 액티브 관련 신호와 관련하여 DQM을 인가하여 스탠바이 상태에서 DQM 버퍼의 동작을 차단하고자 하면, 셋-업 타임(SET-UP TIME) 내에 액티브 관련 신호가 DQM 버퍼에 전달하지 못한다.
따라서, 첫 번째 클락의 데이터는 마스킹될 수 없다. 그러므로 DQM 버퍼는 액티브 명령 이전의 스탠바이 상태에서도 인에이블되어야 한다. 그러나, CAS 레이턴시(LATENCY)가 "2 이상"인 경우에는 액티브 관련 신호가 DQM 버퍼에 전달되는데 1 클락 이상의 여유 시간이 있다. 그러므로 CAS 레이턴시(LATENCY)가 "2 이상"인 경우에는, 액티브 관련 신호만 이용하여도 액티브 모드에서 DQM 버퍼는 인에이블될 수 있다.
따라서, 본 발명에서는 스탠바이 상태에서 CAS 레이턴시(LATENCY)가 "1"인 경우와 CAS 레이턴시(LATENCY)가 "2 이상"인 경우를 구별하는 신호인 CL1를 사용한다. 그리고 상기 신호 CL1로써, 스탠바이 상태에서 CAS 레이턴시(LATENCY)가 "1"인 경우에 한해서만 DQM 버퍼를 인에이블하도록 하고, CAS 레이턴시(LATENCY)가 "2 이상"인 경우에는 DQM 버퍼의 동작을 디스에이블한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상기와 같은 본 발명에 의하여, 스탠바이 상태에서 불필요한 전류가 흐르는 것을 방지하여 소모 전력을 감소시킬 수 있다.

Claims (2)

  1. 동기식 반도체 메모리 장치에 있어서,
    외부 입력 신호의 레벨을 감지하여 응답하는 감지부;
    소정의 제어 신호에 응답하여, 상기 감지부의 전원단과 외부 전원 단자의 연결을 제어하는 모스 트랜지스터; 및
    스탠바이 상태에서, CAS 레이턴시(LATENCY)가 "1"인 경우와 상기 CAS 레이턴시(LATENCY)가 "2 이상"인 경우의 논리 상태가 서로 다른 상기 제어 신호를 발생하는 조절부를 구비하여,
    상기 스탠바이 상태에서 상기 CAS 레이턴시(LATENCY)가 "1"인 경우에는 인에이블되고, 상기 CAS 레이턴시(LATENCY)가 "2 이상"인 경우는 디스에이블되는 것을 특징으로 하는 데이터 입/출력 마스크 버퍼.
  2. 제1항에 있어서, 상기 조절부는
    상기 스탠바이 상태를 나타내는 스탠바이 신호와 상기 CAS 레이턴시(LATENCY)가 "1"임을 나타내는 신호인 CL1의 논리 수단을 구비하는 것을 특징으로 하는 데이터 입/출력 마스크 버퍼.
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KR100400770B1 (ko) * 2000-12-30 2003-10-08 주식회사 하이닉스반도체 데이터 출력회로

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