JP3736942B2 - Rom回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、キャラクタデータや漢字フォントデータなど一定のビット長を持つデータを記憶するROM回路に関し、特に低い消費電力で、かつ高速で記憶している漢字フォントデータなどを読み出し得るようにしたROM回路に関する。
【0002】
【従来の技術】
各種のデジタルシステムで使用されるROM回路のうち、漢字用キャラクタジェネレータなどに使用される大容量のROM回路では、アドレスデータを2つに分け、これら2つのアドレスデータ群によって1つのメモリ番地を指定することにより、このメモリ番地に対応するメモリセルに記憶されているデータの読み出しを行っている。
図15はこのような2つのアドレスデータ群によって読出し対象となるメモリ番地を指定するROM回路の一例を示すブロック図である。
この図に示すROM回路201は、アドレスデータA0〜A16が入力されたとき、これを取り込んで保持しながら、アドレスデータA3〜A9、A12〜A16をアドレスデータXとして出力するとともに、アドレスデータA0〜A2、A10、A11をアドレスデータYとして出力するアドレスバッファ回路202と、このアドレスバッファ回路202から出力されるアドレスデータXをデコードして行選択データを生成するXデコーダ回路203と、マトリックス状に配置された複数のメモリセルを有し、前記Xデコーダ回路203から出力される行選択データに対応するメモリセルに記憶されているフォントデータを読出して出力するメモリセルアレイ回路204と、前記アドレスバッファ回路202から出力されるアドレスデータYをデコードして列選択データを生成するYデコーダ回路205と、前記メモリセルアレイ回路204から出力されるデータのうち、前記Yデコーダ回路205から出力される列選択データに対応したフォントデータを通過させるYゲート回路206と、入力された信号CE* 、OE、OE* に基づき、出力タイミング信号などを生成する出力制御回路207と、この出力制御回路207から出力許可が出されているとき、前記Yゲート回路206から出力されるフォントデータを取り込み、これを出力データO0〜O7として出力する出力バッファ回路208とを備えている。
信号CE* 、OE、OE* によって読出し指示が入力されるとともに、漢字コードなどを示すアドレスデータA0〜A16が入力されたとき、このアドレスデータA0〜A16をデコードしてアドレスデータX、Yを生成した後、これらアドレスデータX、Yに対応するメモリ番地のメモリセルからフォントデータを読出しこれを出力データO0〜O7として外部に出力する。
【0003】
【発明が解決しようとする課題】
ところで、このようなシステムでは、図16に示す如く複数のワードデータ(但し、ここでは、8ビットのデータを1ワードデータとする)を組み合わせて、1つの漢字フォントデータを構成するようにしているので、図17に示すアクセス順で、メモリセルアレイ回路204に格納されているワードデータを32回、読み出さなければならない。
図15に示すROM回路201では、連続した32ワードを予め設定されているマトリックス形式、例えば図18に示す如く横方向に8個、縦方向に4個となるようなマトリックス形式で、これら32ワード分のワードデータをメモリセルアレイ回路204に格納するようにしているので、アクセス順にフォントデータを読み出す際、16進法(HEX)で表現されている#7のメモリセルに格納されているワードデータを読出してから、#8のメモリセルに格納されているワードデータを読出すとき、#Fのメモリセルに格納されているワードデータを読出してから、#10のメモリセルに格納されているワードデータを読出すとき、および#17のメモリセルに格納されているワードデータを読出して、#18のメモリセルに格納されているワードデータを読出すとき、横方向のみならず、縦方向についても、読出しメモリセルのメモリ番地を遷移させなければならない。なお、この図18では、“←”によって左側の欄に書き込まれている内容と同じ内容を示している。
このため、1つの漢字フォントデータを構成する各ワードデータを読み出すとき、横方向に31回、縦方向に3回、回路全体を活性化させなければならず、その分だけ消費電流が多くなるとともに、冗長なアドレスデータが必要な分だけアドレスピンの本数が多くなるとともに、アクセス時間が長くなるという問題があった。
【0004】
また、上述した以外にアクセス方法として、特公昭63−53639号公報に記載された「読出し専用半導体メモリ」や特公平1−5397号公報に記載された「半導体記憶装置」などがある。
特公昭63−53639号公報に記載された「読出し専用半導体メモリ」では、特定のアドレスデータが入力されたとき、出力データを“0”または“1”に固定して1つのチップを完全JISROMとして使用したり、準JISROMとして使用することを可能にし、また特公平1−5397号公報に記載された「半導体記憶装置」では、特定のアドレスデータが入力されたとき、出力端子を“0”、“1”または高インピーダンスに固定することにより、JIS−C−6226の漢字コードを直接入力可能にしながら、チップを指定するアドレスデータ以外のアドレスデータが入力されたとき、出力端子を高インピーダンスにして他のチップとの連携動作を容易にしている。
しかしながら、これら特公昭63−53639号公報に記載された「読出し専用半導体メモリ」や特公平1−5397号公報に記載された「半導体記憶装置」などでも、図15に示す漢字ROM回路201が持つ問題点、すなわち1つの漢字フォントデータを構成するワードデータを読み出すとき、横方向に31回、縦方向に3回、回路全体を活性化させなければならず、その分だけ、消費電流が多くなるとともに、冗長なアドレスが必要な分だけアドレスピンの本数が多くなるとともに、アクセス時間が長くなるという問題があった。
本発明は上記の事情に鑑みてなされたものであり、その目的は、チップのパッケージ面積、消費電流を低減させながら、高速でフォントデータなどを読み出すことができ、これによって漢字表示速度などを大幅に向上させることができるROM回路を提供するとともに、アドレスピンの本数を少なくできるROM回路を提供することにある。
【0005】
【課題を解決するための手段】
上記の目的を達成するために本発明は、請求項1では、固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路であって、下位アドレスデータが予め設定されている所定値のときに選択されるメモリセルのワードラインの配線抵抗を、他のメモリセルのワードラインの配線抵抗より小さくすることを特徴とする。
また、請求項2では、固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路であって、下位アドレスデータが予め設定されている所定値のときに選択されるメモリのチャンネル幅を、他のメモリセルのチャンネル幅より大きくすることを特徴とする。
また、請求項3では、固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路であって、下位メモリセルアレイを、下位アドレスデータが予め設定されている所定値のときに選択される第1のメモリセルアレイと、前記下位アドレスデータが予め設定されている所定値以外のときに選択される第2のメモリセルアレイとに分割し、前記第1のメモリセルアレイの読み出し速度が前記第2のメモリセルアレイの読み出し速度より速くなるように、第1及び第2のメモリセルアレイの各々の特性を設定することを特徴とする。
また、請求項4では、請求項1乃至3の何れか一項に記載のROM回路において、チップ活性化信号が非活性状態に遷移するとき、前記上位アドレスデータを保持して、この上位アドレスデータによって同一の固定長データを指定し続けることを特徴とする。
【0006】
上記の構成により、請求項1では、固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路において、下位アドレスデータが予め設定されている所定値のときに選択されるメモリセルのワードラインの配線抵抗を、他のメモリセルのワードラインの配線抵抗より小さくしたので、チップ面積、消費電流を低減させながら、データ読み出し速度をより高速化し、これによって漢字表示速度などを大幅に向上させることができる。
また、請求項2では、固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路であって、下位アドレスデータが予め設定されている所定値のときに選択されるメモリのチャンネル幅を、他のメモリセルのチャンネル幅より大きくしたので、チップ面積、消費電流を低減させながら、データ読み出し速度をより高速化し、これによって漢字表示速度などを大幅に向上させることができる。
また、請求項3では、固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路であって、下位メモリセルアレイを、下位アドレスデータが予め設定されている所定値のときに選択される第1のメモリセルアレイと、前記下位アドレスデータが予め設定されている所定値以外のときに選択される第2のメモリセルアレイとに分割し、前記第1のメモリセルアレイの読み出し速度が前記第2のメモリセルアレイの読み出し速度より速くなるように、第1及び第2のメモリセルアレイの各々の特性を設定したので、チップ面積、消費電流を低減させながら、高速でフォントデータなどを読み出し、これによって漢字表示速度などを大幅に向上させることができる。
また、請求項4では、請求項1乃至3の何れか一項に記載のROM回路において、チップ活性化信号が非活性状態に遷移するとき、前記上位アドレスデータを保持して、この上位アドレスデータによって同一の固定長データを指定し続けるようにしたので、チップ面積、消費電流を低減させながら、データ読み出し速度をより高速化し、これによって漢字表示速度などを大幅に向上させることができる。
【0007】
【発明の実施の形態】
以下、本発明を図面に示した形態例に基づいて詳細に説明する。
《第1形態例》
図1は本発明に係るROM回路を漢字用キャラクタジェネレータに適用した場合の第1形態例を示すブロック図である。
この図に示すROM回路1は、漢字コードを示すアドレスデータA5〜A16が入力されたとき、これを取り込んで保持しながらアドレスデータXとして出力するアドレスバッファ回路2と、このアドレスバッファ回路2から出力されるアドレスデータXをデコードして行選択データを生成するXデコーダ回路3と、マトリックス状に配置された複数のメモリセル20(図9参照)を有し、Xデコーダ回路3から出力される行選択データに対応するメモリセル20に記憶されているフォントデータをワード単位で読出して出力するメモリセルアレイ回路4と、ワードデータ番号を示すアドレスデータA0〜A4が入力されたとき、これを取り込んでアドレスデータYとして出力するアドレスバッファ回路5と、このアドレスバッファ回路5から出力されるアドレスデータYをデコードして列選択データを生成するYデコーダ回路6と、このYデコーダ回路6から出力される列選択データに対応したメモリセル20から出力されるワードデータを通過させるYゲート回路7と、入力された信号CE* 、OE、OE* に基づき出力タイミング信号などを生成する出力制御回路8と、この出力制御回路8から出力許可が出されているとき、Yゲート回路7から出力されるワードデータを取り込み、これを出力データO0〜O7として出力する出力バッファ回路9とを備えている。
【0008】
この場合、メモリセルアレイ回路4内に1つの漢字コードに対応する漢字フォントを構成する32ワード分のワードデータを格納する際、予め設定されているマトリックス形式、例えば図2に示す如く横方向に32個(FF(HEX)個)となるようなマトリックス形式で、これら32ワード分のワードデータがメモリセルアレイ回路4に格納される。なお、この図2では、“←”によって左側の欄に書き込まれている内容と同じ内容を示している。
信号CE* 、OE、OE* によって読出し指示が入力されるとともに、図3(b)に示す如く漢字コードを示すアドレスデータA5〜A16が入力されたとき、このアドレスデータA5〜A16をデコードして、アドレスデータXを生成した後、図3(a)に示す如く前記漢字コードで指定された漢字フォントを構成する各ワードデータの番号(アドレスデータA0〜A4)が入力される毎に、このアドレスデータA0〜A4をデコードしてアドレスデータYを生成し、これらアドレスデータX、Yに対応するメモリ番地のメモリセル20からフォントデータをワード単位で読出し、これを出力データO0〜O7として外部に出力する。
【0009】
アクセス順にワードデータを読み出すとき、#0のメモリ番地に対応するメモリセル20からワードデータを読出してから#1Fのメモリ番地に対応するメモリセル20からワードデータを読出すまでの間、縦方向について遷移させることなく、横方向について31回遷移させるだけで、漢字コードに対応する漢字フォントデータの全ワードデータを読み出すことができる。
このように、この第1形態例では、1つの漢字フォントデータを構成する32ワード分のワードデータを横一列となるように、メモリセルアレイ回路4内の単一の行に格納し、漢字フォントデータを読み出す際、アドレスデータA5〜A16によって漢字コードを指定し、アドレスデータA0〜A4でワードデータ番号を指定して、フォントデータをワード単位で読み出すとともに、アドレスデータA5〜A16を固定してアドレスデータA0〜A4のみをインクリメントさせ、メモリセルアレイ回路4に格納されているワードデータを単一の行から読み出すようにしているので、チップ面積、消費電流を増大させることなく、高速でフォントデータなどを読み出すことができ、これによって漢字表示速度などを大幅に向上させることができる。
【0010】
《第2形態例》
また、上述した第1形態例においては、上位アドレスデータ側のアドレスバッファ回路2や下位アドレスデータ側のアドレスバッファ回路5、例えばアドレスバッファ回路6として図4に示す如く信号CEB(チップ活性化信号)を取り込んで反転させるインバータ回路10と、このインバータ回路10から出力される信号CEB* (信号ICE)と、アドレスデータA0〜A4との論理積をとるナンドゲート回路11と、このナンドゲート回路11から出力されるアドレスデータA0* 〜A4* を取り込んで反転させるインバータ回路12とを持つ回路を使用している場合、図5(b)に示す如くアドレスデータA0〜A4でワードデータの読出し番地を示す#0、#1、…を指定するとき、図5(a)に示す如く信号CEBが“0”から“1”に戻る毎に、ナンドゲート回路11から出力されるアドレスデータA0* 〜A4* が全て“1”になって、#0→#0、#1→#0、#2→#0、#3→#0、…という順で、メモリ番地が指定されてしまう。
そこで、このようにアドレスデータA0〜A4の変化途中で、信号CEBが“0”→“1”に変化しても、アドレスバッファ回路5から出力されるアドレスデータA0* 〜A4* などを変化させたくないときには、アドレスバッファ回路5として図6に示す如く信号ICEが“0”から“1”に切り替わったとき、アドレスデータA0〜A4を取り込んでラッチするラッチ回路13と、このラッチ回路13から出力されるアドレスデータA0〜A4を取り込んで反転するインバータ回路14とを有する回路を使用するようにしてもよい。
【0011】
このようにすることにより、信号ICEが“0”から“1”に変化するときにのみ、ラッチ回路13によってアドレスデータA0〜A4をラッチさせて、アドレスデータA0〜A4を切り替える前に信号ICEが“1”から“0”に変化しても、このラッチ回路13から出力されるアドレスデータA0〜A4が変化しないようにすることができ、これによってラッチ回路13に入力されたアドレスデータA0〜A4で指定されたメモリ番地のみから、ワードデータを出力させることができる。
同様に、上位アドレスデータを処理するアドレスバッファ回路2の構成を図6に示す回路にすれば、ラッチ回路13によってアドレスデータA5〜A16をラッチすることができるので、信号CEBが“1”に変化しても、回路に無駄な電流を流すことなく、Yデコーダ回路6から出力される後続のアドレスデータYを変化させるだけで、漢字フォントデータを構成するワードデータを読み出すことができる。
【0012】
《第3形態例》
また、上述した第2形態例においては、各アドレスバッファ回路2、5の構成要素として図6に示す如く回路を使用するようにしているが、この回路では、信号CEBが“1”のときにも、アドレスデータA0〜A4(または、アドレスデータA5〜A16)、アドレスデータA0* 〜A4* (または、アドレスデータA5* 〜A16* )が出力されてしまう。
そこで、信号CEBが“1”のとき、各アドレスバッファ回路2、5を非活性化させたいときには、各アドレスバッファ回路2、5として図7に示す如く、信号ICEを遅延させる遅延回路15と、この遅延回路15から出力される遅延済み信号ICEとアドレスデータA0〜A4(または、アドレスデータA5〜A16)との論理積をとるナンドゲート回路16と、信号ICEが“0”から“1”に切り替わったとき、アドレスデータA0〜A4(または、アドレスデータA5〜A16)を取り込んでラッチするラッチ回路17と、このラッチ回路17から出力されるアドレスデータA0〜A4(または、アドレスデータA5〜A16)を取り込んで反転するインバータ回路18とを有する回路を使用するようにしてもよい。
これによって、信号CEBが“1”になり、信号ICEが“0”になったとき、遅延回路15によって遅延された遅延済み信号ICEにより、ナンドゲート回路16などをオフ状態にして、アドレスバッファ回路2、5を非活性状態にすることができる。
【0013】
《第4形態例》
また、上述した第1形態例においては、図8(a)〜(h)に示す如く下位アドレスデータA0〜A4によって#0のメモリ番地が指定されたとき、上位アドレスデータA5〜A16も同時に切り替わり、図9に示す如くXデコーダ回路6から出力される行選択データ(ワードライン信号WL(i)〜WL(k))が切り替わってしまうことから、#0のメモリ番地を選択するとき、ワードライン信号WL(i)〜WL(k)と、ビットライン信号BL0〜BL31とを共に切り替えなければならず、これらが共に安定するまで時間がかかり過ぎて、その分だけ読出し時間がかかってしまい、ROM回路1全体の読出し時間が遅くなってしまう。
そこで、このような#0のメモリ番地に対する読出し速度を改善するために、図10に示す如くメモリセルアレイ回路4を構成する各メモリセル20を接続する比較的高い抵抗を持つポリシリコンなどの配線21と並行になるように、メタルなど比較的低い抵抗を持つ配線22によって#0のメモリ番地に対応するメモリセル20と、Xデコーダ回路3の出力端子とを接続する配線22を設けるようにしてもよい。
このように構成することにより、#0のメモリ番地を選択するとき、各メモリセル20のゲート電圧が安定するまでの時間を短くして読出しに要する時間を短くし、ROM回路1全体の読出し速度を速くすることができる。
【0014】
《第5形態例》
また、このような改善方法以外の方法、例えば図11に示す如く#0のメモリ番地に対応するメモリセル20aのチャネル幅W1を他のメモリセル20bのチャネル幅W2より大きくして、#0のメモリ番地に対応するメモリセル20aの駆動力を向上させるようにしてもよい。
このようにしても、#0のメモリ番地に対応するメモリセル20aのみチャネル幅W1を大きくしていることから、チップ面積の増大を抑制しながら、#0のメモリ番地を選択するときの読出し速度を速くしてROM回路1全体の読出し速度を速くすることができる。
【0015】
《第6形態例》
また、このような改善方法以外の方法、例えば図12に示す如く#0のメモリ番地以外に対応するメモリセル20によって構成されるメモリセルアレイ回路4aに対して、#0のメモリ番地に対応するメモリセル20によって構成されるメモリセルアレイ回路4bを別個に配置し、このメモリセルアレイ回路4bを高速な素子で構成することにより、#0のメモリ番地を選択するとき、読出しに要する時間を短くして、ROM回路1全体の読出し速度を速くするようにしてもよい。
この場合、アドレスバッファ回路2から出力される漢字コードを指定するアドレスデータXをXデコーダ回路3に供給して、メモリセルアレイ回路4aから#0以外のメモリ番地に格納されているワードデータを出力させるとともに、前記アドレスデータXをメモリセルアレイ回路4bに供給して、このメモリセルアレイ回路4bから#0のメモリ番地に格納されているワードデータを出力させる。
この状態で、Yデコーダ回路6から列選択データYG0が出力されているとき、メモリセルアレイ回路4bから出力されるワードデータを選択させ、Yデコーダ回路6から列選択データYG1〜YG31のいずれかが出力されているとき、メモリセルアレイ回路4aから出力されているワードデータを選択させることにより、前記アドレスデータA5〜A16で指定された漢字フォントデータの各ワードデータを読み出す。
【0016】
《第7形態例》
また、上述した第1〜第6形態例では、上位アドレスデータA5〜A16で漢字コードを指定し、下位アドレスデータA0〜A4を切り替えて、漢字コードで指定される漢字フォントの各ワードデータを順次指定するようにしているが、図13に示す如くアドレスバッファ回路5に代えてカウンタ回路26を設け、このカウンタ回路26によって外部から入力されるクロック信号CKをカウントし、このカウント結果をアドレスデータYとしてYデコーダ回路6に入力するようにしてもよい。
このように構成することにより、ROM回路1内で下位アドレスデータA0〜A4を発生することができ、これによってアドレスデータA0〜A4を伝送する際に必要な5本のアドレスデータ線に代えて、クロック信号CKを伝送する1本のクロック信号線だけにすることができる。
この結果、4本分の信号線を削減し、その分だけチップの端子数を低減させることができる。
但し、通常のシステムで使用されているROM回路に代えて、この第7形態例のROM回路1を使用する際には、図14に示す如くシステム側から出力されるアドレスデータA0をクロック信号CKとして前記カウンタ回路26のクロック入力端子に入力するとともに、ノアゲート回路27によってシステム側から出力されるアドレスデータA0〜A4の論理和をとって、リセット信号LTRを生成し、これを前記カウンタ回路26のリセット端子に入力する。
【0017】
《他の形態例》
また、上述した第1〜第7形態例においては、アドレスデータA0〜A16を用いてROM回路1から漢字フォントを構成する各ワードデータを読み出すようにしているが、必要なROM容量に応じて、MSB(最下位ビット)を決定するようにしてもよい。
また、以上の形態例においては、本発明のROM回路を漢字用キャラクタジェネレータに適用した場合について示したが、その他の用途のROM回路にも適用できることは云うまでもない。
【0018】
【発明の効果】
以上説明したように請求項1〜4に記載の発明によれば、チップ面積、消費電流を低減させながら、高速でフォントデータなどを読み出すことができ、これによって漢字表示速度などを大幅に向上させることができる。
【図面の簡単な説明】
【図1】本発明によるROM回路の第1形態例を適用したROM回路の一例を示すブロック図である。
【図2】図1に示すメモリセルアレイ回路に格納されている漢字フォントの各ワードデータ配置例を示す模式図である。
【図3】(a)及び(b)は図1に示すROM回路に対するアドレスデータ例を示す模式図である。
【図4】図1に示すアドレスバッファ回路の詳細な構成要素例を示す回路図である。
【図5】(a)及び(b)は図4に示すアドレスバッファ回路の改善点を説明するための信号例を示すタイミング図である。
【図6】本発明によるROM回路の第2形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。
【図7】本発明によるROM回路の第3形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。
【図8】(a)乃至(h)は図4に示すROM回路の改善点を説明するための信号例を示すタイミング図である。
【図9】図4に示すROM回路の改善点を説明するための信号例を示す回路図である。
【図10】本発明によるROM回路の第4形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。
【図11】本発明によるROM回路の第5形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。
【図12】本発明によるROM回路の第6形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。
【図13】本発明によるROM回路の第7形態例で使用されるアドレスバッファ回路の詳細な構成要素例を示す回路図である。
【図14】図13に示すROM回路を従来のシステムの組み込む際の回路構成例を示すブロック図である。
【図15】従来から知られているROM回路の一例を示すブロック図である。
【図16】図15に格納されている漢字フォント例を示す模式図である。
【図17】図16に示す漢字フォントを構成する各ワードデータの読出し手順例を示す模式図である。
【図18】図15に示すメモリセルアレイ回路から図16に示す漢字フォントの各ワードデータを読み出す際の読出し動作例を示す模式図である。
【符号の説明】
1…ROM回路、2…アドレスバッファ回路、3…Xデコーダ回路、4…メモリセルアレイ回路、4a…メモリセルアレイ回路、4b…メモリセルアレイ回路、5…アドレスバッファ回路、6…Yデコーダ回路、7…Yゲート回路、8…出力制御回路、9…出力バッファ回路、10…インバータ回路、11…ナンドゲート回路、12…インバータ回路、13…ラッチ回路、14…インバータ回路、15…遅延回路、16…ナンドゲート回路、17…ラッチ回路、18…インバータ回路、20…メモリセル、20a…メモリセル、20b…メモリセル、21…配線、22…配線、25…選択回路、26…カウンタ回路、27…ノアゲート回路
Claims (4)
- 固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路であって、下位アドレスデータが予め設定されている所定値のときに選択されるメモリセルのワードラインの配線抵抗を、他のメモリセルのワードラインの配線抵抗より小さくすることを特徴とするROM回路。
- 固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路であって、下位アドレスデータが予め設定されている所定値のときに選択されるメモリのチャンネル幅を、他のメモリセルのチャンネル幅より大きくすることを特徴とするROM回路。
- 固定長を有する複数のデータが格納され、アドレスデータが入力されたときに、前記データのうちの前記アドレスデータに対応する一つのデータが読み出されるように、前記アドレスデータにより選択される複数のメモリセル内に記憶されている前記データの構成要素データを出力するROM回路であって、下位メモリセルアレイを、下位アドレスデータが予め設定されている所定値のときに選択される第1のメモリセルアレイと、前記下位アドレスデータが予め設定されている所定値以外のときに選択される第2のメモリセルアレイとに分割し、前記第1のメモリセルアレイの読み出し速度が前記第2のメモリセルアレイの読み出し速度より速くなるように、第1及び第2のメモリセルアレイの各々の特性を設定することを特徴とするROM回路。
- 請求項1乃至3の何れか一項に記載のROM回路において、チップ活性化信号が非活性状態に遷移するとき、前記上位アドレスデータを保持して、この上位アドレスデータによって同一の固定長データを指定し続けることを特徴とするROM回路。
Priority Applications (1)
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Applications Claiming Priority (3)
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JP19281996 | 1996-07-03 | ||
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Related Child Applications (1)
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Publications (2)
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