JP3552882B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｉｚｅｄ Ｄｙｎａｍｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）のバーストモードにおける２ビット・プリフェッチ回路、または複数ビット・プリフェッチ回路に適用される冗長回路の新規な構成に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭ（以下簡単にＳＤＲＡＭと称する。）は、システム側から供給されるクロックに同期して内部動作を行うＤＲＡＭであり、通常のＤＲＡＭよりも高速動作を可能にする。このＳＤＲＡＭは、システム側から更に動作モードを指定するコマンド信号を与えられる。その与えられたコマンド信号を内部でデコードすることにより、ＳＤＲＡＭ側は、システム側が要求している動作モードを判別し、指定された動作モードに従って例えば読み出しデータを出力する。
【０００３】
上記の動作モードの一つにバーストモードがある。このバーストモードは、クロックの高速化に伴いメモリの内部動作を１クロックで行うことが困難になってくることから、複数のアドレスを同時に読み書きすることができるモードであり、外部から与えられたアドレスに対して、そのアドレスを起点にして連続するアドレスの記憶データを出力または書き込むモードである。そして、連続する出力ビットの数は、２ビット、４ビット、８ビットと指定される。
【０００４】
かかるバーストモードでは、外部アドレスをもとに、内部でそれに連続するアドレスを生成し、そのアドレスをデコードして記憶データを出力する。２ビットバーストモードでは、１つの内部アドレスを生成する。４ビットバーストモードでは、１つの内部アドレスを生成しその後のサイクルで２つの内部アドレスを生成する。更に、８ビットバーストモードでは、１つの内部アドレスを生成し、その後の３サイクルで２つの内部アドレスをそれぞれ生成する。
【０００５】
その場合、ＳＤＲＡＭは、内部のメモリセルアレイを奇数アドレス側のメモリセルアレイと偶数アドレス側のメモリアレイとに分割し、バーストモードでは、外部から与えられた或いは内部で生成したアドレスに対して、最下位ビットを除いたアドレスを、奇数アドレス側メモリセルアレイと偶数アドレス側メモリセルアレイのコラムデコーダに与える。かかる構成にして、必ず２ビットの記憶データを連続して出力することができる様にする。この構成は、２ビット・プリフェッチ回路と呼ばれる。同様に、４ビットの記憶データを同時に読み書きすることができる４ビットプリフェッチ回路も考えられる。その場合は、４つのメモリセルアレイに最下位２ビットを除いたアドレスがそれぞれのコラムデコーダに与えられる。
【０００６】
図１は、従来のＳＤＲＡＭの２ビット・プリフェッチ回路の例を示す図である。この例では、メモリセルアレイが、奇数アドレス側のメモリセルアレイ１０と偶数アドレス側のメモリセルアレイ２０との分割される。そして、それぞれのメモリセルアレイ１０，２０に対して、アドレス・プリデコーダ１１，２１とアドレス・メインデコーダ１２，２２とが設けられる。更に、それぞれのメモリセルアレイ１０，２０の出力が、データバスアンプ１３，１４で増幅される。
【０００７】
ＳＤＲＡＭは、システム側から与えられるクロックＣＬＫに同期して動作する。従って、そのクロックＣＬＫを取り込むクロックバッファ３０から出力されるクロック３１のタイミングにより、コマンド信号２（ｃｏｍｍ）がコマンドラッチ・デコーダ３２にラッチされ、アドレス信号３（Ａｄｄ）（この例ではａ０−ａ７の８ビット）がアドレスバッファ３３にラッチされる。そして、アドレスバッファ３３からのアドレス信号ａ３−ａ７が、コマンドラッチ・デコーダ３２の生成するアドレスラッチクロック３５のタイミングでアドレスラッチ３８にラッチされる。また、同じクロック３５によりアドレス信号ａ１，ａ２がアドレスラッチ・カウンタ３９にラッチされる。
【０００８】
アドレス信号ａ３−ａ７は、そのまま奇数側と偶数側のアドレスプリデコーダ１１，２１に与えられる。一方、アドレスａ１，ａ２は、奇数側のアドレスプリデコーダ１１にそのまま与えられる。また、偶数側のアドレスプリデコーダ２１には、アドレスａ１，ａ２そのままのラッチアドレス４４或いはアドレス演算回路４６でアドレスを１つ増加した新たなシフトアドレス４８が、最下位アドレスａ０の値に応じて、即ち、偶数か奇数かに応じて、与えられる。
【０００９】
そして、外部アドレスが偶数の場合は、偶数側のデータバスアンプ２３で増幅された偶数側記憶データ２４が、出力データラッチ回路１６にクロック５６のタイミングでラッチされ、そして、奇数側のデータバスアンプ１３で増幅された奇数側記憶データ１４が、出力データラッチ回路２６にクロック５７のタイミングでラッチされ、偶数、奇数の順番に連続して出力される。
【００１０】
また、外部アドレスが奇数の場合は、奇数側記憶データ１４が出力データラッチ回路１６に、偶数側記憶データ２４が出力データラッチ回路２６にそれぞれクロック５６，５７のタイミングでラッチされ、奇数、偶数の順番に連続して出力される。
【００１１】
【発明が解決しようとする課題】
メモリの容量の増大に伴い、メモリセルアレイに冗長セルアレイを追加してメモリの歩留まり低下を防止することが行われる。かかる冗長セルアレイを追加するに伴い、冗長セルアレイに置き換えられた不良セルのアドレスを記憶する冗長アドレスＲＯＭと、その冗長アドレスと現在アクセス中のアドレスとが一致するか否かを判定する冗長アドレス比較回路、若しくはＥＯＲ回路とを設ける必要がある。
【００１２】
しかしながら、上記した２ビット・プリフェッチ回路構成のメモリに冗長セルアレイ構成を適用する場合は、内部に奇数アドレス側のセルアレイ１０と偶数アドレス側のセルアレイ２０とを有するので、それぞれのセルアレイに冗長セルアレイを設け、それぞれに冗長アドレスＲＯＭと冗長アドレス比較回路を設ける必要がある。これでは、第一に、冗長アドレスＲＯＭと冗長アドレス比較回路とを重複して設ける為に、回路構成が増大する。また、第二に、冗長セルアレイを奇数側と偶数側のそれぞれのセルアレイに設けた場合に、それぞれが冗長アドレスＲＯＭを有すると、その冗長アドレスＲＯＭが効率的に使用されない。即ち、不良セルの発生の確率から、奇数アドレス側のセルアレイと偶数アドレス側のセルアレイの両方が全てに冗長セルアレイを使用する確率は低い。従って、両方のセルアレイに対する両方の冗長アドレスＲＯＭが、その容量の１００％を冗長アドレスの記憶に使用する確率は極めて低い。上記の課題は、４ビットプリフェッチ回路構成においても同様であり、広く複数ビットプリフェッチ回路構成においても同様である。
【００１３】
そこで、本発明の目的は、複数ビット・プリフェッチ回路構成の冗長セルアレイに対する冗長回路を効率的な構成にした半導体記憶装置を提供することにある。
【００１４】
更に、本発明の目的は、２ビットまたはそれ以上の複数ビット・プリフェッチ回路構成の冗長セルアレイに対する冗長回路の冗長アドレスを記憶した冗長ＲＯＭを効率的な構成にした半導体記憶装置を提供することにある。
【００１５】
更に、本発明の目的は、冗長アドレスＲＯＭからの冗長アドレス比較回路への冗長アドレス配線を効率的に構成した半導体記憶装置を提供することにある。
【００１６】
更に、本発明の目的は、２ビットまたはそれ以上の複数ビット・プリフェッチ回路構成の冗長セルアレイに対する冗長回路の冗長アドレス比較回路を効率的な構成にした半導体記憶装置を提供することにある。
【００１７】
更に、本発明の目的は、冗長回路の冗長アドレス比較回路を効率的な構成にした半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、第一に、奇数アドレス側セルアレイに奇数アドレス側冗長セルアレイが、偶数アドレス側セルアレイに偶数アドレス側冗長セルアレイがそれぞれ設けられるメモリにおいて、奇数側冗長アドレスと偶数側冗長アドレスとを奇数・偶数の選択データと共に記憶する冗長メモリを有する。冗長メモリは、奇数側と偶数側とでフレキシブルに使用されるので、冗長メモリの容量を少なくしても、救済確率を高く保つことができる。
【００１９】
本発明は、４ビット以上の複数ビット・プリフェッチ回路構成にも適用できる。例えば、４ビットプリフェッチ構成の場合は、内部に第一のアドレス群のメモリセルアレイと冗長セルアレイ、第二のアドレス群のメモリセルアレイと冗長セルアレイ、第三のアドレス群のメモリセルアレイと冗長セルアレイ、第四のアドレス群のメモリセルアレイと冗長セルアレイとを有するが、その場合は、冗長メモリは、第一乃至第四のアドレス群の冗長アドレスを第一乃至第四のアドレス群の選択データと共に記憶する。８ビット以上の場合も同様である。従って、発明としては、少なくとも第一のアドレス群と第二のアドレス群のメモリセルアレイと冗長セルアレイを少なくとも有する半導体記憶装置に適用される。
【００２０】
上記の第一の発明は、第一のアドレス群に対応する第一のアドレス群側セルアレイと第二のアドレス群に対応する第二のアドレス群側セルアレイとを有する半導体記憶装置において、
前記第一のアドレス群側セルアレイの不良セルに置き換えられる第一のアドレス群側冗長セルアレイと、
前記第二のアドレス群側セルアレイの不良セルに置き換えられる第二のアドレス群側冗長セルアレイと、
前記不良セルに対応する第一のアドレス群側の冗長アドレスまたは第二のアドレス群側の冗長アドレスをそれぞれ対応する第一・第二のアドレス群選択データと共に記憶する冗長メモリと、
前記冗長メモリから供給される前記第一のアドレス群側の冗長アドレスと、アクセスされる第一のアドレス群のアドレスとを比較し、一致する時に前記第一のアドレス群側冗長セルアレイの選択を有効にする第一のアドレス群側冗長アドレス比較回路と、
前記冗長メモリから供給される前記第二のアドレス群側の冗長アドレスと、アクセスされる第二のアドレス群のアドレスとを比較し、一致する時に前記第二のアドレス群側冗長セルアレイの選択を有効にする第二のアドレス群側冗長アドレス比較回路とを有することを特徴とする。
【００２１】
第二の発明は、第一の発明の冗長メモリ内の奇数側冗長アドレスと偶数側冗長アドレスとを別々の冗長アドレス配線を介して、奇数側冗長アドレス比較回路と偶数側アドレス比較回路とに供給する。
【００２２】
更に、第三の発明は、第二の発明の変形例であり、第一の発明の冗長メモリ内の奇数側冗長アドレスと偶数側冗長アドレスとを、共通の冗長アドレス配線を介して、奇数側冗長アドレス比較回路と偶数側アドレス比較回路とに時分割で供給する。上記の第二及び第三の本発明も、４ビット以上の複数ビット・プリフェッチ回路構成にも適用できる。
【００２３】
第四の発明は、奇数アドレス側セルアレイと偶数アドレス側セルアレイとを有する２ビット・プリフェッチ構成の半導体記憶装置において、それぞれのセルアレイに冗長セルアレイを設け、それぞれの冗長セルアレイに対応する冗長アドレス比較回路を、共通の上位アドレスについての冗長アドレス比較回路と、別々の下位アドレスについての奇数側冗長アドレス比較回路と、偶数側冗長アドレス比較回路とで構成する。これにより、冗長アドレス比較回路が簡略化される。本発明も、４ビット以上の複数ビット・プリフェッチ回路構成にも適用できる。
【００２４】
上記の第四の発明は、第一のアドレス群に対応する第一のアドレス群側セルアレイと第二のアドレス群に対応する第二のアドレス群側セルアレイとを有する半導体記憶装置において、
前記第一のアドレス群側セルアレイの不良セルに置き換えられる第一のアドレス群側冗長セルアレイと、
前記第二のアドレス群側セルアレイの不良セルに置き換えられる第二のアドレス群側冗長セルアレイと、
前記不良セルに対応する冗長アドレスを記憶する冗長メモリと、
前記冗長メモリから供給される前記冗長アドレスの下位アドレスと、アクセスされる第一のアドレス群の下位アドレスとを比較する第一のアドレス群側下位冗長アドレス比較回路と、
前記冗長メモリから供給される前記冗長アドレスの下位アドレスと、アクセスされる第二のアドレス群の下位アドレスとを比較する第二のアドレス群側下位冗長アドレス比較回路と、
前記冗長メモリから供給される前記冗長アドレスの上位アドレスと、アクセスされる第一のアドレス群及び第二のアドレス群の共通上位アドレスとを比較する共通上位冗長アドレス比較回路とを有することを特徴とする。
【００２５】
更に、第五の発明は、奇数・偶数にかかわらず、セルアレイの不良セルを救済する冗長セルアレイを複数有する場合に、冗長メモリにそれらの冗長アドレスを複数の冗長セルアレイの選択データと共に記憶し、複数の冗長セルアレイに対応する冗長アドレス比較回路に対して、冗長アドレスを時分割で供給する。その結果、冗長メモリからの冗長アドレスの配線を簡略化することができる。
【００２６】
上記の第五の発明は、セルアレイと該セルアレイの不良セルに置き換えられる複数の冗長セルアレイとを有する半導体記憶装置において、
前記不良セルに対応する冗長アドレスを、前記複数の冗長セルアレイの選択データと共に記憶する冗長メモリと、
前記複数の冗長セルアレイ毎に設けられ、前記冗長メモリから供給される前記冗長アドレスと、アクセスされるアドレスとを比較し、一致する時に対応する前記冗長セルアレイの選択を有効にする冗長アドレス比較回路とを有し、
前記冗長メモリは、前記選択データに応じて記憶された複数の前記冗長アドレスを時分割で前記複数の冗長アドレス比較回路に供給することを特徴とする。
【００２７】
尚、Ｎ（Ｎ＝２Ｍ 、Ｍは１以上の整数）ビット・プリフェッチ構成において、アドレス群の数とメモリセルアレイの数は共にＮ個になる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。尚、図中、ゲートに丸印が付されたトランジスタはＰ型トランジスタでそれ以外のトランジスタはＮ型トランジスタを意味する。また、信号の引用符号の末尾にＺが付される場合は、Ｌレベルが活性レベルであり、Ｘが付される場合は、Ｈレベルが活性レベルである。
【００２９】
本発明の半導体記憶装置は、ＤＲＡＭ、ＳＲＡＭ等の冗長セルを必要とするメモリに適用できる。以下に示される実施の形態例は、シンクロナスＤＲＡＭに適用した例である。更に、本発明は複数ビット・プリフェッチ回路構成に広く適用できるが、以下の実施の形態例は２ビット・プリフェッチ回路に適用した例である。
【００３０】
図２は、本発明の第一の実施の形態例の構成図である。この図では、図１に対応する部分には同じ引用番号が与えられている。即ち、奇数アドレス側のセルアレ１０と偶数アドレス側のセルアレ２０に分けられ、それぞれにアドレスプリデコーダ１１，２１と、アドレスメインデコーダ１２，２２と、データバスアンプ１３，２３が設けられる。データバスアンプ１３，２３の奇数側データ１４，偶数側データ２４が、アクセスされるアドレスが奇数か偶数かにより、上記した通り出力データラッチ回路１６，２６にラッチされる。外部からのクロック１は、クロック入力バッファ３０で増幅され、クロック発生回路５２、遅延回路５３，クロック発生回路５４を介してデータバスアンプ１３，２３のラッチ信号５５と、出力データラッチ回路１６、２６の出力クロック５６，５７とが生成される。
【００３１】
図２の第一の実施の形態例では、奇数側アドレスセルアレイ１０に冗長セルアレイ１７が、偶数側アドレスセルアレイ２０に冗長セルアレイ２７がそれぞれ設けられる。また、それぞれの冗長セルアレイ１７，２７に対して冗長アドレス比較回路（ＥＯＲ回路）６２，６５と冗長コラム選択回路６３，６５とが設けられる。冗長コラム選択回路６３，６５の冗長コラム選択信号６４，６７は、それぞれ冗長セルアレイ１７，２７に与えられると同時に、アドレスメインデコーダ１２，２２に選択禁止信号として与えられる。
【００３２】
そして、図２の第一の実施の形態例で特徴的なことは、両冗長セルアレイ１７，２７に置き換えられる不良セルアレイのコラムアドレスを記憶する冗長ＲＯＭ５９が、共通に設けられることである。即ち、冗長ＲＯＭ５９は、奇数アドレス側セルアレイの不良セルアレイの冗長コラムアドレスと、偶数アドレス側セルアレイの不良セルアレイの冗長コラムアドレスとを奇数側か偶数側かの情報と共に記憶する。更に、冗長ＲＯＭ５９には、メモリセルアレイを分割した複数のメモリブロックのアドレスも記憶される。その結果、冗長ＲＯＭ５９の記憶領域は、複数のメモリブロックにおいて、奇数側冗長アドレスと奇数側冗長アドレスとにフレキシブルに割り当てられる。本実施の形態例は、４ビット以上のプリフェッチ構成のメモリ装置にも適用できる。
【００３３】
図３は、上記の冗長ＲＯＭと冗長セルアレイとの関係を示す図である。この例では、メモリセルアレイが、６つのブロックに分割されている。即ち、通常の奇数アドレス側セルアレイ１０−１〜１０−６とそれぞれの冗長セルアレイ１７−１〜１７−６が奇数側に、通常の偶数アドレス側セルアレイ２０−１〜２０−６とそれぞれの冗長セルアレイ２７−１〜２７−６が偶数側に設けられる。それに対して、冗長ＲＯＭ５９が８セットの冗長コラムアドレスを記憶するだけの容量を有する。
【００３４】
そして、図３の例では、ブロック１の奇数側セルアレイ１０−１に不良セルｆｓ１が、ブロック１の偶数側セルアレイ２０−１に不良セルｆｓ２が、ブロック２の偶数側セルアレイ２０−２に不良セルｆｓ３が、ブロック３の奇数側セルアレイ１０−３に不良セルｆｓ４が、ブロック３の偶数側セルアレイ２０−３に不良セルｆｓ５が、ブロック４の奇数側セルアレイ１０−４に不良セルｆｓ６が、ブロック５の偶数側セルアレイ２０−５に不良セルｆｓ７が、ブロック６の奇数側セルアレイ１０−６に不良セルｆｓ８が、それぞれ存在するとする。
【００３５】
かかる不良セルｆｓ１〜ｆｓ８は、８セットの冗長コラムアドレスを記憶する容量を持つ冗長ＲＯＭ５９により記憶される。そして、図３の状態から更に、奇数側のセルアレイ１０−２，１０−５でも不良セルが発生し、偶数側のセルアレイ２０−４，２０−６でも不良セルが発生する確率は、かなり低い。従って、冗長ＲＯＭ５９が、複数のメモリブロックについて、奇数側と偶数側の冗長アドレスをフレキシブルのその記憶領域を割り当てることで、冗長ＲＯＭ５９の記憶容量を全ての冗長セルアレイを使用する場合に必要な容量よりも小さくしても、合理的に高い確率で、不良セルを冗長セルアレイに置き換えることが可能である。
【００３６】
従って、冗長ＲＯＭ５９には、冗長コラムアドレス以外に、その冗長アドレスが属するブロックのアドレスと奇数側か偶数側かの情報とが記憶される。奇数側冗長セルアレイ１７と偶数側冗長セルアレイ２７とが全て不良セルアレイと置き換えられる確率は、不良セルアレイの発生確率からきわめて低いので、冗長ＲＯＭ５９の記憶容量を上記の様に小さくしても、実用上はほとんど不都合は発生しない。
【００３７】
尚、第一の実施の形態例では、各冗長セルアレイが複数組選択可能にするには、図３に示された冗長回路の構成を複数組設ける必要がある。
【００３８】
奇数側の冗長アドレス比較回路６２には、コラムアドレス（ａ３−ａ７）４２とコラムアドレス（ａ１，ａ２）４４とがアクセスされているコラムアドレスとして与えられ、更に冗長ＲＯＭ５９に記憶されたコラムアドレス（ａ１−ａ７）６１Ｏが冗長アドレスとして与えられ、両アドレスが比較される。また、偶数側の冗長アドレス比較回路６５には、コラムアドレス（ａ３−ａ７）４２とコラムアドレス（ａ１，ａ２）４４またはシフトアドレス（ａ１’，ａ２’）４８のいずれかのアドレス４９とがアクセスされているコラムアドレスとして与えられ、更に冗長ＲＯＭ５９に記憶されたコラムアドレス（ａ１−ａ７）６１Ｅが冗長アドレスとして与えられ、両アドレスが比較される。２ビットプリプリフェッチ回路構成であるので、コラムアドレスの最下位ビットａ０は、冗長アドレス比較回路６２，６５には与えられないし、冗長ＲＯＭ５９にも記憶されない。
【００３９】
第一の実施の形態例で特徴的なことは、冗長ＲＯＭ５９には、同じブロックの奇数アドレス側冗長セルアレイ１７ー１〜１７−６と偶数アドレス側冗長セルアレイ２７ー１〜２７−６との冗長アドレスが記憶される可能性がある。従って、冗長ＲＯＭ５９から冗長アドレス比較回路６２，６５への冗長アドレス配線を奇数側の配線６１Ｏと６１Ｅとが別々に設けられる。
【００４０】
尚、第一の実施の形態例が４ビット・プリフェッチ構成のメモリ装置に適用される場合は、アドレス演算回路が、＋１の回路に加えて、＋２の回路と＋３の回路が追加され、＋２の回路と＋３の回路にそれぞれプリデコーダ、メインデコーダ、メモリセルアレイ、冗長アドレス比較回路等が設けられる。
【００４１】
図４は、第一の実施の形態例の冗長回路の全体構成図である。図４には詳細な回路構成も示されているが、回路が微小でわかりにくいので、ここではその概略的な構成について説明し、それぞれの回路の構成は後で説明する。図５は、図４の各ブロックだけで全体の構成を示したブロック図である。図４の説明において適宜図５を参照することにより、以下の説明を容易に理解できるであろう。
【００４２】
冗長ＲＯＭ５９内には、不良セルのコラムアドレスが冗長アドレスとして冗長アドレスＲＯＭ８１に記憶される。冗長ＲＯＭ５９は奇数側セルアレイと偶数側セルアレイに共通に設けられるので、冗長アドレスＲＯＭ８１に記憶された冗長アドレスが奇数側の冗長アドレスか偶数側の冗長アドレスかの情報を記憶する奇数・偶数アレイ選択回路８２が設けられる。更に、図４，５の例では、セルアレイが複数ブロックに分割されている場合に、冗長アドレスＲＯＭ８１に記憶された冗長アドレスがどのブロックの冗長アドレスかを記憶するブロック選択回路８０が設けられる。ブロック選択回路８０には、ローアドレス信号８７が供給されて、記憶されているブロックのアドレスに一致するか否かの判定が行われる。一致した場合は、ブロック選択信号８０Ｂが活性状態になり、冗長アドレスＲＯＭ８１に記憶された冗長アドレスを出力させる。
【００４３】
奇数・偶数アレイ選択回路８２は、活性化信号ｄｒｓｚに応答して、奇数側選択信号８２Ｏと偶数側選択信号８２Ｅとの一方をＨレベルにする。その選択信号８２Ｏ，８２Ｅに応答して、トランスファー回路８３，８４は、冗長アドレスＲＯＭ８１に記憶された冗長アドレスを、奇数側冗長アドレス６１Ｏまたは偶数側冗長アドレス６１Ｅとして別々に出力する。
【００４４】
冗長ＲＯＭ５９は、複数（図４の例では８個）の冗長アドレスＲＯＭ８１を有し、そこに記憶された冗長アドレスの属するブロックのアドレスがブロック選択回路８０に記憶され、奇数か偶数かの情報が奇数・偶数アレイ選択回路８２に記憶される。従って、複数の冗長アドレスＲＯＭ８１からの冗長アドレス６１の内、奇数側にはただ一つの冗長アドレス６１Ｏが、偶数側にはただ一つの冗長アドレス６１Ｅがそれぞれ有効な冗長アドレスとして出力される。従って、奇数側冗長アドレス６１Ｏは、例えばワイヤードオア回路により奇数側リセット回路８５を介して冗長アドレス比較回路６２に与えられ、偶数側冗長アドレス６１Ｅも、ワイヤードオア回路により偶数側リセット回路８６を介して冗長アドレス比較回路６５に与えられる。これらのリセット回路８５，８６は、上記した活性化信号ｄｒｓｚがそれぞれ与えられ、非活性時に冗長アドレス６１Ｏ，６１Ｅをそれぞれ強制的にＨレベルのリセット状態にする。これは、ワイヤードオア構成の回路に必要なリセットである。
【００４５】
リセット回路８５，８６を介して冗長アドレス６１Ｏ，６１Ｅは、それぞれの冗長アドレス比較回路（ＥＯＲ回路）６２，６５に供給される。更に、冗長アドレス比較回路６２，６５には、供給されている冗長アドレス６１Ｏ，６１Ｅが有効か否かを示す冗長アドレス有効信号ＣＦＪＯＸとＣＦＪＥＸがそれぞれ与えられる。そして、冗長アドレス比較回路６２，６５には、アクセスされるコラムアドレス４２，４４及び４２，４９がそれぞれ供給される。従って、冗長アドレス比較回路６２，６５では、冗長アドレス有効信号が与えられる時に、冗長アドレス６１Ｏ，６１Ｅとアクセスされているコラムアドレスとを比較する。冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸは、ブロック選択信号８０Ｂと、奇数側選択信号８２Ｏまたは偶数側選択信号８２ＥをＮＯＲ回路８７，８９とインバータ８８，９０からなる回路により生成される。ここでも、ブロック選択信号８０Ｂと、奇数側選択信号８２Ｏまたは偶数側選択信号８２Ｅは、例えばワイヤードオア接続される。
【００４６】
更に、冗長アドレス比較回路６２，６５の出力は、冗長コラム選択回路６３，６６にそれぞれ与えられ、そこで、冗長コラム選択信号６４，６７が生成される。
【００４７】
図６は、冗長ＲＯＭ５９の具体的回路図である。ブロック選択回路８０は、記憶されている冗長アドレスに対応するブロックのローアドレスをフューズＦ１０〜Ｆ１７に記憶する。そして、それらのフューズＦ１０〜Ｆ１７と直列に接続されるＮ型トランジスタ１００〜１０７には、アクセスされたローアドレス信号８７が供給される。制御信号ｆｒａｚのＬレベルにより、Ｐ型トランジスタ１０９を介してノードｎ１０がＨレベルにリセットされる。その時Ｎ型トランジスタ１０８は非導通である。そこで、アクセスされたローアドレス８７が供給されて、制御信号ｆｒａｚがＨレベルに変化して活性化状態になると、トランジスタ１０８が導通し、全てのローアドレスが一致するとノードｎ１０のＨレベルが維持されて、ブロック選択信号８０ＢをＬレベルにする。また、１つのアドレスでも不一致の場合は、ノードｎ１０はＬレベルに引き下げられる。その結果、ブロック選択信号８０ＢはＨレベルになる。インバータ１１１とＰ型トランジスタ１１０とは、ノードｎ１０がＨレベルを維持した時に、ノードｎ１０がフローティング状態になるのを防止する回路である。
【００４８】
また、奇数・偶数選択回路８２はブロック選択回路８０に類似する構成である。即ち、フューズＦ１８に、コラムアドレスＲＯＭ８１に記憶される冗長アドレスが奇数側か偶数側かの情報が記憶される。この回路の例では、フューズＦ１８が導通状態では奇数側の冗長アドレスが記憶され、フューズＦ１８が切断されて非導通の状態では偶数側の冗長アドレスが記憶されていることを示す。この奇数・偶数選択回路８２も、制御信号ｆｒａｚのＬレベルにより、Ｎ型トランジスタ１２２が非導通、Ｐ型トランジスタ１２０が導通して、ノードｎ１１をＨレベルにリセットされる。そして、制御信号ｆｒａｚが活性化状態のＨレベルになると、トランジスタ１２２を導通状態にし、フューズＦ１８の導通、非導通状態に応じて、ノードｎ１１がＬレベル、Ｈレベルになる。そして、活性化信号ｄｒｓｚのＨレベルに応答して、ＮＡＮＤゲート１２５が奇数選択信号８２ＯをＨレベル（奇数側選択）またはインバータ１２６を介して偶数選択信号８２ＥをＨレベル（偶数側選択）にする。
【００４９】
この奇数選択信号８２Ｏ、偶数選択信号８２Ｅ及びブロック選択信号８０Ｂが、ＮＯＲゲート８７，８９にそれぞれ与えられ、Ｎ型トランジスタ８８，９０のインバータ回路により、冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが生成される。奇数側が選択される場合は、ブロック選択信号８０ＢのＬレベルと、偶数選択信号８２ＥのＬレベルとにより、ＮＯＲゲート８７の出力がＨレベルとなり、奇数側の冗長アドレス有効信号ＣＦＪＯＸがＬレベルとなる。一方、偶数側が選択される場合は、ブロック選択信号８０ＢのＬレベルと、奇数選択信号８２ＯのＬレベルとにより、ＮＯＲゲート８９の出力がＨレベルとなり、偶数側の冗長アドレス有効信号ＣＦＪＥＸがＬレベルとなる。
【００５０】
冗長コラムアドレスＲＯＭ８１は、冗長コラムアドレスａ１〜ａ７が記憶される。この冗長コラムアドレスａ１〜ａ７は、８ビットのコラムアドレスのうち、最下位ビットを除いたコラムアドレスの本数である。図６には、その７ビットのコラムアドレスが記憶されるＲＯＭ８１（０１）〜８１（０７）が記載される。それらの回路は全て同じであるので、代表としてコラムアドレスａ２を記憶するＲＯＭ８１（０２）を例にしてその回路を説明する。
【００５１】
コラムアドレスａ２を記憶するＲＯＭ８１（０２）には、コラムアドレスａ２を記憶するフューズＦ２０が、Ｐ型トランジスタ１３０とＮ型トランジスタ１３１との間に設けられる。フューズＦ２１は、単にフューズＦ２０に対抗して設けてそのインバータの出力レベルを調節するものである。このトランジスタ１３０，１３１のゲートには、ブロック選択信号８０Ｂが与えられる。ブロック選択信号８０ＢのＨレベルにより、ノードｎ１２はＬレベルにリセットされる。その後、ローアドレスが一致すると、ブロック選択信号８０ＢのＬレベルにより、Ｐ型トランジスタ１３０が導通し、フューズＦ２０の記憶状態（導通または非導通）に応じて、ノードｎ１２がＬレベルのまままたはＨレベルになる。このノードｎ１２の信号が、トランジスタ回路８３，８４を構成するＮ型トランジスタ１３４，１３５及びＮ型トランジスタ１３６，１３７により偶数側の冗長アドレス比較回路または奇数側の冗長アドレス比較回路に別々に分配される。
【００５２】
トランスファ回路８３，８４には、そのグランド側に接続されたＮ型トランジスタ１３５，１３７に偶数選択信号８２Ｅと奇数選択信号８２Ｏとが与えられる。即ち、選択信号８２Ｅ，８２ＯのＨレベルにより、トランジスタ１３５，１３７が導通するので、それに対応するノードｎ１２のレベルに応じて制御されるＮ型トランジスタ１３４，１３６により、記憶されていた冗長アドレスがＣＦＥ０２Ｚ（６１Ｅ）またはＣＦＯ０２Ｚ（６１Ｏ）として、出力される。
【００５３】
他の冗長コラムアドレスＲＯＭ８１も同じ構成であり、それぞれにトランスファー回路が設けられ、それぞれの冗長アドレスＣＦＯ０１Ｚ〜ＣＦＯ０７Ｚ（６１Ｏ）、または冗長アドレスＣＦＥ０１Ｚ〜ＣＦＥ０７Ｚ（６１Ｅ）が出力される。
【００５４】
上記した冗長アドレスＣＦＯ０１Ｚ〜ＣＦＯ０７Ｚ（６１Ｏ）、ＣＦＥ０１Ｚ〜ＣＦＥ０７Ｚ（６１Ｅ）は、複数の冗長ＲＯＭ５９から出力され、ワイヤードオア構成で接続されてリセット回路８５，８６に供給される。上記のトランスファ回路８３，８４がワイヤードオア接続であるので、Ｈレベルに上昇することができないので、このリセット回路８５，８６が設けられ、リセット時に全ての冗長アドレスＣＦＯ０１Ｚ〜ＣＦＯ０７Ｚ（６１Ｏ）、ＣＦＥ０１Ｚ〜ＣＦＥ０７Ｚ（６１Ｅ）をＨレベルにリセットする。或いは、リセット回路８５，８６は、アクティブ時に有効な冗長アドレスのＨレベル状態をフローティングにしない様に制御する。更に、リセット回路８５，８６では、冗長アドレス有効信号ＣＦＪＯＸ、ＣＦＪＥＸにより、有効な冗長アドレスの場合のみ、リセット状態が解除される。
【００５５】
図７は、リセット回路８５，８６の詳細回路図である。図４，５に示される通り、第一の実施の形態例では、このリセット回路８５，８６が、奇数側と偶数側の冗長アドレス６１Ｏ，６１Ｅにそれぞれ設けられる。このリセット回路は、冗長ＲＯＭ５９からの冗長アドレス信号６１Ｏ，６１Ｅを、リセット時に強制的にＨレベルにリセットする機能と、冗長アドレス信号が有効な時にリセット状態を解除する機能と、アクティブ時のＨレベルの冗長アドレス信号６１Ｏ，６１Ｅをフローティング状態にしない機能とを有する。
【００５６】
Ｐ型のトランジスタ１４１〜１４７がリセット用のトランジスタである。活性化信号ｄｒｓｚがＬレベルの時にリセット状態となるが、活性化信号ｄｒｓｚのＬレベルに応答して、インバータ１７２〜１７６及びＮＡＮＤゲート１７７とから一時的にＬレベルになる信号がノードｎ１５に生成され、その信号によりＰ型トランジスタ１７８が導通し、ノードｎ１６を一時的にＨレベルにする。そのノードｎ１６の信号は、インバータ１７１により反転され、一時的にＬレベルになるリセット信号ＲＳＴが生成される。リセット信号ＲＳＴの一時的なＬレベルにより、リセットトランジスタ１４１〜１４７が一斉に導通し、ノードｎ２１〜ｎ２７を強制的にＨレベルにする。この結果、ワイヤードオア接続された冗長アドレス信号６１Ｏ，６１Ｅは全てＨレベルにリセットされる。
【００５７】
ノードｎ２１〜ｎ２７は、複数の冗長ＲＯＭ５９からの冗長アドレス信号６１Ｅ，６１Ｏとワイヤードオア接続により接続されるノードである。従って、上記のリセットトランジスタ１４１〜１４７の導通により、その共通接続ノードｎ２１〜ｎ２７がＨレベルにリセットされる。また、同様にワイヤードオア接続されている奇数・偶数側の冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸに対しても、ノードｎ１６がＨレベルにリセットされることで、全ての冗長ＲＯＭ５９からの冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸがＨレベルにリセットされる。
【００５８】
次に、リセット回路の別の機能の為に、ノードｎ２１〜ｎ２７がＨレベルのフローティング状態になるのを防止するトランジスタ１５１〜１５７とインバータ１６１〜１６７とが、それぞれの冗長アドレスに対して設けられる。冗長ＲＯＭ５９から冗長アドレス６１Ｅ，６１Ｏがインバータ１６１〜１６７に与えられる。そして、奇数・偶数側の冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが有効状態のＬレベルになると、リセットが解除され、リセット信号ＲＳＴはＨレベルになり、リセットトランジスタ１４１〜１４７を一斉に非導通とする。その結果、Ｈレベルのフローティング状態にある冗長アドレス信号６１Ｅ，６１Ｏの印加されるノードｎ２１〜ｎ２７は、Ｐ型トランジスタ１５１〜１５７の導通により確実に電源Ｖｃｃに接続されて、フローティング状態が回避される。
【００５９】
冗長アドレス６１Ｅ，６１ＯのＣＦＥ０１Ｚ／ＣＦＯ０１Ｚ〜ＣＦＥ０７Ｚ／ＣＦＯ０７Ｚは、インバータ１６１〜１６７により反転されてＨアクティブの冗長アドレスＣＦＥ０１Ｘ／ＣＦＯ０１Ｘとして、冗長アドレス比較回路６５，６２に供給される。
【００６０】
図８は、第一の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の回路図である。第一の実施の形態例では、冗長ＲＯＭ５９だけを奇数側と偶数側で共通に設けられ、冗長アドレス比較回路６２，６５は、奇数側と偶数側にそれぞれ設けられ、それぞれ全てのコラムアドレスａ１−ａ７の比較が行われる。従って、冗長アドレス比較回路６２，６５は、図示される通り、コラムアドレスａ１〜ａ７に対応して並列に設けられる。
【００６１】
図８には、コラムアドレスａ１に対する冗長アドレス比較回路の回路構成が示される。冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが無効レベルのＨレベルの時は、冗長アドレス６１Ｏ，６１Ｅが無効であるので、トランジスタ１８７の導通により冗長アドレス比較回路６２，６５の出力ｃａｊｎｚは全てＬレベルとなる。従って、冗長コラム選択回路６３，６６の入力は全てＬレベルとなり、出力６４，６７は非選択のＨレベルとなる。
【００６２】
一方、冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが有効レベルのＬレベルでは、トランジスタ１８７は非導通となり、ＮＯＲゲート１８０，１８２はスルー状態となる。従って、冗長アドレス６１Ｏ，６１ＥのＨレベルまたはＬレベルに応じて、ＣＭＯＳスイッチ１８３，１８４または１８５，１８６が導通する。従って、それに応じて、アクセスされているコラムアドレス４２，４４または４２，４９が、ＮＯＲゲート１８２を介してまたは介さずに、その反転信号または非反転信号が出力される。
【００６３】
図９は、冗長アドレス６１Ｏ，６１Ｅとアクセスされたアドレス４２，４４，４２，４９との関係を示す図表である。これに示される通り、両アドレスが論理的に排他的関係にある時に一致、論理的に同じの時に不一致であるとすると、冗長アドレス比較回路６２，６５により、一致した時は出力がＨレベル、不一致の時はＬレベルとなる。従って、冗長コラム選択回路６３，６６は、全てのコラムアドレスａ１〜ａ７に対して一致した場合に、その出力ｃａｊ０１ｚ〜ｃａｊ０７ｚが全てＨレベルとなり、ＮＡＮＤゲート１９０と１９１の出力はＬレベルとなる。その結果、ＮＯＲゲート１９２の出力はＨレベル、インバータ１９３の出力はＬレベルとなる。冗長コラム選択信号６４，６７は、Ｌレベルで選択状態となる。尚、ＮＡＮＤゲート１９０，１９１及びＮＯＲゲート１９２は、１つのＮＡＮＤゲートで構成しても良い。
【００６４】
［第二の実施の形態例］
上記の第一の実施の形態例では、冗長ＲＯＭ５９内にブロックアドレスを記憶するブロック選択回路８０、偶数と奇数の情報を記憶する奇数・偶数選択回路８２を冗長アドレスＲＯＭ８１と共に設けた。そして、その冗長アドレスを、トランスファー回路８３，８４により、奇数側の冗長アドレス比較回路への冗長アドレス信号６１Ｏの配線と、偶数側の冗長アドレス比較回路への冗長アドレス信号６１Ｅの配線とに分配する。
【００６５】
しかしながら、冗長アドレス信号を奇数側の配線と偶数側の配線にそれぞれ分配することで、その配線の本数が膨大になり、集積化の弊害となる。更に、冗長アドレス信号を奇数側の配線と偶数側の配線に分配することで、それぞれの配線にリセット回路８５，８６を設ける必要があり、この点も集積化の弊害になる。
【００６６】
一方、冗長ＲＯＭ５９内のブロック選択回路８０は、ローアドレスとの比較を行うが、ローアドレスはＲＡＳ期間に入力され、その後、例えば２０ｎｓｅｃ後に、コラムアドレスがＣＡＳ期間に入力される。
【００６７】
そこで、第二の実施の形態例では、冗長ＲＯＭからの冗長アドレスを出力する端子を、奇数側と偶数側で共通にし、ローアドレスが入力されてから時分割で奇数側の冗長アドレスと偶数側の冗長アドレスとを、それぞれの冗長アドレス比較回路に供給する。先に供給される奇数側の冗長アドレス比較回路には、その奇数側の冗長アドレスを記憶するラッチ回路が設けられる。本実施の形態例は、４ビット以上のプリフェッチ構成のメモリ装置にも適用できる。
【００６８】
図１０は、第二の実施の形態例の構成図である。図２と同じ部分には、同じ引用番号が付しされている。この例でも、複数のメモリブロックについて、奇数側の冗長アドレスと偶数側の冗長アドレスとが共通の冗長ＲＯＭ５９にフレキシブルに記憶される。冗長ＲＯＭ５９からの冗長アドレス信号６１の端子は、奇数用と偶数用に共通である。そして、この冗長アドレス信号６１を奇数側の冗長アドレス比較回路６２と偶数側の冗長アドレス比較回路６５とに時分割に供給する為に、奇数側の冗長アドレス比較回路６２に隣接して冗長アドレスを記憶するラッチ回路２００が設けられる。それ以外の構成は、図２の場合と同等である。
【００６９】
図１１は、第二の実施の形態例の冗長回路の全体構成を示す図である。図１１では、冗長回路の全体構成を示し、それぞれの回路構成が微細になっているので、それらの回路構成については後に別途説明する。
【００７０】
図１１に示される通り、冗長ＲＯＭ５９内には、第一の実施の形態例と同様に、冗長アドレスを記憶する冗長アドレスＲＯＭ８１と、その冗長アドレスが属するメモリブロックのアドレスを記憶するブロック選択回路８０と、その冗長アドレスが奇数側が偶数側かの情報を記憶する奇数・偶数選択回路８２が設けられる。そして、ブロック選択回路８０によりブロック選択アドレスが一致すると、冗長アドレスＲＯＭ８１からの冗長アドレスが共通の冗長アドレス信号配線６１から出力される。尚、複数の冗長ＲＯＭ５９からの冗長アドレス信号配線６１と冗長アドレス有効信号ＣＦＪＸの配線とは、ワイヤードオア接続される。
【００７１】
この冗長回路では、タイミング信号ＴＳ３がＬレベルの間は、奇数・偶数選択回路８２により選択される奇数側の冗長アドレスが、冗長アドレス信号配線６１に有効に出力され、その後、タイミング信号ＴＳ３がＨレベルに切り替わった後は、奇数・偶数選択回路８２により選択される偶数側の冗長アドレスが、冗長アドレス信号配線６１に有効に出力される。最初に冗長アドレス信号配線６１に出力された奇数側の冗長アドレス信号は、冗長アドレス有効信号ＣＦＪＸと共に、ラッチ回路２００のそれぞれのラッチ回路２０３，２０４にラッチされ、奇数側の冗長アドレス比較回路６２に与えられる。一方、後で冗長アドレス信号配線６１に出力された偶数側の冗長アドレス信号は、冗長アドレス有効信号ＣＦＪＸと共に偶数側の冗長アドレス比較回路６５に与えられる。冗長アドレス有効信号をラッチする回路２０１は、１ビット分ラッチするのに対して、奇数側の冗長アドレスをラッチする回路２０２は、７ビット分のラッチ回路を有する。
【００７２】
更に、この冗長回路では、冗長アドレス信号配線６１を共通化したのに伴い、リセット回路８６も共通化される。従って、リセット回路８６は、タイミング信号ＴＳ３がＬレベルからＨレベルに切り替わる時に、奇数側冗長アドレス信号を信号配線からリセットするために、一旦リセット動作を行う。そのために、図１１に示される通り、プリチャージ信号Ｐｒｅｃｈａｒｇｅ により、冗長アドレス信号配線６１がＨレベルにプリチャージされる。
【００７３】
図１２は、図１１の冗長ＲＯＭ５９の詳細回路図である。また、図１３は、図１１の冗長アドレス比較回路６５，６２、ラッチ回路２００、冗長コラム選択回路６６，６３の詳細回路図である。そして、図１４は、それらの冗長回路の動作タイミングチャート図である。
【００７４】
図１２に示された冗長ＲＯＭの構成は、ブロック選択回路８０、奇数・偶数選択回路８２、冗長アドレスＲＯＭ８１を有する点で、図６に示した第一の実施の形態例の冗長ＲＯＭと同じである。ブロック選択回路８０には、アクセス中のローアドレス信号がトランジスタ１０〜１０７のゲート８７に与えられる。また、フューズＦ１０〜Ｆ１７に記憶されている冗長コラムアドレスに対応するブロックのローアドレスが記憶される。この回路構成は、図６の例とほぼ同じである。奇数・偶数選択回路８２は、フューズＦ１８に冗長アドレスに対応する奇数か偶数かの情報が記憶される。この例では、フューズＦ１８が導通状態の場合は奇数アドレス側の冗長アドレスを記憶していることを示し、切断状態の場合は偶数アドレス側の冗長アドレスを記憶していることを示す。この奇数か偶数かの情報は、タイミング信号ＴＳ３のＬレベルとＨレベルの時に時分割にノードｎ２１に読み出される。
【００７５】
ブロック選択回路８０でブロックのアドレスが一致し、タイミング信号ＴＳ３がＬレベルの時に奇数・偶数選択回路８２が奇数の情報を記憶している場合に、若しくは、タイミング信号ＴＳ３がＨレベルの時に奇数・偶数選択回路８２が偶数の情報を記憶している場合に、ＮＡＮＤゲート１１２の出力８０ＢがＬレベルとなる。その結果、冗長アドレスＲＯＭ８１内の冗長アドレス信号を各出力端子６１−１〜６１−７に出力する。同時に、冗長アドレス有効信号ＣＦＪＸもインバータ２２０、トランジスタ２２１により、Ｌレベルと有効状態のレベルになる。本実施の形態例では、冗長アドレスＲＯＭ８１の出力は、奇数側または偶数側に対して共通の出力端子６１−１〜６１−７に生成される。従って、図６の如きトランスファー回路は設けられない。
【００７６】
図１４のタイミングチャートに従って説明すると、クロックＣＬＫ１のタイミングでアクティブコマンドが与えられ、アドレス端子にローアドレスが供給される。その時に、タイミング信号ＴＳ１により冗長ＲＯＭ５９が活性化され、且つリセット回路によりリセットされる。制御信号ｆｒａｚがＬレベルの間にノードｎ１０がＨレベルにリセットされていたが、ローアドレスの入力により制御信号ｆｒａｚがＨレベルに変わり、トランジスタ１０８が導通すると共に、フューズＦ１０〜Ｆ１７とローアドレスとが比較される。それらが一致する時は、ノードｎ１０がＨレベルを維持し、不一致の時はノードｎ１０がＬレベルに低下する。そこで、タイミング信号ＴＳ２の立ち上がりにより、ブロックアドレスが一致した冗長ＲＯＭでは、ＮＡＮＤゲート２０９の出力がＬレベルとなり、トランジスタ２１０を導通させる。従って、フューズＦ１８の導通（奇数）または切断（偶数）により、ノードｎ２０はＨレベルまたはＬレベルとなる。
【００７７】
その後、タイミング信号ＴＳ３がＬレベルの間に、フューズＦ１８が導通して奇数の情報を記憶していた冗長ＲＯＭにおいて、トランスファーゲート２１８を介してノードｎ２１にＨレベルが出力される。その結果、その冗長ＲＯＭのイネーブル信号８０ＢがＬレベルとなる。冗長コラムアドレスＲＯＭ８１では、冗長アドレス端子６１−２を出力する部分について説明すると、冗長アドレスがフューズＦ２０の切断または導通により記憶される。イネーブル信号８０ＢのＬレベルにより、ノードｎ１２がＨレベルに変化する（フューズＦ２０が導通）かＬレベルのまま（フューズＦ２０が切断）となり、それによりＮ型トランジスタ１３４が導通または非導通となり、冗長アドレス端子６１−２がＬレベルまたはＨレベルとなる。この信号が、タイミング信号ＴＳ４のＨレベルパルスにより、奇数側の冗長アドレス信号として、奇数側の冗長アドレス比較回路６２の手前に設けられたラッチ回路２０１，２０２に、冗長アドレス有効信号ＣＦＪＸと奇数側の冗長アドレスがラッチされる。即ち、タイミング信号ＴＳ４により、トランスファーゲート２３４が導通して冗長アドレス有効信号ＣＦＪＸがラッチ回路２０３にラッチされ、更にトランスファーゲート２３７が導通して冗長アドレス６１がラッチ回路２０４にラッチされる。
【００７８】
その後、プリチャージ回路８６でプリチャージ動作が行われると共に、タイミング信号ＴＳ３がＨレベルに切り替わる。それに伴い、冗長ＲＯＭ５９内の奇数・偶数選択回路８２のトランスファーゲート２１９が導通し、ノードｎ２０の反転信号がノードｎ２１に出力される。従って、フューズＦ１８が切断されて偶数の情報を記憶している冗長ＲＯＭ５９において、ノードｎ２１がＨレベルとなる。従って、ブロックアドレスが一致していて偶数の情報を記憶している冗長ＲＯＭにおいて、イネーブル信号８０ＢがＬレベルとなり、冗長アドレスＲＯＭ８１に記憶されている冗長アドレスが冗長アドレス端子６１−１〜６１−７に出力される。
【００７９】
この時点では、タイミング信号ＴＳ４はＬレベルであるので、ラッチ回路２００内のトランスファーゲートは閉じている。従って、その冗長アドレス６１は、偶数側の冗長アドレス比較回路６５にのみ供給される。かくして、奇数側の有効な冗長アドレスは奇数側の冗長アドレス比較回路６２に、偶数側の有効な冗長アドレスは偶数側の冗長アドレス比較回路６５にそれぞれ与えられる。
【００８０】
図１３に示された冗長アドレス比較回路６２，６５は、図８で示した回路と同じである。図１３には、冗長アドレス有効信号ＣＦＪＸをラッチするラッチ回路２０１と冗長アドレス６１をラッチするラッチ回路２０２とが、奇数側の冗長アドレス比較回路６２の手前に設けられる。
【００８１】
以上の通り、本実施の形態例では、複数のブロックに対して、奇数側と偶数側の冗長アドレスを冗長ＲＯＭにフレキシブルに記憶させるので、冗長ＲＯＭの容量を少なくして且つ合理的な確率で不良セルを救済することができる。しかも、冗長ＲＯＭからの冗長アドレスの出力端子は、奇数側と偶数側とで共通化して、両冗長アドレス信号を時分割に与えることができるので、冗長ＲＯＭの回路構成が簡素化し、冗長アドレスの出力端子を減らすことができる。本実施の形態例も、４ビット以上のプリフェッチ構成のメモリ装置にも適用できる。
【００８２】
［第三の実施の形態例］
図１５は、本発明の第三の実施の形態例の構成図である。図２と同じ部分には同じ引用番号を付している。この例では、上記した第一、第二の実施の形態例と同様に、奇数アドレス側セルアレイ１０に冗長セルアレイ１７が設けられ、偶数アドレス側セルアレイ２０に冗長セルアレイ２７が設けられる。そして、共通の冗長ＲＯＭ５９が両方のセルアレイ１０，２０の不良セルアレイのコラムアドレスをフレキシブルに記憶する。
【００８３】
本第三の実施の形態例では、更に、冗長アドレス比較回路は、上位のコラムアドレスａ３−ａ７についてアクセスされているアドレス４２と冗長アドレス６１とを比較する上位冗長アドレス比較回路７０と、下位のコラムアドレスａ１，ａ２についての、奇数側下位冗長アドレス比較回路６２Ｂと偶数側下位冗長アドレス比較回路６５Ｂとを有する。上位冗長アドレス比較回路７０は、奇数側と偶数側に共通に設けられ、その出力の比較信号７１は奇数側冗長コラム選択回路６３と偶数側冗長コラム選択回路６６とに与えられる。奇数側下位冗長アドレス比較回路６２Ｂには、アクセスされている下位のコラムアドレス（ａ１，ａ２）４４と冗長アドレス６１とが比較され、その出力の比較信号７２は奇数側冗長コラム選択回路６３に与えられる。更に、偶数側下位冗長アドレス比較回路６５Ｂには、下位のコラムアドレス（ａ１，ａ２）４４またはシフトアドレス（ａ１’，ａ２’）４９と冗長アドレス６１とが比較され、その出力の比較信号７３は偶数側冗長コラム選択回路６６に与えられる。
【００８４】
２ビット・プリプリフェッチ回路構成では、奇数アドレス側セルアレイと偶数アドレス側セルアレイとで構成されるが、上位アドレスａ３−ａ７は常に両セルアレイに対して同じであるので、その上位アドレスａ３−ａ７と冗長アドレス６１との比較は、両セルアレイに共通の上位冗長アドレス比較回路７０で行われる。従来の場合に比べて、本第三の実施の形態例では、上位のコラムアドレスａ３−ａ７の５ビット分の比較回路を節約できる。更にメモリの容量が大きくコラムアドレスの本数が増えると、その効果は大きくなる。
【００８５】
図１６は、第三の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の回路図である。図１５のブロック図には、共通の冗長ＲＯＭ５９、共通の上位冗長アドレス比較回路７０、それぞれの下位冗長アドレス比較回路６２Ｂ、６５Ｂ及びそれぞれの冗長コラム選択回路６３，６６が示されるが、図１６では、共通の上位冗長アドレス比較回路７０と、奇数側の下位冗長アドレス比較回路６２Ｂと、奇数側の冗長コラム選択回路６３とだけが示される。
【００８６】
先ず、共通化された上位の冗長アドレス比較回路７０は、アドレス信号ａ３−ａ７の５ビットのアドレスの比較を行う。従って、その回路構成は、図８に示された冗長アドレス比較回路と同じである。上位冗長アドレス比較回路７０の５本の出力７１は、奇数側の冗長コラム選択回路６３内のＮＡＮＤゲート１９０と１９１とに供給される。
【００８７】
奇数側の冗長コラム選択回路６３の構成は、図８の回路と同じである。即ち、ＮＡＮＤゲート１９０，１９１，ＮＯＲゲート１９２及びインバータ１９３で構成される。
【００８８】
別々に設けられた下位の冗長コラム選択回路６２Ｂも、その回路構成は上位の冗長アドレス比較回路７０と同じである。奇数側の下位の冗長コラム選択回路６２Ｂは、冗長アドレス有効信号ＣＦＪＯＸにより冗長アドレス６１Ｏを通過させるＮＯＲゲート２５０とその出力のインバータ２５１、アクセスされるコラムアドレスａ１，ａ２（４４）を通過させるＮＯＲゲート２５２と、ＣＭＯＳスイッチトランジスタ２５３〜２５６及びリセットトランジスタ２５７で構成される。そして、その出力７２は、奇数側の冗長コラム選択回路６３のＮＡＮＤゲート１９０に与えられる。上位の冗長アドレス比較回路７０の出力７１が全てＨレベル、下位の冗長アドレス比較回路６２Ｂの出力７２が全てＨレベルの時に、ＮＡＮＤゲート１９０，１９１の出力が共にＬレベルとなり、ＮＯＲゲート１９２の出力はＨレベル、インバータ１９３の出力はＬレベルとなる。従って、冗長コラム選択信号６４のＬレベルにより、冗長セルアレイが選択され、不良セルの選択が禁止される。
【００８９】
偶数側の下位の冗長アドレス比較回路６５Ｂの構成は、図１６に示された奇数側の下位の冗長アドレス比較回路６２Ｂの構成と同じである。但し、アクセスされるコラムアドレスは、アドレスａ１，ａ２（４４）または桁上げされたアドレスａ１’，ａ２’（４８）が、最下位アドレスａ０が０か１かで切り換えられる。
【００９０】
上記の通り、第三の実施の形態例では、上位の冗長アドレス比較回路７０を共通化することができるので、図示された冗長アドレス比較回路７０の分だけ従来例よりも回路構成を少なくすることができる。本実施の形態例も、４ビット以上のプリフェッチ構成のメモリ装置にも適用できる。
【００９１】
［第四の実施の形態例］
図１７は、第四の実施の形態例の冗長回路の全体構成図である。この例は、上記の第三の実施の形態例の変形例である。この例では、冗長ＲＯＭ５９は、奇数・偶数選択回路は設けられていない。従って、冗長アドレスの出力端子の奇数側と偶数側に共通である。即ち、この例では、奇数アドレス側のセルアレイまたは偶数アドレス側のセルアレイのいずれかに不良セルが存在すると、両方のセルアレイにおいて、冗長セルアレイに同時に置き換えられる。即ち、奇数側と偶数側の区別なく冗長アドレスが、冗長アドレスＲＯＭ８１に記憶される。そして、冗長ＲＯＭ５９には、冗長アドレスが複数のメモリセルブロックに対してのみフレキシブルに記憶される。
【００９２】
第四の実施の形態例では、冗長アドレス比較回路を上位のアドレスａ３〜ａ７を冗長アドレス６１と比較する共通の上位冗長アドレス比較回路７０と、奇数側及び偶数側の下位のアドレスａ１，ａ２を冗長アドレス６１とそれぞれ比較する下位冗長アドレス比較回路６２Ｂ、６５Ｂとで構成される。この点は、上記の第三の実施の形態例と同じである。
【００９３】
但し、第四の実施の形態例では、冗長ＲＯＭ５９から奇数側と偶数側に共通の冗長アドレス有効信号ＣＦＪＸと同じく共通の冗長アドレス６１が出力されるので、下位冗長アドレス比較回路６２Ｂ、６５Ｂは、一体型で構成することができる。
【００９４】
図１８は、第四の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の具体的回路図である。この例は、下位側の冗長アドレス比較回路６２Ｂ、６５Ｂが一体型で構成される。上位側の冗長アドレス比較回路７０は、図１６の回路と同じ構成である。下位側の冗長アドレス比較回路６２Ｂ、６５Ｂでは、冗長アドレス有効信号ＣＦＪＸのＬレベルにより、ＮＯＲゲート２５０，２５２，２６２がスルー状態になる。そこで、冗長アドレス６１の論理により、ゲート２５３，２５４またはゲート２５５，２５６のいずれかが導通して、奇数側のアドレス４４の反転または非反転信号が出力７２として出力される。また、同様に、冗長アドレス６１の論理により、ゲート２５８，２５９またはゲート２６０，２６１のいずれかが導通して、偶数側のアドレス４９の反転または非反転信号が出力７３として出力される。
【００９５】
上位側の冗長アドレス比較回路７０の出力７１と下位側の冗長アドレス比較信号６２Ｂ、６５Ｂの奇数側出力７２とが、ＮＡＮＤゲート１９０，１９１でまとめられ、出力７１，７２が全てＨレベルの時に、それぞれＬレベルを出力して、ＮＯＲゲート１９２によりＨレベルが出力される。その結果、奇数側の冗長コラム選択信号６４がＬレベル（選択状態）となる。
【００９６】
同様に、上位側の冗長アドレス比較回路７０の出力７１と下位側の冗長アドレス比較信号６２Ｂ、６５Ｂの偶数側出力７３とが、ＮＡＮＤゲート２６５，１９１でまとめられ、出力７１，７２が全てＨレベルの時に、それぞれＬレベルを出力して、ＮＯＲゲート２６６によりＨレベルが出力される。その結果、偶数側の冗長コラム選択信号６７がＬレベル（選択状態）となる。
【００９７】
この様に、論理的には、図１８に示された第四の実施の形態例の回路構成は、図１５に示された第三の実施の形態例の回路構成と同じである。但し、冗長ＲＯＭ５９をシンプルな構成として冗長アドレス有効信号ＣＦＪＸと冗長アドレス６１とを奇数側と偶数側とで共通化したことにより、下位側の冗長アドレス比較回路は奇数側と偶数側とで一部共通化することができる。
【００９８】
［第五の実施の形態例］
図１９は、第五の実施の形態例の全体回路図である。この実施の形態例は、第二の実施の形態例と同様に、異なる冗長アドレス６１を時分割で異なる冗長アドレス比較回路３００、３０２に与える。即ち、図１９には、奇数側のセルアレイ１０しか示されていない。この例では、セルアレイ１０に対して２つの冗長セルアレイ１７Ａ、１７Ｂが設けられる。その為に、それぞれの冗長セルアレイ１７Ａ，１７Ｂには、冗長アドレス比較回路３００，３０２と冗長コラム選択回路６３Ａ，６３Ｂが設けられる。そして、共通に設けられた冗長ＲＯＭ５９には、２つの冗長セルアレイ１７Ａ，１７Ｂに対応する冗長アドレスが、複数の冗長セルアレイ１７Ａ，１７Ｂの選択データと共に記憶される。
【００９９】
そして、共通の冗長アドレス端子６１から、最初に冗長セルアレイ１７Ａに対応する冗長アドレスが出力されて、ラッチ回路２００にラッチされ、冗長アドレス比較回路３００に与えられる。その後、共通の冗長アドレス端子６１から、冗長セルアレイ１７Ｂに対応する冗長アドレスが出力されて、冗長アドレス比較回路３０２に与えられる。即ち、時分割で共通の冗長アドレス端子６１から、異なる冗長アドレスが異なる冗長アドレス比較回路に与えられる。従って、この実施の形態例では、複数ビットプリフェッチの構成に限定されない。
【０１００】
上記の時分割に冗長アドレスを出力する為の冗長ＲＯＭ５９内の回路構成は、図１１，１２，１３で示した回路構成に類似する。奇数・偶数選択回路の代わりに、複数の冗長セルアレイを選択するデータが記憶された選択回路が設けられる。そして、時分割に冗長アドレスが出力される回路構成は同じである。また、先に出力される冗長アドレスをラッチするラッチ回路２００も、図１３に示された回路と同等である。
【０１０１】
上記で示した回路構成は一例であり、他の回路構成によっても本発明が実現できることは、当業者であれば理解される。特に、冗長アドレスの記憶状態、フューズの使い方については、当業者により適宜変更できる。
【０１０２】
【発明の効果】
以上説明した通り、本発明によれば、複数ビット・プリフェッチ回路構成において、第一のアドレス群側セルアレイと第二のアドレス群側セルアレイにそれぞれ冗長セルアレイを設けた場合に、冗長アドレスを記憶する冗長ＲＯＭを第一のアドレス群側と第二のアドレス群側に共通に設け、フレキシブルに第一のアドレス群側と第二のアドレス群側のアドレスを記憶させる。従って、第一のアドレス群側と第二のアドレス群側に別々に専用の冗長ＲＯＭを設ける場合よりも、冗長ＲＯＭの容量を小さくすることができる。
【０１０３】
更に、本発明によれば、複数ビット・プリフェッチ回路構成において、第一のアドレス群側セルアレイと第二のアドレス群側セルアレイにそれぞれ冗長セルアレイを設けた場合に、コラムアドレスの内、第一のアドレス群側と第二のアドレス群側で同じになる上位のコラムアドレスに対する冗長アドレス比較回路を共通化し、奇数側と偶数側で異なる下位のコラムアドレスａ１，ａ２．．． に対する冗長アドレス比較回路を別々に設ける。従って、上位の冗長アドレス比較回路の構成を小規模にすることができる。
【図面の簡単な説明】
【図１】従来のＳＤＲＡＭの２ビット・プリフェッチ回路の例を示す図である。
【図２】本発明の第一の実施の形態例の構成図である。
【図３】第一の実施の形態例の冗長ＲＯＭと冗長セルアレイとの関係を示す図である。
【図４】第一の実施の形態例の冗長回路の全体構成図である。
【図５】図４の各ブロックだけで全体の構成を示したブロック図である。
【図６】冗長ＲＯＭ５９の具体的回路図である。
【図７】リセット回路８５，８６の詳細回路図である。
【図８】第一の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の回路図である。
【図９】冗長アドレスとアクセスされたアドレスとの関係を示す図表である。
【図１０】第二の実施の形態例の構成図である。
【図１１】第二の実施の形態例の冗長回路の全体構成を示す図である。
【図１２】図１１の冗長ＲＯＭの詳細回路図である。
【図１３】図１１の冗長アドレス比較回路、ラッチ回路、冗長コラム選択回路の詳細回路図である。
【図１４】第二の実施の形態例の冗長回路の動作タイミングチャート図である。
【図１５】第三の実施の形態例の構成図である。
【図１６】第三の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の回路図である。
【図１７】第四の実施の形態例の冗長回路の全体構成図である。
【図１８】第四の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の具体的回路図である。
【図１９】第五の実施の形態例の全体回路図である。
【符号の説明】
１０ 奇数アドレス（第一のアドレス群）側セルアレイ
１７ 奇数アドレス（第一のアドレス群）側冗長セルアレイ
２０ 偶数アドレス（第二のアドレス群）側セルアレイ
２７ 偶数アドレス（第二のアドレス群）側冗長セルアレイ
５９ 冗長メモリ、冗長ＲＯＭ
６２ 奇数（第一のアドレス群）側冗長アドレス比較回路
６５ 偶数（第二のアドレス群）側冗長アドレス比較回路
８０ ブロック選択回路
８１ 冗長アドレスメモリ、冗長アドレスＲＯＭ
８２ 奇数・偶数（第一・第二のアドレス群）選択回路
７０ 上位冗長アドレス比較回路
６２Ｂ 奇数（第一のアドレス群）側下位冗長アドレス比較回路
６５Ｂ 偶数（第二のアドレス群）側下位冗長アドレス比較回路
２００ ラッチ回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｉｚｅｄ Ｄｙｎａｍｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）のバーストモードにおける２ビット・プリフェッチ回路、または複数ビット・プリフェッチ回路に適用される冗長回路の新規な構成に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭ（以下簡単にＳＤＲＡＭと称する。）は、システム側から供給されるクロックに同期して内部動作を行うＤＲＡＭであり、通常のＤＲＡＭよりも高速動作を可能にする。このＳＤＲＡＭは、システム側から更に動作モードを指定するコマンド信号を与えられる。その与えられたコマンド信号を内部でデコードすることにより、ＳＤＲＡＭ側は、システム側が要求している動作モードを判別し、指定された動作モードに従って例えば読み出しデータを出力する。
【０００３】
上記の動作モードの一つにバーストモードがある。このバーストモードは、クロックの高速化に伴いメモリの内部動作を１クロックで行うことが困難になってくることから、複数のアドレスを同時に読み書きすることができるモードであり、外部から与えられたアドレスに対して、そのアドレスを起点にして連続するアドレスの記憶データを出力または書き込むモードである。そして、連続する出力ビットの数は、２ビット、４ビット、８ビットと指定される。
【０００４】
かかるバーストモードでは、外部アドレスをもとに、内部でそれに連続するアドレスを生成し、そのアドレスをデコードして記憶データを出力する。２ビットバーストモードでは、１つの内部アドレスを生成する。４ビットバーストモードでは、１つの内部アドレスを生成しその後のサイクルで２つの内部アドレスを生成する。更に、８ビットバーストモードでは、１つの内部アドレスを生成し、その後の３サイクルで２つの内部アドレスをそれぞれ生成する。
【０００５】
その場合、ＳＤＲＡＭは、内部のメモリセルアレイを奇数アドレス側のメモリセルアレイと偶数アドレス側のメモリアレイとに分割し、バーストモードでは、外部から与えられた或いは内部で生成したアドレスに対して、最下位ビットを除いたアドレスを、奇数アドレス側メモリセルアレイと偶数アドレス側メモリセルアレイのコラムデコーダに与える。かかる構成にして、必ず２ビットの記憶データを連続して出力することができる様にする。この構成は、２ビット・プリフェッチ回路と呼ばれる。同様に、４ビットの記憶データを同時に読み書きすることができる４ビットプリフェッチ回路も考えられる。その場合は、４つのメモリセルアレイに最下位２ビットを除いたアドレスがそれぞれのコラムデコーダに与えられる。
【０００６】
図１は、従来のＳＤＲＡＭの２ビット・プリフェッチ回路の例を示す図である。この例では、メモリセルアレイが、奇数アドレス側のメモリセルアレイ１０と偶数アドレス側のメモリセルアレイ２０との分割される。そして、それぞれのメモリセルアレイ１０，２０に対して、アドレス・プリデコーダ１１，２１とアドレス・メインデコーダ１２，２２とが設けられる。更に、それぞれのメモリセルアレイ１０，２０の出力が、データバスアンプ１３，１４で増幅される。
【０００７】
ＳＤＲＡＭは、システム側から与えられるクロックＣＬＫに同期して動作する。従って、そのクロックＣＬＫを取り込むクロックバッファ３０から出力されるクロック３１のタイミングにより、コマンド信号２（ｃｏｍｍ）がコマンドラッチ・デコーダ３２にラッチされ、アドレス信号３（Ａｄｄ）（この例ではａ０−ａ７の８ビット）がアドレスバッファ３３にラッチされる。そして、アドレスバッファ３３からのアドレス信号ａ３−ａ７が、コマンドラッチ・デコーダ３２の生成するアドレスラッチクロック３５のタイミングでアドレスラッチ３８にラッチされる。また、同じクロック３５によりアドレス信号ａ１，ａ２がアドレスラッチ・カウンタ３９にラッチされる。
【０００８】
アドレス信号ａ３−ａ７は、そのまま奇数側と偶数側のアドレスプリデコーダ１１，２１に与えられる。一方、アドレスａ１，ａ２は、奇数側のアドレスプリデコーダ１１にそのまま与えられる。また、偶数側のアドレスプリデコーダ２１には、アドレスａ１，ａ２そのままのラッチアドレス４４或いはアドレス演算回路４６でアドレスを１つ増加した新たなシフトアドレス４８が、最下位アドレスａ０の値に応じて、即ち、偶数か奇数かに応じて、与えられる。
【０００９】
そして、外部アドレスが偶数の場合は、偶数側のデータバスアンプ２３で増幅された偶数側記憶データ２４が、出力データラッチ回路１６にクロック５６のタイミングでラッチされ、そして、奇数側のデータバスアンプ１３で増幅された奇数側記憶データ１４が、出力データラッチ回路２６にクロック５７のタイミングでラッチされ、偶数、奇数の順番に連続して出力される。
【００１０】
また、外部アドレスが奇数の場合は、奇数側記憶データ１４が出力データラッチ回路１６に、偶数側記憶データ２４が出力データラッチ回路２６にそれぞれクロック５６，５７のタイミングでラッチされ、奇数、偶数の順番に連続して出力される。
【００１１】
【発明が解決しようとする課題】
メモリの容量の増大に伴い、メモリセルアレイに冗長セルアレイを追加してメモリの歩留まり低下を防止することが行われる。かかる冗長セルアレイを追加するに伴い、冗長セルアレイに置き換えられた不良セルのアドレスを記憶する冗長アドレスＲＯＭと、その冗長アドレスと現在アクセス中のアドレスとが一致するか否かを判定する冗長アドレス比較回路、若しくはＥＯＲ回路とを設ける必要がある。
【００１２】
しかしながら、上記した２ビット・プリフェッチ回路構成のメモリに冗長セルアレイ構成を適用する場合は、内部に奇数アドレス側のセルアレイ１０と偶数アドレス側のセルアレイ２０とを有するので、それぞれのセルアレイに冗長セルアレイを設け、それぞれに冗長アドレスＲＯＭと冗長アドレス比較回路を設ける必要がある。これでは、第一に、冗長アドレスＲＯＭと冗長アドレス比較回路とを重複して設ける為に、回路構成が増大する。また、第二に、冗長セルアレイを奇数側と偶数側のそれぞれのセルアレイに設けた場合に、それぞれが冗長アドレスＲＯＭを有すると、その冗長アドレスＲＯＭが効率的に使用されない。即ち、不良セルの発生の確率から、奇数アドレス側のセルアレイと偶数アドレス側のセルアレイの両方が全てに冗長セルアレイを使用する確率は低い。従って、両方のセルアレイに対する両方の冗長アドレスＲＯＭが、その容量の１００％を冗長アドレスの記憶に使用する確率は極めて低い。上記の課題は、４ビットプリフェッチ回路構成においても同様であり、広く複数ビットプリフェッチ回路構成においても同様である。
【００１３】
そこで、本発明の目的は、複数ビット・プリフェッチ回路構成の冗長セルアレイに対する冗長回路を効率的な構成にした半導体記憶装置を提供することにある。
【００１４】
更に、本発明の目的は、２ビットまたはそれ以上の複数ビット・プリフェッチ回路構成の冗長セルアレイに対する冗長回路の冗長アドレスを記憶した冗長ＲＯＭを効率的な構成にした半導体記憶装置を提供することにある。
【００１５】
更に、本発明の目的は、冗長アドレスＲＯＭからの冗長アドレス比較回路への冗長アドレス配線を効率的に構成した半導体記憶装置を提供することにある。
【００１６】
更に、本発明の目的は、２ビットまたはそれ以上の複数ビット・プリフェッチ回路構成の冗長セルアレイに対する冗長回路の冗長アドレス比較回路を効率的な構成にした半導体記憶装置を提供することにある。
【００１７】
更に、本発明の目的は、冗長回路の冗長アドレス比較回路を効率的な構成にした半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、第一に、奇数アドレス側セルアレイに奇数アドレス側冗長セルアレイが、偶数アドレス側セルアレイに偶数アドレス側冗長セルアレイがそれぞれ設けられるメモリにおいて、奇数側冗長アドレスと偶数側冗長アドレスとを奇数・偶数の選択データと共に記憶する冗長メモリを有する。冗長メモリは、奇数側と偶数側とでフレキシブルに使用されるので、冗長メモリの容量を少なくしても、救済確率を高く保つことができる。
【００１９】
本発明は、４ビット以上の複数ビット・プリフェッチ回路構成にも適用できる。例えば、４ビットプリフェッチ構成の場合は、内部に第一のアドレス群のメモリセルアレイと冗長セルアレイ、第二のアドレス群のメモリセルアレイと冗長セルアレイ、第三のアドレス群のメモリセルアレイと冗長セルアレイ、第四のアドレス群のメモリセルアレイと冗長セルアレイとを有するが、その場合は、冗長メモリは、第一乃至第四のアドレス群の冗長アドレスを第一乃至第四のアドレス群の選択データと共に記憶する。８ビット以上の場合も同様である。従って、発明としては、少なくとも第一のアドレス群と第二のアドレス群のメモリセルアレイと冗長セルアレイを少なくとも有する半導体記憶装置に適用される。
【００２０】
上記の第一の発明は、第一のアドレス群に対応する第一のアドレス群側セルアレイと第二のアドレス群に対応する第二のアドレス群側セルアレイとを有する半導体記憶装置において、
前記第一のアドレス群側セルアレイの不良セルに置き換えられる第一のアドレス群側冗長セルアレイと、
前記第二のアドレス群側セルアレイの不良セルに置き換えられる第二のアドレス群側冗長セルアレイと、
前記不良セルに対応する第一のアドレス群側の冗長アドレスまたは第二のアドレス群側の冗長アドレスをそれぞれ対応する第一・第二のアドレス群選択データと共に記憶する冗長メモリと、
前記冗長メモリから供給される前記第一のアドレス群側の冗長アドレスと、アクセスされる第一のアドレス群のアドレスとを比較し、一致する時に前記第一のアドレス群側冗長セルアレイの選択を有効にする第一のアドレス群側冗長アドレス比較回路と、
前記冗長メモリから供給される前記第二のアドレス群側の冗長アドレスと、アクセスされる第二のアドレス群のアドレスとを比較し、一致する時に前記第二のアドレス群側冗長セルアレイの選択を有効にする第二のアドレス群側冗長アドレス比較回路とを有することを特徴とする。
【００２１】
第二の発明は、第一の発明の冗長メモリ内の奇数側冗長アドレスと偶数側冗長アドレスとを別々の冗長アドレス配線を介して、奇数側冗長アドレス比較回路と偶数側アドレス比較回路とに供給する。
【００２２】
更に、第三の発明は、第二の発明の変形例であり、第一の発明の冗長メモリ内の奇数側冗長アドレスと偶数側冗長アドレスとを、共通の冗長アドレス配線を介して、奇数側冗長アドレス比較回路と偶数側アドレス比較回路とに時分割で供給する。上記の第二及び第三の本発明も、４ビット以上の複数ビット・プリフェッチ回路構成にも適用できる。
【００２３】
第四の発明は、奇数アドレス側セルアレイと偶数アドレス側セルアレイとを有する２ビット・プリフェッチ構成の半導体記憶装置において、それぞれのセルアレイに冗長セルアレイを設け、それぞれの冗長セルアレイに対応する冗長アドレス比較回路を、共通の上位アドレスについての冗長アドレス比較回路と、別々の下位アドレスについての奇数側冗長アドレス比較回路と、偶数側冗長アドレス比較回路とで構成する。これにより、冗長アドレス比較回路が簡略化される。本発明も、４ビット以上の複数ビット・プリフェッチ回路構成にも適用できる。
【００２４】
上記の第四の発明は、第一のアドレス群に対応する第一のアドレス群側セルアレイと第二のアドレス群に対応する第二のアドレス群側セルアレイとを有する半導体記憶装置において、
前記第一のアドレス群側セルアレイの不良セルに置き換えられる第一のアドレス群側冗長セルアレイと、
前記第二のアドレス群側セルアレイの不良セルに置き換えられる第二のアドレス群側冗長セルアレイと、
前記不良セルに対応する冗長アドレスを記憶する冗長メモリと、
前記冗長メモリから供給される前記冗長アドレスの下位アドレスと、アクセスされる第一のアドレス群の下位アドレスとを比較する第一のアドレス群側下位冗長アドレス比較回路と、
前記冗長メモリから供給される前記冗長アドレスの下位アドレスと、アクセスされる第二のアドレス群の下位アドレスとを比較する第二のアドレス群側下位冗長アドレス比較回路と、
前記冗長メモリから供給される前記冗長アドレスの上位アドレスと、アクセスされる第一のアドレス群及び第二のアドレス群の共通上位アドレスとを比較する共通上位冗長アドレス比較回路とを有することを特徴とする。
【００２５】
更に、第五の発明は、奇数・偶数にかかわらず、セルアレイの不良セルを救済する冗長セルアレイを複数有する場合に、冗長メモリにそれらの冗長アドレスを複数の冗長セルアレイの選択データと共に記憶し、複数の冗長セルアレイに対応する冗長アドレス比較回路に対して、冗長アドレスを時分割で供給する。その結果、冗長メモリからの冗長アドレスの配線を簡略化することができる。
【００２６】
上記の第五の発明は、セルアレイと該セルアレイの不良セルに置き換えられる複数の冗長セルアレイとを有する半導体記憶装置において、
前記不良セルに対応する冗長アドレスを、前記複数の冗長セルアレイの選択データと共に記憶する冗長メモリと、
前記複数の冗長セルアレイ毎に設けられ、前記冗長メモリから供給される前記冗長アドレスと、アクセスされるアドレスとを比較し、一致する時に対応する前記冗長セルアレイの選択を有効にする冗長アドレス比較回路とを有し、
前記冗長メモリは、前記選択データに応じて記憶された複数の前記冗長アドレスを時分割で前記複数の冗長アドレス比較回路に供給することを特徴とする。
【００２７】
尚、Ｎ（Ｎ＝２Ｍ 、Ｍは１以上の整数）ビット・プリフェッチ構成において、アドレス群の数とメモリセルアレイの数は共にＮ個になる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。尚、図中、ゲートに丸印が付されたトランジスタはＰ型トランジスタでそれ以外のトランジスタはＮ型トランジスタを意味する。また、信号の引用符号の末尾にＺが付される場合は、Ｌレベルが活性レベルであり、Ｘが付される場合は、Ｈレベルが活性レベルである。
【００２９】
本発明の半導体記憶装置は、ＤＲＡＭ、ＳＲＡＭ等の冗長セルを必要とするメモリに適用できる。以下に示される実施の形態例は、シンクロナスＤＲＡＭに適用した例である。更に、本発明は複数ビット・プリフェッチ回路構成に広く適用できるが、以下の実施の形態例は２ビット・プリフェッチ回路に適用した例である。
【００３０】
図２は、本発明の第一の実施の形態例の構成図である。この図では、図１に対応する部分には同じ引用番号が与えられている。即ち、奇数アドレス側のセルアレ１０と偶数アドレス側のセルアレ２０に分けられ、それぞれにアドレスプリデコーダ１１，２１と、アドレスメインデコーダ１２，２２と、データバスアンプ１３，２３が設けられる。データバスアンプ１３，２３の奇数側データ１４，偶数側データ２４が、アクセスされるアドレスが奇数か偶数かにより、上記した通り出力データラッチ回路１６，２６にラッチされる。外部からのクロック１は、クロック入力バッファ３０で増幅され、クロック発生回路５２、遅延回路５３，クロック発生回路５４を介してデータバスアンプ１３，２３のラッチ信号５５と、出力データラッチ回路１６、２６の出力クロック５６，５７とが生成される。
【００３１】
図２の第一の実施の形態例では、奇数側アドレスセルアレイ１０に冗長セルアレイ１７が、偶数側アドレスセルアレイ２０に冗長セルアレイ２７がそれぞれ設けられる。また、それぞれの冗長セルアレイ１７，２７に対して冗長アドレス比較回路（ＥＯＲ回路）６２，６５と冗長コラム選択回路６３，６５とが設けられる。冗長コラム選択回路６３，６５の冗長コラム選択信号６４，６７は、それぞれ冗長セルアレイ１７，２７に与えられると同時に、アドレスメインデコーダ１２，２２に選択禁止信号として与えられる。
【００３２】
そして、図２の第一の実施の形態例で特徴的なことは、両冗長セルアレイ１７，２７に置き換えられる不良セルアレイのコラムアドレスを記憶する冗長ＲＯＭ５９が、共通に設けられることである。即ち、冗長ＲＯＭ５９は、奇数アドレス側セルアレイの不良セルアレイの冗長コラムアドレスと、偶数アドレス側セルアレイの不良セルアレイの冗長コラムアドレスとを奇数側か偶数側かの情報と共に記憶する。更に、冗長ＲＯＭ５９には、メモリセルアレイを分割した複数のメモリブロックのアドレスも記憶される。その結果、冗長ＲＯＭ５９の記憶領域は、複数のメモリブロックにおいて、奇数側冗長アドレスと奇数側冗長アドレスとにフレキシブルに割り当てられる。本実施の形態例は、４ビット以上のプリフェッチ構成のメモリ装置にも適用できる。
【００３３】
図３は、上記の冗長ＲＯＭと冗長セルアレイとの関係を示す図である。この例では、メモリセルアレイが、６つのブロックに分割されている。即ち、通常の奇数アドレス側セルアレイ１０−１〜１０−６とそれぞれの冗長セルアレイ１７−１〜１７−６が奇数側に、通常の偶数アドレス側セルアレイ２０−１〜２０−６とそれぞれの冗長セルアレイ２７−１〜２７−６が偶数側に設けられる。それに対して、冗長ＲＯＭ５９が８セットの冗長コラムアドレスを記憶するだけの容量を有する。
【００３４】
そして、図３の例では、ブロック１の奇数側セルアレイ１０−１に不良セルｆｓ１が、ブロック１の偶数側セルアレイ２０−１に不良セルｆｓ２が、ブロック２の偶数側セルアレイ２０−２に不良セルｆｓ３が、ブロック３の奇数側セルアレイ１０−３に不良セルｆｓ４が、ブロック３の偶数側セルアレイ２０−３に不良セルｆｓ５が、ブロック４の奇数側セルアレイ１０−４に不良セルｆｓ６が、ブロック５の偶数側セルアレイ２０−５に不良セルｆｓ７が、ブロック６の奇数側セルアレイ１０−６に不良セルｆｓ８が、それぞれ存在するとする。
【００３５】
かかる不良セルｆｓ１〜ｆｓ８は、８セットの冗長コラムアドレスを記憶する容量を持つ冗長ＲＯＭ５９により記憶される。そして、図３の状態から更に、奇数側のセルアレイ１０−２，１０−５でも不良セルが発生し、偶数側のセルアレイ２０−４，２０−６でも不良セルが発生する確率は、かなり低い。従って、冗長ＲＯＭ５９が、複数のメモリブロックについて、奇数側と偶数側の冗長アドレスをフレキシブルのその記憶領域を割り当てることで、冗長ＲＯＭ５９の記憶容量を全ての冗長セルアレイを使用する場合に必要な容量よりも小さくしても、合理的に高い確率で、不良セルを冗長セルアレイに置き換えることが可能である。
【００３６】
従って、冗長ＲＯＭ５９には、冗長コラムアドレス以外に、その冗長アドレスが属するブロックのアドレスと奇数側か偶数側かの情報とが記憶される。奇数側冗長セルアレイ１７と偶数側冗長セルアレイ２７とが全て不良セルアレイと置き換えられる確率は、不良セルアレイの発生確率からきわめて低いので、冗長ＲＯＭ５９の記憶容量を上記の様に小さくしても、実用上はほとんど不都合は発生しない。
【００３７】
尚、第一の実施の形態例では、各冗長セルアレイが複数組選択可能にするには、図３に示された冗長回路の構成を複数組設ける必要がある。
【００３８】
奇数側の冗長アドレス比較回路６２には、コラムアドレス（ａ３−ａ７）４２とコラムアドレス（ａ１，ａ２）４４とがアクセスされているコラムアドレスとして与えられ、更に冗長ＲＯＭ５９に記憶されたコラムアドレス（ａ１−ａ７）６１Ｏが冗長アドレスとして与えられ、両アドレスが比較される。また、偶数側の冗長アドレス比較回路６５には、コラムアドレス（ａ３−ａ７）４２とコラムアドレス（ａ１，ａ２）４４またはシフトアドレス（ａ１’，ａ２’）４８のいずれかのアドレス４９とがアクセスされているコラムアドレスとして与えられ、更に冗長ＲＯＭ５９に記憶されたコラムアドレス（ａ１−ａ７）６１Ｅが冗長アドレスとして与えられ、両アドレスが比較される。２ビットプリプリフェッチ回路構成であるので、コラムアドレスの最下位ビットａ０は、冗長アドレス比較回路６２，６５には与えられないし、冗長ＲＯＭ５９にも記憶されない。
【００３９】
第一の実施の形態例で特徴的なことは、冗長ＲＯＭ５９には、同じブロックの奇数アドレス側冗長セルアレイ１７ー１〜１７−６と偶数アドレス側冗長セルアレイ２７ー１〜２７−６との冗長アドレスが記憶される可能性がある。従って、冗長ＲＯＭ５９から冗長アドレス比較回路６２，６５への冗長アドレス配線を奇数側の配線６１Ｏと６１Ｅとが別々に設けられる。
【００４０】
尚、第一の実施の形態例が４ビット・プリフェッチ構成のメモリ装置に適用される場合は、アドレス演算回路が、＋１の回路に加えて、＋２の回路と＋３の回路が追加され、＋２の回路と＋３の回路にそれぞれプリデコーダ、メインデコーダ、メモリセルアレイ、冗長アドレス比較回路等が設けられる。
【００４１】
図４は、第一の実施の形態例の冗長回路の全体構成図である。図４には詳細な回路構成も示されているが、回路が微小でわかりにくいので、ここではその概略的な構成について説明し、それぞれの回路の構成は後で説明する。図５は、図４の各ブロックだけで全体の構成を示したブロック図である。図４の説明において適宜図５を参照することにより、以下の説明を容易に理解できるであろう。
【００４２】
冗長ＲＯＭ５９内には、不良セルのコラムアドレスが冗長アドレスとして冗長アドレスＲＯＭ８１に記憶される。冗長ＲＯＭ５９は奇数側セルアレイと偶数側セルアレイに共通に設けられるので、冗長アドレスＲＯＭ８１に記憶された冗長アドレスが奇数側の冗長アドレスか偶数側の冗長アドレスかの情報を記憶する奇数・偶数アレイ選択回路８２が設けられる。更に、図４，５の例では、セルアレイが複数ブロックに分割されている場合に、冗長アドレスＲＯＭ８１に記憶された冗長アドレスがどのブロックの冗長アドレスかを記憶するブロック選択回路８０が設けられる。ブロック選択回路８０には、ローアドレス信号８７が供給されて、記憶されているブロックのアドレスに一致するか否かの判定が行われる。一致した場合は、ブロック選択信号８０Ｂが活性状態になり、冗長アドレスＲＯＭ８１に記憶された冗長アドレスを出力させる。
【００４３】
奇数・偶数アレイ選択回路８２は、活性化信号ｄｒｓｚに応答して、奇数側選択信号８２Ｏと偶数側選択信号８２Ｅとの一方をＨレベルにする。その選択信号８２Ｏ，８２Ｅに応答して、トランスファー回路８３，８４は、冗長アドレスＲＯＭ８１に記憶された冗長アドレスを、奇数側冗長アドレス６１Ｏまたは偶数側冗長アドレス６１Ｅとして別々に出力する。
【００４４】
冗長ＲＯＭ５９は、複数（図４の例では８個）の冗長アドレスＲＯＭ８１を有し、そこに記憶された冗長アドレスの属するブロックのアドレスがブロック選択回路８０に記憶され、奇数か偶数かの情報が奇数・偶数アレイ選択回路８２に記憶される。従って、複数の冗長アドレスＲＯＭ８１からの冗長アドレス６１の内、奇数側にはただ一つの冗長アドレス６１Ｏが、偶数側にはただ一つの冗長アドレス６１Ｅがそれぞれ有効な冗長アドレスとして出力される。従って、奇数側冗長アドレス６１Ｏは、例えばワイヤードオア回路により奇数側リセット回路８５を介して冗長アドレス比較回路６２に与えられ、偶数側冗長アドレス６１Ｅも、ワイヤードオア回路により偶数側リセット回路８６を介して冗長アドレス比較回路６５に与えられる。これらのリセット回路８５，８６は、上記した活性化信号ｄｒｓｚがそれぞれ与えられ、非活性時に冗長アドレス６１Ｏ，６１Ｅをそれぞれ強制的にＨレベルのリセット状態にする。これは、ワイヤードオア構成の回路に必要なリセットである。
【００４５】
リセット回路８５，８６を介して冗長アドレス６１Ｏ，６１Ｅは、それぞれの冗長アドレス比較回路（ＥＯＲ回路）６２，６５に供給される。更に、冗長アドレス比較回路６２，６５には、供給されている冗長アドレス６１Ｏ，６１Ｅが有効か否かを示す冗長アドレス有効信号ＣＦＪＯＸとＣＦＪＥＸがそれぞれ与えられる。そして、冗長アドレス比較回路６２，６５には、アクセスされるコラムアドレス４２，４４及び４２，４９がそれぞれ供給される。従って、冗長アドレス比較回路６２，６５では、冗長アドレス有効信号が与えられる時に、冗長アドレス６１Ｏ，６１Ｅとアクセスされているコラムアドレスとを比較する。冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸは、ブロック選択信号８０Ｂと、奇数側選択信号８２Ｏまたは偶数側選択信号８２ＥをＮＯＲ回路８７，８９とインバータ８８，９０からなる回路により生成される。ここでも、ブロック選択信号８０Ｂと、奇数側選択信号８２Ｏまたは偶数側選択信号８２Ｅは、例えばワイヤードオア接続される。
【００４６】
更に、冗長アドレス比較回路６２，６５の出力は、冗長コラム選択回路６３，６６にそれぞれ与えられ、そこで、冗長コラム選択信号６４，６７が生成される。
【００４７】
図６は、冗長ＲＯＭ５９の具体的回路図である。ブロック選択回路８０は、記憶されている冗長アドレスに対応するブロックのローアドレスをフューズＦ１０〜Ｆ１７に記憶する。そして、それらのフューズＦ１０〜Ｆ１７と直列に接続されるＮ型トランジスタ１００〜１０７には、アクセスされたローアドレス信号８７が供給される。制御信号ｆｒａｚのＬレベルにより、Ｐ型トランジスタ１０９を介してノードｎ１０がＨレベルにリセットされる。その時Ｎ型トランジスタ１０８は非導通である。そこで、アクセスされたローアドレス８７が供給されて、制御信号ｆｒａｚがＨレベルに変化して活性化状態になると、トランジスタ１０８が導通し、全てのローアドレスが一致するとノードｎ１０のＨレベルが維持されて、ブロック選択信号８０ＢをＬレベルにする。また、１つのアドレスでも不一致の場合は、ノードｎ１０はＬレベルに引き下げられる。その結果、ブロック選択信号８０ＢはＨレベルになる。インバータ１１１とＰ型トランジスタ１１０とは、ノードｎ１０がＨレベルを維持した時に、ノードｎ１０がフローティング状態になるのを防止する回路である。
【００４８】
また、奇数・偶数選択回路８２はブロック選択回路８０に類似する構成である。即ち、フューズＦ１８に、コラムアドレスＲＯＭ８１に記憶される冗長アドレスが奇数側か偶数側かの情報が記憶される。この回路の例では、フューズＦ１８が導通状態では奇数側の冗長アドレスが記憶され、フューズＦ１８が切断されて非導通の状態では偶数側の冗長アドレスが記憶されていることを示す。この奇数・偶数選択回路８２も、制御信号ｆｒａｚのＬレベルにより、Ｎ型トランジスタ１２２が非導通、Ｐ型トランジスタ１２０が導通して、ノードｎ１１をＨレベルにリセットされる。そして、制御信号ｆｒａｚが活性化状態のＨレベルになると、トランジスタ１２２を導通状態にし、フューズＦ１８の導通、非導通状態に応じて、ノードｎ１１がＬレベル、Ｈレベルになる。そして、活性化信号ｄｒｓｚのＨレベルに応答して、ＮＡＮＤゲート１２５が奇数選択信号８２ＯをＨレベル（奇数側選択）またはインバータ１２６を介して偶数選択信号８２ＥをＨレベル（偶数側選択）にする。
【００４９】
この奇数選択信号８２Ｏ、偶数選択信号８２Ｅ及びブロック選択信号８０Ｂが、ＮＯＲゲート８７，８９にそれぞれ与えられ、Ｎ型トランジスタ８８，９０のインバータ回路により、冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが生成される。奇数側が選択される場合は、ブロック選択信号８０ＢのＬレベルと、偶数選択信号８２ＥのＬレベルとにより、ＮＯＲゲート８７の出力がＨレベルとなり、奇数側の冗長アドレス有効信号ＣＦＪＯＸがＬレベルとなる。一方、偶数側が選択される場合は、ブロック選択信号８０ＢのＬレベルと、奇数選択信号８２ＯのＬレベルとにより、ＮＯＲゲート８９の出力がＨレベルとなり、偶数側の冗長アドレス有効信号ＣＦＪＥＸがＬレベルとなる。
【００５０】
冗長コラムアドレスＲＯＭ８１は、冗長コラムアドレスａ１〜ａ７が記憶される。この冗長コラムアドレスａ１〜ａ７は、８ビットのコラムアドレスのうち、最下位ビットを除いたコラムアドレスの本数である。図６には、その７ビットのコラムアドレスが記憶されるＲＯＭ８１（０１）〜８１（０７）が記載される。それらの回路は全て同じであるので、代表としてコラムアドレスａ２を記憶するＲＯＭ８１（０２）を例にしてその回路を説明する。
【００５１】
コラムアドレスａ２を記憶するＲＯＭ８１（０２）には、コラムアドレスａ２を記憶するフューズＦ２０が、Ｐ型トランジスタ１３０とＮ型トランジスタ１３１との間に設けられる。フューズＦ２１は、単にフューズＦ２０に対抗して設けてそのインバータの出力レベルを調節するものである。このトランジスタ１３０，１３１のゲートには、ブロック選択信号８０Ｂが与えられる。ブロック選択信号８０ＢのＨレベルにより、ノードｎ１２はＬレベルにリセットされる。その後、ローアドレスが一致すると、ブロック選択信号８０ＢのＬレベルにより、Ｐ型トランジスタ１３０が導通し、フューズＦ２０の記憶状態（導通または非導通）に応じて、ノードｎ１２がＬレベルのまままたはＨレベルになる。このノードｎ１２の信号が、トランジスタ回路８３，８４を構成するＮ型トランジスタ１３４，１３５及びＮ型トランジスタ１３６，１３７により偶数側の冗長アドレス比較回路または奇数側の冗長アドレス比較回路に別々に分配される。
【００５２】
トランスファ回路８３，８４には、そのグランド側に接続されたＮ型トランジスタ１３５，１３７に偶数選択信号８２Ｅと奇数選択信号８２Ｏとが与えられる。即ち、選択信号８２Ｅ，８２ＯのＨレベルにより、トランジスタ１３５，１３７が導通するので、それに対応するノードｎ１２のレベルに応じて制御されるＮ型トランジスタ１３４，１３６により、記憶されていた冗長アドレスがＣＦＥ０２Ｚ（６１Ｅ）またはＣＦＯ０２Ｚ（６１Ｏ）として、出力される。
【００５３】
他の冗長コラムアドレスＲＯＭ８１も同じ構成であり、それぞれにトランスファー回路が設けられ、それぞれの冗長アドレスＣＦＯ０１Ｚ〜ＣＦＯ０７Ｚ（６１Ｏ）、または冗長アドレスＣＦＥ０１Ｚ〜ＣＦＥ０７Ｚ（６１Ｅ）が出力される。
【００５４】
上記した冗長アドレスＣＦＯ０１Ｚ〜ＣＦＯ０７Ｚ（６１Ｏ）、ＣＦＥ０１Ｚ〜ＣＦＥ０７Ｚ（６１Ｅ）は、複数の冗長ＲＯＭ５９から出力され、ワイヤードオア構成で接続されてリセット回路８５，８６に供給される。上記のトランスファ回路８３，８４がワイヤードオア接続であるので、Ｈレベルに上昇することができないので、このリセット回路８５，８６が設けられ、リセット時に全ての冗長アドレスＣＦＯ０１Ｚ〜ＣＦＯ０７Ｚ（６１Ｏ）、ＣＦＥ０１Ｚ〜ＣＦＥ０７Ｚ（６１Ｅ）をＨレベルにリセットする。或いは、リセット回路８５，８６は、アクティブ時に有効な冗長アドレスのＨレベル状態をフローティングにしない様に制御する。更に、リセット回路８５，８６では、冗長アドレス有効信号ＣＦＪＯＸ、ＣＦＪＥＸにより、有効な冗長アドレスの場合のみ、リセット状態が解除される。
【００５５】
図７は、リセット回路８５，８６の詳細回路図である。図４，５に示される通り、第一の実施の形態例では、このリセット回路８５，８６が、奇数側と偶数側の冗長アドレス６１Ｏ，６１Ｅにそれぞれ設けられる。このリセット回路は、冗長ＲＯＭ５９からの冗長アドレス信号６１Ｏ，６１Ｅを、リセット時に強制的にＨレベルにリセットする機能と、冗長アドレス信号が有効な時にリセット状態を解除する機能と、アクティブ時のＨレベルの冗長アドレス信号６１Ｏ，６１Ｅをフローティング状態にしない機能とを有する。
【００５６】
Ｐ型のトランジスタ１４１〜１４７がリセット用のトランジスタである。活性化信号ｄｒｓｚがＬレベルの時にリセット状態となるが、活性化信号ｄｒｓｚのＬレベルに応答して、インバータ１７２〜１７６及びＮＡＮＤゲート１７７とから一時的にＬレベルになる信号がノードｎ１５に生成され、その信号によりＰ型トランジスタ１７８が導通し、ノードｎ１６を一時的にＨレベルにする。そのノードｎ１６の信号は、インバータ１７１により反転され、一時的にＬレベルになるリセット信号ＲＳＴが生成される。リセット信号ＲＳＴの一時的なＬレベルにより、リセットトランジスタ１４１〜１４７が一斉に導通し、ノードｎ２１〜ｎ２７を強制的にＨレベルにする。この結果、ワイヤードオア接続された冗長アドレス信号６１Ｏ，６１Ｅは全てＨレベルにリセットされる。
【００５７】
ノードｎ２１〜ｎ２７は、複数の冗長ＲＯＭ５９からの冗長アドレス信号６１Ｅ，６１Ｏとワイヤードオア接続により接続されるノードである。従って、上記のリセットトランジスタ１４１〜１４７の導通により、その共通接続ノードｎ２１〜ｎ２７がＨレベルにリセットされる。また、同様にワイヤードオア接続されている奇数・偶数側の冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸに対しても、ノードｎ１６がＨレベルにリセットされることで、全ての冗長ＲＯＭ５９からの冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸがＨレベルにリセットされる。
【００５８】
次に、リセット回路の別の機能の為に、ノードｎ２１〜ｎ２７がＨレベルのフローティング状態になるのを防止するトランジスタ１５１〜１５７とインバータ１６１〜１６７とが、それぞれの冗長アドレスに対して設けられる。冗長ＲＯＭ５９から冗長アドレス６１Ｅ，６１Ｏがインバータ１６１〜１６７に与えられる。そして、奇数・偶数側の冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが有効状態のＬレベルになると、リセットが解除され、リセット信号ＲＳＴはＨレベルになり、リセットトランジスタ１４１〜１４７を一斉に非導通とする。その結果、Ｈレベルのフローティング状態にある冗長アドレス信号６１Ｅ，６１Ｏの印加されるノードｎ２１〜ｎ２７は、Ｐ型トランジスタ１５１〜１５７の導通により確実に電源Ｖｃｃに接続されて、フローティング状態が回避される。
【００５９】
冗長アドレス６１Ｅ，６１ＯのＣＦＥ０１Ｚ／ＣＦＯ０１Ｚ〜ＣＦＥ０７Ｚ／ＣＦＯ０７Ｚは、インバータ１６１〜１６７により反転されてＨアクティブの冗長アドレスＣＦＥ０１Ｘ／ＣＦＯ０１Ｘとして、冗長アドレス比較回路６５，６２に供給される。
【００６０】
図８は、第一の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の回路図である。第一の実施の形態例では、冗長ＲＯＭ５９だけを奇数側と偶数側で共通に設けられ、冗長アドレス比較回路６２，６５は、奇数側と偶数側にそれぞれ設けられ、それぞれ全てのコラムアドレスａ１−ａ７の比較が行われる。従って、冗長アドレス比較回路６２，６５は、図示される通り、コラムアドレスａ１〜ａ７に対応して並列に設けられる。
【００６１】
図８には、コラムアドレスａ１に対する冗長アドレス比較回路の回路構成が示される。冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが無効レベルのＨレベルの時は、冗長アドレス６１Ｏ，６１Ｅが無効であるので、トランジスタ１８７の導通により冗長アドレス比較回路６２，６５の出力ｃａｊｎｚは全てＬレベルとなる。従って、冗長コラム選択回路６３，６６の入力は全てＬレベルとなり、出力６４，６７は非選択のＨレベルとなる。
【００６２】
一方、冗長アドレス有効信号ＣＦＪＯＸ，ＣＦＪＥＸが有効レベルのＬレベルでは、トランジスタ１８７は非導通となり、ＮＯＲゲート１８０，１８２はスルー状態となる。従って、冗長アドレス６１Ｏ，６１ＥのＨレベルまたはＬレベルに応じて、ＣＭＯＳスイッチ１８３，１８４または１８５，１８６が導通する。従って、それに応じて、アクセスされているコラムアドレス４２，４４または４２，４９が、ＮＯＲゲート１８２を介してまたは介さずに、その反転信号または非反転信号が出力される。
【００６３】
図９は、冗長アドレス６１Ｏ，６１Ｅとアクセスされたアドレス４２，４４，４２，４９との関係を示す図表である。これに示される通り、両アドレスが論理的に排他的関係にある時に一致、論理的に同じの時に不一致であるとすると、冗長アドレス比較回路６２，６５により、一致した時は出力がＨレベル、不一致の時はＬレベルとなる。従って、冗長コラム選択回路６３，６６は、全てのコラムアドレスａ１〜ａ７に対して一致した場合に、その出力ｃａｊ０１ｚ〜ｃａｊ０７ｚが全てＨレベルとなり、ＮＡＮＤゲート１９０と１９１の出力はＬレベルとなる。その結果、ＮＯＲゲート１９２の出力はＨレベル、インバータ１９３の出力はＬレベルとなる。冗長コラム選択信号６４，６７は、Ｌレベルで選択状態となる。尚、ＮＡＮＤゲート１９０，１９１及びＮＯＲゲート１９２は、１つのＮＡＮＤゲートで構成しても良い。
【００６４】
［第二の実施の形態例］
上記の第一の実施の形態例では、冗長ＲＯＭ５９内にブロックアドレスを記憶するブロック選択回路８０、偶数と奇数の情報を記憶する奇数・偶数選択回路８２を冗長アドレスＲＯＭ８１と共に設けた。そして、その冗長アドレスを、トランスファー回路８３，８４により、奇数側の冗長アドレス比較回路への冗長アドレス信号６１Ｏの配線と、偶数側の冗長アドレス比較回路への冗長アドレス信号６１Ｅの配線とに分配する。
【００６５】
しかしながら、冗長アドレス信号を奇数側の配線と偶数側の配線にそれぞれ分配することで、その配線の本数が膨大になり、集積化の弊害となる。更に、冗長アドレス信号を奇数側の配線と偶数側の配線に分配することで、それぞれの配線にリセット回路８５，８６を設ける必要があり、この点も集積化の弊害になる。
【００６６】
一方、冗長ＲＯＭ５９内のブロック選択回路８０は、ローアドレスとの比較を行うが、ローアドレスはＲＡＳ期間に入力され、その後、例えば２０ｎｓｅｃ後に、コラムアドレスがＣＡＳ期間に入力される。
【００６７】
そこで、第二の実施の形態例では、冗長ＲＯＭからの冗長アドレスを出力する端子を、奇数側と偶数側で共通にし、ローアドレスが入力されてから時分割で奇数側の冗長アドレスと偶数側の冗長アドレスとを、それぞれの冗長アドレス比較回路に供給する。先に供給される奇数側の冗長アドレス比較回路には、その奇数側の冗長アドレスを記憶するラッチ回路が設けられる。本実施の形態例は、４ビット以上のプリフェッチ構成のメモリ装置にも適用できる。
【００６８】
図１０は、第二の実施の形態例の構成図である。図２と同じ部分には、同じ引用番号が付しされている。この例でも、複数のメモリブロックについて、奇数側の冗長アドレスと偶数側の冗長アドレスとが共通の冗長ＲＯＭ５９にフレキシブルに記憶される。冗長ＲＯＭ５９からの冗長アドレス信号６１の端子は、奇数用と偶数用に共通である。そして、この冗長アドレス信号６１を奇数側の冗長アドレス比較回路６２と偶数側の冗長アドレス比較回路６５とに時分割に供給する為に、奇数側の冗長アドレス比較回路６２に隣接して冗長アドレスを記憶するラッチ回路２００が設けられる。それ以外の構成は、図２の場合と同等である。
【００６９】
図１１は、第二の実施の形態例の冗長回路の全体構成を示す図である。図１１では、冗長回路の全体構成を示し、それぞれの回路構成が微細になっているので、それらの回路構成については後に別途説明する。
【００７０】
図１１に示される通り、冗長ＲＯＭ５９内には、第一の実施の形態例と同様に、冗長アドレスを記憶する冗長アドレスＲＯＭ８１と、その冗長アドレスが属するメモリブロックのアドレスを記憶するブロック選択回路８０と、その冗長アドレスが奇数側が偶数側かの情報を記憶する奇数・偶数選択回路８２が設けられる。そして、ブロック選択回路８０によりブロック選択アドレスが一致すると、冗長アドレスＲＯＭ８１からの冗長アドレスが共通の冗長アドレス信号配線６１から出力される。尚、複数の冗長ＲＯＭ５９からの冗長アドレス信号配線６１と冗長アドレス有効信号ＣＦＪＸの配線とは、ワイヤードオア接続される。
【００７１】
この冗長回路では、タイミング信号ＴＳ３がＬレベルの間は、奇数・偶数選択回路８２により選択される奇数側の冗長アドレスが、冗長アドレス信号配線６１に有効に出力され、その後、タイミング信号ＴＳ３がＨレベルに切り替わった後は、奇数・偶数選択回路８２により選択される偶数側の冗長アドレスが、冗長アドレス信号配線６１に有効に出力される。最初に冗長アドレス信号配線６１に出力された奇数側の冗長アドレス信号は、冗長アドレス有効信号ＣＦＪＸと共に、ラッチ回路２００のそれぞれのラッチ回路２０３，２０４にラッチされ、奇数側の冗長アドレス比較回路６２に与えられる。一方、後で冗長アドレス信号配線６１に出力された偶数側の冗長アドレス信号は、冗長アドレス有効信号ＣＦＪＸと共に偶数側の冗長アドレス比較回路６５に与えられる。冗長アドレス有効信号をラッチする回路２０１は、１ビット分ラッチするのに対して、奇数側の冗長アドレスをラッチする回路２０２は、７ビット分のラッチ回路を有する。
【００７２】
更に、この冗長回路では、冗長アドレス信号配線６１を共通化したのに伴い、リセット回路８６も共通化される。従って、リセット回路８６は、タイミング信号ＴＳ３がＬレベルからＨレベルに切り替わる時に、奇数側冗長アドレス信号を信号配線からリセットするために、一旦リセット動作を行う。そのために、図１１に示される通り、プリチャージ信号Ｐｒｅｃｈａｒｇｅ により、冗長アドレス信号配線６１がＨレベルにプリチャージされる。
【００７３】
図１２は、図１１の冗長ＲＯＭ５９の詳細回路図である。また、図１３は、図１１の冗長アドレス比較回路６５，６２、ラッチ回路２００、冗長コラム選択回路６６，６３の詳細回路図である。そして、図１４は、それらの冗長回路の動作タイミングチャート図である。
【００７４】
図１２に示された冗長ＲＯＭの構成は、ブロック選択回路８０、奇数・偶数選択回路８２、冗長アドレスＲＯＭ８１を有する点で、図６に示した第一の実施の形態例の冗長ＲＯＭと同じである。ブロック選択回路８０には、アクセス中のローアドレス信号がトランジスタ１０〜１０７のゲート８７に与えられる。また、フューズＦ１０〜Ｆ１７に記憶されている冗長コラムアドレスに対応するブロックのローアドレスが記憶される。この回路構成は、図６の例とほぼ同じである。奇数・偶数選択回路８２は、フューズＦ１８に冗長アドレスに対応する奇数か偶数かの情報が記憶される。この例では、フューズＦ１８が導通状態の場合は奇数アドレス側の冗長アドレスを記憶していることを示し、切断状態の場合は偶数アドレス側の冗長アドレスを記憶していることを示す。この奇数か偶数かの情報は、タイミング信号ＴＳ３のＬレベルとＨレベルの時に時分割にノードｎ２１に読み出される。
【００７５】
ブロック選択回路８０でブロックのアドレスが一致し、タイミング信号ＴＳ３がＬレベルの時に奇数・偶数選択回路８２が奇数の情報を記憶している場合に、若しくは、タイミング信号ＴＳ３がＨレベルの時に奇数・偶数選択回路８２が偶数の情報を記憶している場合に、ＮＡＮＤゲート１１２の出力８０ＢがＬレベルとなる。その結果、冗長アドレスＲＯＭ８１内の冗長アドレス信号を各出力端子６１−１〜６１−７に出力する。同時に、冗長アドレス有効信号ＣＦＪＸもインバータ２２０、トランジスタ２２１により、Ｌレベルと有効状態のレベルになる。本実施の形態例では、冗長アドレスＲＯＭ８１の出力は、奇数側または偶数側に対して共通の出力端子６１−１〜６１−７に生成される。従って、図６の如きトランスファー回路は設けられない。
【００７６】
図１４のタイミングチャートに従って説明すると、クロックＣＬＫ１のタイミングでアクティブコマンドが与えられ、アドレス端子にローアドレスが供給される。その時に、タイミング信号ＴＳ１により冗長ＲＯＭ５９が活性化され、且つリセット回路によりリセットされる。制御信号ｆｒａｚがＬレベルの間にノードｎ１０がＨレベルにリセットされていたが、ローアドレスの入力により制御信号ｆｒａｚがＨレベルに変わり、トランジスタ１０８が導通すると共に、フューズＦ１０〜Ｆ１７とローアドレスとが比較される。それらが一致する時は、ノードｎ１０がＨレベルを維持し、不一致の時はノードｎ１０がＬレベルに低下する。そこで、タイミング信号ＴＳ２の立ち上がりにより、ブロックアドレスが一致した冗長ＲＯＭでは、ＮＡＮＤゲート２０９の出力がＬレベルとなり、トランジスタ２１０を導通させる。従って、フューズＦ１８の導通（奇数）または切断（偶数）により、ノードｎ２０はＨレベルまたはＬレベルとなる。
【００７７】
その後、タイミング信号ＴＳ３がＬレベルの間に、フューズＦ１８が導通して奇数の情報を記憶していた冗長ＲＯＭにおいて、トランスファーゲート２１８を介してノードｎ２１にＨレベルが出力される。その結果、その冗長ＲＯＭのイネーブル信号８０ＢがＬレベルとなる。冗長コラムアドレスＲＯＭ８１では、冗長アドレス端子６１−２を出力する部分について説明すると、冗長アドレスがフューズＦ２０の切断または導通により記憶される。イネーブル信号８０ＢのＬレベルにより、ノードｎ１２がＨレベルに変化する（フューズＦ２０が導通）かＬレベルのまま（フューズＦ２０が切断）となり、それによりＮ型トランジスタ１３４が導通または非導通となり、冗長アドレス端子６１−２がＬレベルまたはＨレベルとなる。この信号が、タイミング信号ＴＳ４のＨレベルパルスにより、奇数側の冗長アドレス信号として、奇数側の冗長アドレス比較回路６２の手前に設けられたラッチ回路２０１，２０２に、冗長アドレス有効信号ＣＦＪＸと奇数側の冗長アドレスがラッチされる。即ち、タイミング信号ＴＳ４により、トランスファーゲート２３４が導通して冗長アドレス有効信号ＣＦＪＸがラッチ回路２０３にラッチされ、更にトランスファーゲート２３７が導通して冗長アドレス６１がラッチ回路２０４にラッチされる。
【００７８】
その後、プリチャージ回路８６でプリチャージ動作が行われると共に、タイミング信号ＴＳ３がＨレベルに切り替わる。それに伴い、冗長ＲＯＭ５９内の奇数・偶数選択回路８２のトランスファーゲート２１９が導通し、ノードｎ２０の反転信号がノードｎ２１に出力される。従って、フューズＦ１８が切断されて偶数の情報を記憶している冗長ＲＯＭ５９において、ノードｎ２１がＨレベルとなる。従って、ブロックアドレスが一致していて偶数の情報を記憶している冗長ＲＯＭにおいて、イネーブル信号８０ＢがＬレベルとなり、冗長アドレスＲＯＭ８１に記憶されている冗長アドレスが冗長アドレス端子６１−１〜６１−７に出力される。
【００７９】
この時点では、タイミング信号ＴＳ４はＬレベルであるので、ラッチ回路２００内のトランスファーゲートは閉じている。従って、その冗長アドレス６１は、偶数側の冗長アドレス比較回路６５にのみ供給される。かくして、奇数側の有効な冗長アドレスは奇数側の冗長アドレス比較回路６２に、偶数側の有効な冗長アドレスは偶数側の冗長アドレス比較回路６５にそれぞれ与えられる。
【００８０】
図１３に示された冗長アドレス比較回路６２，６５は、図８で示した回路と同じである。図１３には、冗長アドレス有効信号ＣＦＪＸをラッチするラッチ回路２０１と冗長アドレス６１をラッチするラッチ回路２０２とが、奇数側の冗長アドレス比較回路６２の手前に設けられる。
【００８１】
以上の通り、本実施の形態例では、複数のブロックに対して、奇数側と偶数側の冗長アドレスを冗長ＲＯＭにフレキシブルに記憶させるので、冗長ＲＯＭの容量を少なくして且つ合理的な確率で不良セルを救済することができる。しかも、冗長ＲＯＭからの冗長アドレスの出力端子は、奇数側と偶数側とで共通化して、両冗長アドレス信号を時分割に与えることができるので、冗長ＲＯＭの回路構成が簡素化し、冗長アドレスの出力端子を減らすことができる。本実施の形態例も、４ビット以上のプリフェッチ構成のメモリ装置にも適用できる。
【００８２】
［第三の実施の形態例］
図１５は、本発明の第三の実施の形態例の構成図である。図２と同じ部分には同じ引用番号を付している。この例では、上記した第一、第二の実施の形態例と同様に、奇数アドレス側セルアレイ１０に冗長セルアレイ１７が設けられ、偶数アドレス側セルアレイ２０に冗長セルアレイ２７が設けられる。そして、共通の冗長ＲＯＭ５９が両方のセルアレイ１０，２０の不良セルアレイのコラムアドレスをフレキシブルに記憶する。
【００８３】
本第三の実施の形態例では、更に、冗長アドレス比較回路は、上位のコラムアドレスａ３−ａ７についてアクセスされているアドレス４２と冗長アドレス６１とを比較する上位冗長アドレス比較回路７０と、下位のコラムアドレスａ１，ａ２についての、奇数側下位冗長アドレス比較回路６２Ｂと偶数側下位冗長アドレス比較回路６５Ｂとを有する。上位冗長アドレス比較回路７０は、奇数側と偶数側に共通に設けられ、その出力の比較信号７１は奇数側冗長コラム選択回路６３と偶数側冗長コラム選択回路６６とに与えられる。奇数側下位冗長アドレス比較回路６２Ｂには、アクセスされている下位のコラムアドレス（ａ１，ａ２）４４と冗長アドレス６１とが比較され、その出力の比較信号７２は奇数側冗長コラム選択回路６３に与えられる。更に、偶数側下位冗長アドレス比較回路６５Ｂには、下位のコラムアドレス（ａ１，ａ２）４４またはシフトアドレス（ａ１’，ａ２’）４９と冗長アドレス６１とが比較され、その出力の比較信号７３は偶数側冗長コラム選択回路６６に与えられる。
【００８４】
２ビット・プリプリフェッチ回路構成では、奇数アドレス側セルアレイと偶数アドレス側セルアレイとで構成されるが、上位アドレスａ３−ａ７は常に両セルアレイに対して同じであるので、その上位アドレスａ３−ａ７と冗長アドレス６１との比較は、両セルアレイに共通の上位冗長アドレス比較回路７０で行われる。従来の場合に比べて、本第三の実施の形態例では、上位のコラムアドレスａ３−ａ７の５ビット分の比較回路を節約できる。更にメモリの容量が大きくコラムアドレスの本数が増えると、その効果は大きくなる。
【００８５】
図１６は、第三の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の回路図である。図１５のブロック図には、共通の冗長ＲＯＭ５９、共通の上位冗長アドレス比較回路７０、それぞれの下位冗長アドレス比較回路６２Ｂ、６５Ｂ及びそれぞれの冗長コラム選択回路６３，６６が示されるが、図１６では、共通の上位冗長アドレス比較回路７０と、奇数側の下位冗長アドレス比較回路６２Ｂと、奇数側の冗長コラム選択回路６３とだけが示される。
【００８６】
先ず、共通化された上位の冗長アドレス比較回路７０は、アドレス信号ａ３−ａ７の５ビットのアドレスの比較を行う。従って、その回路構成は、図８に示された冗長アドレス比較回路と同じである。上位冗長アドレス比較回路７０の５本の出力７１は、奇数側の冗長コラム選択回路６３内のＮＡＮＤゲート１９０と１９１とに供給される。
【００８７】
奇数側の冗長コラム選択回路６３の構成は、図８の回路と同じである。即ち、ＮＡＮＤゲート１９０，１９１，ＮＯＲゲート１９２及びインバータ１９３で構成される。
【００８８】
別々に設けられた下位の冗長コラム選択回路６２Ｂも、その回路構成は上位の冗長アドレス比較回路７０と同じである。奇数側の下位の冗長コラム選択回路６２Ｂは、冗長アドレス有効信号ＣＦＪＯＸにより冗長アドレス６１Ｏを通過させるＮＯＲゲート２５０とその出力のインバータ２５１、アクセスされるコラムアドレスａ１，ａ２（４４）を通過させるＮＯＲゲート２５２と、ＣＭＯＳスイッチトランジスタ２５３〜２５６及びリセットトランジスタ２５７で構成される。そして、その出力７２は、奇数側の冗長コラム選択回路６３のＮＡＮＤゲート１９０に与えられる。上位の冗長アドレス比較回路７０の出力７１が全てＨレベル、下位の冗長アドレス比較回路６２Ｂの出力７２が全てＨレベルの時に、ＮＡＮＤゲート１９０，１９１の出力が共にＬレベルとなり、ＮＯＲゲート１９２の出力はＨレベル、インバータ１９３の出力はＬレベルとなる。従って、冗長コラム選択信号６４のＬレベルにより、冗長セルアレイが選択され、不良セルの選択が禁止される。
【００８９】
偶数側の下位の冗長アドレス比較回路６５Ｂの構成は、図１６に示された奇数側の下位の冗長アドレス比較回路６２Ｂの構成と同じである。但し、アクセスされるコラムアドレスは、アドレスａ１，ａ２（４４）または桁上げされたアドレスａ１’，ａ２’（４８）が、最下位アドレスａ０が０か１かで切り換えられる。
【００９０】
上記の通り、第三の実施の形態例では、上位の冗長アドレス比較回路７０を共通化することができるので、図示された冗長アドレス比較回路７０の分だけ従来例よりも回路構成を少なくすることができる。本実施の形態例も、４ビット以上のプリフェッチ構成のメモリ装置にも適用できる。
【００９１】
［第四の実施の形態例］
図１７は、第四の実施の形態例の冗長回路の全体構成図である。この例は、上記の第三の実施の形態例の変形例である。この例では、冗長ＲＯＭ５９は、奇数・偶数選択回路は設けられていない。従って、冗長アドレスの出力端子の奇数側と偶数側に共通である。即ち、この例では、奇数アドレス側のセルアレイまたは偶数アドレス側のセルアレイのいずれかに不良セルが存在すると、両方のセルアレイにおいて、冗長セルアレイに同時に置き換えられる。即ち、奇数側と偶数側の区別なく冗長アドレスが、冗長アドレスＲＯＭ８１に記憶される。そして、冗長ＲＯＭ５９には、冗長アドレスが複数のメモリセルブロックに対してのみフレキシブルに記憶される。
【００９２】
第四の実施の形態例では、冗長アドレス比較回路を上位のアドレスａ３〜ａ７を冗長アドレス６１と比較する共通の上位冗長アドレス比較回路７０と、奇数側及び偶数側の下位のアドレスａ１，ａ２を冗長アドレス６１とそれぞれ比較する下位冗長アドレス比較回路６２Ｂ、６５Ｂとで構成される。この点は、上記の第三の実施の形態例と同じである。
【００９３】
但し、第四の実施の形態例では、冗長ＲＯＭ５９から奇数側と偶数側に共通の冗長アドレス有効信号ＣＦＪＸと同じく共通の冗長アドレス６１が出力されるので、下位冗長アドレス比較回路６２Ｂ、６５Ｂは、一体型で構成することができる。
【００９４】
図１８は、第四の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の具体的回路図である。この例は、下位側の冗長アドレス比較回路６２Ｂ、６５Ｂが一体型で構成される。上位側の冗長アドレス比較回路７０は、図１６の回路と同じ構成である。下位側の冗長アドレス比較回路６２Ｂ、６５Ｂでは、冗長アドレス有効信号ＣＦＪＸのＬレベルにより、ＮＯＲゲート２５０，２５２，２６２がスルー状態になる。そこで、冗長アドレス６１の論理により、ゲート２５３，２５４またはゲート２５５，２５６のいずれかが導通して、奇数側のアドレス４４の反転または非反転信号が出力７２として出力される。また、同様に、冗長アドレス６１の論理により、ゲート２５８，２５９またはゲート２６０，２６１のいずれかが導通して、偶数側のアドレス４９の反転または非反転信号が出力７３として出力される。
【００９５】
上位側の冗長アドレス比較回路７０の出力７１と下位側の冗長アドレス比較信号６２Ｂ、６５Ｂの奇数側出力７２とが、ＮＡＮＤゲート１９０，１９１でまとめられ、出力７１，７２が全てＨレベルの時に、それぞれＬレベルを出力して、ＮＯＲゲート１９２によりＨレベルが出力される。その結果、奇数側の冗長コラム選択信号６４がＬレベル（選択状態）となる。
【００９６】
同様に、上位側の冗長アドレス比較回路７０の出力７１と下位側の冗長アドレス比較信号６２Ｂ、６５Ｂの偶数側出力７３とが、ＮＡＮＤゲート２６５，１９１でまとめられ、出力７１，７２が全てＨレベルの時に、それぞれＬレベルを出力して、ＮＯＲゲート２６６によりＨレベルが出力される。その結果、偶数側の冗長コラム選択信号６７がＬレベル（選択状態）となる。
【００９７】
この様に、論理的には、図１８に示された第四の実施の形態例の回路構成は、図１５に示された第三の実施の形態例の回路構成と同じである。但し、冗長ＲＯＭ５９をシンプルな構成として冗長アドレス有効信号ＣＦＪＸと冗長アドレス６１とを奇数側と偶数側とで共通化したことにより、下位側の冗長アドレス比較回路は奇数側と偶数側とで一部共通化することができる。
【００９８】
［第五の実施の形態例］
図１９は、第五の実施の形態例の全体回路図である。この実施の形態例は、第二の実施の形態例と同様に、異なる冗長アドレス６１を時分割で異なる冗長アドレス比較回路３００、３０２に与える。即ち、図１９には、奇数側のセルアレイ１０しか示されていない。この例では、セルアレイ１０に対して２つの冗長セルアレイ１７Ａ、１７Ｂが設けられる。その為に、それぞれの冗長セルアレイ１７Ａ，１７Ｂには、冗長アドレス比較回路３００，３０２と冗長コラム選択回路６３Ａ，６３Ｂが設けられる。そして、共通に設けられた冗長ＲＯＭ５９には、２つの冗長セルアレイ１７Ａ，１７Ｂに対応する冗長アドレスが、複数の冗長セルアレイ１７Ａ，１７Ｂの選択データと共に記憶される。
【００９９】
そして、共通の冗長アドレス端子６１から、最初に冗長セルアレイ１７Ａに対応する冗長アドレスが出力されて、ラッチ回路２００にラッチされ、冗長アドレス比較回路３００に与えられる。その後、共通の冗長アドレス端子６１から、冗長セルアレイ１７Ｂに対応する冗長アドレスが出力されて、冗長アドレス比較回路３０２に与えられる。即ち、時分割で共通の冗長アドレス端子６１から、異なる冗長アドレスが異なる冗長アドレス比較回路に与えられる。従って、この実施の形態例では、複数ビットプリフェッチの構成に限定されない。
【０１００】
上記の時分割に冗長アドレスを出力する為の冗長ＲＯＭ５９内の回路構成は、図１１，１２，１３で示した回路構成に類似する。奇数・偶数選択回路の代わりに、複数の冗長セルアレイを選択するデータが記憶された選択回路が設けられる。そして、時分割に冗長アドレスが出力される回路構成は同じである。また、先に出力される冗長アドレスをラッチするラッチ回路２００も、図１３に示された回路と同等である。
【０１０１】
上記で示した回路構成は一例であり、他の回路構成によっても本発明が実現できることは、当業者であれば理解される。特に、冗長アドレスの記憶状態、フューズの使い方については、当業者により適宜変更できる。
【０１０２】
【発明の効果】
以上説明した通り、本発明によれば、複数ビット・プリフェッチ回路構成において、第一のアドレス群側セルアレイと第二のアドレス群側セルアレイにそれぞれ冗長セルアレイを設けた場合に、冗長アドレスを記憶する冗長ＲＯＭを第一のアドレス群側と第二のアドレス群側に共通に設け、フレキシブルに第一のアドレス群側と第二のアドレス群側のアドレスを記憶させる。従って、第一のアドレス群側と第二のアドレス群側に別々に専用の冗長ＲＯＭを設ける場合よりも、冗長ＲＯＭの容量を小さくすることができる。
【０１０３】
更に、本発明によれば、複数ビット・プリフェッチ回路構成において、第一のアドレス群側セルアレイと第二のアドレス群側セルアレイにそれぞれ冗長セルアレイを設けた場合に、コラムアドレスの内、第一のアドレス群側と第二のアドレス群側で同じになる上位のコラムアドレスに対する冗長アドレス比較回路を共通化し、奇数側と偶数側で異なる下位のコラムアドレスａ１，ａ２．．． に対する冗長アドレス比較回路を別々に設ける。従って、上位の冗長アドレス比較回路の構成を小規模にすることができる。
【図面の簡単な説明】
【図１】従来のＳＤＲＡＭの２ビット・プリフェッチ回路の例を示す図である。
【図２】本発明の第一の実施の形態例の構成図である。
【図３】第一の実施の形態例の冗長ＲＯＭと冗長セルアレイとの関係を示す図である。
【図４】第一の実施の形態例の冗長回路の全体構成図である。
【図５】図４の各ブロックだけで全体の構成を示したブロック図である。
【図６】冗長ＲＯＭ５９の具体的回路図である。
【図７】リセット回路８５，８６の詳細回路図である。
【図８】第一の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の回路図である。
【図９】冗長アドレスとアクセスされたアドレスとの関係を示す図表である。
【図１０】第二の実施の形態例の構成図である。
【図１１】第二の実施の形態例の冗長回路の全体構成を示す図である。
【図１２】図１１の冗長ＲＯＭの詳細回路図である。
【図１３】図１１の冗長アドレス比較回路、ラッチ回路、冗長コラム選択回路の詳細回路図である。
【図１４】第二の実施の形態例の冗長回路の動作タイミングチャート図である。
【図１５】第三の実施の形態例の構成図である。
【図１６】第三の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の回路図である。
【図１７】第四の実施の形態例の冗長回路の全体構成図である。
【図１８】第四の実施の形態例の冗長アドレス比較回路と冗長コラム選択回路の具体的回路図である。
【図１９】第五の実施の形態例の全体回路図である。
【符号の説明】
１０ 奇数アドレス（第一のアドレス群）側セルアレイ
１７ 奇数アドレス（第一のアドレス群）側冗長セルアレイ
２０ 偶数アドレス（第二のアドレス群）側セルアレイ
２７ 偶数アドレス（第二のアドレス群）側冗長セルアレイ
５９ 冗長メモリ、冗長ＲＯＭ
６２ 奇数（第一のアドレス群）側冗長アドレス比較回路
６５ 偶数（第二のアドレス群）側冗長アドレス比較回路
８０ ブロック選択回路
８１ 冗長アドレスメモリ、冗長アドレスＲＯＭ
８２ 奇数・偶数（第一・第二のアドレス群）選択回路
７０ 上位冗長アドレス比較回路
６２Ｂ 奇数（第一のアドレス群）側下位冗長アドレス比較回路
６５Ｂ 偶数（第二のアドレス群）側下位冗長アドレス比較回路
２００ ラッチ回路
Claims (13)
- 第一のアドレス群に対応する第一のアドレス群側セルアレイと第二のアドレス群に対応する第二のアドレス群側セルアレイとを有し、前記第一及び第二のアドレス群側セルアレイが同時にアクセスされて複数ビットがプリフェッチされる半導体記憶装置において、
外部アドレスから第一または第二のアドレス群のアドレスを生成し、アクセスされる第一及び第二のアドレス群のアドレスを出力するアドレス生成回路と、
前記第一のアドレス群側セルアレイの不良セルに置き換えられる第一のアドレス群側冗長セルアレイと、
前記第二のアドレス群側セルアレイの不良セルに置き換えられる第二のアドレス群側冗長セルアレイと、
前記不良セルに対応する第一のアドレス群側の冗長アドレスまたは第二のアドレス群側の冗長アドレスをそれぞれ対応する第一・第二のアドレス群選択データと共に記憶する共通の冗長メモリと、
前記冗長メモリから供給される前記第一のアドレス群側の冗長アドレスと、前記アクセスされる第一のアドレス群のアドレスとを比較し、一致する時に前記第一のアドレス群側冗長セルアレイの選択を有効にする第一のアドレス群側冗長アドレス比較回路と、
前記冗長メモリから供給される前記第二のアドレス群側の冗長アドレスと、前記アクセスされる第二のアドレス群のアドレスとを比較し、一致する時に前記第二のアドレス群側冗長セルアレイの選択を有効にする第二のアドレス群側冗長アドレス比較回路とを有することを特徴とする半導体記憶装置。 - 請求項１において、
前記第一のアドレス群側セルアレイと、第一のアドレス群側冗長セルアレイと、第二のアドレス群側セルアレイと、第二のアドレス群側冗長セルアレイとは、複数のブロックに分割され、
前記冗長メモリには、更に、記憶される冗長アドレスに対応するブロックのアドレスが記憶され、
前記冗長セルアレイに記憶されたブロックのアドレスが、アクセスされるアドレスと一致する時に、前記記憶された冗長アドレスの前記冗長アドレス比較回路への供給が有効になることを特徴とする半導体記憶装置。 - 請求項１または２において、
前記冗長メモリは、更に、前記第一・第二のアドレス群選択データに応じて前記冗長アドレスを別々に出力するトランスファー回路を有し、
前記半導体記憶装置は、更に、
前記トランスファー回路から前記第一のアドレス群側冗長アドレス比較回路と第二のアドレス群側冗長アドレス比較回路とに別々に接続される第一のアドレス群側冗長アドレス配線と第二のアドレス群側冗長アドレス配線を有することを特徴とする半導体記憶装置。 - 請求項１または２において、
更に、前記第一・第二のアドレス群選択データに応じて前記冗長アドレスが前記冗長メモリから前記第一のアドレス群側冗長アドレス比較回路と第二のアドレス群側冗長アドレス比較回路とに時分割で転送される冗長アドレス配線を有することを特徴とする半導体記憶装置。 - 請求項１ないし４のいずれかにおいて、
前記第一のアドレス群が奇数アドレス、前記第二のアドレス群が偶数アドレスであることを特徴とする半導体記憶装置。 - 請求項１ないし４のいずれかにおいて、
前記第一のアドレス群及び第二のアドレス群が、最下位ビットが「００」、「０１」、「１０」、「１１」のうちいずれかの２つであることを特徴とする半導体記憶装置。 - 第一のコラムアドレス群に対応する第一のコラムアドレス群側セルアレイと第二のコラムアドレス群に対応する第二のコラムアドレス群側セルアレイとを有し、前記第一及び第二のコラムアドレス群側セルアレイが同時にアクセスされて複数ビットがプリフェッチされ、前記セルアレイがロー方向に複数のブロックに分割された半導体記憶装置において、
外部アドレスから第一または第二のコラムアドレス群のコラムアドレスを生成し、アクセスされる第一及び第二のコラムアドレス群のコラムアドレスを出力するアドレス生成回路と、
前記各ブロックに設けられ、前記第一のコラムアドレス群側セルアレイの不良セルに置き換えられる第一のコラムアドレス群側冗長セルアレイと、
前記各ブロックに設けられ、前記第二のコラムアドレス群側セルアレイの不良セルに置き換えられる第二のコラムアドレス群側冗長セルアレイと、
前記不良セルに対応する第一のコラムアドレス群側の冗長コラムアドレスまたは第二のコラムアドレス群側の冗長コラムアドレスを、対応するブロック選択用ローアドレス及び第一・第二のコラムアドレス群選択データと共にそれぞれ記憶する共通の冗長メモリと、
前記冗長メモリから供給される前記第一のコラムアドレス群側の冗長コラムアドレスと、前記アクセスされる第一のコラムアドレス群のコラムアドレスとを比較し、一致する時に前記第一のコラムアドレス群側冗長セルアレイの選択を有効にする第一のコラムアドレス群側冗長アドレス比較回路と、
前記冗長メモリから供給される前記第二のコラムアドレス群側の冗長コラムアドレスと、前記アクセスされる第二のコラムアドレス群のコラムアドレスとを比較し、一致する時に前記第二のコラムアドレス群側冗長セルアレイの選択を有効にする第二のコラムアドレス群側冗長アドレス比較回路とを有し、
前記冗長メモリは、アクセスされるローアドレスと記憶された前記ブロック選択用ローアドレスとが一致した時に、前記第一・第二のコラムアドレス群選択データに応じて前記冗長コラムアドレスを前記第一のコラムアドレス群側冗長アドレス比較回路と第二のコラムアドレス群側冗長アドレス比較回路とに時分割で転送することを特徴とする半導体記憶装置。 - 請求項７において、
更に、前記冗長メモリから出力される前記冗長コラムアドレスの第一のコラムアドレス群側または第二のコラムアドレス群側のいずれか一方をラッチするラッチ回路を有することを特徴とする半導体記憶装置。 - 請求項７または８において、
前記第一のコラムアドレス群が奇数アドレス、前記第二のコラムアドレス群が偶数アドレスであることを特徴とする半導体記憶装置。 - 請求項７または８において、
前記第一のコラムアドレス群及び第二のコラムアドレス群が、最下位ビットが「００」、「０１」、「１０」、「１１」のうちいずれかの２つであることを特徴とする半導体記憶装置。 - 第一のアドレス群に対応する第一のアドレス群側セルアレイと第二のアドレス群に対応する第二のアドレス群側セルアレイとを有し、前記第一及び第二のアドレス群側セルアレイが同時にアクセスされて複数ビットがプリフェッチされる半導体記憶装置において、
外部アドレスから第一または第二のアドレス群のコラムアドレスを生成し、アクセスされる第一及び第二のアドレス群のコラムアドレスを出力するアドレス生成回路と、
前記第一のアドレス群側セルアレイの不良セルに置き換えられる第一のアドレス群側冗長セルアレイと、
前記第二のアドレス群側セルアレイの不良セルに置き換えられる第二のアドレス群側冗長セルアレイと、
前記不良セルに対応する第一のアドレス群側の冗長アドレスまたは第二のアドレス群側の冗長アドレスをそれぞれ対応する第一・第二のアドレス群選択データと共に記憶する共通の冗長メモリと、
前記冗長メモリから供給される前記冗長アドレスの下位アドレスと、前記アクセスされる第一のアドレス群の下位アドレスとを比較する第一のアドレス群側下位冗長アドレス比較回路と、
前記冗長メモリから供給される前記冗長アドレスの下位アドレスと、前記アクセスされる第二のアドレス群の下位アドレスとを比較する第二のアドレス群側下位冗長アドレス比較回路と、
前記冗長メモリから供給される前記冗長アドレスの上位アドレスと、前記アクセスされる第一のアドレス群及び第二のアドレス群の共通上位アドレスとを比較する共通上位冗長アドレス比較回路とを有することを特徴とする半導体記憶装置。 - 請求項１１において、
前記第一のアドレス群が奇数アドレス、前記第二のアドレス群が偶数アドレスであることを特徴とする半導体記憶装置。 - 請求項１１において、
前記第一のアドレス群及び第二のアドレス群が、最下位ビットが「００」、「０１」、「１０」、「１１」のうちいずれかの２つであることを特徴とする半導体記憶装置。
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