JP3701428B2 - 半導体試験装置のタイミング発生装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、LSI試験装置などの半導体試験装置の、特にそのタイミング信号を作成するタイミング発生装置に関するものである。
【0002】
【従来の技術】
図15は、例えば、オーム社発行LSIハンドブックP.651に記載された一般的なLSI試験装置の回路構成を一部省略して示した図である。本装置を使用してLSIの機能試験を行う場合の動作の概略を示すと次の通りである。
【0003】
即ち、CPUからの信号により、タイミングジェネレータはタイミング信号を作成し、パターン発生器は入力パターン信号を作成する。これらタイミング信号と入力パターン信号とを入力してマオーマッタ(フォーマットコントローラ)が波形整形を行う。この波形整形された試験パターンは、ピンエレクトロニクス部のドライバで電圧レベルが定められて、被測定デバイスの入力ピンに印加される。
そして、被測定デバイスからの出力信号は、ピンエレクトニクス部の比較器(コンパレータ)で高レベルか低レベルかのレベル比較が行われ、この比較結果の信号はパターン比較器により期待値パターンとの論理比較が行われる。この比較を行うタイミングは、タイミングジェネレータからのストローブ信号を入力して指定される。
【0004】
本願は、図15で示すLSI試験装置において、被測定デバイスへの出力波形を整形するフォーマッタへの、波形の立上りや立下りを規定するためのタイミング信号や、パターン比較器へのストローブ信号を作成するタイミングジェレータを構成要素の中心とするタイミング発生装置に関するもので、以下、この範囲の構成および動作について説明する。
【0005】
図16はLSI試験装置における従来のタイミング発生装置の一例を示す構成図である。図において、1は基準信号発生部で、図15ではCPUに内蔵されており、LSI試験装置の内部基準信号(周期など)を形成する。21、22、・・・2NはN個のタイミングジェネレータで、基準信号発生部1からの基準信号および図示はしないがCPUからの制御信号に基づきタイミング信号を作成する。31、32、・・・3NはN個のフォーマッタで、タイミングジェネレータ21等からのタイミング信号と図示しない制御パターンに基づき必要な波形整形を行い被測定デバイスの入出力端子であるピン41、42、・・・4Nへ信号を出力する。
以上のように、図16に示す回路では、1個のピン4(41、42、・・・4Nの総称)に対して、それぞれ1個のタイミングジェネレータ2(21、22、・・・2Nの総称)および1個のフォーマッタ3(31、32、・・・3Nの総称)を備えている。
【0006】
ところで、被測定デバイスとしては、マイコン等のデバイス、メモリ等のデバイス、また、マイコン付メモリ等のデバイス等があるが、一般に、マイコン等ではピン数が多いが、メモリ等ではピン数が少なく、複数のデバイスに同時に信号を入力して試験する場合もある。
また、タイミング信号は、読み込み、書き込みなどの1つの処理単位を1周期として出力される。そして、試験パターンとして各周期におけるタイミング信号のパルスの発生タイミングが変化しない場合もあるが、このタイミングをリアルタイムに変化させる(タイミングオンザフライと称す)場合もある。前者の、タイミングが変化しない場合は、各タイミングジェネレータ2は周期毎に所望のタイミング信号を発生し、特に問題は生じない。しかし、後者の、タイミングが変化する場合は問題が生じ得る。
【0007】
即ち、タイミングジェネレータ2では、制御信号等を入力してラッチ回路等を含む構成で指令されたタイミング設定を行うが、これらの内部処理演算のために必要な時間遅れTDが発生する。従って、周期毎のパルスのタイミングの変化によっては、図17に示すように、周期iのタイミングパルスの出力処理が終了した後、周期i+1で要求されるタイミングパルスのタイミング迄の時間が上述の時間遅れTDに相当する時間より短くなる範囲では周期i+1でのタイミングパルスのタイミング設定が不可能となる。即ち、同図にハッチングで示すように、タイミングジェネレータ2の設定処理待ち時間分のタイミング設定禁止領域(タイミングデッドゾーン)が生じる。
勿論、周期毎にパルスのタイミングが変化しても、パルスの間隔が上述の時間遅れTDを越える範囲であれば、問題はない。
【0008】
図18は上述したタイミングデッドゾーンの問題を解消するべく考案されたタイミング発生装置の構成図である。ここでは、1個のピン4(フォーマッタ3)に対して一対の2個のタイミングジェネレータ2a、2bを設けている。5(51a、51b、・・・5Na、5Nbの総称)は入力されるイネーブル信号のレベルによってタイミングジェネレータ2の動作可能状態/動作停止状態の切換を行うイネーブル回路、6(61、・・・6Nの総称)は各一対のタイミングジェネレータ2の切換を行うインターリーブ回路である。
【0009】
図18のタイミング発生装置では、基準信号発生部1からのチェンジ(Change)信号に基づき、動作可能状態とするタイミングジェネレータ2として、周期毎に2a、2bの一方を交互に切り換える。
これによって、個々のタイミングジェネレータ2は、次に発生すべきパルスのタイミングまでに少なくとも1周期分の時間が確保されることになるので、タイミングデッドゾーンの問題が解消される訳である。
【0010】
【発明が解決しようとする課題】
従来の場合、図16に示すタイミング発生装置では、タイミングジェネレータ2の必要数を1ピンに対して1個にとどめることができるが、タイミングオンザフライで、次周期のタイミングパルスまでの間隔に何ら制限が設けられない場合には、タイミングデッドゾーンの存在のために、所望のタイミング設定が不可能となる。
一方、上記問題を解消する図18に示すタイミング発生装置では、1ピン当り、2個のタイミングジェネレータ2が必要となり、装置の基板の実装部品数が増加して消費電力の増加、基板サイズの増大を引き起こすとともに、装置の価格も上昇するという問題点があった。
【0011】
この発明は以上のような問題点を解消するためになされたもので、1ピン当りのタイミングジェネレータを1個とした構成で、一定の範囲でのタイミングオンザフライによるタイミング設定を可能とするタイミング発生装置を得ることを目的とする。
【0012】
【課題を解決するための手段】
請求項1に係る半導体試験装置のタイミング発生装置は、周期毎に所望のタイミングパルスを発生するN(Nは2以上の整数)個のタイミングジェネレータ、上記タイミングジェネレータ毎に設けられ上記タイミングジェネレータからのタイミングパルスを入力し所望の波形を形成して出力ピンに送出するN個のフォーマッタ、および上記タイミングパルスのタイミングが上記周期毎に変化しないかまたは次周期のタイミングパルスまでの間隔が所定の値以上となる範囲で変化する第1のモードでは、上記全タイミングジェネレータを動作可能状態としかつ上記各タイミングジェネレータの出力を対応する各1個のフォーマッタへのみ送出し、上記タイミングパルスのタイミングが次周期のタイミングパルスまでの間隔に何ら制限されることなく上記周期毎に変化する第2のモードでは、上記周期毎に順次異なるタイミングジェネレータを選択接続して当該1個のタイミングジェネレータのみを動作可能状態としかつ上記当該1個のタイミングジェネレータの出力を上記全フォーマッタへ並列に送出する切換制御装置を備えたものである。
【0013】
また、請求項2に係る半導体試験装置のタイミング発生装置は、請求項1において、その切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第1のモードと第2のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第1のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第2のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該1個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記モード信号が入力されるN個のオア回路と上記タイミングジェネレータ毎に接続され1個の入力端に当該タイミングジェネレータからの出力が入力され残りの入力端に当該タイミングジェネレータを除く残りのタイミングジェネレータに接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたN個のアンド回路とからなるインターリーブ制御回路を備えたものである。
【0014】
また、請求項3に係る半導体試験装置のタイミング発生装置は、請求項2において、タイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続されたN個の第2のオア回路を備えたものである。
【0015】
また、請求項4に係る半導体試験装置のタイミング発生装置は、請求項1のNが3以上の場合において、切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第1のモードと第2のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第1のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第2のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該1個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および第n(nは1からNまで変化する整数)番目を除く残り(N−1)個の上記タイミングジェネレータからの出力が入力されるN個の第1のアンド回路と上記第1のアンド回路毎に設けられ一方の入力端に当該第1のアンド回路からの出力が入力され他方の入力端に上記モード信号が入力されるN個のオア回路と上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記当該タイミングジェネレータからの出力がその入力から除かれている上記第1のアンド回路に接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたN個の第2のアンド回路とからなるインターリーブ制御回路を備えたものである。
【0016】
また、請求項5に係る半導体試験装置のタイミング発生装置は、請求項4において、タイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続された、その入力端が互いに並列に接続されたN個の第3のアンド回路および上記各第3のアンド回路と直列に接続されたN個の第2のオア回路を備えたものである。
【0017】
【発明の実施の形態】
実施の形態1.
図1はこの発明の実施の形態1におけるタイミング発生装置を示す構成図である。図は2ピンに出力するもので、従来と同一部分には同一符号を付すことで個々の説明は省略する。図において、7は図示はしていないが、CPUからの制御信号に基づき第1のモードか第2のモードかのモード信号を発生するモード信号発生回路である。ここで、第1のモードは、モード信号の”H”レベルが相当し、タイミングパルスのタイミングが周期毎に変化しないかまたは次周期のタイミングパルスまでの間隔が所定の値(既述したTDが相当)以上となる範囲で変化する場合が該当する。第2のモードは、モード信号の”L”レベルが相当し、タイミングパルスのタイミングが次周期のタイミングパルスまでの間隔に何ら制限されることなく周期毎に変化する場合が該当する。
【0018】
8は、基準信号発生部1からのChange信号(周期毎に”H”レベルと”L”レベルを交互に繰り返す)とモード信号発生回路7からのモード信号とに基づき各イネーブル回路51、52にイネーブル信号を送出するイネーブル信号作成回路で、NOT回路801およびNOR回路802、803を備えている。9はOR回路901、902、903、904およびAND回路905、906からなるインターリーブ制御回路で、モード信号発生回路7からのモード信号に基づき、タイミングジェネレータ21、22からのタイミングパルスをそのままそれぞれフォーマッタ31、32へ送出するインターリーブOFFの信号伝送形態と、タイミングジェネレータ21、22のいずれかからのタイミングパルスを両方のフォーマッタ31、32へ送出するインターリーブONの信号伝送形態との切換えを行う。
【0019】
次に動作について説明する。先ず、第1のモードで処理される場合の動作を図2、図3に基づいて説明する。この場合、モード信号発生回路7からのモード信号は第1のモードに該当する”H”レベルに固定される(図3(a)、また図2では点線で示す)。また、イネーブル回路5はその入力信号が”L”レベルのとき該当のタイミングジェネレータ2を動作可能状態(図2ではTGONと表示)とする構成となっている。従って、図3(c)(d)に示すように、この第1のモードにおいては、イネーブル信号作成回路8はChange信号の如何にかかわらず、両イネーブル回路51、52へは常に”L”レベル信号を送出し、両タイミングジェネレータ21、22を常時動作可能状態としている。
また、インターリーブ制御回路9では、そのOR回路901、902はいずれもその一方の入力端が”H”レベルに保たれるので、両OR回路901、902の出力端は”H”レベルに保たれる。
【0020】
ところで、各タイミングジェネレータ21、22からのタイミング信号は、常時”H”レベルで、パルスの部分が”L”レベルになる波形を設定している。従って、図3に示すように、タイミングジェネレータ21(TG NO.1)から出力されたタイミングパルスはそのままフォーマッタ31に伝達され(図3(g))、このフォーマッタ31で波形整形された信号がピン41に送出される。また、タイミングジェネレータ22(TG NO.2)から出力されたタイミングパルスはそのままフォーマッタ32に伝達され(図3(h))、このフォーマッタ32で波形整形された信号がピン42に送出される。
そして、各タイミングジェネレータ21、22の出力は、互いに独立で、それぞれ独自の異なる(勿論、同一でもよい)タイミングでの処理が可能となる。
【0021】
次に、第2のモードで処理される場合の動作を図4、図5に基づいて説明する。この場合、モード信号発生回路7からのモード信号は第2のモードに該当する”L”レベルに固定される(図5(a))。従って、図5(c)(d)に示すように、イネーブル信号作成回路8はChange信号に応答し、周期毎に、イネーブル回路51と52とへ送出するイネーブル信号を交互に”L”レベルとするので、タイミングジェネレータ21と22とが1周期づれてON/OFFの状態を繰り返す。
【0022】
図5に示す周期1では、タイミングジェネレータ21(TG NO.1)がON、タイミングジェネレータ22(TG NO.2)がOFFの状態にある。ここで、TG NO.1がタイミングパルスを出力すると(図5(e))、インターリーブ制御回路9の回路構成からそのパルスはTG NO.1−OR回路903−AND回路905のルートでフォーマッタ31へ送出される(図5(g))と同時に、TG NO.1−OR回路901−AND回路906のルートでフォーマッタ32へ送出される(図5(h))。
即ち、周期1では1個のタイミングジェネレータ21からのタイミングパルスが2個のフォーマッタ31、32に同時に送出される。同様の要領で、周期2では、ON状態である1個のタイミングジェネレータ22からのタイミングパルスが2個のフォーマッタ31、32に同時に送出される。周期3以降も同様の動作を繰り返す。
【0023】
従って、図5の特に周期1と2とで示すように、既述したタイミングオンザフライにより、発生すべきタイミングパルスの間隔が必要な時間(TD)より短くなる場合においても、個々のタイミングジェネレータ21または22から見れば必要な処理時間が確保されているので、所望のタイミングのパルスを発生させることができる。換言すれば、既述したタイミングデッドゾーンが存在しない、自由度の高いタイミング設定が可能となる。
以上のように、この発明では、第2のモードにおいて、両フォーマッタ31、32(ピン41、42)に同一タイミングのパルスを送出することができる。なお、このように、LSI試験において、両ピン41、42に同一タイミングのタイミング信号を送出するケースとしては、2個の被測定デバイスを同時に試験する場合で両デバイスの同一ピンに信号を供給する場合や、メモリ等のデバイスにおけるアドレス信号用のX、Y一対のピンに信号を供給する場合等、多々存在し、本願発明はこれらのケースに活用されることになる。
【0024】
ところで、従来の1個のピン当り1個のタイミングジェネレータ2を設けてそれぞれ独立に処理する場合、即ち、本願発明では図2に示したインターリーブOFFとした状態に相当するが、2ピンに同一タイミングのパルスを送出しようとしても、既述したタイミングデッドゾーンの問題があり、タイミングパルスの発生間隔に制限のない第2のモードでは所望の処理ができない。図6はこの様子を参考までに示したものである。ハッチングの部分はタイミングデッドゾーンを示す。
【0025】
なお、以上ではインターリーブ制御回路9のOR回路903、904について特に説明をしなかったが、特に、インターリーブON時、いずれか一方のタイミングジェネレータ2からのパルスが、当該タイミングジェネレータ2に対応するフォーマッタ3へ伝達されるまでの時間遅れと他方のフォーマッタ3へ伝達されるまでの時間遅れとを厳密に一致させるために挿入するものである。
【0026】
実施の形態2.
図7はこの発明の実施の形態2におけるタイミング発生装置を示す構成図で、3ピンに対応したものである。先の実施の形態1の場合と同一または相当する部分については、同一符号を付して詳細な説明は省略する。
なお、3ピン構成が必要となるのは以下の事情による。即ち、近年の被測定デバイスは、高速動作の傾向にあり、LSI試験装置によるテストを行う上で、周期の最小時間は増々小さくなる傾向にある。従って、既述したタイミングデッドゾーンの時間帯より周期が小さく設定するケースが生じ、このような場合に3ピン構成が必要となる。
【0027】
図において、10はチェンジ信号発生回路で、基準信号発生部1からのD0(周期)信号に基づき3個のChange信号Q1、Q2、Q3を作成してイネーブル信号作成回路8へ送出する。図8はこのチェンジ信号発生回路10の内部構成図で、3個のフリップフロップ回路、2個のAND回路およびOR回路からなり、図9に示すように、周期が進むにつれて、その”H”レベルが順次ずれていくように、3個のChange信号Q1、Q2、Q3を発生する。
【0028】
また、イネーブル信号作成回路8は3個のNOR回路804〜806から構成されている。更に、インターリーブ制御回路9は6個のOR回路907〜912、および9個のAND回路913〜921から構成されている。なお、この内、AND回路916〜918およびOR回路910〜912は遅れ時間調整用である。
【0029】
次に動作について説明する。先ず、第1のモードでは、図10、図11(a)に示すように、モード信号発生回路7からのモード信号が”H”レベルに固定される。従って、Change信号Q1、Q2、Q3のレベルの如何にかかわらず、イネーブル信号作成回路8からのイネーブル信号は”L”レベルとなり、各タイミングジェネレータ21、22、23はいずれもONとなる(図11(e)〜(g))。
また、インターリーブ制御回路9では、そのOR回路907、908、909はいずれもその一方の入力端が”H”レベルに保たれるので、それらOR回路907、908、909の出力端は”H”レベルに保たれる。
【0030】
従って、タイミングジェネレータ21(TG NO.1)からのタイミングパルスはそのままフォーマッタ31に伝達され(図11(k))、タイミングジェネレータ22(TG NO.2)からのタイミングパルスはそのままフォーマッタ32に伝達され(図11(l))、またタイミングジェネレータ23(TG NO.3)からのタイミングパルスはそのままフォーマッタ33に伝達される(図11(m))。
以上のように、3個のタイミングジェネレータ21、22、23の出力は互いに独立で、それぞれ独自の異なるタイミングでの処理が可能となる。
【0031】
次に第2のモードでは、図12、図13(a)に示すように、モード信号発生回路7からのモード信号が”L”レベルに固定される。この結果、イネーブル信号作成回路8においては、チェンジ信号発生回路10からChange信号が”H”レベルとなる出力に接続されたイネーブル回路5へのイネーブル信号が”L”レベルとなり、当該イネーブル回路5のタイミングジェネレータ2が動作可能状態(ON)となる。
【0032】
従って、図13に示す周期1では、TG NO.1がON、TG NO.2、NO.3がOFFの状態にある。ここで、TG NO.1がタイミングパルスを出力すると(図13(h))、インターリーブ制御回路9の回路構成からそのパルスはTG NO.1−AND回路916−OR回路910−AND回路919のルートでフォーマッタ31へ送出される(図13(k))。そして、それと同時に、TG NO.1−AND回路913−OR回路907−AND回路920のルートでフォーマッタ32へ送出され(図13(l))、また、TG NO.1−AND回路915−OR回路909−AND回路921のルートでフォーマッタ33へ送出される(図13(m))。
即ち、周期1では、1個のタイミングジェネレータ21からのタイミングパルスが3個のフォーマッタ31、32、33に同時に送出される。同様の要領で、周期2では、ON状態である1個のタイミングジェネレータ22からのタイミングパルスが、また、周期3では、ON状態にある1個のタイミングジェネレータ23からのタイミングパルスがそれぞれ3個のフォーマッタ31、32、33に同時に送出される。
【0033】
従って、図13に例示するように、タイミングオンサフライにより、発生すべきタイミングパルスの間隔が必要な時間(TD)より短くなる場合においても、個々のタイミングジェネレータ21、22または23から見れば必要な処理時間が確保されているので、所望のタイミングパルスを発生させることができる。換言すれば、既述したタイミングデッドゾーンが存在せず自由度の高い、3ピン同一タイミングの設定が可能となる訳である。
なお、図14は、インターリーブOFFのモードで3ピンに同一タイミングのパルスを発生しようとすると、いわゆるタイミングデッドゾーンが存在することを説明するもので、図6と同様の趣旨のものであり、それ以上の説明は省略する。
【0034】
なお、以上の実施の形態例では、それぞれ2ピンまたは3ピンへタイミング信号を出力するタイミング発生装置について説明したが、それより多いピン数を備えたものへの適用も可能である。即ち、図1のタイミング発生装置をN個のピン41〜4Nへ出力可能なものに拡張するには、タイミングジェネレータ2、イネーブル回路5、フォーマッタ3をそれぞれN個備えるとともに、イネーブル信号作成回路8としては、第1のモードでは全タイミングジェネレータ2をON状態とし、第2のモードでは周期毎に順次異なるタイミングジェネレータ2をON状態とさせるイネーブル信号を発生するものとする。そして、インターリーブ制御回路9としては、タイミングジェネレータ2毎に接続され一方の入力端に当該タイミングジェネレータ2からの出力が入力され他方の入力端にモード信号が入力されるN個のOR回路(図1では901、902が該当する)と、タイミングジェネレータ2毎に接続され1個の入力端に当該タイミングジェネレータ2からの出力が入力され残りの入力端に当該タイミングジェネレータ2を除く残りのタイミングジェネレータ2に接続されたOR回路からの出力が入力され出力端が当該タイミングジェネレータ2に対応するフォーマッタ3に接続されたN個のAND回路(図1では905、906が該当する)とを備えたものとすればよい。
【0035】
また、図7のタイミング発生装置をN個のピン41〜4Nへ出力可能なものに拡張するには、上記したと同様のタイミングジェネレータ2、イネーブル回路5、フォーマッタ3およびイネーブル信号作成回路8を備えるとともに、インターリーブ制御回路9として、第n(nは1からNまで変化する整数)番目を除く残り(N−1)個のタイミングジェネレータ2からの出力が入力されるN個の第1のAND回路(図7では913〜915が該当する)と、第1のAND回路毎に設けられ一方の入力端に当該第1のAND回路からの出力が入力され他方の入力端にモード信号が入力されるN個のOR回路(図7では907〜909が該当する)と、タイミングジェネレータ2毎に接続され一方の入力端に当該タイミングジェネレータ2からの出力が入力され他方の入力端に当該タイミングジェネレータ2からの出力がその入力から除かれている第1のAND回路に接続されたOR回路からの出力が入力され出力端が当該タイミングジェネレータ2に対応するフォーマッタ3に接続されたN個の第2のAND回路(図7では919〜921が該当する)とを備えたものとすればよい。
【0036】
【発明の効果】
以上のように、請求項1に係る半導体試験装置のタイミング発生装置は、周期毎に所望のタイミングパルスを発生するN(Nは2以上の整数)個のタイミングジェネレータ、上記タイミングジェネレータ毎に設けられ上記タイミングジェネレータからのタイミングパルスを入力し所望の波形を形成して出力ピンに送出するN個のフォーマッタ、および上記タイミングパルスのタイミングが上記周期毎に変化しないかまたは次周期のタイミングパルスまでの間隔が所定の値以上となる範囲で変化する第1のモードでは、上記全タイミングジェネレータを動作可能状態としかつ上記各タイミングジェネレータの出力を対応する各1個のフォーマッタへのみ送出し、上記タイミングパルスのタイミングが次周期のタイミングパルスまでの間隔に何ら制限されることなく上記周期毎に変化する第2のモードでは、上記周期毎に順次異なるタイミングジェネレータを選択接続して当該1個のタイミングジェネレータのみを動作可能状態としかつ上記当該1個のタイミングジェネレータの出力を上記全フォーマッタへ並列に送出する切換制御装置を備えたので、上記第1のモードでは、タイミングが相互に独立したN個のタイミング信号を各出力ピンへ送出することができ、上記第2のモードでは、タイミングデッドゾーンが存在せず、自由な設定時間で同一タイミングのタイミング信号をN個の各出力ピンへ送出することができる。
【0037】
また、請求項2に係る半導体試験装置のタイミング発生装置の切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第1のモードと第2のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第1のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第2のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該1個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記モード信号が入力されるN個のオア回路と上記タイミングジェネレータ毎に接続され1個の入力端に当該タイミングジェネレータからの出力が入力され残りの入力端に当該タイミングジェネレータを除く残りのタイミングジェネレータに接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたN個のアンド回路とからなるインターリーブ制御回路を備えたので、その具体的な回路を実現して確実な動作が得られる。
【0038】
また、請求項3に係る半導体試験装置のタイミング発生装置は、そのタイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続されたN個の第2のオア回路を備えたので、各フォーマッタへの伝送時間の同一性がより確実となる。
【0039】
また、請求項4に係る半導体試験装置のタイミング発生装置は、Nが3以上の場合において、切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第1のモードと第2のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第1のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第2のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該1個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および第n(nは1からNまで変化する整数)番目を除く残り(N−1)個の上記タイミングジェネレータからの出力が入力されるN個の第1のアンド回路と上記第1のアンド回路毎に設けられ一方の入力端に当該第1のアンド回路からの出力が入力され他方の入力端に上記モード信号が入力されるN個のオア回路と上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記当該タイミングジェネレータからの出力がその入力から除かれている上記第1のアンド回路に接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたN個の第2のアンド回路とからなるインターリーブ制御回路を備えたので、その具体的な回路を実現して確実な動作が得られる。
【0040】
また、請求項5に係る半導体試験装置のタイミング発生装置は、そのタイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続された、その入力端が互いに並列に接続されたN個の第3のアンド回路および上記各第3のアンド回路と直列に接続されたN個の第2のオア回路を備えたので、各フォーマッタへの伝送時間の同一性がより確実となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1におけるタイミング発生装置を示す構成図である。
【図2】 図1の装置の第1のモードの動作を説明する図である。
【図3】 図2における動作波形を示すタイミングチャートである。
【図4】 図1の装置の第2のモードの動作を説明する図である。
【図5】 図4における動作波形を示すタイミングチャートである。
【図6】 図1の装置において、インターリーブをOFFした状態で各ピンに同一タイミングの信号を出力する場合の動作波形を示すタイミングチャートである。
【図7】 この発明の実施の形態2におけるタイミング発生装置を示す構成図である。
【図8】 図7のチェンジ信号発生回路10の内部構成を示す図である。
【図9】 図8のチェンジ信号発生回路10の動作波形を示すタイミングチャートである。
【図10】 図7の装置の第1のモードの動作を説明する図である。
【図11】 図10における動作波形を示すタイミングチャートである。
【図12】 図7の装置の第2のモードの動作を説明する図である。
【図13】 図12における動作波形を示すタイミングチャートである。
【図14】 図7の装置において、インターリーブをOFFした状態で各ピンに同一タイミングの信号を出力する場合の動作波形を示すタイミングチャートである。
【図15】 従来からの一般的なLSI試験装置の回路構成を示す図である。
【図16】 従来のタイミング発生装置を示す構成図である。
【図17】 タイミングデッドゾーンを説明するためのタイミングチャートである。
【図18】 インターリーブ回路を用いた従来のタイミング発生装置を示す構成図である。
【符号の説明】
1 基準信号発生部、2.21〜2N タイミングジェネレータ、
3.31〜3N フォーマッタ、4.41〜4N ピン、
5.51〜5N イネーブル回路、7 モード信号発生回路、
8 イネーブル信号作成回路、9 インターリーブ制御回路、
901,902,907〜909 オア回路としてのOR回路、
903,904,910〜912 第2のオア回路としてのOR回路、
905,906 アンド回路としてのAND回路、
913〜915 第1のアンド回路としてのAND回路、
919〜921 第2のアンド回路としてのAND回路、
916〜918 第3のアンド回路としてのAND回路、
10 チェンジ信号発生回路。
Claims (5)
- 周期毎に所望のタイミングパルスを発生するN(Nは2以上の整数)個のタイミングジェネレータ、上記タイミングジェネレータ毎に設けられ上記タイミングジェネレータからのタイミングパルスを入力し所望の波形を形成して出力ピンに送出するN個のフォーマッタ、および上記タイミングパルスのタイミングが上記周期毎に変化しないかまたは次周期のタイミングパルスまでの間隔が所定の値以上となる範囲で変化する第1のモードでは、上記全タイミングジェネレータを動作可能状態としかつ上記各タイミングジェネレータの出力を対応する各1個のフォーマッタへのみ送出し、上記タイミングパルスのタイミングが次周期のタイミングパルスまでの間隔に何ら制限されることなく上記周期毎に変化する第2のモードでは、上記周期毎に順次異なるタイミングジェネレータを選択接続して当該1個のタイミングジェネレータのみを動作可能状態としかつ上記当該1個のタイミングジェネレータの出力を上記全フォーマッタへ並列に送出する切換制御装置を備えた半導体試験装置のタイミング発生装置。
- 切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第1のモードと第2のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第1のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第2のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該1個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記モード信号が入力されるN個のオア回路と上記タイミングジェネレータ毎に接続され1個の入力端に当該タイミングジェネレータからの出力が入力され残りの入力端に当該タイミングジェネレータを除く残りのタイミングジェネレータに接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたN個のアンド回路とからなるインターリーブ制御回路を備えたことを特徴とする請求項1記載の半導体試験装置のタイミング発生装置。
- タイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続されたN個の第2のオア回路を備えたことを特徴とする請求項2記載の半導体試験装置のタイミング発生装置。
- Nが3以上の場合において、切換制御装置は、タイミングジェネレータ毎に設けられイネーブル信号の入力によって当該タイミングジェネレータを動作可能状態とするイネーブル回路、第1のモードと第2のモードとでそのレベルが変化するモード信号を発生するモード信号発生回路、周期毎にそのレベルが変化するチェンジ信号を発生するチェンジ信号発生回路、上記モード信号が第1のモードのレベルのときは上記全イネーブル回路にイネーブル信号を送出し、上記モード信号が第2のモードのレベルのときは上記チェンジ信号のレベルの変化毎に順次異なるイネーブル回路を選択し当該1個のイネーブル回路にイネーブル信号を順次送出するイネーブル信号作成回路、および第n(nは1からNまで変化する整数)番目を除く残り(N−1)個の上記タイミングジェネレータからの出力が入力されるN個の第1のアンド回路と上記第1のアンド回路毎に設けられ一方の入力端に当該第1のアンド回路からの出力が入力され他方の入力端に上記モード信号が入力されるN個のオア回路と上記タイミングジェネレータ毎に接続され一方の入力端に当該タイミングジェネレータからの出力が入力され他方の入力端に上記当該タイミングジェネレータからの出力がその入力から除かれている上記第1のアンド回路に接続された上記オア回路からの出力が入力され出力端が当該タイミングジェネレータに対応するフォーマッタに接続されたN個の第2のアンド回路とからなるインターリーブ制御回路を備えたことを特徴とする請求項1記載の半導体試験装置のタイミング発生装置。
- タイミングジェネレータ毎に設けられ当該タイミングジェネレータと上記当該タイミングジェネレータに対応するフォーマッタとの間に挿入接続された、その入力端が互いに並列に接続されたN個の第3のアンド回路および上記各第3のアンド回路と直列に接続されたN個の第2のオア回路を備えたことを特徴とする請求項4記載の半導体試験装置のタイミング発生装置。
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