JP2002090421A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2002090421A JP2002090421A JP2000278084A JP2000278084A JP2002090421A JP 2002090421 A JP2002090421 A JP 2002090421A JP 2000278084 A JP2000278084 A JP 2000278084A JP 2000278084 A JP2000278084 A JP 2000278084A JP 2002090421 A JP2002090421 A JP 2002090421A
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- pin electronics
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Abstract
(57)【要約】
【課題】従来技術よりも高い自由度が得られ、非同期の
信号を用いるDUTにも容易に対処することができる経
済的な半導体試験装置を提供する。 【解決手段】被測定デバイスに対して必要なテストパタ
ーンを出力し該テストパターンによる該被測定デバイス
からの応答出力をレファレンス電圧と比較して判定する
判定機能を備えた複数のパーピン型ピンエレクトニクス
のおのおののに、個別の基準信号を発生する基準信号発
生器と該個別の基準信号に基づき前記テストパターンを
個別に発生するパターン発生器が個別に搭載されて各ピ
ンエレクトロニクスが独立の異なるタイミングで異なる
パターン発生のシーケンスを実行し得る独立型ピンエレ
クトロニクス群となるように構成されている。
信号を用いるDUTにも容易に対処することができる経
済的な半導体試験装置を提供する。 【解決手段】被測定デバイスに対して必要なテストパタ
ーンを出力し該テストパターンによる該被測定デバイス
からの応答出力をレファレンス電圧と比較して判定する
判定機能を備えた複数のパーピン型ピンエレクトニクス
のおのおののに、個別の基準信号を発生する基準信号発
生器と該個別の基準信号に基づき前記テストパターンを
個別に発生するパターン発生器が個別に搭載されて各ピ
ンエレクトロニクスが独立の異なるタイミングで異なる
パターン発生のシーケンスを実行し得る独立型ピンエレ
クトロニクス群となるように構成されている。
Description
【0001】
【発明の属する技術分野】本発明は、被測定デバイスの
論理機能試験を行うための半導体試験装置に関するもの
で、特に、そのテストパターンの発生に関するものであ
る。
論理機能試験を行うための半導体試験装置に関するもの
で、特に、そのテストパターンの発生に関するものであ
る。
【0002】
【従来の技術】従来、半導体試験装置(以下テスター)
において、被測定デバイス(以下DUT:Device Under
Test )の論理機能試験(以下テスト)を行うための装
置の代表的な構成方式として、シェアード型とパーピン
型、およびその中間型がある。図9にシェアード型テス
ターの構成例を、図10にパーピン型テスターの構成例
を示す。
において、被測定デバイス(以下DUT:Device Under
Test )の論理機能試験(以下テスト)を行うための装
置の代表的な構成方式として、シェアード型とパーピン
型、およびその中間型がある。図9にシェアード型テス
ターの構成例を、図10にパーピン型テスターの構成例
を示す。
【0003】図9において、シェアード型テスターは、
テスター本体30の各部を制御するコントローラ1、基
準信号RATEを発生するRATE発生器2、基準信号
RATEに同期してテストパターンを発生するパターン
発生器(以下PG)のシーケンス制御部3、基準信号R
ATEと同期した複数のタイミングを発生するPGのタ
イミング発生器(以下TG)4、複数のリファレンス電
圧発生器5、ピン毎のテストパターンを格納するPGの
パターンメモリ6、最終的にDUT8に信号を印加しD
UT8からの応答を比較判定する複数のピン群を収容し
たピンエレクトロニクス(以下PE)群7で構成され
る。
テスター本体30の各部を制御するコントローラ1、基
準信号RATEを発生するRATE発生器2、基準信号
RATEに同期してテストパターンを発生するパターン
発生器(以下PG)のシーケンス制御部3、基準信号R
ATEと同期した複数のタイミングを発生するPGのタ
イミング発生器(以下TG)4、複数のリファレンス電
圧発生器5、ピン毎のテストパターンを格納するPGの
パターンメモリ6、最終的にDUT8に信号を印加しD
UT8からの応答を比較判定する複数のピン群を収容し
たピンエレクトロニクス(以下PE)群7で構成され
る。
【0004】図10において、パーピン型テスターは、
テスター本体31の各部を制御するコントローラ1、基
準信号RATEを発生するRATE発生器2、基準信号
RATEに同期してテストパターンを発生するPGのシ
ーケンス制御部3、ピン毎のテストパターンを格納する
PGのパターンメモリ6、最終的にDUT8に信号を印
加してDUT8からの応答を比較判定する複数のピン群
を収容したPE7で構成される。シェアード型テスター
におけるTG4と、リファレンス電圧発生器5は、パー
ピン型テスターでは、各PEに含まれる。
テスター本体31の各部を制御するコントローラ1、基
準信号RATEを発生するRATE発生器2、基準信号
RATEに同期してテストパターンを発生するPGのシ
ーケンス制御部3、ピン毎のテストパターンを格納する
PGのパターンメモリ6、最終的にDUT8に信号を印
加してDUT8からの応答を比較判定する複数のピン群
を収容したPE7で構成される。シェアード型テスター
におけるTG4と、リファレンス電圧発生器5は、パー
ピン型テスターでは、各PEに含まれる。
【0005】
【発明が解決しようとする課題】一般に、パーピン型の
テスターはシェアード型のテスターに比して、各PE毎
にTGやリファレンス電圧発生器を持つため、自由度と
拡張性が高く、テストの高速化が容易である反面、高価
になるといった欠点がある。いずれの型式のテスターで
も、RATE発生器2とPGのシーケンス制御部3は、
複数のPEに対して共通であり、テストパターンは時間
軸方向に全てのピンに対して同じように区切らざるを得
ない。従って、DUT8のピン数が増えるとピンのパタ
ーンの組み合わせは指数関数的に増加し、パターンメモ
リ6の容量も膨大なものになるといった欠点がある。
テスターはシェアード型のテスターに比して、各PE毎
にTGやリファレンス電圧発生器を持つため、自由度と
拡張性が高く、テストの高速化が容易である反面、高価
になるといった欠点がある。いずれの型式のテスターで
も、RATE発生器2とPGのシーケンス制御部3は、
複数のPEに対して共通であり、テストパターンは時間
軸方向に全てのピンに対して同じように区切らざるを得
ない。従って、DUT8のピン数が増えるとピンのパタ
ーンの組み合わせは指数関数的に増加し、パターンメモ
リ6の容量も膨大なものになるといった欠点がある。
【0006】また、入力パターンのタイミング変化点が
複雑に変化するピンを持つDUT8では、全てのピンの
テストパターンを時間軸方向に同じ様に区切ることが難
しく、これを解消するためにテスターはより高速な動作
スピードを求められ、同時にPEでは何通りかの波形モ
ードと複数のタイミングエッジを必要とし、個々のタイ
ミングエッジ毎に、複数のサイクルに亘るデッドバンド
の解消や比較判定を可能にする為、複数のカウンタやデ
ィレイライン等、一見冗長と思えるような回路などが必
要となり、回路規模が複雑かつ大きくなるといった欠点
がある。
複雑に変化するピンを持つDUT8では、全てのピンの
テストパターンを時間軸方向に同じ様に区切ることが難
しく、これを解消するためにテスターはより高速な動作
スピードを求められ、同時にPEでは何通りかの波形モ
ードと複数のタイミングエッジを必要とし、個々のタイ
ミングエッジ毎に、複数のサイクルに亘るデッドバンド
の解消や比較判定を可能にする為、複数のカウンタやデ
ィレイライン等、一見冗長と思えるような回路などが必
要となり、回路規模が複雑かつ大きくなるといった欠点
がある。
【0007】図11に従来のパーピン型のピンエレクト
ロニクス群9の各ピンエレクトロニクス本体9−1〜9
−nの構成例をその代表例9−1について示す。図11
において、10はDUT8へ入力波形を印加するドライ
バー、11はDUT8からの出力波形を取り込むために
そのDUT8からの出力波形をリファレンス電圧発生器
5からのリファレンス電圧と比較した比較結果を出力す
るコンパレータ、4は基準信号RATEに基づき複数の
タイミングエッジを発生するタイミング発生器(T
G)、12はドライバー10への1/0信号とON/O
FF信号を生成する波形生成部、13はコンパレータ1
1の比較結果を判定する比較判定部、5は前記のリファ
レンス電圧発生器である。一般に、ドライバー10への
1/0信号を作るために2ないし3個のタイミングエッ
ジと、ドランバー10へのON/OFF信号を作るため
に1ないし2個のタイミングエッジと、比較判定を行う
ために1ないし2個のタイミングエッジとを要し、合計
で4ないし7個のタイミングエッジが必要である。
ロニクス群9の各ピンエレクトロニクス本体9−1〜9
−nの構成例をその代表例9−1について示す。図11
において、10はDUT8へ入力波形を印加するドライ
バー、11はDUT8からの出力波形を取り込むために
そのDUT8からの出力波形をリファレンス電圧発生器
5からのリファレンス電圧と比較した比較結果を出力す
るコンパレータ、4は基準信号RATEに基づき複数の
タイミングエッジを発生するタイミング発生器(T
G)、12はドライバー10への1/0信号とON/O
FF信号を生成する波形生成部、13はコンパレータ1
1の比較結果を判定する比較判定部、5は前記のリファ
レンス電圧発生器である。一般に、ドライバー10への
1/0信号を作るために2ないし3個のタイミングエッ
ジと、ドランバー10へのON/OFF信号を作るため
に1ないし2個のタイミングエッジと、比較判定を行う
ために1ないし2個のタイミングエッジとを要し、合計
で4ないし7個のタイミングエッジが必要である。
【0008】また、図12は、従来のテスターでのパタ
ーン作成方法である。図12において、対象とするDU
Tは、ピン1が80ns、ピン2が100ns、ピン3
が120nsの如く20ns毎に各ピンの入力パターン
の周期が異なる入力ピンを16ピン持つデバイスの場合
である。このようなDUTを対象とする場合、図12に
示すように、全てのピンに対して同じように100MH
zのRATE周期(=10nS周期)で区切っていかな
ければならないため、1つ1つのパターンが異なり、ピ
ン1,ピン2,…ピン16では各タイミングエッジはそ
れぞれRATE周期の数で、4,5,6,…18で変化
することになり、リピートやループ等の圧縮は難しく、
深さは約510kステップ((4,5,6,…18)の
最小公倍数)になる。
ーン作成方法である。図12において、対象とするDU
Tは、ピン1が80ns、ピン2が100ns、ピン3
が120nsの如く20ns毎に各ピンの入力パターン
の周期が異なる入力ピンを16ピン持つデバイスの場合
である。このようなDUTを対象とする場合、図12に
示すように、全てのピンに対して同じように100MH
zのRATE周期(=10nS周期)で区切っていかな
ければならないため、1つ1つのパターンが異なり、ピ
ン1,ピン2,…ピン16では各タイミングエッジはそ
れぞれRATE周期の数で、4,5,6,…18で変化
することになり、リピートやループ等の圧縮は難しく、
深さは約510kステップ((4,5,6,…18)の
最小公倍数)になる。
【0009】一般に、PGのシーケンス制御部は1サイ
クル毎に数十ビットの制御メモリを持ち、1サイクルに
1命令を実行している。図13に従来のPGのシーケン
ス制御部3の構成例を示す。図13において、14はR
ATE信号に同期して動作するプログラムカウンタ(以
下PC)、15はPC14のカウント値をアドレスとす
る制御メモリである。制御メモリ15のビット構成は
「命令コード」と「オペランド」,およびリアルタイム
のタイミング切換りなどの「リアルタイム制御」に分け
られ、1アドレスに数十ビットのビット幅を持つ。16
は制御メモリの命令コードを解析する命令デコーダ、1
7はリピートやループ等に使用されるカウンタである。
PC14のカウント値はパターンメモリ6のアドレスと
して使われるため、パターンのシーケンス制御(リピー
トやループ等によるパターンの圧縮)はPC14を命令
コードに従って操作することで行われる。すなわち、テ
ストパターンを作成する場合、最も高速に動作するピン
に合わせて、時間軸方向に全てのピンに対して同じよう
に区切るから、DUT8の全てのピンが最も高速に動作
するピンに同期したテストしかできないわけであり、非
同期の信号ピンを持つDUT8のテストはできないとい
う大きな欠点がある。
クル毎に数十ビットの制御メモリを持ち、1サイクルに
1命令を実行している。図13に従来のPGのシーケン
ス制御部3の構成例を示す。図13において、14はR
ATE信号に同期して動作するプログラムカウンタ(以
下PC)、15はPC14のカウント値をアドレスとす
る制御メモリである。制御メモリ15のビット構成は
「命令コード」と「オペランド」,およびリアルタイム
のタイミング切換りなどの「リアルタイム制御」に分け
られ、1アドレスに数十ビットのビット幅を持つ。16
は制御メモリの命令コードを解析する命令デコーダ、1
7はリピートやループ等に使用されるカウンタである。
PC14のカウント値はパターンメモリ6のアドレスと
して使われるため、パターンのシーケンス制御(リピー
トやループ等によるパターンの圧縮)はPC14を命令
コードに従って操作することで行われる。すなわち、テ
ストパターンを作成する場合、最も高速に動作するピン
に合わせて、時間軸方向に全てのピンに対して同じよう
に区切るから、DUT8の全てのピンが最も高速に動作
するピンに同期したテストしかできないわけであり、非
同期の信号ピンを持つDUT8のテストはできないとい
う大きな欠点がある。
【0010】本発明は、従来技術よりも高い自由度が得
られ、非同期の信号を用いるDUTにも容易に対処する
ことができる経済的な半導体試験装置を提供するもので
ある。
られ、非同期の信号を用いるDUTにも容易に対処する
ことができる経済的な半導体試験装置を提供するもので
ある。
【0011】
【課題を解決するための手段】本発明による半導体試験
装置は、RATE発生器とPGをパーピン型テスターの
PEに含めることで、より自由度の高い、安価なテスタ
ーを実現することができる。すなわち、本発明は、パー
ピン型テスターのPEにRATE発生器とPGを搭載す
ることを最も主要な特徴とする。すなわち、本発明によ
る半導体試験装置は、被測定デバイスに対して必要なテ
ストパターンを出力し該テストパターンによる該被測定
デバイスからの応答出力をレファレンス電圧と比較して
判定する判定機能を備えた複数のパーピン型ピンエレク
トニクスのおのおののに、個別の基準信号を発生する基
準信号発生器と該個別の基準信号に基づき前記テストパ
ターンを個別に発生するパターン発生器が個別に搭載さ
れて各ピンエレクトロニクスが独立の異なるタイミング
で異なるパターン発生のシーケンスを実行し得る独立型
ピンエレクトロニクス群となるように構成されている。
この方式により、従来装置の欠点であったパターンメモ
リの増大を防ぎ、パーピン型PEのTGの回路規模も小
さくすることにより、低価格なテスターを作成すること
が可能であり、今までできなかった非同期の信号ピンを
持つDUTのテストも可能となる。
装置は、RATE発生器とPGをパーピン型テスターの
PEに含めることで、より自由度の高い、安価なテスタ
ーを実現することができる。すなわち、本発明は、パー
ピン型テスターのPEにRATE発生器とPGを搭載す
ることを最も主要な特徴とする。すなわち、本発明によ
る半導体試験装置は、被測定デバイスに対して必要なテ
ストパターンを出力し該テストパターンによる該被測定
デバイスからの応答出力をレファレンス電圧と比較して
判定する判定機能を備えた複数のパーピン型ピンエレク
トニクスのおのおののに、個別の基準信号を発生する基
準信号発生器と該個別の基準信号に基づき前記テストパ
ターンを個別に発生するパターン発生器が個別に搭載さ
れて各ピンエレクトロニクスが独立の異なるタイミング
で異なるパターン発生のシーケンスを実行し得る独立型
ピンエレクトロニクス群となるように構成されている。
この方式により、従来装置の欠点であったパターンメモ
リの増大を防ぎ、パーピン型PEのTGの回路規模も小
さくすることにより、低価格なテスターを作成すること
が可能であり、今までできなかった非同期の信号ピンを
持つDUTのテストも可能となる。
【0012】
【発明の実施の形態】本発明により、各PEが個別の周
波数で独立に動作することが可能であり、必要であれば
協調して動作することも可能である。すなわち、前記個
別のタイミングの個別のパターン発生のシーケンスが、
前記独立型ピンエレクトロニクス群の各ピンエレクトロ
ニクスで同期して動作するようにするための協調制御部
を備えて、前記独立型ピンエレクトロニクス群が独立協
調ピンエレクトロニクス群となるように構成することが
できる。さらに、前記各ピンエレクトロニクスにおける
前記パターン発生器には、前記基準信号の基準タイミン
グに同期して前記必要なテストパターンの発生を制御す
るシーケンス制御部を備え、該シーケンス制御部には、
前記基準タイミングのパルスを計数するプログラムカウ
ンタを有し、該プログラムカウンタの計数値をアドレス
として前記必要なパターンの選択が行われることによ
り、該必要なパターン発生のシーケンスがピン毎に制御
されるように構成することができる。前記協調制御部に
は、前記各ピンエレクトロニクスのうちスキャンピンに
指定されたピンエレクトロニクスではスキャンパターン
を発生させそのスキャンピンに指定されなかった他のピ
ンエレクトロニクスをホールド状態にするスキャンパタ
ーン発生同期制御手段を備えることができる。前記協調
制御部には、前記各ピンエレクトロニクス毎に前記パタ
ーンとのマッチがとれたか否かを照会するループ指示を
送出し、該当するピンエレクトロニクスがマッチがとれ
たことを回答させてマッチをとるマッチ手段を備えるこ
とができる。
波数で独立に動作することが可能であり、必要であれば
協調して動作することも可能である。すなわち、前記個
別のタイミングの個別のパターン発生のシーケンスが、
前記独立型ピンエレクトロニクス群の各ピンエレクトロ
ニクスで同期して動作するようにするための協調制御部
を備えて、前記独立型ピンエレクトロニクス群が独立協
調ピンエレクトロニクス群となるように構成することが
できる。さらに、前記各ピンエレクトロニクスにおける
前記パターン発生器には、前記基準信号の基準タイミン
グに同期して前記必要なテストパターンの発生を制御す
るシーケンス制御部を備え、該シーケンス制御部には、
前記基準タイミングのパルスを計数するプログラムカウ
ンタを有し、該プログラムカウンタの計数値をアドレス
として前記必要なパターンの選択が行われることによ
り、該必要なパターン発生のシーケンスがピン毎に制御
されるように構成することができる。前記協調制御部に
は、前記各ピンエレクトロニクスのうちスキャンピンに
指定されたピンエレクトロニクスではスキャンパターン
を発生させそのスキャンピンに指定されなかった他のピ
ンエレクトロニクスをホールド状態にするスキャンパタ
ーン発生同期制御手段を備えることができる。前記協調
制御部には、前記各ピンエレクトロニクス毎に前記パタ
ーンとのマッチがとれたか否かを照会するループ指示を
送出し、該当するピンエレクトロニクスがマッチがとれ
たことを回答させてマッチをとるマッチ手段を備えるこ
とができる。
【0013】
【実施例】図1に本発明装置における独立協調型ピンエ
レクトロニクス本体19の構造を例を示す。図1におい
て、10はDUT8へ入力波形を印加するドイラバー、
11はDUT8からの出力波形を取り込むためにそのD
UT8からの出力波形をリファレンス電圧発生器5から
のリファレンス電圧と比較した比較出力を出力するコン
パレータ、2はRATE発生器、4はTGのタイミング
発生器、3aはピン毎のパターンの発生シーケンスを制
御するシーケンス制御部、6はピン毎の「パターン」を
格納したパターンメモリ、12はドライバー10への1
/0信号とON/OFF信号を生成する波形生成部、1
3はコンパレータ12からの比較出力を判定する比較判
定部、5は前記のリファレンス電圧発生器である。既に
述べたように、RATE発生器2で発生したRATEタ
イミングはシーケンス制御部3aに供給され、RATE
タイミングに同期してシーケンス制御部3aが動作す
る。シーケンス制御部3aから出力される「アドレス」
信号はパターンメモリ6に供給され、パターンメモリ6
からのパターン発生のシーケンスをピン毎に制御するこ
とが可能になる。同時に、タイミング発生器4で発生さ
れたTGタイミングとパターンメモリ6から出力される
「パターンデータ」が波形生成部12と比較判定部13
に送られ、ピン毎に異なる周波数でのパターン発生が可
能となる。
レクトロニクス本体19の構造を例を示す。図1におい
て、10はDUT8へ入力波形を印加するドイラバー、
11はDUT8からの出力波形を取り込むためにそのD
UT8からの出力波形をリファレンス電圧発生器5から
のリファレンス電圧と比較した比較出力を出力するコン
パレータ、2はRATE発生器、4はTGのタイミング
発生器、3aはピン毎のパターンの発生シーケンスを制
御するシーケンス制御部、6はピン毎の「パターン」を
格納したパターンメモリ、12はドライバー10への1
/0信号とON/OFF信号を生成する波形生成部、1
3はコンパレータ12からの比較出力を判定する比較判
定部、5は前記のリファレンス電圧発生器である。既に
述べたように、RATE発生器2で発生したRATEタ
イミングはシーケンス制御部3aに供給され、RATE
タイミングに同期してシーケンス制御部3aが動作す
る。シーケンス制御部3aから出力される「アドレス」
信号はパターンメモリ6に供給され、パターンメモリ6
からのパターン発生のシーケンスをピン毎に制御するこ
とが可能になる。同時に、タイミング発生器4で発生さ
れたTGタイミングとパターンメモリ6から出力される
「パターンデータ」が波形生成部12と比較判定部13
に送られ、ピン毎に異なる周波数でのパターン発生が可
能となる。
【0014】図2に本発明装置における協調制御部23
の実施例を示す。協調制御部23は個々の独立協調型ピ
ンエレクトロニクス本体19−1〜19−nのシーケン
ス制御部3aとは別に用意され、そのシーケンス制御部
3aと協調して動作させるものである。図2において、
2は協調制御部23を動作させるためのRATE発生
器、3bは協調制御部32の動作シーケンスを制御する
シーケンス制御部、15はシーケンス制御部3bの「制
御コード」を格納した制御メモリ、20はシーケンス制
御部3bからの指示によってSCANパターンを発生す
るSCANパターン発生器、22は複数個のDUT8の
測定とマッチ機能を制御する同測マッチ制御部、21は
同期制御部、19は独立協調ピンエレクトロニクス群で
ある。RATE発生器2とシーケンス制御部3bおよび
制御メモリ15は、独立協調ピンエレクトロニクス本体
19−1〜19−nのRATE発生器2とシーケンス制
御部3aと制御メモリ15の制御コードをそのまま流用
して構成することができる。
の実施例を示す。協調制御部23は個々の独立協調型ピ
ンエレクトロニクス本体19−1〜19−nのシーケン
ス制御部3aとは別に用意され、そのシーケンス制御部
3aと協調して動作させるものである。図2において、
2は協調制御部23を動作させるためのRATE発生
器、3bは協調制御部32の動作シーケンスを制御する
シーケンス制御部、15はシーケンス制御部3bの「制
御コード」を格納した制御メモリ、20はシーケンス制
御部3bからの指示によってSCANパターンを発生す
るSCANパターン発生器、22は複数個のDUT8の
測定とマッチ機能を制御する同測マッチ制御部、21は
同期制御部、19は独立協調ピンエレクトロニクス群で
ある。RATE発生器2とシーケンス制御部3bおよび
制御メモリ15は、独立協調ピンエレクトロニクス本体
19−1〜19−nのRATE発生器2とシーケンス制
御部3aと制御メモリ15の制御コードをそのまま流用
して構成することができる。
【0015】図3に本発明の、独立協調型ピンエレクト
ロニクスで構成されるテスター本体の実施例を示す。図
3において、1はテスターの各部を制御するコントロー
ラ、23は協調制御部、19は独立協調ピンエレクトロ
ニクス群、6はピン毎のパターンを格納するパターンメ
モリ、8はDUTである。
ロニクスで構成されるテスター本体の実施例を示す。図
3において、1はテスターの各部を制御するコントロー
ラ、23は協調制御部、19は独立協調ピンエレクトロ
ニクス群、6はピン毎のパターンを格納するパターンメ
モリ、8はDUTである。
【0016】本発明装置におけるRATE発生器2とT
G4、および波形生成部12と比較判定部13の動作に
ついて、まず説明する。本発明装置において、PEに搭
載されるRATE発生器2とTG4には、従来のパーピ
ン型テスターのPEのTGを利用することができ、従来
のPEが複数のタイミング発生を必要とするのに対し
て、本発明装置におけるPEでは、他のPEとは独立し
て動作することが可能であるから、ピン毎に1つの変化
点のタイミングのみを発生すればよく、変化点と変化点
の間を1サイクルとすれば、複数サイクルに亘ことは有
りえず回路規模を格段に小さくすることができる。例え
ば、本発明のPEでは、RATE発生器2と1ないし2
個のTG4を持つだけで従来のPEと同等のパターン発
生と比較判定が可能である。ここではTG4を1個持
ち、パターンメモリ6を1PEにつき3ビットとした場
合のDUT8の入力ピン,出力ピン,双方向ピンについ
て順次説明していく。
G4、および波形生成部12と比較判定部13の動作に
ついて、まず説明する。本発明装置において、PEに搭
載されるRATE発生器2とTG4には、従来のパーピ
ン型テスターのPEのTGを利用することができ、従来
のPEが複数のタイミング発生を必要とするのに対し
て、本発明装置におけるPEでは、他のPEとは独立し
て動作することが可能であるから、ピン毎に1つの変化
点のタイミングのみを発生すればよく、変化点と変化点
の間を1サイクルとすれば、複数サイクルに亘ことは有
りえず回路規模を格段に小さくすることができる。例え
ば、本発明のPEでは、RATE発生器2と1ないし2
個のTG4を持つだけで従来のPEと同等のパターン発
生と比較判定が可能である。ここではTG4を1個持
ち、パターンメモリ6を1PEにつき3ビットとした場
合のDUT8の入力ピン,出力ピン,双方向ピンについ
て順次説明していく。
【0017】図4に入力ピンの場合を示す。ピン1の入
力パターンは1/0の繰り返しにすぎず、この1/0の
切換わりタイミングにRATE発生器2の基準信号RA
TEのタイミングを合わせて入力波形を生成する。ま
た、DUT8のクロック入力などの定型的なピン2の入
力パターンでは、RATEタイミングとTGタイミング
でRZ波形等の生成も可能である。この時、3ビットの
パターンデータの内2ビットがそれぞれ、RATEとT
Gタイミングでの1/0データとして使用される。
力パターンは1/0の繰り返しにすぎず、この1/0の
切換わりタイミングにRATE発生器2の基準信号RA
TEのタイミングを合わせて入力波形を生成する。ま
た、DUT8のクロック入力などの定型的なピン2の入
力パターンでは、RATEタイミングとTGタイミング
でRZ波形等の生成も可能である。この時、3ビットの
パターンデータの内2ビットがそれぞれ、RATEとT
Gタイミングでの1/0データとして使用される。
【0018】図5に出力ピンの場合を示す。ピン1の出
力パターンはDUT8からの応答タイミングに対しての
比較判定の繰り返しにすぎず、この比較タイミングにR
ATE発生器2の基準信号RATEのタイミングを合わ
せて比較判定を行う。また、ピン2のように、RATE
タイミングとTGタイミングでウィンドウ比較も可能で
ある。この時パターンメモリ6の2ビットが期待値
(H,L,Z,X)データとして使用される。
力パターンはDUT8からの応答タイミングに対しての
比較判定の繰り返しにすぎず、この比較タイミングにR
ATE発生器2の基準信号RATEのタイミングを合わ
せて比較判定を行う。また、ピン2のように、RATE
タイミングとTGタイミングでウィンドウ比較も可能で
ある。この時パターンメモリ6の2ビットが期待値
(H,L,Z,X)データとして使用される。
【0019】図6に双方向ピンの場合を示す。このとき
のピン1の入出力パターンには、入出力の切り換りタイ
ミングと、入力時は1/0の切り換りタイミング、出力
時は比較判定タイミングが存在する。この場合、入出力
の切り換りタイミングにRATE発生器2の基準信号R
ATEのタイミングを合わせて、入力時の1/0切換え
タイミングと、出力時の比較判定タイミングにはTGタ
イミングTG1を使用する。この時、パターンデータの
1ビットがRATEタイミングでの入出力の切り替えに
使用され、残り2ビットが先に述べたように1/0デー
タもしくは期待値データとして使用される。
のピン1の入出力パターンには、入出力の切り換りタイ
ミングと、入力時は1/0の切り換りタイミング、出力
時は比較判定タイミングが存在する。この場合、入出力
の切り換りタイミングにRATE発生器2の基準信号R
ATEのタイミングを合わせて、入力時の1/0切換え
タイミングと、出力時の比較判定タイミングにはTGタ
イミングTG1を使用する。この時、パターンデータの
1ビットがRATEタイミングでの入出力の切り替えに
使用され、残り2ビットが先に述べたように1/0デー
タもしくは期待値データとして使用される。
【0020】いずれの場合も、テストの最初のサイクル
では、1/0の切り換りタイミング、比較判定タイミン
グ、入出力の切り換りタイミングにRATE発生器2の
タイミングを合わせるため、RATE発生器2はオフセ
ットタイミングを持つ。これは従来のパーピン型PEの
TGが持っているリアルタイムタイミング切換え(タイ
ミングオンザフライ)機能をそのまま使用することで可
能である。また、オフセットタイミングは、各PEのタ
イミングのばらつき(SKEW)を補正するためにも使
用される。
では、1/0の切り換りタイミング、比較判定タイミン
グ、入出力の切り換りタイミングにRATE発生器2の
タイミングを合わせるため、RATE発生器2はオフセ
ットタイミングを持つ。これは従来のパーピン型PEの
TGが持っているリアルタイムタイミング切換え(タイ
ミングオンザフライ)機能をそのまま使用することで可
能である。また、オフセットタイミングは、各PEのタ
イミングのばらつき(SKEW)を補正するためにも使
用される。
【0021】一般に、PEのロジック回路部分はカスタ
ムLSIを開発して構成される場合が多く、特にパーピ
ン型テスターでのPEにおいてはTGの高いタイミング
精度が要求されるためTG部の回路構成は複雑かつ精妙
で大規模なものとなり、消費電力も大である。本発明で
は、このTG部の回路を少なくすることで、カスタムL
SIの作成においてもクリティカルなタイミングパスを
減らすことができ、精度を上げ易く、回路規模が小さく
することができるため、コスト面でも優位である。ま
た、運転時の消費電力も軽減できるという利点がある。
ムLSIを開発して構成される場合が多く、特にパーピ
ン型テスターでのPEにおいてはTGの高いタイミング
精度が要求されるためTG部の回路構成は複雑かつ精妙
で大規模なものとなり、消費電力も大である。本発明で
は、このTG部の回路を少なくすることで、カスタムL
SIの作成においてもクリティカルなタイミングパスを
減らすことができ、精度を上げ易く、回路規模が小さく
することができるため、コスト面でも優位である。ま
た、運転時の消費電力も軽減できるという利点がある。
【0022】次に、テストパターンの圧縮について説明
する。図7は本発明でのパターン作成方法であり、ピン
毎に1/0のタイミングでRATEを設定してリピート
やループを用いれば、各ピンは1/0の2ステップの繰
り返しで制御することができる。すなわち、本発明装置
において、PEに搭載されるPGは、他のピンに関係な
く、ピン毎に独立して動作すればよいから、NOP(パ
ターンのインクリメント)や、リピート(同一パターン
の繰り返し)や、ループ(複数パターンの繰り返し)程
度の簡単な機能で充分である。また、パターンの圧縮が
充分に期待でき、パターンメモリ6は従来のテスターと
比較して格段に少ない容量ですむ。全体の圧縮率は数十
乃至数百分の1となる。
する。図7は本発明でのパターン作成方法であり、ピン
毎に1/0のタイミングでRATEを設定してリピート
やループを用いれば、各ピンは1/0の2ステップの繰
り返しで制御することができる。すなわち、本発明装置
において、PEに搭載されるPGは、他のピンに関係な
く、ピン毎に独立して動作すればよいから、NOP(パ
ターンのインクリメント)や、リピート(同一パターン
の繰り返し)や、ループ(複数パターンの繰り返し)程
度の簡単な機能で充分である。また、パターンの圧縮が
充分に期待でき、パターンメモリ6は従来のテスターと
比較して格段に少ない容量ですむ。全体の圧縮率は数十
乃至数百分の1となる。
【0023】また、図12のような従来のRATEの区
切り方をしたとしても、本発明では各PG毎にパターン
を圧縮することが可能であり、例えば、図4のピン1は
4個の“1”の区間のリピートと4個の“0”の区間の
リピートを合わせてループすれば良いし、ピン2ではそ
れぞれ5個の“1”と“0”の区間をループすれば良
い。おな、簡単な変換ツールを用意することにより、従
来の方法で作成されたパターン資源に対しても容易に対
処することができる。同様に、入力パターンの周波数が
倍倍になるような入力ピン(メモリICのアドレスピン
等)を持つDUTでは、従来ALPG(アルゴリズミッ
クPG)などの特化されたPGの機能を用いて対応して
いるが、本発明のPEでは簡単に対応できるためALP
Gは不要である。
切り方をしたとしても、本発明では各PG毎にパターン
を圧縮することが可能であり、例えば、図4のピン1は
4個の“1”の区間のリピートと4個の“0”の区間の
リピートを合わせてループすれば良いし、ピン2ではそ
れぞれ5個の“1”と“0”の区間をループすれば良
い。おな、簡単な変換ツールを用意することにより、従
来の方法で作成されたパターン資源に対しても容易に対
処することができる。同様に、入力パターンの周波数が
倍倍になるような入力ピン(メモリICのアドレスピン
等)を持つDUTでは、従来ALPG(アルゴリズミッ
クPG)などの特化されたPGの機能を用いて対応して
いるが、本発明のPEでは簡単に対応できるためALP
Gは不要である。
【0024】多くの場合、テストパターンの作成ではC
ADシステムから生成されたパターンをテスター固有の
機能に合わせて変換する作業が必要であるが、一般的な
CADシステムから生成されるパターンはピン毎の変化
点のタイミング記述の形式であり、本発明でのパターン
生成方式は非常によく適合し変換の必要がない。
ADシステムから生成されたパターンをテスター固有の
機能に合わせて変換する作業が必要であるが、一般的な
CADシステムから生成されるパターンはピン毎の変化
点のタイミング記述の形式であり、本発明でのパターン
生成方式は非常によく適合し変換の必要がない。
【0025】PGのシーケンス制御部3aの動作につい
て説明する。本発明では、パターンメモリのサイズを小
さくしコストを下げることが一つの目的であり、従来の
ように、PE毎にPGの制御メモリ15に数十ビットの
ビット幅を持たせたのでは、本発明のこの目的を達成す
ることができない。従って、PGを複数サイクルで1命
令を実行するように構成し、制御メモリ15の記憶内容
を例えば1ビットずつ転送することで制御メモリ15の
サイズも小さくなるように構成されている。
て説明する。本発明では、パターンメモリのサイズを小
さくしコストを下げることが一つの目的であり、従来の
ように、PE毎にPGの制御メモリ15に数十ビットの
ビット幅を持たせたのでは、本発明のこの目的を達成す
ることができない。従って、PGを複数サイクルで1命
令を実行するように構成し、制御メモリ15の記憶内容
を例えば1ビットずつ転送することで制御メモリ15の
サイズも小さくなるように構成されている。
【0026】図8に本発明装置におけるPGのシーケン
ス制御部3a構成例を示す。図8において、14はRA
TE信号に同期して動作するプログラムカウンタ(以下
PC)、15はPC14のカウント値をアドレスとする
制御メモリである。「制御コード」のビット構成は1ビ
ットとし、従来の制御メモリの命令コードとオペランド
およびリアルタイムタイミング切換えなどに相当する
「リアルタイム制御」のデータがシーケンスシャルに出
力される。16はパラレル変換された「制御コード」の
命令コードを解析する命令デコーダ、17はリピートや
ループ等に使用されるループやレピート等に使用される
カウンタ、18はシリアル・パラレル変換器である。
ス制御部3a構成例を示す。図8において、14はRA
TE信号に同期して動作するプログラムカウンタ(以下
PC)、15はPC14のカウント値をアドレスとする
制御メモリである。「制御コード」のビット構成は1ビ
ットとし、従来の制御メモリの命令コードとオペランド
およびリアルタイムタイミング切換えなどに相当する
「リアルタイム制御」のデータがシーケンスシャルに出
力される。16はパラレル変換された「制御コード」の
命令コードを解析する命令デコーダ、17はリピートや
ループ等に使用されるループやレピート等に使用される
カウンタ、18はシリアル・パラレル変換器である。
【0027】協調制御部23によるSCANテストとマ
ッチ機能について説明する。多くのDUTでは、DUT
の各ピンがあるピンに与えられるクロックに同期して動
作するのも事実であり、SCANテストパターンや、D
UTの応答に合わせてパターンを発生するようなマッチ
機能の様に、各PEは協調して動作することができるこ
とも必要である。本発明では全てのPEのRATE発生
器2を同じ設定にすることで各PEが同期して動作する
ことが可能である。
ッチ機能について説明する。多くのDUTでは、DUT
の各ピンがあるピンに与えられるクロックに同期して動
作するのも事実であり、SCANテストパターンや、D
UTの応答に合わせてパターンを発生するようなマッチ
機能の様に、各PEは協調して動作することができるこ
とも必要である。本発明では全てのPEのRATE発生
器2を同じ設定にすることで各PEが同期して動作する
ことが可能である。
【0028】SCANテストの場合、SCANピンに指
定された以外のピンは1/0の状態を保持することにな
る。本発明では、全てのPEに対して、協調制御部23
からHOLD指示信号を送りSCANピン以外はHOL
D状態になるようにする。次にマッチ機能の場合、DU
T毎に割り当てられたPEのグループはマッチが取れる
までのパターンのループを繰り返す。本発明では、DU
T毎にマッチが取れたかどうかを各PEから収集し、D
UT毎に割り当てられた各PEのグループに対してルー
プの指示信号を送ることにする。従来方式のマッチ機能
では、PGが共通であることから、複数のDUTのマッ
チを取る場合、マッチが取れたDUTではクロックを停
止するなどして、全てのDUTのマッチが取れるのを待
つための回路などが必要であったが、本発明ではこのよ
うな待ち合わせの制御は必要がない。
定された以外のピンは1/0の状態を保持することにな
る。本発明では、全てのPEに対して、協調制御部23
からHOLD指示信号を送りSCANピン以外はHOL
D状態になるようにする。次にマッチ機能の場合、DU
T毎に割り当てられたPEのグループはマッチが取れる
までのパターンのループを繰り返す。本発明では、DU
T毎にマッチが取れたかどうかを各PEから収集し、D
UT毎に割り当てられた各PEのグループに対してルー
プの指示信号を送ることにする。従来方式のマッチ機能
では、PGが共通であることから、複数のDUTのマッ
チを取る場合、マッチが取れたDUTではクロックを停
止するなどして、全てのDUTのマッチが取れるのを待
つための回路などが必要であったが、本発明ではこのよ
うな待ち合わせの制御は必要がない。
【0029】SCANパターンを使用する場合、全ての
PEは協調して動作し、マスターとしてのシーケンス制
御はSCANパターンの指示以外はリピート命令の繰り
返しであり、ピン毎のパターンは各PE毎のシーケンス
制御部3aで個別に圧縮される。シーケンス制御部3b
からSCANパターンの発生指示が出されると、SCA
Nパターン発生器20からはSCANパターンとHOL
D指示が各PEに送られ、SCANピンに指定されたP
EではPE毎に持っているパターンデータをSCANパ
ターンのデータに切換えパターン発生を行い、SCAN
ピン以外のPEはHOLD状態になる。
PEは協調して動作し、マスターとしてのシーケンス制
御はSCANパターンの指示以外はリピート命令の繰り
返しであり、ピン毎のパターンは各PE毎のシーケンス
制御部3aで個別に圧縮される。シーケンス制御部3b
からSCANパターンの発生指示が出されると、SCA
Nパターン発生器20からはSCANパターンとHOL
D指示が各PEに送られ、SCANピンに指定されたP
EではPE毎に持っているパターンデータをSCANパ
ターンのデータに切換えパターン発生を行い、SCAN
ピン以外のPEはHOLD状態になる。
【0030】DUT8毎に割り当てられたPEのグルー
プからは、PASS/FAIL信号が同測マッチ制御部
22に集められ、DUT8毎のPASS/FAIL判定
が行われる。マッチ機能の場合は、DUT毎のマッチP
ASS/FAIL信号が同様に集められ、同測マッチ制
御部22からDUT毎にマッチループの指示が各PEに
送られる。このような場合、DUT毎のPEのグループ
内でPEは協調動作をすることになる。
プからは、PASS/FAIL信号が同測マッチ制御部
22に集められ、DUT8毎のPASS/FAIL判定
が行われる。マッチ機能の場合は、DUT毎のマッチP
ASS/FAIL信号が同様に集められ、同測マッチ制
御部22からDUT毎にマッチループの指示が各PEに
送られる。このような場合、DUT毎のPEのグループ
内でPEは協調動作をすることになる。
【0031】また、各PEのシーケンス制御部3aは全
てのPEが協調して動作するために互いに同期が取れる
までHOLDできるようにしておくことも可能であり、
同期制御部21からHOLD信号が各PEに供給され、
各PEからはHOLD状態になったことを示すフラグが
同期制御部21に送られる。全てのPEがHOLD状態
になった時点で同期制御部21はHOLD指示信号を下
げ、PEは再び個別の動作を開始することができる。
てのPEが協調して動作するために互いに同期が取れる
までHOLDできるようにしておくことも可能であり、
同期制御部21からHOLD信号が各PEに供給され、
各PEからはHOLD状態になったことを示すフラグが
同期制御部21に送られる。全てのPEがHOLD状態
になった時点で同期制御部21はHOLD指示信号を下
げ、PEは再び個別の動作を開始することができる。
【0032】
【発明の効果】以上詳細に説明したように、本発明によ
るPEで構成されるテスターは、各ピンエレクトロニク
スが全く独立に動作できるため、従来技術と比較しては
るかに高い自由度が得られ、非同期な信号をもつDUT
にも容易に対処できる。また、従来方式のテスト方式に
対しても柔軟に対処可能である。ピン毎にテストパター
ンを圧縮できることは、パターンメモリ容量の増大を防
ぎコスト面での大幅な効果を期待することができる。
るPEで構成されるテスターは、各ピンエレクトロニク
スが全く独立に動作できるため、従来技術と比較しては
るかに高い自由度が得られ、非同期な信号をもつDUT
にも容易に対処できる。また、従来方式のテスト方式に
対しても柔軟に対処可能である。ピン毎にテストパター
ンを圧縮できることは、パターンメモリ容量の増大を防
ぎコスト面での大幅な効果を期待することができる。
【図1】本発明装置に用いられる独立協調型ピンエレク
トロニクス本体の構成例を示すブロック図である。
トロニクス本体の構成例を示すブロック図である。
【図2】本発明装置に用いられる協調制御部の構成例を
示すブロック図である。
示すブロック図である。
【図3】本発明装置による独立協調型ピンエレクトロニ
クス群と協調制御部を用いて構成されたテスターの構成
例を示すブロック図である。
クス群と協調制御部を用いて構成されたテスターの構成
例を示すブロック図である。
【図4】本発明装置における入力ピンのパターン発生例
を示すタイムチャートである。
を示すタイムチャートである。
【図5】本発明装置における出力ピンのパターン発生例
を示すタイムチャートである。
を示すタイムチャートである。
【図6】本発明装置における双方向ピンのパターン発生
例を示すタイムチャートである。
例を示すタイムチャートである。
【図7】本発明装置に用いられるパターンの区切り方を
示すタイムチャートである。
示すタイムチャートである。
【図8】本発明装置に用いられるシーケンス制御部の構
成例を示すブロック図である。
成例を示すブロック図である。
【図9】従来のシェアード型テスターの構成例を示すブ
ロック図である。
ロック図である。
【図10】従来のパーピン型テスターの構成例を示すブ
ロック図である。
ロック図である。
【図11】従来のパーピン型テスターのぴンエレクトロ
ニクス本体の構成例を示すブロック図である。
ニクス本体の構成例を示すブロック図である。
【図12】従来方式でのパターンの区切り方を示すタイ
ムチャートである。
ムチャートである。
【図13】従来方式に用いられるシーケンス制御部の構
成例を示すブロック図である。
成例を示すブロック図である。
1 コントローラ 2 RATE発生器 3,3a,3b シーケンス制御部 4 タイミング発生器(TG) 5 リファレンス電圧発生器 6 パターンメモリ 7 シェアード型ピンエレクトロニクス群 8 DUT 9 パーピン型ピンエレクトロニクス群 9−1〜9−n パーピン型ピンエレクトロニクス本体 10 ドライバー 11 コンパレータ 12 波形生成部 13 比較判定部 14 プログラムカウンタ(PC) 15 制御カウンタ 16 命令レコーダ 17 ループ,リピートカウンタ 18 シリアル・パラレル変換器 19 独立協調ピンエレクトロニクス群 19−1〜19−n 独立協調型ピンエレクトロニクス
本体 20 SCANパターン発生器 21 同期制御部 22 同測マッチ制御部 23 協調制御部 30 シェアード型テスター本体 31 パーピン型テスター本体
本体 20 SCANパターン発生器 21 同期制御部 22 同測マッチ制御部 23 協調制御部 30 シェアード型テスター本体 31 パーピン型テスター本体
Claims (5)
- 【請求項1】 被測定デバイスに対して必要なテストパ
ターンを出力し該テストパターンによる該被測定デバイ
スからの応答出力をレファレンス電圧と比較して判定す
る判定機能を備えた複数のパーピン型ピンエレクトニク
スのおのおののに、個別の基準信号を発生する基準信号
発生器と該個別の基準信号に基づき前記テストパターン
を個別に発生するパターン発生器が個別に搭載されて各
ピンエレクトロニクスが独立の異なるタイミングで異な
るパターン発生のシーケンスを実行し得る独立型ピンエ
レクトロニクス群となるように構成された半導体試験装
置。 - 【請求項2】 前記個別のタイミングの個別のパターン
発生のシーケンスが、前記独立型ピンエレクトロニクス
群の各ピンエレクトロニクスで同期して動作するように
するための協調制御部を備えて、前記独立型ピンエレク
トロニクス群が独立協調ピンエレクトロニクス群となる
ように構成された請求項1に記載の半導体試験装置。 - 【請求項3】 前記各ピンエレクトロニクスにおける前
記パターン発生器には、前記基準信号の基準タイミング
に同期して前記必要なテストパターンの発生を制御する
シーケンス制御部を備え、 該シーケンス制御部には、前記基準タイミングのパルス
を計数するプログラムカウンタを有し、該プログラムカ
ウンタの計数値をアドレスとして前記必要なパターンの
選択が行われることにより、 該必要なパターン発生のシーケンスがピン毎に制御され
るように構成されたことを特徴とする請求項1又は2に
記載の半導体試験装置。 - 【請求項4】 前記協調制御部には、前記各ピンエレク
トロニクスのうちスキャンピンに指定されたピンエレク
トロニクスではスキャンパターンを発生させそのスキャ
ンピンに指定されなかった他のピンエレクトロニクスを
ホールド状態にするスキャンパターン発生同期制御手段
を備えたことを特徴とする請求項2に記載の半導体試験
装置。 - 【請求項5】 前記協調制御部には、前記各ピンエレク
トロニクス毎に前記パターンとのマッチがとれたか否か
を照会するループ指示を送出し、該当するピンエレクト
ロニクスがマッチがとれたことを回答させてマッチをと
るマッチ手段を備えたことを特徴とする請求項2に記載
の半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000278084A JP2002090421A (ja) | 2000-09-13 | 2000-09-13 | 半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000278084A JP2002090421A (ja) | 2000-09-13 | 2000-09-13 | 半導体試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002090421A true JP2002090421A (ja) | 2002-03-27 |
Family
ID=18763301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000278084A Pending JP2002090421A (ja) | 2000-09-13 | 2000-09-13 | 半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002090421A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7906981B1 (en) | 2009-09-10 | 2011-03-15 | Advantest Corporation | Test apparatus and test method |
JP2014106034A (ja) * | 2012-11-26 | 2014-06-09 | Renesas Electronics Corp | テスト装置 |
KR20220085978A (ko) * | 2020-12-16 | 2022-06-23 | 와이아이케이 주식회사 | 반도체 소자 검사 장치 |
-
2000
- 2000-09-13 JP JP2000278084A patent/JP2002090421A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7906981B1 (en) | 2009-09-10 | 2011-03-15 | Advantest Corporation | Test apparatus and test method |
JP2014106034A (ja) * | 2012-11-26 | 2014-06-09 | Renesas Electronics Corp | テスト装置 |
KR20220085978A (ko) * | 2020-12-16 | 2022-06-23 | 와이아이케이 주식회사 | 반도체 소자 검사 장치 |
KR102440440B1 (ko) * | 2020-12-16 | 2022-09-06 | 와이아이케이 주식회사 | 반도체 소자 검사 장치 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
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