JP2013012768A - 半導体装置 - Google Patents
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Abstract
【解決手段】空乏層の厚さが半導体層の膜厚よりも大きくなるように、半導体層の膜厚と不純物原子濃度を制御することによって形成されたバルク電流制御型Accumulation型トランジスタが得られる。例えば、半導体層の膜厚を100nmにすると共に不純物濃度2×1017[cm−3]より高くすることによって、しきい値のばらつきの標準偏差が電源電圧のばらつきよりも小さくすることができる。
【選択図】 図3
Description
バルク電流制御型Accumulation型トランジスタのしきい値は、ドレイン電流がゲート電圧に対して指数関数的に増加する領域から指数関数的に増加しなくなる領域への境である。すなわち、図3に示したゾーンbとゾーンd(即ち、領域1と領域2)との遷移点である。よって、バルク電流制御型Accumulation型トランジスタのしきい値電圧は、シリコン領域の空乏層の厚さがTSOIと等しくなる時のゲート電圧であり、以下の数13で与えられる。
2、3、6、7 ソース・ドレイン領域
4、8 半導体層(SOI層)
Claims (15)
- チャンネル領域とその両端に設けたソース、ドレイン領域とを有するトランジスタであって、前記チャンネル領域をn型半導体で構成すると共にキャリアを電子とするか、または前記チャンネル領域をp型半導体で構成すると共にキャリアをホールとするAccumulation型トランジスタであって、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にのみキャリアを伝導させるとともに、ドレイン電極に流れる電流をゲート電極に印加される電圧によって2桁以上制御できる動作領域を有することを特徴としたバルク電流制御型Accumulation型トランジスタ。
- トランジスタのドレイン電極に流れる電流がゲート電極に印加される電圧の増加に対して指数関数的に増加するサブスレショルド領域及びトランジスタのしきい値を含んだ動作領域中に、前記チャンネル領域中のゲート絶縁膜/シリコン界面以外の領域にキャリアを伝導させることを特徴とする請求項1に記載のバルク電流制御型Accumulation型トランジスタ。
- 前記チャンネル領域をSOI層で構成すると共に、該SOI層の厚さを100nmより小さくし、該SOI層の不純物原子濃度を2×1017[cm−3]より高くしたことを特徴とする請求項2に記載のバルク電流制御型Accumulation型トランジスタ。
- 前記ソース、ドレイン領域を前記チャンネル領域と同一導電型の半導体で構成したことを特徴とする請求項1〜3のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
- 前記ソース、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が0.32eV以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項1〜3のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
- 前記チャンネル領域をn型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−4.37eV以上であるような金属または金属半導体化合物で構成したことを特徴とする請求項5に記載のバルク電流制御型Accumulation型トランジスタ。
- 前記チャンネル領域をp型シリコンで構成すると共に、前記ソース、ドレイン領域を、その仕事関数が−4.95eV以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項5に記載のバルク電流制御型Accumulation型トランジスタ。
- 前記トランジスタをノーマリーオフ型としたことを特徴とする請求項1〜7のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
- 前記チャンネル領域をSOI層で構成すると共に、該SOI層の厚さを、ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が0Vから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分において前記半導体層に形成される空乏層の厚さより小さくしたことを特徴とする請求項8に記載のバルク電流制御型Accumulation型トランジスタ。
- ゲート電極に印加される電圧がソース電極に印加される電圧と等しい時に、ドレイン電極に印加される電圧が0Vから電源電圧まで変化した際に、前記チャンネル領域と前記ソース領域の接触部分においてゲート絶縁膜上に設けられるゲート電極と前記チャンネル領域の半導体層との仕事関数差により前記半導体層に形成される空乏層が前記半導体層の深さ方向にとぎれなく形成されるように、前記SOI層の厚さ、前記SOI層の不純物原子濃度、および前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする請求項9に記載のバルク電流制御型Accumulation型トランジスタ。
- 前記SOI層の厚さが10nm以下であると共に、前記チャンネル領域の不純物原子濃度が5×1017[cm−3]以上であることを特徴とする請求項1〜10のいずれか一つに記載のバルク電流制御型Accumulation型トランジスタ。
- 請求項1〜11のいずれか一つに記載のトランジスタを少なくとも二つ有し、その一方をnチャンネルトランジスタ、他方をpチャンネルトランジスタとしたことを特徴とするバルク電流制御型Accumulation型CMOS半導体装置。
- 前記nチャンネルトランジスタおよびpチャンネルトランジスタのチャンネル領域の少なくとも一部が(100)面または(100)面から±10°以内の面を有するようにしたことを特徴とする請求項12に記載のバルク電流制御型Accumulation型CMOS半導体装置。
- 前記nチャンネルトランジスタおよびpチャンネルトランジスタのチャンネル領域の少なくとも一部が(110)面または(110)面から±10°以内の面を有するようにしたことを特徴とする請求項12に記載のバルク電流制御型Accumulation型CMOS半導体装置。
- 前記nチャンネルトランジスタのチャンネル領域の少なくとも一部が(100)面または(100)面から±10°以内の面を有し、かつ前記pチャンネルトランジスタのチャンネル領域の少なくとも一部が(110)面または(110)面から±10°以内の面を有するようにしたことを特徴とする請求項12に記載のバルク電流制御型Accumulation
型CMOS半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012194693A JP2013012768A (ja) | 2012-09-05 | 2012-09-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012194693A JP2013012768A (ja) | 2012-09-05 | 2012-09-05 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
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JP2008116701A Division JP5299752B2 (ja) | 2008-04-28 | 2008-04-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013012768A true JP2013012768A (ja) | 2013-01-17 |
Family
ID=47686327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2012194693A Ceased JP2013012768A (ja) | 2012-09-05 | 2012-09-05 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2013012768A (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11330482A (ja) * | 1998-05-19 | 1999-11-30 | Toshiba Corp | 半導体装置 |
US20040004252A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Semiconductor switching devices |
WO2006135039A1 (ja) * | 2005-06-17 | 2006-12-21 | Tohoku University | 半導体装置 |
WO2007063963A1 (ja) * | 2005-12-02 | 2007-06-07 | Tohoku University | 半導体装置 |
WO2007072844A1 (ja) * | 2005-12-22 | 2007-06-28 | Tohoku University | 半導体装置 |
WO2008001680A1 (fr) * | 2006-06-27 | 2008-01-03 | National University Corporation Tohoku University | Dispositif à semi-conducteur |
WO2008007749A1 (fr) * | 2006-07-13 | 2008-01-17 | National University Corporation Tohoku University | Transistor et dispositif à semi-conducteurs |
-
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11330482A (ja) * | 1998-05-19 | 1999-11-30 | Toshiba Corp | 半導体装置 |
US20040004252A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Semiconductor switching devices |
WO2006135039A1 (ja) * | 2005-06-17 | 2006-12-21 | Tohoku University | 半導体装置 |
JP2007027677A (ja) * | 2005-06-17 | 2007-02-01 | Tohoku Univ | 半導体装置 |
WO2007063963A1 (ja) * | 2005-12-02 | 2007-06-07 | Tohoku University | 半導体装置 |
WO2007072844A1 (ja) * | 2005-12-22 | 2007-06-28 | Tohoku University | 半導体装置 |
WO2008001680A1 (fr) * | 2006-06-27 | 2008-01-03 | National University Corporation Tohoku University | Dispositif à semi-conducteur |
JP2008010498A (ja) * | 2006-06-27 | 2008-01-17 | Tohoku Univ | 半導体装置 |
WO2008007749A1 (fr) * | 2006-07-13 | 2008-01-17 | National University Corporation Tohoku University | Transistor et dispositif à semi-conducteurs |
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A131 | Notification of reasons for refusal |
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