JP3689757B2 - 半導体素子のゲート電極形成方法 - Google Patents
半導体素子のゲート電極形成方法 Download PDFInfo
- Publication number
- JP3689757B2 JP3689757B2 JP35270099A JP35270099A JP3689757B2 JP 3689757 B2 JP3689757 B2 JP 3689757B2 JP 35270099 A JP35270099 A JP 35270099A JP 35270099 A JP35270099 A JP 35270099A JP 3689757 B2 JP3689757 B2 JP 3689757B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- forming
- gate
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 34
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000008569 process Effects 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 229910052741 iridium Inorganic materials 0.000 claims description 13
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 238000010405 reoxidation reaction Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 239000012298 atmosphere Substances 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052762 osmium Inorganic materials 0.000 claims description 3
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 230000002159 abnormal effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910000457 iridium oxide Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に半導体素子のゲート電極形成方法に関する。
【０００２】
【従来の技術】
一般に、ＭＯＳトランジスタのゲート電極は、ポリシリコン膜を用いて形成してきた。ポリシリコンゲート電極は、その形成工程が安定しているという利点がある。しかし、半導体素子の高集積化により、ゲート電極を始めとして各種パターンが微細化しており、最近は０．１５μｍ線幅以下まで微細化が進行している。これに伴い、通常のゲート電極材料として用いるドープしたポリシリコン（doped polysilicon）は、高い比抵抗特性のため、遅延時間が長くて高速動作が要求される素子に適用し難しいという問題点があった。
【０００３】
かかる問題点は、半導体装置が高集積化するにつれて深刻な問題となっている。これを改善する為に、タングステン、チタンなどの高融点金属元素を用いたポリサイド（polycide、ポリシリコン／シリサイド（silicide））構造のゲート電極技術が提示された。しかし、こうしたポリサイド構造のゲート電極も超高集積化した半導体素子の動作速度の向上には限界があり、最近はタングステン（Ｗ）の様な高融点金属（refractory metal）をゲート電極として用いる技術が盛んに研究・開発されている。
【０００４】
図１は、従来技術により形成されたタングステンゲート電極の断面図であって、これを参照して以下に従来の工程を説明する。
【０００５】
従来工程では、まず、シリコン基板１０の上にゲート酸化膜１１を成長させ、その上にドープしたポリシリコン膜（doped polysilicon）１２を蒸着する。次に、ポリシリコン膜１２の上に拡散防止膜としてＷＮ膜１３及びタングステン膜１４を蒸着し、その上にマスク酸化膜１５を蒸着する。
【０００６】
続いて、マスク酸化膜１５及びタングステン膜１４、ＷＮ膜１３及びポリシリコン膜１２を順次選択エッチングしてゲート電極をパターニングする。
【０００７】
以後、ゲート電極パターニングのためのドライエッチングの際に、ゲート電極及びゲート酸化膜１１のエッチング損傷の回復のために、ゲート再酸化（gate re-oxidation）工程を行う。
【０００８】
【発明が解決しようとする課題】
このとき、タングステン膜１４が高温の酸化雰囲気に露出することで、タングステン膜１４の側壁に、揮発性絶縁物質のタングステンオクサイド（ＷＯ３）１６が形成されて、ゲート電極の形態（morphology）が壊れることになる。このように変形されたゲート電極は、イオン注入工程及び側壁スペーサ形成工程などの後続工程に影響を与えることになり、所望の素子特性を得にくくなる。また、タングステン膜１４の酸化がひどい場合、タングステン（Ｗ）の量が低減して、ゲート電極の抵抗が増加するという問題点があった。
【０００９】
図１の符号１７は、ゲート再酸化工程によりポリシリコン膜１２側壁に形成された熱酸化膜である。
【００１０】
上記の問題点を解決するために、山本（N.Yamamoto）等によりウェット水素酸化（Wet Hydrogen Oxidation）（Journal of Electrochemical Society,Vol.133,p.401（1986）参照）工程が提案されたが、この工程は必要な厚さの熱酸化膜を得る為に、高温（１０００℃）で、長時間の酸化工程を行わなければならない。これにより、金属ゲート電極の使用が予想される４ＧＤＲＡＭ以上の半導体素子では、莫大な熱量（thermal budget）が要求される。
【００１１】
また、かかる問題を避けるために、窒素雰囲気下で熱処理を行う場合、ゲート酸化膜の特性は酸素雰囲気下で熱処理を行う場合に比べて劣化するという問題点があった。
【００１２】
従って、本発明の目的は、ゲート再酸化工程の際、所要熱量及びゲート絶縁膜の劣化を増加させることなく、金属の異常酸化現象を防止できる半導体素子のゲート電極形成方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記の問題点を解決するために、本発明による半導体素子のゲート電極形成方法は、半導体基板の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にポリシリコン膜を形成する段階と、前記ポリシリコン膜の上に拡散防止膜を形成する段階と、前記拡散防止膜の上に、酸化時に導電性金属酸化膜を形成できる金属からなる金属膜を形成する段階と、前記金属膜、前記拡散防止膜及び前記ポリシリコン膜を選択エッチングしてゲート電極パターンを形成する段階と、前記半導体基板の全体構造に対してゲート再酸化工程を行う段階とを含み、前記金属膜は、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）のいずれか一つにより形成され、前記ゲート再酸化を行う段階の際、前記ゲート電極パターンの金属層側壁に均一な導電性金属酸化膜が形成されることを特徴とする。
【００１４】
つまり、本発明は、従来のタングステンの様な高融点金属の代わりに、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）などの様に酸化されて非揮発性の導電性金属酸化膜を形成する金属をゲート電極材料として用いる。これにより、通常のゲート再酸化工程を行っても、金属膜の異常酸化現象なしに均一な酸化膜を得ることができ、かつその酸化膜は電導性のため、ゲート電極の抵抗特性を改善することができる。
【００１５】
【発明の実施の形態】
次に、本発明にかかる、半導体素子のゲート電極形成方法の実施の形態の具体例を図面を参照しながら説明する。
図２乃至図４は、本発明の一実施例によるイリジウムゲート電極形成工程図であって、これを参照して以下に説明する。
【００１６】
まず、図２に示すように、シリコン基板２０の上にゲート酸化膜２１を成長させ、その上にドープしたポリシリコン膜２２を５００〜１５００Å厚さで蒸着する。続いて、その上に拡散防止膜として５０〜３００Å厚さのＷＮ膜２３（またはＴｉＮ膜）及び３００〜１０００Å厚さのイリジウム膜（Ｉｒ）２４を蒸着し、イリジウム膜２４の上にマスク酸化膜２５を蒸着する。
【００１７】
次に、図３に示すように、マスク酸化膜２５、イリジウム膜２４、ＷＮ膜２３及びポリシリコン膜２２を選択的にドライエッチングしてゲート電極をパターニングする。このとき、ゲート酸化膜２１も僅かにエッチングされる。
【００１８】
続いて、図４に示すように、７００〜９００℃温度のウェットまたはドライ雰囲気下で、通常のゲート再酸化工程を行い、ゲート酸化膜２１のエッチング損傷を回復させ、ポリシリコン膜２２側壁には熱酸化膜２６ａを、イリジウム膜２４側壁には導電性酸化イリジウム膜（ＩｒＯ２）２６ｂをそれぞれ３０〜１５０Åの均一な厚さで形成する。前記導電性酸化イリジウム膜（ＩｒＯ２）２６ｂは、２００μΩ・ｃｍ以下の比抵抗を持つことにより非常に良好な導電性を持つ。
【００１９】
以後、ＬＤＤ（Lighiy Doped Drain）イオン注入及び側壁スペーサ形成工程を行い、ソース／ドレインのイオン注入を行うことになる。
【００２０】
前記の様な工程を行うことにより、ゲート再酸化工程の際、ゲート金属側壁に均一な導電性金属酸化膜が形成されるので、異常酸化現象を防止できる。
【００２１】
尚、本発明は本実施例に限られるものではない。例えば、前記実施例では、ゲート金属としてイリジウムを用いる場合を一例にして説明したが、その代わりに、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）の様に酸化されて導電性金属酸化膜を形成する金属であれば用いても良い。また、その他本発明の趣旨から逸脱しない範囲内で、多様に変形・実施することが可能である。
【００２２】
【発明の効果】
以上のように、本発明は、既存のポリシリコンゲートまたはポリサイドゲートの為に、セットアップされたゲート再酸化工程をそのまま使用しても金属膜の異常酸化現象を抑制でき、別の追加工程なしにゲート電極の電気的特性及び工程の安全性を確保することができる。
【図面の簡単な説明】
【図１】従来技術により形成されたタングステンゲート電極の断面図である。
【図２】本発明の一実施例によるイリジウムゲート電極形成工程図である。
【図３】本発明の一実施例によるイリジウムゲート電極形成工程図である。
【図４】本発明の一実施例によるイリジウムゲート電極形成工程図である。
【符号の説明】
２０ シリコン基板
２１ ゲート酸化膜
２２ ドープしたポリシリコン膜
２３ ＷＮ膜
２４ イリジウム膜
２５ マスク酸化膜
２６ａ 熱酸化膜
２６ｂ 酸化イリジウム膜
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に半導体素子のゲート電極形成方法に関する。
【０００２】
【従来の技術】
一般に、ＭＯＳトランジスタのゲート電極は、ポリシリコン膜を用いて形成してきた。ポリシリコンゲート電極は、その形成工程が安定しているという利点がある。しかし、半導体素子の高集積化により、ゲート電極を始めとして各種パターンが微細化しており、最近は０．１５μｍ線幅以下まで微細化が進行している。これに伴い、通常のゲート電極材料として用いるドープしたポリシリコン（doped polysilicon）は、高い比抵抗特性のため、遅延時間が長くて高速動作が要求される素子に適用し難しいという問題点があった。
【０００３】
かかる問題点は、半導体装置が高集積化するにつれて深刻な問題となっている。これを改善する為に、タングステン、チタンなどの高融点金属元素を用いたポリサイド（polycide、ポリシリコン／シリサイド（silicide））構造のゲート電極技術が提示された。しかし、こうしたポリサイド構造のゲート電極も超高集積化した半導体素子の動作速度の向上には限界があり、最近はタングステン（Ｗ）の様な高融点金属（refractory metal）をゲート電極として用いる技術が盛んに研究・開発されている。
【０００４】
図１は、従来技術により形成されたタングステンゲート電極の断面図であって、これを参照して以下に従来の工程を説明する。
【０００５】
従来工程では、まず、シリコン基板１０の上にゲート酸化膜１１を成長させ、その上にドープしたポリシリコン膜（doped polysilicon）１２を蒸着する。次に、ポリシリコン膜１２の上に拡散防止膜としてＷＮ膜１３及びタングステン膜１４を蒸着し、その上にマスク酸化膜１５を蒸着する。
【０００６】
続いて、マスク酸化膜１５及びタングステン膜１４、ＷＮ膜１３及びポリシリコン膜１２を順次選択エッチングしてゲート電極をパターニングする。
【０００７】
以後、ゲート電極パターニングのためのドライエッチングの際に、ゲート電極及びゲート酸化膜１１のエッチング損傷の回復のために、ゲート再酸化（gate re-oxidation）工程を行う。
【０００８】
【発明が解決しようとする課題】
このとき、タングステン膜１４が高温の酸化雰囲気に露出することで、タングステン膜１４の側壁に、揮発性絶縁物質のタングステンオクサイド（ＷＯ３）１６が形成されて、ゲート電極の形態（morphology）が壊れることになる。このように変形されたゲート電極は、イオン注入工程及び側壁スペーサ形成工程などの後続工程に影響を与えることになり、所望の素子特性を得にくくなる。また、タングステン膜１４の酸化がひどい場合、タングステン（Ｗ）の量が低減して、ゲート電極の抵抗が増加するという問題点があった。
【０００９】
図１の符号１７は、ゲート再酸化工程によりポリシリコン膜１２側壁に形成された熱酸化膜である。
【００１０】
上記の問題点を解決するために、山本（N.Yamamoto）等によりウェット水素酸化（Wet Hydrogen Oxidation）（Journal of Electrochemical Society,Vol.133,p.401（1986）参照）工程が提案されたが、この工程は必要な厚さの熱酸化膜を得る為に、高温（１０００℃）で、長時間の酸化工程を行わなければならない。これにより、金属ゲート電極の使用が予想される４ＧＤＲＡＭ以上の半導体素子では、莫大な熱量（thermal budget）が要求される。
【００１１】
また、かかる問題を避けるために、窒素雰囲気下で熱処理を行う場合、ゲート酸化膜の特性は酸素雰囲気下で熱処理を行う場合に比べて劣化するという問題点があった。
【００１２】
従って、本発明の目的は、ゲート再酸化工程の際、所要熱量及びゲート絶縁膜の劣化を増加させることなく、金属の異常酸化現象を防止できる半導体素子のゲート電極形成方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記の問題点を解決するために、本発明による半導体素子のゲート電極形成方法は、半導体基板の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にポリシリコン膜を形成する段階と、前記ポリシリコン膜の上に拡散防止膜を形成する段階と、前記拡散防止膜の上に、酸化時に導電性金属酸化膜を形成できる金属からなる金属膜を形成する段階と、前記金属膜、前記拡散防止膜及び前記ポリシリコン膜を選択エッチングしてゲート電極パターンを形成する段階と、前記半導体基板の全体構造に対してゲート再酸化工程を行う段階とを含み、前記金属膜は、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）のいずれか一つにより形成され、前記ゲート再酸化を行う段階の際、前記ゲート電極パターンの金属層側壁に均一な導電性金属酸化膜が形成されることを特徴とする。
【００１４】
つまり、本発明は、従来のタングステンの様な高融点金属の代わりに、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）などの様に酸化されて非揮発性の導電性金属酸化膜を形成する金属をゲート電極材料として用いる。これにより、通常のゲート再酸化工程を行っても、金属膜の異常酸化現象なしに均一な酸化膜を得ることができ、かつその酸化膜は電導性のため、ゲート電極の抵抗特性を改善することができる。
【００１５】
【発明の実施の形態】
次に、本発明にかかる、半導体素子のゲート電極形成方法の実施の形態の具体例を図面を参照しながら説明する。
図２乃至図４は、本発明の一実施例によるイリジウムゲート電極形成工程図であって、これを参照して以下に説明する。
【００１６】
まず、図２に示すように、シリコン基板２０の上にゲート酸化膜２１を成長させ、その上にドープしたポリシリコン膜２２を５００〜１５００Å厚さで蒸着する。続いて、その上に拡散防止膜として５０〜３００Å厚さのＷＮ膜２３（またはＴｉＮ膜）及び３００〜１０００Å厚さのイリジウム膜（Ｉｒ）２４を蒸着し、イリジウム膜２４の上にマスク酸化膜２５を蒸着する。
【００１７】
次に、図３に示すように、マスク酸化膜２５、イリジウム膜２４、ＷＮ膜２３及びポリシリコン膜２２を選択的にドライエッチングしてゲート電極をパターニングする。このとき、ゲート酸化膜２１も僅かにエッチングされる。
【００１８】
続いて、図４に示すように、７００〜９００℃温度のウェットまたはドライ雰囲気下で、通常のゲート再酸化工程を行い、ゲート酸化膜２１のエッチング損傷を回復させ、ポリシリコン膜２２側壁には熱酸化膜２６ａを、イリジウム膜２４側壁には導電性酸化イリジウム膜（ＩｒＯ２）２６ｂをそれぞれ３０〜１５０Åの均一な厚さで形成する。前記導電性酸化イリジウム膜（ＩｒＯ２）２６ｂは、２００μΩ・ｃｍ以下の比抵抗を持つことにより非常に良好な導電性を持つ。
【００１９】
以後、ＬＤＤ（Lighiy Doped Drain）イオン注入及び側壁スペーサ形成工程を行い、ソース／ドレインのイオン注入を行うことになる。
【００２０】
前記の様な工程を行うことにより、ゲート再酸化工程の際、ゲート金属側壁に均一な導電性金属酸化膜が形成されるので、異常酸化現象を防止できる。
【００２１】
尚、本発明は本実施例に限られるものではない。例えば、前記実施例では、ゲート金属としてイリジウムを用いる場合を一例にして説明したが、その代わりに、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）の様に酸化されて導電性金属酸化膜を形成する金属であれば用いても良い。また、その他本発明の趣旨から逸脱しない範囲内で、多様に変形・実施することが可能である。
【００２２】
【発明の効果】
以上のように、本発明は、既存のポリシリコンゲートまたはポリサイドゲートの為に、セットアップされたゲート再酸化工程をそのまま使用しても金属膜の異常酸化現象を抑制でき、別の追加工程なしにゲート電極の電気的特性及び工程の安全性を確保することができる。
【図面の簡単な説明】
【図１】従来技術により形成されたタングステンゲート電極の断面図である。
【図２】本発明の一実施例によるイリジウムゲート電極形成工程図である。
【図３】本発明の一実施例によるイリジウムゲート電極形成工程図である。
【図４】本発明の一実施例によるイリジウムゲート電極形成工程図である。
【符号の説明】
２０ シリコン基板
２１ ゲート酸化膜
２２ ドープしたポリシリコン膜
２３ ＷＮ膜
２４ イリジウム膜
２５ マスク酸化膜
２６ａ 熱酸化膜
２６ｂ 酸化イリジウム膜
Claims (4)
- 半導体基板の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にポリシリコン膜を形成する段階と、
前記ポリシリコン膜の上に拡散防止膜を形成する段階と、
前記拡散防止膜の上に、酸化時に導電性金属酸化膜を形成できる金属からなる金属膜を形成する段階と、
前記金属膜、前記拡散防止膜及び前記ポリシリコン膜を選択エッチングしてゲート電極パターンを形成する段階と、
前記半導体基板の全体構造に対してゲート再酸化工程を行う段階とを含み、
前記金属膜は、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）のいずれか一つにより形成され、
前記ゲート再酸化を行う段階の際、前記ゲート電極パターンの金属層側壁に均一な導電性金属酸化膜が形成されることを特徴とする半導体素子のゲート電極形成方法。 - 前記金属膜は、３００〜１０００Åの厚さで形成されることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
- 前記拡散防止膜は、ＴｉＮ膜またはＷＮ膜であることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
- 前記ゲート再酸化工程は、７００〜９００℃の酸化雰囲気下で行われることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058595A KR100318442B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체소자의금속게이트전극형성방법 |
| KR1998/P58595 | 1998-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196083A JP2000196083A (ja) | 2000-07-14 |
| JP3689757B2 true JP3689757B2 (ja) | 2005-08-31 |
Family
ID=19565677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35270099A Expired - Fee Related JP3689757B2 (ja) | 1998-12-24 | 1999-12-13 | 半導体素子のゲート電極形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6303494B1 (ja) |
| JP (1) | JP3689757B2 (ja) |
| KR (1) | KR100318442B1 (ja) |
| TW (1) | TW432513B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313943B1 (ko) * | 1999-04-22 | 2001-11-15 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2000349285A (ja) * | 1999-06-04 | 2000-12-15 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| TW434704B (en) * | 1999-06-11 | 2001-05-16 | Univ Nat Yunlin Sci & Tech | Device of amorphous WO3 ion sensitive field effect transistor (ISFET) and method for making the same |
| KR100511897B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US6830975B2 (en) * | 2002-01-31 | 2004-12-14 | Micron Technology, Inc. | Method of forming field effect transistor comprising at least one of a conductive metal or metal compound in electrical connection with transistor gate semiconductor material |
| JP4622213B2 (ja) * | 2003-07-04 | 2011-02-02 | 株式会社日立製作所 | 半導体装置 |
| KR100596802B1 (ko) * | 2005-05-27 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2007073637A (ja) * | 2005-09-05 | 2007-03-22 | Tokyo Electron Ltd | 成膜方法および半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979573A (ja) | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体装置 |
| US4839700A (en) | 1987-12-16 | 1989-06-13 | California Institute Of Technology | Solid-state non-volatile electronically programmable reversible variable resistance device |
| JPH022134A (ja) | 1988-06-15 | 1990-01-08 | Toshiba Corp | 絶縁ゲート型トランジスタ |
| US5264380A (en) | 1989-12-18 | 1993-11-23 | Motorola, Inc. | Method of making an MOS transistor having improved transconductance and short channel characteristics |
| JPH03286569A (ja) | 1990-04-03 | 1991-12-17 | Nec Corp | Ｍｅｓ型電界効果トランジスタ |
| JPH0548095A (ja) | 1991-08-07 | 1993-02-26 | Canon Inc | 半導体装置及びその製造方法 |
| JPH09246490A (ja) * | 1996-03-11 | 1997-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5723893A (en) | 1996-05-28 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors |
| DE19623517C1 (de) | 1996-06-12 | 1997-08-21 | Siemens Ag | MOS-Transistor für biotechnische Anwendungen |
| JP3454058B2 (ja) | 1996-12-11 | 2003-10-06 | 富士通株式会社 | 半導体メモリおよびその製造方法 |
| JPH10294431A (ja) * | 1997-04-18 | 1998-11-04 | Oki Electric Ind Co Ltd | 半導体記憶素子およびその製造方法 |
| US5907780A (en) | 1998-06-17 | 1999-05-25 | Advanced Micro Devices, Inc. | Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation |
-
1998
- 1998-12-24 KR KR1019980058595A patent/KR100318442B1/ko not_active IP Right Cessation
-
1999
- 1999-12-07 TW TW088121363A patent/TW432513B/zh not_active IP Right Cessation
- 1999-12-13 JP JP35270099A patent/JP3689757B2/ja not_active Expired - Fee Related
- 1999-12-14 US US09/460,815 patent/US6303494B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196083A (ja) | 2000-07-14 |
| US6303494B1 (en) | 2001-10-16 |
| KR100318442B1 (ko) | 2002-02-19 |
| KR20000042430A (ko) | 2000-07-15 |
| TW432513B (en) | 2001-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4484392B2 (ja) | 半導体素子のゲート電極形成方法 | |
| JP3406265B2 (ja) | 半導体装置およびその製造方法 | |
| JP3689757B2 (ja) | 半導体素子のゲート電極形成方法 | |
| JP2000138352A (ja) | 強誘電体メモリの製造方法 | |
| US6218252B1 (en) | Method of forming gate in semiconductor device | |
| JPH08321613A (ja) | 半導体装置の製造方法 | |
| JP2738371B2 (ja) | 半導体装置の製造方法 | |
| KR100296140B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP4424652B2 (ja) | 半導体素子のゲート電極形成方法 | |
| JP2003158196A (ja) | 半導体装置およびその製造方法 | |
| KR100819685B1 (ko) | 반도체소자의 제조방법 | |
| KR19980060621A (ko) | 반도체소자의 제조방법 | |
| KR100353525B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR20020013195A (ko) | 반도체 장치의 게이트 패턴 형성 방법 | |
| KR100365409B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100335274B1 (ko) | 반도체소자의제조방법 | |
| KR20040059931A (ko) | 반도체소자의 듀얼 게이트 산화막 제조방법 | |
| KR100265348B1 (ko) | 폴리사이드 게이트를 갖는 모스펫 제조방법 | |
| JP2007080937A (ja) | 半導体装置およびその製造方法 | |
| KR100806135B1 (ko) | 금속 게이트전극을 갖는 반도체소자의 제조 방법 | |
| KR100465855B1 (ko) | 반도체장치의게이트전극형성방법 | |
| KR100543654B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| TW558759B (en) | Method of forming and etching resistor protection oxide layer | |
| KR100265349B1 (ko) | 폴리사이드 게이트를 갖는 모스펫 제조방법 | |
| JPH07183515A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050404 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050404 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050510 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050524 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080624 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110624 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130624 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |