KR100819685B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 금속 게이트전극 형성공정에서 캐핑절연막, 금속층 및 확산방지막을 먼저 패터닝하고, 그 측벽에 절연막 스페이서를 형성한 후 그 하부에 위치하는 다결정실리콘층을 패터닝한 다음, 선택적 산화공정을 실시하여 상기 금속층 및 확산방지막이 산화되는 것을 방지하고, 상기 다결정실리콘층 및 반도체기판에 원하는 두께의 산화막을 형성함으로써 게이트 저항이 증가하는 것을 방지하고, 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.
Description
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 실리콘기판 13, 33 : 게이트절연막
15, 36 : 다결정실리콘층패턴 17, 38 : 확산방지막패턴
19, 40 : 금속층패턴 21, 42 : 캐핑절연막패턴
23, 47 : 산화막 25, 45 : 절연막 스페이서
35 : 다결정실리콘층 37 : 확산방지막
39 : 금속층 41 : 캐핑절연막
43 : 감광막
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 금속 게이 트전극 형성공정에서 금속이 산화되지 않도록 선택적 산화공정을 실시하는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트전극으로 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOSFET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판 상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70Ω/□ 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□ 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택 당 약 30∼70Ω/□ 정도이다.
이와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이 드막을 형성하여 MOSFET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서 TiSi2, CoSi2 , 텅스텐층을 사용하는 게이트전극은 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.
그러나, 상기 TiSi2와 CoSi2 는 18μΩ.㎝ 이하의 낮은 저항을 보이지만, 열공정에 의해 많은 단점을 보인다. 즉, TiSi2를 사용한 게이트전극은 좁은 선폭에서 박막 응집작용(film agglomeration)이 발생되는 문제점이 있고, CoSi2를 사용한 게이트전극은 Co의 높은 확산 특성에 의한 트랜지스터의 특성 변화 가능성이 높다.
따라서, 현재 0.13 기술 이하 소자의 게이트물질은 높은 열안정성(thermal stability)을 갖는 텅스텐층이 활발히 적용되고 있는 추세에 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 실리콘기판(11) 상부에 게이트절연막(13)을 형성한다. 이때, 상기 게이트절연막(13)은 열산화공정에 의해 형성된 것이다.
다음, 상기 게이트절연막(13) 상부에 다결정실리콘층(도시안됨), 확산방지막(도시안됨), 금속층(도시안됨) 및 캐핑절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 확산방지막은 TiN층 또는 WN층으로 형성된 것이고, 상기 금속층은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co) 또는 그 실 리사이드 물질로 형성된 것이며, 상기 캐핑절연막은 질화막으로 형성된 것이다.
그 다음, 게이트전극으로 예정되는 부분을 보호하는 감광막패턴을 식각마스크로 상기 적층구조를 식각하여 캐핑절연막패턴(21), 금속층패턴(19), 확산방지막패턴(17) 및 다결정실리콘층패턴(15)을 형성한다.
그런 후에 상기 구조를 선택적으로 산화시켜 상기 다결정실리콘층패턴(15)의 측벽 및 실리콘기판(11)에 선택적 산화막(23)을 형성한다. 이때, 상기 선택적 산화공정은 퍼니스(furnace)에서 H2/O2 혼합가스 또는 H2/H2O 혼합가스를 이용하여 실시된다. (도 1a 참조)
그 다음, 전체표면 상부에 소정 두께의 질화막(도시안됨)을 형성하고, 상기 질화막을 전면식각하여 상기 캐핑절연막패턴(21), 금속층패턴(19), 확산방지막패턴(17) 및 다결정실리콘층패턴(15)의 측벽에 절연막 스페이서(25)를 형성한다. 이때, 상기 절연막 스페이서(25)는 질화막으로 형성된 것이다. (도 1b 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 게이트전극 형성 후 퍼니스에서 H2/O2 혼합가스 또는 H2/H2O 혼합가스를 사용하여 선택적 산화공정을 실시하여 게이트전극을 구성하는 다결정실리콘층패턴과 실리콘기판에 선택적으로 산화막을 형성하였다.
그러나, 상기 다결정실리콘층패턴과 실리콘기판(ⓐ)에 원하는 두께의 산화막을 형성하기 위해 선택적 산화공정 시간을 증가시키는 경우 산화가스에 의해 이상 반응이 발생하여 게이트전극을 구성하는 금속층패턴, 확산방지막패턴 및 다결정실리콘층패턴의 계면에서 저항치가 증가하는 현상이 발생하게 된다.
상기와 같은 현상으로 인하여 도 1a 의 ⓐ부분에 충분한 두께로 형성하기 어렵기 때문에 게이트전극으로 흐르는 GIDL(gate-induced drain leakage) 전류를 증가시켜 MOSFET 특성의 오프(off) 전류를 증가시키고, 이는 DRAM 셀 트랜지스터의 경우 리프레쉬 특성을 저하시켜 수율을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 게이트전극 패터닝 시 캐핑질화막, 금속층 및 확산방지막을 패터닝한 후 그 측벽에 질화막 스페이서를 형성하고, 다결정실리콘층을 패터닝한 다음, 선택적 산화 공정을 실시함으로써 금속층, 확산방지막 및 다결정실리콘층의 계면에서 이상 반응을 일으키지 않고도 원하는 두께의 선택적 산화막을 형성할 수 있으므로 소자의 전기적 특성 및 수율을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
실리콘 기판 상부에 게이트절연막, 도전층, 확산방지막, 금속층 및 캐핑절연막을 순차적으로 형성하는 공정과,
게이트전극 마스크를 이용한 사진식각공정으로 상기 캐핑절연막, 금속층 및 확산방지막을 식각하여 캐핑절연막패턴, 금속층패턴 및 캐핑절연막패턴의 적층구조를 형성하되, 과도식각으로 진행하여 소정 두께의 도전층을 제거하는 공정과,
상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,
상기 캐핑절연막패턴 및 절연막 스페이서를 식각마스크로 상기 도전층을 식각하여 도전층패턴을 형성하는 공정과,
상기 도전층패턴의 측벽 및 게이트절연막 하부의 실리콘기판을 선택적으로 산화시켜 산화막을 형성하는 공정과,
상기 게이트절연막은 25 ∼ 100Å 두께로 형성되는 것과,
상기 도전층은 다결정실리콘층 또는 다결정게르마늄실리콘(poly-SixGe1-x, 0<x<1)으로 형성되는 것과,
상기 도전층은 300 ∼ 1000Å 두께로 형성되는 것과,
상기 확산방지막은 20 ∼ 100Å 두께로 형성되는 것과,
상기 확산방지막은 TiN막 또는 WN막으로 형성되는 것과,
상기 금속층은 50 ∼ 150Å 두께로 형성되는 것과,
상기 금속층은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co) 및 그 실리사이드 물질로 이루어지는 군에서 임의로 선택되는 한가지를 이용하여 형성되는 것과,
상기 캐핑절연막은 질화막으로 형성되는 것과,
상기 캐핑절연막은 500 ∼ 4000Å 두께로 형성되는 것과,
상기 절연막 스페이서는 질화막, 산화질화막 또는 산화막으로 형성되는 것과,
상기 절연막 스페이서는 30 ∼ 200Å 두께로 형성되는 것과,
상기 산화막은 10 ∼ 100Å 두께로 형성되는 것을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 실리콘기판(31) 상부에 게이트절연막(33), 다결정실리콘층(35), 확산방지막(37), 금속층(39) 및 캐핑절연막(41)을 순차적으로 형성한다.
이때, 상기 게이트절연막(33)은 상기 실리콘기판(31)의 표면을 열산화시켜 25 ∼ 100Å 두께의 산화막으로 형성된 것이고, 상기 다결정실리콘층(35)은 300 ∼ 1000Å 두께로 형성된 것이다. 여기서, 상기 다결정실리콘층(35) 대신 다결정게르마늄실리콘(poly-SixGe1-x, 0<x<1)이 사용될 수도 있다.
그리고, 상기 확산방지막(37)은 TiN막 또는 WN막을 20 ∼ 100Å 두께로 형성한 것이고, 상기 금속층(39)은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co), WSix, TaSix TiSix, MoSix 또는 CoSix 를 50 ∼ 150Å두께로 형성한 것이다.
또한, 상기 캐핑절연막(41)은 질화막을 500 ∼ 4000Å 두께로 형성한 것이다.
다음, 상기 캐핑절연막(41) 상부에 감광막(43)을 도포한다. (도 2a 참조)
그 다음, 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크를 이용한 사진식각공정으로 상기 캐핑절연막(41), 금속층(39) 및 확산방지막(37)을 식각하여 캐핑절연막패턴(42), 금속층패턴(40) 및 확산방지막패턴(38)의 적층구조를 형성한다. 여기서, 상기 식각공정은 과도식각공정으로 실시하여 소정 두께의 다결정실리콘층(35)도 식각되도록 한다. (도 2b 참조)
다음, 전체표면 상부에 소정 두께의 절연막(도시안됨)을 증착하고, 상기 절연막을 전면식각하여 상기 적층구조의 측벽에 절연막 스페이서(45)를 형성한다. 이때, 상기 절연막 스페이서(45)은 질화막, 산화질화막 또는 산화막으로 형성되며, 상기 절연막 스페이서(45)는 30 ∼ 200Å 두께로 형성된다.
여기서, 상기 절연막 스페이서(45)는 전공정에서 소정 두께 제거된 다결정실리콘층(35)의 측벽까지 형성되어 후속 선택적 산화공정 시 상기 확산방지막패턴(38)과 다결정실리콘층(35)의 계면에서 이상 반응이 발생되는 것을 방지한다.
그 다음, 상기 캐핑절연막패턴(42)과 절연막 스페이서(45)을 식각마스크로 상기 다결정실리콘층을 식각하여 다결정실리콘층패턴(36)을 형성한다. (도 2c 참조)
다음, 상기 캐핑절연막패턴(42)과 절연막 스페이서(45)를 산화마스크로 상기 다결정실리콘층패턴(36)의 측벽과 게이트절연막(33) 하부의 반도체기판(31)을 선택적으로 산화시켜 원하는 두께의 산화막(47)을 형성한다. 이때, 상기 선택적 산화공 정은 퍼니스에서 H2/O2 혼합가스 또는 H2/H2O 혼합가스를 사용하여 실시되며, 상기 산화막(47)은 10 ∼ 100Å 두께로 형성된다. (도 2d 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 금속 게이트전극 형성공정에서 캐핑절연막, 금속층 및 확산방지막을 먼저 패터닝하고, 그 측벽에 절연막 스페이서를 형성한 후 그 하부에 위치하는 다결정실리콘층을 패터닝한 다음, 선택적 산화공정을 실시하여 상기 금속층 및 확산방지막이 산화되는 것을 방지하고, 상기 다결정실리콘층 및 반도체기판에 원하는 두께의 산화막을 형성함으로써 게이트 저항이 증가하는 것을 방지하고, 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (13)
- 실리콘 기판 상부에 게이트절연막, 도전층, 확산방지막, 금속층 및 캐핑절연막을 순차적으로 형성하는 공정과,게이트전극 마스크를 이용한 사진식각공정으로 상기 캐핑절연막, 금속층 및 확산방지막을 식각하여 캐핑절연막패턴, 금속층패턴 및 캐핑절연막패턴의 적층구조를 형성하되, 과도식각으로 진행하여 소정 두께의 도전층을 제거하는 공정과,상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,상기 캐핑절연막패턴 및 절연막 스페이서를 식각마스크로 상기 도전층을 식각하여 도전층패턴을 형성하는 공정과,상기 도전층패턴의 측벽 및 게이트절연막 하부의 실리콘기판을 선택적으로 산화시켜 산화막을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트절연막은 25 ∼ 100Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 도전층은 다결정실리콘층 또는 다결정게르마늄실리콘(poly-SixGe1-x, 0<x<1)으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 도전층은 300 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 확산방지막은 20 ∼ 100Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 확산방지막은 TiN막 또는 WN막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층은 50 ∼ 150Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 코발트(Co) 및 그 실리사이드 물질로 이루어지는 군에서 임의로 선택되는 한가지를 이용하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 캐핑절연막은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 캐핑절연막은 500 ∼ 4000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 질화막, 산화질화막 또는 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 30 ∼ 200Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 산화막은 10 ∼ 100Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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