JP3682801B2 - スイッチ回路 - Google Patents
スイッチ回路 Download PDFInfo
- Publication number
- JP3682801B2 JP3682801B2 JP10719596A JP10719596A JP3682801B2 JP 3682801 B2 JP3682801 B2 JP 3682801B2 JP 10719596 A JP10719596 A JP 10719596A JP 10719596 A JP10719596 A JP 10719596A JP 3682801 B2 JP3682801 B2 JP 3682801B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- transistor
- power supply
- potential
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はＭＯＳトランジスタを用いたスイッチ回路に関し、特にそのウエル電位設定回路に関する。本発明のスイッチ回路は例えばＣＭＯＳアナログスイッチ回路やそれを用いた回路に適用される。
【０００２】
【従来の技術】
従来のＣＭＯＳアナログスイッチ回路を図１２に示す。
ＣＭＯＳアナログスイッチを構成するＱ１０、Ｑ２０はそれぞれトランスファゲートをなすＭＯＳトランジスタであって、Ｑ１０はＰチャンネルＭＯＳトランジスタ（ＰＭＯＳＴ）、Ｑ２０はＮチャンネルＭＯＳトランジスタ（ＮＭＯＳＴ）である。ＩＮＶ１は入力信号電圧を増幅する反転バッファであり、ＩＮＶ２はＩＮＶ１の出力を更に反転するインバータであり、周知の回路構成である。
【０００３】
ここで、入力端子ＩＮに正サージ（正方向のサージ電圧）が入力して、Ｑ１０のチャンネル直下のＮ型基板（当然、Ｎ型ウエル領域でもよい）をベースとし、Ｑ１０の入力側主電極をなすＰ型領域をエミッタとし、Ｑ１０の出力側主電極をなすＰ型領域をコレクタとするラテラルｐｎｐバイポーラトランジスタからなる寄生トランジスタＴｙが導通すると、ＣＭＯＳアナログスイッチの遮断時でもこの正サージの影響がＣＭＯＳアナログスイッチの出力端子ＯＵＴに電位変化として現れてしまう。
【０００４】
同様に、入力端子ＩＮに負サージ（負方向のサージ電圧）が入力して、Ｑ２０のチャンネル直下のＰ型ウエルをベースとし、Ｑ２０の入力側主電極をなすＮ型領域をエミッタとし、Ｑ２０の出力側主電極をなすＮ型領域をコレクタとするラテラルｎｐｎバイポーラトランジスタからなる寄生トランジスタＴｘが導通すると、ＣＭＯＳアナログスイッチの遮断時でもこの負サージの影響がＣＭＯＳアナログスイッチの出力端子ＯＵＴに電位変化として現れてしまう。
【０００５】
図１３は、従来のＣＭＯＳアナログスイッチ回路の他例であって、ＣＭＯＳトランスファゲート（アナログスイッチ）であるＱ３０、Ｑ４０を負荷素子とし、ソース接地のＮＭＯＳトランジスタＱ５０をドライバ素子とする変形ＭＯＳインバータを入力端子ＩＮと接地電位Ｖｓｓとの間に接続したものである。この変形ＭＯＳインバータは、アナログスイッチの制御端子Ｇの電位がＨｉとなってＱ２０がオンする状態において、Ｑ２０のＰウエル電位を入力端子ＩＮの電位に略追従させて入力信号電圧の変化によるＱ２０のチャンネルコンダクタンス変調効果を低減してＱ２０のオン特性を改善している。しかし、図１３の回路でも図１２の回路と同じく正サージが入力端子ＩＮに侵入すると、上記寄生トランジスタの作用により出力端子ＯＵＴに正サージの影響が現れてしまう。
【０００６】
特公平６ー１０３７３３号公報は、上記問題を解決するために、ＣＭＯＳアナログスイッチを２段縦続接続するとともに、初段アナログスイッチが集積される初段半導体領域と次段アナログスイッチが集積される次段半導体領域との間の境界部に沿って、一導電型の基板表面に反対導電型の電荷吸収領域を形成している。このようにすれば、サージ電圧が初段アナログスイッチの入力端に導入されることにより基板表面部に形成されて初段アナログスイッチの入力端子に接続された反対導電型の表面領域と基板との間のｐｎ接合が順バイアスされ、その結果としてこの反対導電型の表面領域から基板へ少数キャリヤ電荷が注入されても、次段アナログスイッチの出力端へのこの少数キャリヤ電荷の影響を排除することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記したアナログスイッチ（トランスファゲート）を２段縦続接続する場合にはアナログスイッチ（トランスファゲート）の作動遅れが重なって出力信号の遅延が増大する。特に、両アナログスイッチの接続点の寄生容量を初段アナログスイッチのチャンネル抵抗と初段アナログスイッチに接続される外部アンプの出力抵抗とを通じて放電することになるので、これらの寄生容量及び抵抗のＣＲ時定数に依存してアナログスイッチ（トランスファスイッチ）の信号伝送の遅延及び波型歪（高域減衰）が生じてしまう。
【０００８】
また、アナログスイッチを２段縦続接続するためにアナログスイッチ回路の全体としてのオン抵抗値を単段のそれと等しくしようとすれば、初段、次段とも２倍の面積を必要とし、結局、２段縦続型のアナログスイッチ回路は単段のそれと比べて４倍ものチップ面積を要するという問題もあった。
本発明は上記問題点に鑑みなされたものであり、チップ面積の増大を抑止しつつＭＯＳスイッチのサージ遮断性を改善することを、その目的としている。
【０００９】
【課題を解決するための手段】
下記の第１、第２発明の回路について以下に説明する。
まず、ＰＭＯＳトランジスタからなるスイッチ回路について説明する。そのゲート直下半導体領域であるｎ型基板とそのｐ型の入力側半導体領域（又は出力側半導体領域）との間のｐｎ接合は、電位設定手段によるｎ型基板の電位設定により逆バイアスされている。特に本回路では、この電位設定手段を、上記ｐｎ接合を逆バイアスする方向への電流のみをｎ型基板に給電する単方向性電源（一方向へのみ電流が流れる電源回路）で構成している。
【００１０】
このようにすれば、ｐ型入力側半導体領域に大きな正サージが侵入しても、上記ｐｎ接合が持続的に順バイアスしてｎ型基板から電位設定手段へ電流（ベース電流）が流れ込むことがなく、そのために上記両ｐ型領域をエミッタ、コレクタとし、ｎ型基板をベースとするｐｎｐバイポ−ラ寄生トランジスタのコレクタ電流をこのベース電流の抑圧分だけ低減でき、その結果、トランスファゲートの遮断時において入力側半導体領域から出力側半導体領域に流れる電流（コレクタ電流）を低減することができる。
【００１１】
同様に、ＮＭＯＳトランジスタからなるスイッチ回路について説明する。そのゲート直下半導体領域であるｐ型基板とそのｎ型の入力側半導体領域（又は出力側半導体領域）との間のｐｎ接合は、電位設定手段によるｐ型ウエルの電位設定により逆バイアスされている。特に本回路では、この電位設定手段を、上記ｐｎ接合を逆バイアスする方向への電流のみをｐ型ウエルに給電する単方向性電源（一方向へのみ電流が流れる電源回路）で構成している。ただし、この場合、上記ｐｎ接合を逆バイアスする方向の電流値は負の符号をもつ。つまり、電流は、ｐ型ウエルから外部に吸引される。
【００１２】
このようにすれば、ｎ型入力側半導体領域に大きな負サージが侵入しても、上記ｐｎ接合が持続的に順バイアスして電位設定手段からｐ型ウエル領域へ電流（ベース電流）が流れ込むことがなく、そのために上記両ｎ型領域をエミッタ、コレクタとし、ｐ型ウエル領域をベースとするｎｐｎバイポ−ラ寄生トランジスタのコレクタ電流をこのベース電流の抑圧分だけ低減でき、その結果、トランスファゲートの遮断時において入力側半導体領域から出力側半導体領域に流れる電流（コレクタ電流）を低減することができる。
【００１３】
第１発明によれば更に、高位電源からｎｐｎエミッタホロワトランジスタを通じて電流がｎ型基板（すなわちＰＭＯＳＴのゲート直下半導体領域）に供給されるので、簡単に上記単方向性電源を構成することができる。すなわち、ＰＭＯＳＴのｐ型入力側半導体領域に入力する正サージが大きくてｎ型基板の電位が上記高位電源電圧を超過する場合には、高位電源からｎｐｎエミッタホロワトランジスタを通じてｎ型基板にベース電流を供給することがなく、コレクタ電流がｐｎｐラテラル寄生トランジスタを通じてＰＭＯＳＴのｐ型出力側半導体領域へ流れるという問題を抑止することができる。
【００１４】
好適な態様によれば、上記正サージの入力によるｎ型基板の電位上昇が生じても、それに応じてｎｐｎエミッタホロワトランジスタのベース電位が上昇するので、ｎ型基板の電位上昇を抑止することができる。
なお、従来のように最初からｎ型基板に高位電源電圧を印加する場合には、正サージがｐ型入力側半導体領域に入力しない通常の動作時における上記ｐｎ接合の逆バイアスが大きくなるのでトランスファゲートをなすＰＭＯＳトランジスタの特性が悪化する欠点があったが、本構成ではこの問題も解決することができる。
【００１５】
好適な態様によれば、差動増幅回路の第２のトランジスタの制御入力端子をトランスファゲートの入力端子（すなわち入力側半導体領域）に接続し、第１のトランジスタの制御入力端子に所定の基準電圧を印加し、第１のトランジスタのコレクタ（又はドレイン）の電圧を上記ｎｐｎエミッタホロワトランジスタのベースに印加している。ただし、正サージが入力しない場合のトランスファゲートの入力端子の電位レベルは上記基準電圧未満とする。
【００１６】
このようにすれば、トランスファゲートの入力端子（すなわち入力側半導体領域）に正サージが入力しない場合には、第１のトランジスタがオンし、第１のトランジスタの負荷素子の電圧降下だけｎｐｎエミッタホロワトランジスタのベース電位が低下し、この電位状態でＰＭＯＳトランジスタはトランスファゲート（アナログスイッチ）として作動する。
【００１７】
一方、トランスファゲートの入力端子（すなわち入力側半導体領域）に正サージが入力してその電位が上昇すると、第２のトランジスタがオンし、第１のトランジスタがオフし、第１のトランジスタの負荷素子の電圧降下が０となり、ｎｐｎエミッタホロワトランジスタのベース電位は急上昇し、トランスファゲートをなすＰＭＯＳトランジスタのｎ型基板電位は急上昇する。したがって、正サージ入力時の上記ｐｎ接合の順バイアスを抑止することができる。
【００１８】
第２発明によれば、ｐｎｐエミッタホロワトランジスタを通じて電流がｐ型ウエル領域（すなわちＮＭＯＳＴのゲート直下半導体領域）から低位電源へ吸引されるので、簡単に上記単方向性電源を構成することができる。すなわち、ＮＭＯＳＴのｎ型入力側半導体領域に入力する負サージが大きくてｐ型ウエル領域の電位が上記低位電源電圧を下回る場合には、低位電源はｐｎｐエミッタホロワトランジスタを通じてｐ型ウエル領域からベース電流を吸引することがなく、コレクタ電流がｎｐｎラテラル寄生トランジスタを通じてＮＭＯＳＴのｎ型出力側半導体領域へ流れるという問題を抑止することができる。ＮＭＯＳＴのｎ型入力側半導体領域に入力する負サージが大きくてｐ型ウエル領域の電位が上記低位電源電圧を超過する場合でも、ベース電流がｐ型ウエル領域から低位電源へ吸引されて大きなコレクタ電流がｐｎｐ寄生トランジスタを通じてｐ型出力側半導体領域へ流れるという問題を改善することができる。
【００１９】
好適な態様によれば、上記負サージの入力によるｐ型ウエル領域の電位低下が生じても、それに応じてｐｎｐエミッタホロワトランジスタのベース電位が低下するので、ｐ型ウエル領域の電位上昇を抑止することができる。
なお、従来のように最初からｐ型ウエル領域低位電源電圧を印加する場合には、負サージがｎ型入力側半導体領域に入力しない通常の動作時における上記ｐｎ接合の逆バイアスが大きくなるのでトランスファゲートをなすＮＭＯＳトランジスタの特性が悪化する欠点があったが、本構成ではこの問題も解決することができる。
【００２０】
好適な態様によれば、差動増幅回路の第２のトランジスタの制御入力端子をトランスファゲートの入力端子すなわち入力側半導体領域に接続し、第１のトランジスタの制御入力端子に所定の基準電圧を印加している。そして、この第１のトランジスタのコレクタ（又はドレイン）の電圧を上記ｐｎｐエミッタホロワトランジスタのベースに印加している。ただし、負サージが入力しない場合のトランスファゲートの入力端子の電位レベルは上記基準電圧より超過している（正方向に大きい）ものとする。
【００２１】
トランスファゲートの入力側半導体領域に負サージが入力しなければ、第２のトランジスタはオフし、第１のトランジスタはオンし、第１のトランジスタの負荷素子の電圧降下だけｐｎｐエミッタホロワトランジスタのベース電位は上昇し、この電位状態でＮＭＯＳトランジスタはトランスファゲート（アナログスイッチ）として作動する。
【００２２】
一方、トランスファゲートの入力側半導体領域に負サージが入力すると、第２のトランジスタはオンし、第１のトランジスタはオフし、第１のトランジスタの負荷素子の電圧降下は０となり、ｐｎｐエミッタホロワトランジスタのベース電位は急低下し、トランスファゲートをなすＮＭＯＳトランジスタのｐ型ウエル領域電位は急低下する。したがって、負サージ入力時の上記ｐｎ接合の順バイアスを抑止することができる。
【００２３】
【実施例】
（実施例１）
本発明のスイッチ回路の一つとしてアナログスイッチ回路を例にとり、以下に説明する。実施例１を図１を参照して説明する。
このアナログスイッチ回路は、ＣＭＯＳアナログスイッチ（ＣＭＯＳトランスファゲート）１と、電位設定回路（電位設定手段）２とからなる。
【００２４】
ＣＭＯＳアナログスイッチ１は、互いに並列接続されたＰＭＯＳトランジスタＱ１０及びＮＭＯＳトランジスタＱ２０からなる。ＩＮはその入力端子であり、ＰＭＯＳトランジスタＱ１０のＰ型入力側半導体領域１０１及びＮＭＯＳトランジスタＱ２０のＮ型入力側半導体領域２０１に接続されている。ＯＵＴはその出力端子であり、ＰＭＯＳトランジスタＱ１０のＰ型出力側半導体領域１０２及びＮＭＯＳトランジスタＱ２０のＮ型出力側半導体領域２０２に接続されている。
【００２５】
なお、ＩＮＶ１は制御入力端子Ｇへ印加される制御信号電圧を反転するＣＭＯＳインバータであり、ＩＮＶ２はＩＮＶ１の出力電圧を更に反転するＣＭＯＳインバータである。
このＣＭＯＳアナログスイッチ１の基本動作は以下の通りである。
制御入力端子Ｇへ印加される制御信号電圧がＬｏとなれば、両トランジスタＱ１０、Ｑ２０がオンして、ＣＭＯＳアナログスイッチ１がオンする。詳しく説明すると、入力端子ＩＮの電位が出力端子ＯＵＴの電位よりＨｉであれば、トランジスタＱ１０の入力側半導体領域１０１及びトランジスタＱ２０の出力側半導体領域２０２がソースとなってキャリヤの移動が生じ、入力端子ＩＮの電位が出力端子ＯＵＴの電位よりＬｏであれば、トランジスタＱ１０の出力側半導体領域１０２及びトランジスタＱ２０の入力側半導体領域２０１がソースとなってキャリヤの移動が生じ、これにより出力端子ＯＵＴの電位は入力端子ＩＮの電位に一致することになる。
【００２６】
ただし、入力端子ＩＮの電位がＨｉであれば、ＮＭＯＳトランジスタＱ２０のしきい値電圧及びそのオン抵抗の増大のため電流は主としてＰＭＯＳトランジスタＱ１０を通じて流れ、逆に入力端子ＩＮの電位がＬｏであれば、ＰＭＯＳトランジスタＱ１０のしきい値電圧及びそのオン抵抗の増大のため電流は主としてＮＭＯＳトランジスタＱ２０を通じて流れる。なお、１０３はＰＭＯＳトランジスタＱ１０のＮ型基板領域（ゲート直下半導体領域）であり、２０３はＮＭＯＳトランジスタＱ２０のｐ型ウエル領域（ゲート直下半導体領域）である。
【００２７】
ＣＭＯＳアナログスイッチ１は、トランジスタＱ２０の電位設定を行うＮＭＯＳＴ電位設定回路部３を内蔵している。
ＮＭＯＳＴ電位設定回路部３は、ＣＭＯＳトランスファゲート（アナログスイッチ）を構成するＰＭＯＳトランジスタＱ３０及びＮＭＯＳトランジスタＱ４０を負荷素子とし、ソース接地形式のＮＭＯＳトランジスタＱ５０をドライバ素子とする変形ＭＯＳインバータ回路を入力端子ＩＮと低位電源電圧（単に低位電源ともいう）Ｖｓｓとの間に接続したものである。
【００２８】
この変形ＭＯＳインバータ回路は、このアナログスイッチの制御端子Ｇの電位がＬｏとなってトランジスタＱ２０がオンする状態において、トランジスタＱ２０のＰウエル領域の電位を入力端子ＩＮの電位（入力信号電圧Ｖｉ）に略追従させて入力信号電圧Ｖｉの変化によるトランジスタＱ２０のチャンネルコンダクタンス変調効果を低減して、トランジスタＱ２０のオン特性を改善するためのものである。
【００２９】
制御入力端子Ｇの電位がＨｉの場合には、トランジスタＱ５０がオンし、トランジスタＱ３０、Ｑ４０がオフし、Ｐウエル領域２０３の電位は低位電源電圧Ｖｓｓに設定される。この時、ＮＭＯＳトランジスタＱ２０はオフしており、入力端子ＩＮの電位（入力信号電圧Ｖｉ）がＬｏとなってもＮＭＯＳトランジスタＱ２０のｎ型入力側半導体領域２０１とｐ型ウエル領域２０３との間のｐｎ接合は順バイアスしない。
【００３０】
制御入力端子Ｇの電位がＬｏの場合には、トランジスタＱ５０がオフし、トランジスタＱ３０、Ｑ４０がオンする。トランジスタＱ３０、Ｑ４０はＣＭＯＳアナログスイッチ（トランスファゲート）を構成するので、それらのチャンネルコンダクタンスは入力端子ＩＮの電位（入力信号電圧Ｖｉ）の変動に関わらず大きい値に維持される。その結果、ＮＭＯＳトランジスタＱ２０のｐ型ウエル領域２０３の電位はトランジスタＱ３０、Ｑ４０を通じて入力端子ＩＮの電位（入力信号電圧Ｖｉ）に追従することになり、これによりＮＭＯＳトランジスタＱ２０のｎ型入力側半導体領域２０１の電位変動によるそのチャンネルコンダクタンス変調効果を低減して、トランジスタＱ２０のオン特性が改善される。
【００３１】
電位設定回路２は、本発明でいう電位設定手段を構成するものであって、ｎｐｎエミッタホロワトランジスタ２１と、そのコレクタと高位電源電圧（単に高位電源ともいう）Ｖｃｃとを接続するコレクタ抵抗２２と、本発明でいうベ−ス電流設定手段をなすベ−ス電流設定回路部２４とからなる。なお、ｎｐｎエミッタホロワトランジスタ２１のエミッタを所定のエミッタ負荷素子を通じて低位電源電圧Ｖｓｓに接続してもよい。このエミッタ負荷素子は、抵抗素子の他、降伏電圧が少なくとも基準電位Ｖ１より高く設定されたツェナーダイオードなどで構成されることができる。
【００３２】
ベ−ス電流設定回路部２４は、高位電源電圧Ｖｃｃと共通接続点Ｃとの間に介設された定電流源２４１（給電手段）と、共通接続点Ｃとｎｐｎエミッタホロワトランジスタ２１のベ−スとの間に介設されて共通接続点Ｃからベースにベース電流を給電する抵抗２４２と、共通接続点ＣをダイオードＤ１を通じて基準電位点Ｖ１に接続する抵抗２４３（差電流吸引手段）とからなる。
【００３３】
この電位設定回路２の動作を以下に説明する。
入力端子ＩＮに正サージが入力しない状態において、ｎｐｎエミッタホロワトランジスタ２１はＣＭＯＳアナログスイッチ１の各ｐｎ接合の漏れ電流を供給している。この時、ベ−ス電流設定回路部２４は、ｎｐｎエミッタホロワトランジスタ２１の上記エミッタ電流の１／ｋ（ｋはその電流増幅率）倍のベース電流ｉｂをｎｐｎエミッタホロワトランジスタ２１のベースに供給する。定電流源２４１は、定電流ｉｃを共通接続点Ｃに給電し、残りの電流ｉｃ−ｉｂは基準電圧点（単に基準電圧ともいう）Ｖ１に放電される。
【００３４】
いま、抵抗２４２の抵抗値をＺ２、抵抗２４３の抵抗値をＺ３、電位設定回路２の出力電圧すなわちＭＯＳトランジスタＱ１０のゲート直下半導体領域であるｎ型基板１０３の電位をＶｘ、ｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間の順方向電圧降下＝ダイオードＤ１の順方向電圧降下＝ΔＶとすれば、以下の式が成立する。
【００３５】
【数１】
Ｚ３・（ｉｃ−ｉｂ）＋ΔＶ＋Ｖ１＝Ｚ２・ｉｂ＋ΔＶ＋Ｖｘ
上式から、
【００３６】
【数２】
Ｖｘ＝Ｚ３・ｉｃ−（Ｚ３＋Ｚ２）・ｉｂ＋Ｖ１
すなわち、Ｖｘはｉｂを一定と仮定すれば、Ｖ１により決定される。また、共通接続点Ｃの電位をＶｃとすれば、以下の式が成立する。
【００３７】
【数３】
Ｖｃ＝ｉｂ・Ｚ２＋ΔＶ＋Ｖｘ
【００３８】
【数４】
Ｖｃ＝Ｖ１−ｉｂ・Ｚ３＋ｉｃ・Ｚ３＋ΔＶ
数式４から、
【００３９】
【数５】
ｉｂ＝（Ｖ１−Ｖｃ＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３
が成立し、数式５から、
【００４０】
【数６】
Ｖｃ＝Ｚ２・（Ｖ１−Ｖｃ＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３＋ΔＶ＋Ｖｘ
が成立する。そして数式５から、
【００４１】
【数７】
Ｖｃ（１＋Ｚ２／Ｚ３）
＝Ｚ２・（Ｖ１＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３＋ΔＶ＋Ｖｘ
が成立する。数式６から正サージによりｎｐｎエミッタホロワトランジスタ２１のエミッタ電位Ｖｘが上昇すると、それに応じて共通接続点Ｃの電位Ｖｃも上昇することがわかる。
【００４２】
更に、このようなエミッタ電位Ｖｘの上昇に応じて共通接続点Ｃの電位Ｖｃが追従して上昇するために、ｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合が正サージにより逆バイアスされて降伏することを防止することができる。
なお、ｎｐｎエミッタホロワトランジスタ２１のベース電位を一定電位とすることもできる。この場合には、正サージの入力によりｎｐｎエミッタホロワトランジスタ２１のエミッタ電位が上昇してそのエミッタ・ベース間のｐｎ接合が降伏してしまう可能性が生じる。
【００４３】
また、ｎｐｎエミッタホロワトランジスタ２１のベースに高位電源電圧Ｖｃｃを直接印加することは可能であるが、この場合には入力端子ＩＮに正サージが入力されない場合においても、ｎ型基板１０３にＶｃｃー０．７Ｖ程度の高電位が常に入力されてしまい、好ましくない。つまり、従来のようにｎ型基板１０３に高位電源電圧Ｖｃｃを直接印加する場合には、正サージによりｎ型基板１０３の電位がそれ以上となると、ｎｐｎエミッタホロワトランジスタ２１の降伏したエミッタ・ベース間のｐｎ接合を通じてｎ型基板１０３から高位電源Ｖｃｃへｎｐｎラテラル寄生トランジスタのベース電流が吸引されることになり、ｎｐｎラテラル寄生トランジスタのコレクタ電流が異常に増大する欠点がある。これらの問題は本実施例の電位設定回路（本発明でいう単方向性電源）２により解決される。
（実施例２）
図１に示す電位設定回路２の他の実施例を図３を参照して説明する。
【００４４】
この電位設定回路２ａは、図１に示す電位設定回路２においてコレクタ抵抗２２を省略し、ダイオードＤ１の代わりに、縦続接続した所定数の接合ダイオード２５を抵抗２４３と低位電源電圧Ｖｓｓとの間に配置したものである。このようにすれば、基準電圧Ｖ１を作成する定電圧回路を簡略化することができる。
なお、この実施例では、定電流源２４１はゲートに低位電源電圧Ｖｓｓが印加されたソース接地形式のＰＭＯＳＴにより構成されているが、その他、ｐｎｐトランジスタを用い、そのエミッタに高位電源電圧Ｖｃｃを印加し、そのコレクタを共通接続点Ｃに接続し、そのベースをベース電流制限抵抗を通じて低位電源Ｖｓｓに接続してもよい。
（実施例３）
図１に示す電位設定回路２の他の実施例を図３を参照して説明する。
【００４５】
この電位設定回路２ｂは、縦続接続した３個の接合ダイオード２６を高位電源電圧Ｖｃｃとｎ型基板１０３との間に配置したものである。この場合、ｎ型基板１０３の電位が高位電源電圧Ｖｃｃより相当高くなっても接合ダイオード２６を縦続した分だけ接合ダイオード２６の降伏を抑止することができる。
（実施例４）
図１に示す電位設定回路２の他の実施例を図４を参照して説明する。
【００４６】
この電位設定回路２ｃは、差動増幅回路４と、定電圧発生回路５と、ｎｐｎエミッタホロワトランジスタ２１とからなる。
差動増幅回路４は、一対のｎｐｎトランジスタ４１、４２と、その共通エミッタ負荷素子４３と、コレクタ抵抗４４、４５とからなる。トランジスタ４１、４２のエミッタは共通エミッタ負荷素子（共通負荷素子）４３を通じて低位電源Ｖｓｓに接続されている。トランジスタ４１（第２のトランジスタ）のコレクタはコレクタ抵抗４４を通じて高位電源Ｖｃｃに接続され、トランジスタ４２（第１のトランジスタ）のコレクタはコレクタ抵抗４５を通じて高位電源Ｖｃｃに接続されている。
【００４７】
共通エミッタ負荷素子４３はゲート直下半導体領域であるｐ型領域が低位電源電圧Ｖｓｓに接続され、かつ、ゲート電極が高位電源Ｖｃｃに接続されたＮＭＯＳＴからなり、コレクタ抵抗４４、４５はそれぞれゲート直下半導体領域であるｎ型領域が高位電源Ｖｃｃに接続されかつゲート電極が低位電源電圧Ｖｓｓに接続されたＮＭＯＳＴからなる。もちろん、素子４３、４４、４５は単なる抵抗素子で構成でき、更に、共通エミッタ負荷素子４３は定電流源とすることができる。トランジスタ４１のベ−スは入力端子ＩＮに接続され、トランジスタ４２のベ−スは定電圧発生回路５の出力端に接続されている。
【００４８】
定電圧発生回路５は、多段縦続接続された電圧降下用のｐｎ接合ダイオード５１と、最低電位端のダイオード５１のカソードと低位電源Ｖｓｓとを接続する放電抵抗５２とからなり、両者の接続点が出力端をなす。なお、放電抵抗５２の省略は可能である。また、多段縦続接続された電圧降下用のｐｎ接合ダイオード５１の代わりに単なる抵抗素子を採用することも可能であり、ツェナダイオードを採用することも可能である。
【００４９】
トランジスタ４２のコレクタはｎｐｎエミッタホロワトランジスタ２１のベースに接続されている。定電圧発生回路５は基準電圧Ｖ２を出力する。
以下、この電位設定回路２ｃの動作を説明する。なお、正サージが入力端子ＩＮに入力されない状態において、基準電圧Ｖ２は入力端子ＩＮの電位より正であるとする。
【００５０】
入力端子ＩＮに正サージが入力しない場合には、トランジスタ４２はオンし、そのコレクタ電位は（Ｖｃｃ−ｉ・ｒ）となる。ｉはソース接地トランジスタ４３によって規定される電流であり、ｒはコレクタ抵抗４５の抵抗値である。したがって、ｎｐｎエミッタホロワトランジスタ２１の出力電圧は（Ｖｃｃ−ｉ・ｒーΔＶ）となる。ΔＶはｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合の順方向電圧降下である。
【００５１】
入力端子ＩＮに正サージが入力して入力端子ＩＮの電位が基準電圧Ｖ２を超えると、トランジスタ４１がオンし、トランジスタ４２がオフし、ｎｐｎエミッタホロワトランジスタ２１のベースにはほぼ高位電源電圧Ｖｃｃが印加され、ｎｐｎエミッタホロワトランジスタ２１はＭＯＳトランジスタＱ１０のｎ型基板１０３の電位をＶｃｃ−ΔＶまで上昇させる。すなわち、今までよりｉ・ｒだけｎ型基板１０３の電位を上昇させる。この結果、正サージによるＭＯＳトランジスタＱ１０のｐ型領域１０１の電位上昇に対抗してそのｎ型基板１０３の電位も上昇するので、それらの間のｐｎ接合が順バイアスすることがない。
【００５２】
更に、本実施例の重要な利点は、ｐ型領域１０１とｎ型基板１０３との間のｐｎ接合が順バイアス状態となる前にｎ型基板１０３の電位を上昇させることができるので、このｐｎ接合の順バイアス電流をベース電流とするラテラルｐｎｐ寄生トランジスタのコレクタ電流すなわち出力側半導体領域１０２に到達する電流を遮断することができる点にある。
（実施例５）
図１に示す電位設定回路２の他の実施例を図５を参照して説明する。
【００５３】
この電位設定回路２ｄは、ダイオードＤ２のアノードを抵抗素子４６を通じて高位電源Ｖｃｃに接続し、そのカソードをｎ型基板１０３に接続したものである。
入力端子ＩＮに正サージが入力しない場合、電位設定回路２ｄはｎ型基板１０３にｐｎ接合の漏れ電流を給電しており、抵抗素子４６の電圧降下ΔＶはこの漏れ電流と抵抗素子４６の抵抗値とを掛けた値となる。
【００５４】
入力端子ＩＮに正サージが入力してｐ型領域１０１を通じてｎ型基板１０３の電位が上昇すると、上記漏れ電流の減少または消滅により抵抗素子４６の電圧降下ΔＶが減少又は消滅し、その分だけｎ型基板１０３の電位が上昇する。更に、入力端子ＩＮに印加される正サージが更に増大するとダイオードＤ２がｎ型基板１０３から高位電源Ｖｃｃへのｐｎｐ寄生ラテラルトランジスタのベース電流をカットし、ｐ型領域１０２へコレクタ電流が流れるのを阻止する。
（実施例６）
図１に示す電位設定回路２の他の実施例を図６を参照して説明する。
【００５５】
この実施例の電位設定回路２ｅは図１の電位設定回路２において、上記した正サージによるｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合の降伏を防止するために、ｎｐｎエミッタホロワトランジスタ２１のエミッタと低位電源Ｖｓｓとの間にツェナダイオード２３を設けたものである。このようにすれば、入力端子ＩＮに過大な正サージが入力されてトランジスタＱ１０のソース又はドレインとｎ型基板１０３との間のｐｎ接合を介してｎ型基板１０３の電圧が上昇しても、ｎｐｎエミッタホロワトランジスタ２１のベース・エミッタ間のｐｎ接合が降伏する前にツェナダイオード２３が降伏するのでｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合の降伏を防止することができる。
（実施例７）
図１に示す電位設定回路２の他の実施例を図７を参照して説明する。
【００５６】
この実施例の電位設定回路２ｆは図１の電位設定回路２において、接合ダイオードＤ３、Ｄ４、Ｄ５を追加し、コレクタ抵抗２２を省略したものである。接合ダイオードＤ３はトランジスタ２１のベースと抵抗２４２との間に介設され、接合ダイオードＤ４はトランジスタ２１のコレクタと高位電源Ｖｃｃとの間に介設され、接合ダイオードＤ５は接合ダイオードＤ１と抵抗２４３との間に介設されている。
【００５７】
このようにすれば、過大な正サージによりｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合が降伏しても高耐圧を有する接合ダイオードＤ３、Ｄ４の存在によりｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合に過大な降伏電流が流れることがなく、そのためｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合が破壊されることがない。なお、Ｄ５はＤ３とのバランスのために設けられている。
（実施例８）
図１に示す電位設定回路２の他の実施例を図８を参照して説明する。
【００５８】
このアナログスイッチ回路は、ＣＭＯＳアナログスイッチ（ＣＭＯＳトランスファゲート）１ｇと、電位設定回路（電位設定手段）２、２ｇとからなる。
ＣＭＯＳアナログスイッチ１ｇは図１のアナログスイッチ１において、入力端子ＩＮと高位電源Ｖ３とをインピーダンス素子Ｚ５を通じて接続し、入力端子ＩＮと低位電源Ｖ５とをインピーダンス素子Ｚ６を通じて接続し、出力端子ＯＵＴと高位電源Ｖ４とをインピーダンス素子Ｚ７を通じて接続し、出力端子ＯＵＴと低位電源Ｖ６とをインピーダンス素子Ｚ８を通じて接続したものである。
【００５９】
これらのインピーダンス素子Ｚ５〜Ｚ８は入力端子ＩＮ又は出力端子ＯＵＴに重畳するサージ電圧を抑圧するための素子である。
この実施例の電位設定回路２ｇは、図１に示す電位設定回路２と電流の流れが逆となるだけで同じ構成、作用を有する。
電位設定回路２ｇは、本発明でいう電位設定手段を構成するものであって、ｐｎｐエミッタホロワトランジスタ２１ａと、そのコレクタと低位電源電圧（単に低位電源ともいう）Ｖｓｓ２とを接続するコレクタ抵抗２２ａと、本発明でいうベ−ス電流設定手段をなすベ−ス電流設定回路部２４ａとからなり、エミッタホロワトランジスタ２１ａのエミッタは出力端Ｖｙを通じてアナログスイッチ１ｇの低位電源電圧入力端をなすトランジスタＱ５０のソース領域に接続されている。 ベ−ス電流設定回路部２４ａは、低位電源電圧Ｖｓｓ２と共通接続点Ｃ’との間に介設された定電流源２４１ａ（給電手段）と、共通接続点Ｃ’とエミッタホロワトランジスタ２１ａのベ−スとの間に介設されて共通接続点Ｃ’へベースからベース電流を吸引する抵抗２４２ａと、共通接続点Ｃ’をダイオードＤ８を通じて基準電位点Ｖｓｓ１に接続する抵抗２４３ａ（差電流吸引手段）とからなる。この電位設定回路２ｇの動作を以下に説明する。
【００６０】
入力端子ＩＮに負サージが入力しない状態において、エミッタホロワトランジスタ２１ａはＣＭＯＳアナログスイッチ１ｇの各ｐｎ接合の漏れ電流を供給している。この時、ベ−ス電流設定回路部２４ａは、エミッタホロワトランジスタ２１ａの上記エミッタ電流の１／ｋ（ｋはその電流増幅率）倍のベース電流ｉｂをエミッタホロワトランジスタ２１ａのベースから吸引する。定電流源２４１ａは、定電流ｉｃを共通接続点Ｃ’から吸引し、残りの電流ｉｃ−ｉｂは基準電圧点（単に基準電圧ともいう）Ｖｓｓ１から共通接続点Ｃ’へ給電される。
【００６１】
いま、抵抗２４２ａの抵抗値をＺ２、抵抗２４３ａの抵抗値をＺ３、電位設定回路２ｇの出力電圧すなわちＭＯＳトランジスタＱ２０のゲート直下半導体領域であるｐ型ウエル領域２０３の電位をＶｙ、エミッタホロワトランジスタ２１ａのエミッタ・ベース間の順方向電圧降下＝ダイオードＤ８の順方向電圧降下＝ΔＶとすれば、実施例１の電位設定回路２の場合と同じように、負サージによりエミッタホロワトランジスタ２１ａのエミッタ電位Ｖｙが下降すると、それに応じて共通接続点Ｃ’の電位Ｖｃ’も下降することがわかる。
【００６２】
したがって、エミッタ電位Ｖｙの下降に応じて共通接続点Ｃ’の電位Ｖｃ’が追従して下降するために、エミッタホロワトランジスタ２１ａのエミッタ・ベース間のｐｎ接合が負サージにより逆バイアスされて降伏することを防止することができる。
なお、エミッタホロワトランジスタ２１ａのベース電位を一定電位とすることもできる。この場合には、負サージの入力によりエミッタホロワトランジスタ２１ａのエミッタ電位が下降してそのエミッタ・ベース間のｐｎ接合が降伏してしまう可能性が生じる。また、エミッタホロワトランジスタ２１ａのベースに低位電源電圧Ｖｓｓ２を直接印加することは可能である。
【００６３】
なお、基準電圧Ｖｓｓ１としては接地電圧を採用することができ、それよりも負である低位電源電圧Ｖｓｓ２は例えば図９に示すようなスイッチドキャパシタ回路３００により発生させることができる。このスイッチドキャパシタ回路３００は周知のものであって、一定周波数で矩形波パルス電圧を発振する発振回路３０１から出力されるクロック電圧Ｖｃ１によりスイッチＳ１、Ｓ３を開閉し、クロック電圧Ｖｃ１をインバータ３０２で反転して形成されたクロック電圧Ｖｃ２によりスイッチＳ２、Ｓ４を開閉して負の低位電源電圧Ｖｓｓ２を形成している。
（実施例９）
図８に示す電位設定回路２ｇの他の実施例を図１０を参照して説明する。
【００６４】
この電位設定回路２ｈは、エミッタホロワトランジスタ２１ａのベース電位を略一定に保持することにより、トランスファゲートＱ２０のｎ型領域２０１（又は２０２）に負サージが印加され、ｎ型領域２０１とｐ型ウエル領域２０３との間のｐｎ接合が順バイアスしてｐ型ウエル領域２０３の電位が低下しても、ｐｎｐエミッタホロワトランジスタ２１ａのベース電位が略一定に保持されているために、ｐｎｐエミッタホロワトランジスタ２１ａのエミッタ電流は遮断され、それにより上記したｐｎ接合に持続して順バイアス電流が流れず、これによりトランスファゲートＱ２０に寄生して形成されるラテラルｎｐｎトランジスタのコレクタ電流を遮断する機能を付与したものである。
【００６５】
ｐｎｐエミッタホロワトランジスタ２１ａのベースに略一定電圧を印加するために、この実施例では、トランジスタＴ１００、Ｔ１０１からなるカレントミラー回路を用い、更に、エミッタホロワトランジスタ２１ａのベースと高位電源Ｖｃｃとの間にツェナダイオードＤ１０２を設けている。ダイオードＤ１００、ツェナダイオード１０１、抵抗Ｒ１００、Ｒ１０１、Ｒ１０２、Ｒ１０３はトランジスタＴ１００の負荷素子であり、高位電源Ｖｃｃから給電されている。なお、高位電源Ｖｃｃの代わりに他の電位の電源を採用してもよい。このようにすれば、エミッタホロワトランジスタ２１ａのベースに接地電位より高い一定電位を印加できるので、エミッタホロワトランジスタ２１ａのコレクタを接地することができる。
（実施例１０）
本発明のアナログスイッチ回路の他の実施例を図１１を参照して説明する。
【００６６】
このアナログスイッチ回路は、ＣＭＯＳアナログスイッチ（ＣＭＯＳトランスファゲート）１と、電位設定回路（電位設定手段）２ｉ、２ｊとからなる。
電位設定回路２ｉは、図４に示す差動増幅器型の電位設定回路２ｃにおいて、共通エミッタ負荷素子として抵抗素子４３０を用い、ツェナダイオード５１の代わりに抵抗素子４０１を用い、図７の接合ダイオードＤ３、Ｄ４をエミッタホロワトランジスタ２１の保護用に設けたものである。
【００６７】
電位設定回路２ｊは、電位設定回路２ｉに示した差動増幅器型の電位設定回路により、図８に示す低位側の電位設定回路２ｇを置換したものである。
この電位設定回路２ｉは、差動増幅回路４ａと、ｐｎｐエミッタホロワトランジスタ２１ａとからなる。
差動増幅回路４ａは、一対のｐｎｐトランジスタ４１ａ、４２ａと、その共通エミッタ抵抗（共通負荷素子）４３０ａと、コレクタ抵抗４４ａ、４５ａとからなる。トランジスタ４１ａ、４２ａのエミッタは共通エミッタ抵抗４３０ａを通じて高位電源線Ｖｃｃに接続されている。トランジスタ４１ａ（第２のトランジスタ）のコレクタはコレクタ抵抗４４ａを通じて低位電源Ｖｓｓ２に接続され、トランジスタ４２ａ（第１のトランジスタ）のコレクタはコレクタ抵抗４５ａを通じて低位電源Ｖｓｓ２に接続されている。トランジスタ４１ａのベ−スは入力端子ＩＮに接続され、トランジスタ４２ａのベ−スには互いに直列接続された抵抗４０１ａ、５２ａからなる分圧回路から出力される分圧Ｖ３が印加されている。トランジスタ４２ａのコレクタはダイオードＤ３ａを通じてエミッタホロワトランジスタ２１ａのベースに接続され、エミッタホロワトランジスタ２１ａのコレクタはダイオードＤ４ａを通じて低位電源Ｖｃｃ２に接続されている。
【００６８】
以下、この電位設定回路２ｊの動作を説明する。なお、負サージが入力端子ＩＮ（又は出力端子ＯＵＴ）に入力されない状態において、分圧Ｖ３は入力端子ＩＮの電位より負であるとする。
入力端子ＩＮに負サージが入力しない場合には、トランジスタ４１ａはオフし、トランジスタ４２ａはオンし、エミッタホロワトランジスタ２１ａのベース電位はＶｓｓ２＋ｉ・ｒ＋ΔＶｄとなる。ｉ・ｒは抵抗４５ａの電圧降下であり、ΔＶｄはダイオードＤ３ａの順方向電圧降下である。
【００６９】
入力端子ＩＮに負サージが入力して入力端子ＩＮの電位が分圧Ｖ３を下回ると、トランジスタ４１ａがオンし、トランジスタ４２ａがオフし、エミッタホロワトランジスタ２１ａのベース電位はほぼＶｓｓ２＋ΔＶｄとなる。したがって、エミッタホロワトランジスタ２１ａは、負サージが入力端子ＩＮに入力されると、トランジスタＱ２０のｐ型ウエル領域２０３の電位を抵抗４５ａの電圧降下ｉ・ｒだけ低下させ、寄生ラテラルｎｐｎトランジスタのオンを抑止する。すなわち、負サージによるＭＯＳトランジスタＱ２０のｎ型領域２０１又は２０２ａの電位低下に対抗してそのｐ型ウエル領域２０３の電位も低下するので、それらの間のｐｎ接合が順バイアスすることがない。
【００７０】
更に、本実施例ではｎ型領域２０１とｐ型ウエル領域２０３との間のｐｎ接合が順バイアス状態となる前にｐ型ウエル領域２０３の電位を低下させることができるので、ラテラルｐｎｐ寄生トランジスタの遮断性に優れる。
【図面の簡単な説明】
【図１】本発明のスイッチ回路の実施例１を示す回路図である。
【図２】本発明のスイッチ回路の実施例２を示す回路図である。
【図３】本発明のスイッチ回路の実施例３を示す回路図である。
【図４】本発明のスイッチ回路の実施例４を示す回路図である。
【図５】本発明のスイッチ回路の実施例５を示す回路図である。
【図６】本発明のスイッチ回路の実施例６を示す回路図である。
【図７】本発明のスイッチ回路の実施例７を示す回路図である。
【図８】本発明のスイッチ回路の実施例８を示す回路図である。
【図９】図８の低位電源電圧Ｖｓｓ２を発生する回路の一例を示す回路図である。
【図１０】本発明のスイッチ回路の実施例９を示す回路図である。
【図１１】本発明のスイッチ回路の実施例１０を示す回路図である。
【図１２】従来のＭＯＳアナログスイッチ回路を示す回路図である。
【図１３】従来のＭＯＳアナログスイッチ回路を示す回路図である。
【符号の説明】
１０１はｐ型の入力側半導体領域（一導電型半導体領域）、１０２はｐ型の出力側半導体領域（一導電型半導体領域）、１０３はｎ型基板（ｎ型のゲート直下半導体領域、反対導電型半導体領域）、２０１はｎ型の入力側半導体領域（一導電型半導体領域）、２０２はｎ型の出力側半導体領域（一導電型半導体領域）、２０３はｐ型ウエル領域（ｐ型のゲート直下半導体領域、反対導電型半導体領域）、１はトランスファゲート（アナログスイッチ）、２は電位設定回路（電位設定手段、単方向性電源）、２１，２１ａはｎｐｎエミッタホロワトランジスタ、２４はベ−ス電流設定手段、Ｃ、Ｃ’は共通接続点、２４１は給電手段、２４２はベ−ス電流給電手段、２４３は差電流吸引手段、Ｄ１はダイオード、４１は第２のトランジスタ、４２は第１のトランジスタ、４４、４５は負荷素子、４３は共通負荷素子、２４１ａは給電手段、２４２ａはベ−ス電流給電手段、２４３ａは差電流給電手段。
【発明の属する技術分野】
本発明はＭＯＳトランジスタを用いたスイッチ回路に関し、特にそのウエル電位設定回路に関する。本発明のスイッチ回路は例えばＣＭＯＳアナログスイッチ回路やそれを用いた回路に適用される。
【０００２】
【従来の技術】
従来のＣＭＯＳアナログスイッチ回路を図１２に示す。
ＣＭＯＳアナログスイッチを構成するＱ１０、Ｑ２０はそれぞれトランスファゲートをなすＭＯＳトランジスタであって、Ｑ１０はＰチャンネルＭＯＳトランジスタ（ＰＭＯＳＴ）、Ｑ２０はＮチャンネルＭＯＳトランジスタ（ＮＭＯＳＴ）である。ＩＮＶ１は入力信号電圧を増幅する反転バッファであり、ＩＮＶ２はＩＮＶ１の出力を更に反転するインバータであり、周知の回路構成である。
【０００３】
ここで、入力端子ＩＮに正サージ（正方向のサージ電圧）が入力して、Ｑ１０のチャンネル直下のＮ型基板（当然、Ｎ型ウエル領域でもよい）をベースとし、Ｑ１０の入力側主電極をなすＰ型領域をエミッタとし、Ｑ１０の出力側主電極をなすＰ型領域をコレクタとするラテラルｐｎｐバイポーラトランジスタからなる寄生トランジスタＴｙが導通すると、ＣＭＯＳアナログスイッチの遮断時でもこの正サージの影響がＣＭＯＳアナログスイッチの出力端子ＯＵＴに電位変化として現れてしまう。
【０００４】
同様に、入力端子ＩＮに負サージ（負方向のサージ電圧）が入力して、Ｑ２０のチャンネル直下のＰ型ウエルをベースとし、Ｑ２０の入力側主電極をなすＮ型領域をエミッタとし、Ｑ２０の出力側主電極をなすＮ型領域をコレクタとするラテラルｎｐｎバイポーラトランジスタからなる寄生トランジスタＴｘが導通すると、ＣＭＯＳアナログスイッチの遮断時でもこの負サージの影響がＣＭＯＳアナログスイッチの出力端子ＯＵＴに電位変化として現れてしまう。
【０００５】
図１３は、従来のＣＭＯＳアナログスイッチ回路の他例であって、ＣＭＯＳトランスファゲート（アナログスイッチ）であるＱ３０、Ｑ４０を負荷素子とし、ソース接地のＮＭＯＳトランジスタＱ５０をドライバ素子とする変形ＭＯＳインバータを入力端子ＩＮと接地電位Ｖｓｓとの間に接続したものである。この変形ＭＯＳインバータは、アナログスイッチの制御端子Ｇの電位がＨｉとなってＱ２０がオンする状態において、Ｑ２０のＰウエル電位を入力端子ＩＮの電位に略追従させて入力信号電圧の変化によるＱ２０のチャンネルコンダクタンス変調効果を低減してＱ２０のオン特性を改善している。しかし、図１３の回路でも図１２の回路と同じく正サージが入力端子ＩＮに侵入すると、上記寄生トランジスタの作用により出力端子ＯＵＴに正サージの影響が現れてしまう。
【０００６】
特公平６ー１０３７３３号公報は、上記問題を解決するために、ＣＭＯＳアナログスイッチを２段縦続接続するとともに、初段アナログスイッチが集積される初段半導体領域と次段アナログスイッチが集積される次段半導体領域との間の境界部に沿って、一導電型の基板表面に反対導電型の電荷吸収領域を形成している。このようにすれば、サージ電圧が初段アナログスイッチの入力端に導入されることにより基板表面部に形成されて初段アナログスイッチの入力端子に接続された反対導電型の表面領域と基板との間のｐｎ接合が順バイアスされ、その結果としてこの反対導電型の表面領域から基板へ少数キャリヤ電荷が注入されても、次段アナログスイッチの出力端へのこの少数キャリヤ電荷の影響を排除することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記したアナログスイッチ（トランスファゲート）を２段縦続接続する場合にはアナログスイッチ（トランスファゲート）の作動遅れが重なって出力信号の遅延が増大する。特に、両アナログスイッチの接続点の寄生容量を初段アナログスイッチのチャンネル抵抗と初段アナログスイッチに接続される外部アンプの出力抵抗とを通じて放電することになるので、これらの寄生容量及び抵抗のＣＲ時定数に依存してアナログスイッチ（トランスファスイッチ）の信号伝送の遅延及び波型歪（高域減衰）が生じてしまう。
【０００８】
また、アナログスイッチを２段縦続接続するためにアナログスイッチ回路の全体としてのオン抵抗値を単段のそれと等しくしようとすれば、初段、次段とも２倍の面積を必要とし、結局、２段縦続型のアナログスイッチ回路は単段のそれと比べて４倍ものチップ面積を要するという問題もあった。
本発明は上記問題点に鑑みなされたものであり、チップ面積の増大を抑止しつつＭＯＳスイッチのサージ遮断性を改善することを、その目的としている。
【０００９】
【課題を解決するための手段】
下記の第１、第２発明の回路について以下に説明する。
まず、ＰＭＯＳトランジスタからなるスイッチ回路について説明する。そのゲート直下半導体領域であるｎ型基板とそのｐ型の入力側半導体領域（又は出力側半導体領域）との間のｐｎ接合は、電位設定手段によるｎ型基板の電位設定により逆バイアスされている。特に本回路では、この電位設定手段を、上記ｐｎ接合を逆バイアスする方向への電流のみをｎ型基板に給電する単方向性電源（一方向へのみ電流が流れる電源回路）で構成している。
【００１０】
このようにすれば、ｐ型入力側半導体領域に大きな正サージが侵入しても、上記ｐｎ接合が持続的に順バイアスしてｎ型基板から電位設定手段へ電流（ベース電流）が流れ込むことがなく、そのために上記両ｐ型領域をエミッタ、コレクタとし、ｎ型基板をベースとするｐｎｐバイポ−ラ寄生トランジスタのコレクタ電流をこのベース電流の抑圧分だけ低減でき、その結果、トランスファゲートの遮断時において入力側半導体領域から出力側半導体領域に流れる電流（コレクタ電流）を低減することができる。
【００１１】
同様に、ＮＭＯＳトランジスタからなるスイッチ回路について説明する。そのゲート直下半導体領域であるｐ型基板とそのｎ型の入力側半導体領域（又は出力側半導体領域）との間のｐｎ接合は、電位設定手段によるｐ型ウエルの電位設定により逆バイアスされている。特に本回路では、この電位設定手段を、上記ｐｎ接合を逆バイアスする方向への電流のみをｐ型ウエルに給電する単方向性電源（一方向へのみ電流が流れる電源回路）で構成している。ただし、この場合、上記ｐｎ接合を逆バイアスする方向の電流値は負の符号をもつ。つまり、電流は、ｐ型ウエルから外部に吸引される。
【００１２】
このようにすれば、ｎ型入力側半導体領域に大きな負サージが侵入しても、上記ｐｎ接合が持続的に順バイアスして電位設定手段からｐ型ウエル領域へ電流（ベース電流）が流れ込むことがなく、そのために上記両ｎ型領域をエミッタ、コレクタとし、ｐ型ウエル領域をベースとするｎｐｎバイポ−ラ寄生トランジスタのコレクタ電流をこのベース電流の抑圧分だけ低減でき、その結果、トランスファゲートの遮断時において入力側半導体領域から出力側半導体領域に流れる電流（コレクタ電流）を低減することができる。
【００１３】
第１発明によれば更に、高位電源からｎｐｎエミッタホロワトランジスタを通じて電流がｎ型基板（すなわちＰＭＯＳＴのゲート直下半導体領域）に供給されるので、簡単に上記単方向性電源を構成することができる。すなわち、ＰＭＯＳＴのｐ型入力側半導体領域に入力する正サージが大きくてｎ型基板の電位が上記高位電源電圧を超過する場合には、高位電源からｎｐｎエミッタホロワトランジスタを通じてｎ型基板にベース電流を供給することがなく、コレクタ電流がｐｎｐラテラル寄生トランジスタを通じてＰＭＯＳＴのｐ型出力側半導体領域へ流れるという問題を抑止することができる。
【００１４】
好適な態様によれば、上記正サージの入力によるｎ型基板の電位上昇が生じても、それに応じてｎｐｎエミッタホロワトランジスタのベース電位が上昇するので、ｎ型基板の電位上昇を抑止することができる。
なお、従来のように最初からｎ型基板に高位電源電圧を印加する場合には、正サージがｐ型入力側半導体領域に入力しない通常の動作時における上記ｐｎ接合の逆バイアスが大きくなるのでトランスファゲートをなすＰＭＯＳトランジスタの特性が悪化する欠点があったが、本構成ではこの問題も解決することができる。
【００１５】
好適な態様によれば、差動増幅回路の第２のトランジスタの制御入力端子をトランスファゲートの入力端子（すなわち入力側半導体領域）に接続し、第１のトランジスタの制御入力端子に所定の基準電圧を印加し、第１のトランジスタのコレクタ（又はドレイン）の電圧を上記ｎｐｎエミッタホロワトランジスタのベースに印加している。ただし、正サージが入力しない場合のトランスファゲートの入力端子の電位レベルは上記基準電圧未満とする。
【００１６】
このようにすれば、トランスファゲートの入力端子（すなわち入力側半導体領域）に正サージが入力しない場合には、第１のトランジスタがオンし、第１のトランジスタの負荷素子の電圧降下だけｎｐｎエミッタホロワトランジスタのベース電位が低下し、この電位状態でＰＭＯＳトランジスタはトランスファゲート（アナログスイッチ）として作動する。
【００１７】
一方、トランスファゲートの入力端子（すなわち入力側半導体領域）に正サージが入力してその電位が上昇すると、第２のトランジスタがオンし、第１のトランジスタがオフし、第１のトランジスタの負荷素子の電圧降下が０となり、ｎｐｎエミッタホロワトランジスタのベース電位は急上昇し、トランスファゲートをなすＰＭＯＳトランジスタのｎ型基板電位は急上昇する。したがって、正サージ入力時の上記ｐｎ接合の順バイアスを抑止することができる。
【００１８】
第２発明によれば、ｐｎｐエミッタホロワトランジスタを通じて電流がｐ型ウエル領域（すなわちＮＭＯＳＴのゲート直下半導体領域）から低位電源へ吸引されるので、簡単に上記単方向性電源を構成することができる。すなわち、ＮＭＯＳＴのｎ型入力側半導体領域に入力する負サージが大きくてｐ型ウエル領域の電位が上記低位電源電圧を下回る場合には、低位電源はｐｎｐエミッタホロワトランジスタを通じてｐ型ウエル領域からベース電流を吸引することがなく、コレクタ電流がｎｐｎラテラル寄生トランジスタを通じてＮＭＯＳＴのｎ型出力側半導体領域へ流れるという問題を抑止することができる。ＮＭＯＳＴのｎ型入力側半導体領域に入力する負サージが大きくてｐ型ウエル領域の電位が上記低位電源電圧を超過する場合でも、ベース電流がｐ型ウエル領域から低位電源へ吸引されて大きなコレクタ電流がｐｎｐ寄生トランジスタを通じてｐ型出力側半導体領域へ流れるという問題を改善することができる。
【００１９】
好適な態様によれば、上記負サージの入力によるｐ型ウエル領域の電位低下が生じても、それに応じてｐｎｐエミッタホロワトランジスタのベース電位が低下するので、ｐ型ウエル領域の電位上昇を抑止することができる。
なお、従来のように最初からｐ型ウエル領域低位電源電圧を印加する場合には、負サージがｎ型入力側半導体領域に入力しない通常の動作時における上記ｐｎ接合の逆バイアスが大きくなるのでトランスファゲートをなすＮＭＯＳトランジスタの特性が悪化する欠点があったが、本構成ではこの問題も解決することができる。
【００２０】
好適な態様によれば、差動増幅回路の第２のトランジスタの制御入力端子をトランスファゲートの入力端子すなわち入力側半導体領域に接続し、第１のトランジスタの制御入力端子に所定の基準電圧を印加している。そして、この第１のトランジスタのコレクタ（又はドレイン）の電圧を上記ｐｎｐエミッタホロワトランジスタのベースに印加している。ただし、負サージが入力しない場合のトランスファゲートの入力端子の電位レベルは上記基準電圧より超過している（正方向に大きい）ものとする。
【００２１】
トランスファゲートの入力側半導体領域に負サージが入力しなければ、第２のトランジスタはオフし、第１のトランジスタはオンし、第１のトランジスタの負荷素子の電圧降下だけｐｎｐエミッタホロワトランジスタのベース電位は上昇し、この電位状態でＮＭＯＳトランジスタはトランスファゲート（アナログスイッチ）として作動する。
【００２２】
一方、トランスファゲートの入力側半導体領域に負サージが入力すると、第２のトランジスタはオンし、第１のトランジスタはオフし、第１のトランジスタの負荷素子の電圧降下は０となり、ｐｎｐエミッタホロワトランジスタのベース電位は急低下し、トランスファゲートをなすＮＭＯＳトランジスタのｐ型ウエル領域電位は急低下する。したがって、負サージ入力時の上記ｐｎ接合の順バイアスを抑止することができる。
【００２３】
【実施例】
（実施例１）
本発明のスイッチ回路の一つとしてアナログスイッチ回路を例にとり、以下に説明する。実施例１を図１を参照して説明する。
このアナログスイッチ回路は、ＣＭＯＳアナログスイッチ（ＣＭＯＳトランスファゲート）１と、電位設定回路（電位設定手段）２とからなる。
【００２４】
ＣＭＯＳアナログスイッチ１は、互いに並列接続されたＰＭＯＳトランジスタＱ１０及びＮＭＯＳトランジスタＱ２０からなる。ＩＮはその入力端子であり、ＰＭＯＳトランジスタＱ１０のＰ型入力側半導体領域１０１及びＮＭＯＳトランジスタＱ２０のＮ型入力側半導体領域２０１に接続されている。ＯＵＴはその出力端子であり、ＰＭＯＳトランジスタＱ１０のＰ型出力側半導体領域１０２及びＮＭＯＳトランジスタＱ２０のＮ型出力側半導体領域２０２に接続されている。
【００２５】
なお、ＩＮＶ１は制御入力端子Ｇへ印加される制御信号電圧を反転するＣＭＯＳインバータであり、ＩＮＶ２はＩＮＶ１の出力電圧を更に反転するＣＭＯＳインバータである。
このＣＭＯＳアナログスイッチ１の基本動作は以下の通りである。
制御入力端子Ｇへ印加される制御信号電圧がＬｏとなれば、両トランジスタＱ１０、Ｑ２０がオンして、ＣＭＯＳアナログスイッチ１がオンする。詳しく説明すると、入力端子ＩＮの電位が出力端子ＯＵＴの電位よりＨｉであれば、トランジスタＱ１０の入力側半導体領域１０１及びトランジスタＱ２０の出力側半導体領域２０２がソースとなってキャリヤの移動が生じ、入力端子ＩＮの電位が出力端子ＯＵＴの電位よりＬｏであれば、トランジスタＱ１０の出力側半導体領域１０２及びトランジスタＱ２０の入力側半導体領域２０１がソースとなってキャリヤの移動が生じ、これにより出力端子ＯＵＴの電位は入力端子ＩＮの電位に一致することになる。
【００２６】
ただし、入力端子ＩＮの電位がＨｉであれば、ＮＭＯＳトランジスタＱ２０のしきい値電圧及びそのオン抵抗の増大のため電流は主としてＰＭＯＳトランジスタＱ１０を通じて流れ、逆に入力端子ＩＮの電位がＬｏであれば、ＰＭＯＳトランジスタＱ１０のしきい値電圧及びそのオン抵抗の増大のため電流は主としてＮＭＯＳトランジスタＱ２０を通じて流れる。なお、１０３はＰＭＯＳトランジスタＱ１０のＮ型基板領域（ゲート直下半導体領域）であり、２０３はＮＭＯＳトランジスタＱ２０のｐ型ウエル領域（ゲート直下半導体領域）である。
【００２７】
ＣＭＯＳアナログスイッチ１は、トランジスタＱ２０の電位設定を行うＮＭＯＳＴ電位設定回路部３を内蔵している。
ＮＭＯＳＴ電位設定回路部３は、ＣＭＯＳトランスファゲート（アナログスイッチ）を構成するＰＭＯＳトランジスタＱ３０及びＮＭＯＳトランジスタＱ４０を負荷素子とし、ソース接地形式のＮＭＯＳトランジスタＱ５０をドライバ素子とする変形ＭＯＳインバータ回路を入力端子ＩＮと低位電源電圧（単に低位電源ともいう）Ｖｓｓとの間に接続したものである。
【００２８】
この変形ＭＯＳインバータ回路は、このアナログスイッチの制御端子Ｇの電位がＬｏとなってトランジスタＱ２０がオンする状態において、トランジスタＱ２０のＰウエル領域の電位を入力端子ＩＮの電位（入力信号電圧Ｖｉ）に略追従させて入力信号電圧Ｖｉの変化によるトランジスタＱ２０のチャンネルコンダクタンス変調効果を低減して、トランジスタＱ２０のオン特性を改善するためのものである。
【００２９】
制御入力端子Ｇの電位がＨｉの場合には、トランジスタＱ５０がオンし、トランジスタＱ３０、Ｑ４０がオフし、Ｐウエル領域２０３の電位は低位電源電圧Ｖｓｓに設定される。この時、ＮＭＯＳトランジスタＱ２０はオフしており、入力端子ＩＮの電位（入力信号電圧Ｖｉ）がＬｏとなってもＮＭＯＳトランジスタＱ２０のｎ型入力側半導体領域２０１とｐ型ウエル領域２０３との間のｐｎ接合は順バイアスしない。
【００３０】
制御入力端子Ｇの電位がＬｏの場合には、トランジスタＱ５０がオフし、トランジスタＱ３０、Ｑ４０がオンする。トランジスタＱ３０、Ｑ４０はＣＭＯＳアナログスイッチ（トランスファゲート）を構成するので、それらのチャンネルコンダクタンスは入力端子ＩＮの電位（入力信号電圧Ｖｉ）の変動に関わらず大きい値に維持される。その結果、ＮＭＯＳトランジスタＱ２０のｐ型ウエル領域２０３の電位はトランジスタＱ３０、Ｑ４０を通じて入力端子ＩＮの電位（入力信号電圧Ｖｉ）に追従することになり、これによりＮＭＯＳトランジスタＱ２０のｎ型入力側半導体領域２０１の電位変動によるそのチャンネルコンダクタンス変調効果を低減して、トランジスタＱ２０のオン特性が改善される。
【００３１】
電位設定回路２は、本発明でいう電位設定手段を構成するものであって、ｎｐｎエミッタホロワトランジスタ２１と、そのコレクタと高位電源電圧（単に高位電源ともいう）Ｖｃｃとを接続するコレクタ抵抗２２と、本発明でいうベ−ス電流設定手段をなすベ−ス電流設定回路部２４とからなる。なお、ｎｐｎエミッタホロワトランジスタ２１のエミッタを所定のエミッタ負荷素子を通じて低位電源電圧Ｖｓｓに接続してもよい。このエミッタ負荷素子は、抵抗素子の他、降伏電圧が少なくとも基準電位Ｖ１より高く設定されたツェナーダイオードなどで構成されることができる。
【００３２】
ベ−ス電流設定回路部２４は、高位電源電圧Ｖｃｃと共通接続点Ｃとの間に介設された定電流源２４１（給電手段）と、共通接続点Ｃとｎｐｎエミッタホロワトランジスタ２１のベ−スとの間に介設されて共通接続点Ｃからベースにベース電流を給電する抵抗２４２と、共通接続点ＣをダイオードＤ１を通じて基準電位点Ｖ１に接続する抵抗２４３（差電流吸引手段）とからなる。
【００３３】
この電位設定回路２の動作を以下に説明する。
入力端子ＩＮに正サージが入力しない状態において、ｎｐｎエミッタホロワトランジスタ２１はＣＭＯＳアナログスイッチ１の各ｐｎ接合の漏れ電流を供給している。この時、ベ−ス電流設定回路部２４は、ｎｐｎエミッタホロワトランジスタ２１の上記エミッタ電流の１／ｋ（ｋはその電流増幅率）倍のベース電流ｉｂをｎｐｎエミッタホロワトランジスタ２１のベースに供給する。定電流源２４１は、定電流ｉｃを共通接続点Ｃに給電し、残りの電流ｉｃ−ｉｂは基準電圧点（単に基準電圧ともいう）Ｖ１に放電される。
【００３４】
いま、抵抗２４２の抵抗値をＺ２、抵抗２４３の抵抗値をＺ３、電位設定回路２の出力電圧すなわちＭＯＳトランジスタＱ１０のゲート直下半導体領域であるｎ型基板１０３の電位をＶｘ、ｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間の順方向電圧降下＝ダイオードＤ１の順方向電圧降下＝ΔＶとすれば、以下の式が成立する。
【００３５】
【数１】
Ｚ３・（ｉｃ−ｉｂ）＋ΔＶ＋Ｖ１＝Ｚ２・ｉｂ＋ΔＶ＋Ｖｘ
上式から、
【００３６】
【数２】
Ｖｘ＝Ｚ３・ｉｃ−（Ｚ３＋Ｚ２）・ｉｂ＋Ｖ１
すなわち、Ｖｘはｉｂを一定と仮定すれば、Ｖ１により決定される。また、共通接続点Ｃの電位をＶｃとすれば、以下の式が成立する。
【００３７】
【数３】
Ｖｃ＝ｉｂ・Ｚ２＋ΔＶ＋Ｖｘ
【００３８】
【数４】
Ｖｃ＝Ｖ１−ｉｂ・Ｚ３＋ｉｃ・Ｚ３＋ΔＶ
数式４から、
【００３９】
【数５】
ｉｂ＝（Ｖ１−Ｖｃ＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３
が成立し、数式５から、
【００４０】
【数６】
Ｖｃ＝Ｚ２・（Ｖ１−Ｖｃ＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３＋ΔＶ＋Ｖｘ
が成立する。そして数式５から、
【００４１】
【数７】
Ｖｃ（１＋Ｚ２／Ｚ３）
＝Ｚ２・（Ｖ１＋ｉｃ・Ｚ３＋ΔＶ）／Ｚ３＋ΔＶ＋Ｖｘ
が成立する。数式６から正サージによりｎｐｎエミッタホロワトランジスタ２１のエミッタ電位Ｖｘが上昇すると、それに応じて共通接続点Ｃの電位Ｖｃも上昇することがわかる。
【００４２】
更に、このようなエミッタ電位Ｖｘの上昇に応じて共通接続点Ｃの電位Ｖｃが追従して上昇するために、ｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合が正サージにより逆バイアスされて降伏することを防止することができる。
なお、ｎｐｎエミッタホロワトランジスタ２１のベース電位を一定電位とすることもできる。この場合には、正サージの入力によりｎｐｎエミッタホロワトランジスタ２１のエミッタ電位が上昇してそのエミッタ・ベース間のｐｎ接合が降伏してしまう可能性が生じる。
【００４３】
また、ｎｐｎエミッタホロワトランジスタ２１のベースに高位電源電圧Ｖｃｃを直接印加することは可能であるが、この場合には入力端子ＩＮに正サージが入力されない場合においても、ｎ型基板１０３にＶｃｃー０．７Ｖ程度の高電位が常に入力されてしまい、好ましくない。つまり、従来のようにｎ型基板１０３に高位電源電圧Ｖｃｃを直接印加する場合には、正サージによりｎ型基板１０３の電位がそれ以上となると、ｎｐｎエミッタホロワトランジスタ２１の降伏したエミッタ・ベース間のｐｎ接合を通じてｎ型基板１０３から高位電源Ｖｃｃへｎｐｎラテラル寄生トランジスタのベース電流が吸引されることになり、ｎｐｎラテラル寄生トランジスタのコレクタ電流が異常に増大する欠点がある。これらの問題は本実施例の電位設定回路（本発明でいう単方向性電源）２により解決される。
（実施例２）
図１に示す電位設定回路２の他の実施例を図３を参照して説明する。
【００４４】
この電位設定回路２ａは、図１に示す電位設定回路２においてコレクタ抵抗２２を省略し、ダイオードＤ１の代わりに、縦続接続した所定数の接合ダイオード２５を抵抗２４３と低位電源電圧Ｖｓｓとの間に配置したものである。このようにすれば、基準電圧Ｖ１を作成する定電圧回路を簡略化することができる。
なお、この実施例では、定電流源２４１はゲートに低位電源電圧Ｖｓｓが印加されたソース接地形式のＰＭＯＳＴにより構成されているが、その他、ｐｎｐトランジスタを用い、そのエミッタに高位電源電圧Ｖｃｃを印加し、そのコレクタを共通接続点Ｃに接続し、そのベースをベース電流制限抵抗を通じて低位電源Ｖｓｓに接続してもよい。
（実施例３）
図１に示す電位設定回路２の他の実施例を図３を参照して説明する。
【００４５】
この電位設定回路２ｂは、縦続接続した３個の接合ダイオード２６を高位電源電圧Ｖｃｃとｎ型基板１０３との間に配置したものである。この場合、ｎ型基板１０３の電位が高位電源電圧Ｖｃｃより相当高くなっても接合ダイオード２６を縦続した分だけ接合ダイオード２６の降伏を抑止することができる。
（実施例４）
図１に示す電位設定回路２の他の実施例を図４を参照して説明する。
【００４６】
この電位設定回路２ｃは、差動増幅回路４と、定電圧発生回路５と、ｎｐｎエミッタホロワトランジスタ２１とからなる。
差動増幅回路４は、一対のｎｐｎトランジスタ４１、４２と、その共通エミッタ負荷素子４３と、コレクタ抵抗４４、４５とからなる。トランジスタ４１、４２のエミッタは共通エミッタ負荷素子（共通負荷素子）４３を通じて低位電源Ｖｓｓに接続されている。トランジスタ４１（第２のトランジスタ）のコレクタはコレクタ抵抗４４を通じて高位電源Ｖｃｃに接続され、トランジスタ４２（第１のトランジスタ）のコレクタはコレクタ抵抗４５を通じて高位電源Ｖｃｃに接続されている。
【００４７】
共通エミッタ負荷素子４３はゲート直下半導体領域であるｐ型領域が低位電源電圧Ｖｓｓに接続され、かつ、ゲート電極が高位電源Ｖｃｃに接続されたＮＭＯＳＴからなり、コレクタ抵抗４４、４５はそれぞれゲート直下半導体領域であるｎ型領域が高位電源Ｖｃｃに接続されかつゲート電極が低位電源電圧Ｖｓｓに接続されたＮＭＯＳＴからなる。もちろん、素子４３、４４、４５は単なる抵抗素子で構成でき、更に、共通エミッタ負荷素子４３は定電流源とすることができる。トランジスタ４１のベ−スは入力端子ＩＮに接続され、トランジスタ４２のベ−スは定電圧発生回路５の出力端に接続されている。
【００４８】
定電圧発生回路５は、多段縦続接続された電圧降下用のｐｎ接合ダイオード５１と、最低電位端のダイオード５１のカソードと低位電源Ｖｓｓとを接続する放電抵抗５２とからなり、両者の接続点が出力端をなす。なお、放電抵抗５２の省略は可能である。また、多段縦続接続された電圧降下用のｐｎ接合ダイオード５１の代わりに単なる抵抗素子を採用することも可能であり、ツェナダイオードを採用することも可能である。
【００４９】
トランジスタ４２のコレクタはｎｐｎエミッタホロワトランジスタ２１のベースに接続されている。定電圧発生回路５は基準電圧Ｖ２を出力する。
以下、この電位設定回路２ｃの動作を説明する。なお、正サージが入力端子ＩＮに入力されない状態において、基準電圧Ｖ２は入力端子ＩＮの電位より正であるとする。
【００５０】
入力端子ＩＮに正サージが入力しない場合には、トランジスタ４２はオンし、そのコレクタ電位は（Ｖｃｃ−ｉ・ｒ）となる。ｉはソース接地トランジスタ４３によって規定される電流であり、ｒはコレクタ抵抗４５の抵抗値である。したがって、ｎｐｎエミッタホロワトランジスタ２１の出力電圧は（Ｖｃｃ−ｉ・ｒーΔＶ）となる。ΔＶはｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合の順方向電圧降下である。
【００５１】
入力端子ＩＮに正サージが入力して入力端子ＩＮの電位が基準電圧Ｖ２を超えると、トランジスタ４１がオンし、トランジスタ４２がオフし、ｎｐｎエミッタホロワトランジスタ２１のベースにはほぼ高位電源電圧Ｖｃｃが印加され、ｎｐｎエミッタホロワトランジスタ２１はＭＯＳトランジスタＱ１０のｎ型基板１０３の電位をＶｃｃ−ΔＶまで上昇させる。すなわち、今までよりｉ・ｒだけｎ型基板１０３の電位を上昇させる。この結果、正サージによるＭＯＳトランジスタＱ１０のｐ型領域１０１の電位上昇に対抗してそのｎ型基板１０３の電位も上昇するので、それらの間のｐｎ接合が順バイアスすることがない。
【００５２】
更に、本実施例の重要な利点は、ｐ型領域１０１とｎ型基板１０３との間のｐｎ接合が順バイアス状態となる前にｎ型基板１０３の電位を上昇させることができるので、このｐｎ接合の順バイアス電流をベース電流とするラテラルｐｎｐ寄生トランジスタのコレクタ電流すなわち出力側半導体領域１０２に到達する電流を遮断することができる点にある。
（実施例５）
図１に示す電位設定回路２の他の実施例を図５を参照して説明する。
【００５３】
この電位設定回路２ｄは、ダイオードＤ２のアノードを抵抗素子４６を通じて高位電源Ｖｃｃに接続し、そのカソードをｎ型基板１０３に接続したものである。
入力端子ＩＮに正サージが入力しない場合、電位設定回路２ｄはｎ型基板１０３にｐｎ接合の漏れ電流を給電しており、抵抗素子４６の電圧降下ΔＶはこの漏れ電流と抵抗素子４６の抵抗値とを掛けた値となる。
【００５４】
入力端子ＩＮに正サージが入力してｐ型領域１０１を通じてｎ型基板１０３の電位が上昇すると、上記漏れ電流の減少または消滅により抵抗素子４６の電圧降下ΔＶが減少又は消滅し、その分だけｎ型基板１０３の電位が上昇する。更に、入力端子ＩＮに印加される正サージが更に増大するとダイオードＤ２がｎ型基板１０３から高位電源Ｖｃｃへのｐｎｐ寄生ラテラルトランジスタのベース電流をカットし、ｐ型領域１０２へコレクタ電流が流れるのを阻止する。
（実施例６）
図１に示す電位設定回路２の他の実施例を図６を参照して説明する。
【００５５】
この実施例の電位設定回路２ｅは図１の電位設定回路２において、上記した正サージによるｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合の降伏を防止するために、ｎｐｎエミッタホロワトランジスタ２１のエミッタと低位電源Ｖｓｓとの間にツェナダイオード２３を設けたものである。このようにすれば、入力端子ＩＮに過大な正サージが入力されてトランジスタＱ１０のソース又はドレインとｎ型基板１０３との間のｐｎ接合を介してｎ型基板１０３の電圧が上昇しても、ｎｐｎエミッタホロワトランジスタ２１のベース・エミッタ間のｐｎ接合が降伏する前にツェナダイオード２３が降伏するのでｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合の降伏を防止することができる。
（実施例７）
図１に示す電位設定回路２の他の実施例を図７を参照して説明する。
【００５６】
この実施例の電位設定回路２ｆは図１の電位設定回路２において、接合ダイオードＤ３、Ｄ４、Ｄ５を追加し、コレクタ抵抗２２を省略したものである。接合ダイオードＤ３はトランジスタ２１のベースと抵抗２４２との間に介設され、接合ダイオードＤ４はトランジスタ２１のコレクタと高位電源Ｖｃｃとの間に介設され、接合ダイオードＤ５は接合ダイオードＤ１と抵抗２４３との間に介設されている。
【００５７】
このようにすれば、過大な正サージによりｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合が降伏しても高耐圧を有する接合ダイオードＤ３、Ｄ４の存在によりｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合に過大な降伏電流が流れることがなく、そのためｎｐｎエミッタホロワトランジスタ２１のエミッタ・ベース間のｐｎ接合が破壊されることがない。なお、Ｄ５はＤ３とのバランスのために設けられている。
（実施例８）
図１に示す電位設定回路２の他の実施例を図８を参照して説明する。
【００５８】
このアナログスイッチ回路は、ＣＭＯＳアナログスイッチ（ＣＭＯＳトランスファゲート）１ｇと、電位設定回路（電位設定手段）２、２ｇとからなる。
ＣＭＯＳアナログスイッチ１ｇは図１のアナログスイッチ１において、入力端子ＩＮと高位電源Ｖ３とをインピーダンス素子Ｚ５を通じて接続し、入力端子ＩＮと低位電源Ｖ５とをインピーダンス素子Ｚ６を通じて接続し、出力端子ＯＵＴと高位電源Ｖ４とをインピーダンス素子Ｚ７を通じて接続し、出力端子ＯＵＴと低位電源Ｖ６とをインピーダンス素子Ｚ８を通じて接続したものである。
【００５９】
これらのインピーダンス素子Ｚ５〜Ｚ８は入力端子ＩＮ又は出力端子ＯＵＴに重畳するサージ電圧を抑圧するための素子である。
この実施例の電位設定回路２ｇは、図１に示す電位設定回路２と電流の流れが逆となるだけで同じ構成、作用を有する。
電位設定回路２ｇは、本発明でいう電位設定手段を構成するものであって、ｐｎｐエミッタホロワトランジスタ２１ａと、そのコレクタと低位電源電圧（単に低位電源ともいう）Ｖｓｓ２とを接続するコレクタ抵抗２２ａと、本発明でいうベ−ス電流設定手段をなすベ−ス電流設定回路部２４ａとからなり、エミッタホロワトランジスタ２１ａのエミッタは出力端Ｖｙを通じてアナログスイッチ１ｇの低位電源電圧入力端をなすトランジスタＱ５０のソース領域に接続されている。 ベ−ス電流設定回路部２４ａは、低位電源電圧Ｖｓｓ２と共通接続点Ｃ’との間に介設された定電流源２４１ａ（給電手段）と、共通接続点Ｃ’とエミッタホロワトランジスタ２１ａのベ−スとの間に介設されて共通接続点Ｃ’へベースからベース電流を吸引する抵抗２４２ａと、共通接続点Ｃ’をダイオードＤ８を通じて基準電位点Ｖｓｓ１に接続する抵抗２４３ａ（差電流吸引手段）とからなる。この電位設定回路２ｇの動作を以下に説明する。
【００６０】
入力端子ＩＮに負サージが入力しない状態において、エミッタホロワトランジスタ２１ａはＣＭＯＳアナログスイッチ１ｇの各ｐｎ接合の漏れ電流を供給している。この時、ベ−ス電流設定回路部２４ａは、エミッタホロワトランジスタ２１ａの上記エミッタ電流の１／ｋ（ｋはその電流増幅率）倍のベース電流ｉｂをエミッタホロワトランジスタ２１ａのベースから吸引する。定電流源２４１ａは、定電流ｉｃを共通接続点Ｃ’から吸引し、残りの電流ｉｃ−ｉｂは基準電圧点（単に基準電圧ともいう）Ｖｓｓ１から共通接続点Ｃ’へ給電される。
【００６１】
いま、抵抗２４２ａの抵抗値をＺ２、抵抗２４３ａの抵抗値をＺ３、電位設定回路２ｇの出力電圧すなわちＭＯＳトランジスタＱ２０のゲート直下半導体領域であるｐ型ウエル領域２０３の電位をＶｙ、エミッタホロワトランジスタ２１ａのエミッタ・ベース間の順方向電圧降下＝ダイオードＤ８の順方向電圧降下＝ΔＶとすれば、実施例１の電位設定回路２の場合と同じように、負サージによりエミッタホロワトランジスタ２１ａのエミッタ電位Ｖｙが下降すると、それに応じて共通接続点Ｃ’の電位Ｖｃ’も下降することがわかる。
【００６２】
したがって、エミッタ電位Ｖｙの下降に応じて共通接続点Ｃ’の電位Ｖｃ’が追従して下降するために、エミッタホロワトランジスタ２１ａのエミッタ・ベース間のｐｎ接合が負サージにより逆バイアスされて降伏することを防止することができる。
なお、エミッタホロワトランジスタ２１ａのベース電位を一定電位とすることもできる。この場合には、負サージの入力によりエミッタホロワトランジスタ２１ａのエミッタ電位が下降してそのエミッタ・ベース間のｐｎ接合が降伏してしまう可能性が生じる。また、エミッタホロワトランジスタ２１ａのベースに低位電源電圧Ｖｓｓ２を直接印加することは可能である。
【００６３】
なお、基準電圧Ｖｓｓ１としては接地電圧を採用することができ、それよりも負である低位電源電圧Ｖｓｓ２は例えば図９に示すようなスイッチドキャパシタ回路３００により発生させることができる。このスイッチドキャパシタ回路３００は周知のものであって、一定周波数で矩形波パルス電圧を発振する発振回路３０１から出力されるクロック電圧Ｖｃ１によりスイッチＳ１、Ｓ３を開閉し、クロック電圧Ｖｃ１をインバータ３０２で反転して形成されたクロック電圧Ｖｃ２によりスイッチＳ２、Ｓ４を開閉して負の低位電源電圧Ｖｓｓ２を形成している。
（実施例９）
図８に示す電位設定回路２ｇの他の実施例を図１０を参照して説明する。
【００６４】
この電位設定回路２ｈは、エミッタホロワトランジスタ２１ａのベース電位を略一定に保持することにより、トランスファゲートＱ２０のｎ型領域２０１（又は２０２）に負サージが印加され、ｎ型領域２０１とｐ型ウエル領域２０３との間のｐｎ接合が順バイアスしてｐ型ウエル領域２０３の電位が低下しても、ｐｎｐエミッタホロワトランジスタ２１ａのベース電位が略一定に保持されているために、ｐｎｐエミッタホロワトランジスタ２１ａのエミッタ電流は遮断され、それにより上記したｐｎ接合に持続して順バイアス電流が流れず、これによりトランスファゲートＱ２０に寄生して形成されるラテラルｎｐｎトランジスタのコレクタ電流を遮断する機能を付与したものである。
【００６５】
ｐｎｐエミッタホロワトランジスタ２１ａのベースに略一定電圧を印加するために、この実施例では、トランジスタＴ１００、Ｔ１０１からなるカレントミラー回路を用い、更に、エミッタホロワトランジスタ２１ａのベースと高位電源Ｖｃｃとの間にツェナダイオードＤ１０２を設けている。ダイオードＤ１００、ツェナダイオード１０１、抵抗Ｒ１００、Ｒ１０１、Ｒ１０２、Ｒ１０３はトランジスタＴ１００の負荷素子であり、高位電源Ｖｃｃから給電されている。なお、高位電源Ｖｃｃの代わりに他の電位の電源を採用してもよい。このようにすれば、エミッタホロワトランジスタ２１ａのベースに接地電位より高い一定電位を印加できるので、エミッタホロワトランジスタ２１ａのコレクタを接地することができる。
（実施例１０）
本発明のアナログスイッチ回路の他の実施例を図１１を参照して説明する。
【００６６】
このアナログスイッチ回路は、ＣＭＯＳアナログスイッチ（ＣＭＯＳトランスファゲート）１と、電位設定回路（電位設定手段）２ｉ、２ｊとからなる。
電位設定回路２ｉは、図４に示す差動増幅器型の電位設定回路２ｃにおいて、共通エミッタ負荷素子として抵抗素子４３０を用い、ツェナダイオード５１の代わりに抵抗素子４０１を用い、図７の接合ダイオードＤ３、Ｄ４をエミッタホロワトランジスタ２１の保護用に設けたものである。
【００６７】
電位設定回路２ｊは、電位設定回路２ｉに示した差動増幅器型の電位設定回路により、図８に示す低位側の電位設定回路２ｇを置換したものである。
この電位設定回路２ｉは、差動増幅回路４ａと、ｐｎｐエミッタホロワトランジスタ２１ａとからなる。
差動増幅回路４ａは、一対のｐｎｐトランジスタ４１ａ、４２ａと、その共通エミッタ抵抗（共通負荷素子）４３０ａと、コレクタ抵抗４４ａ、４５ａとからなる。トランジスタ４１ａ、４２ａのエミッタは共通エミッタ抵抗４３０ａを通じて高位電源線Ｖｃｃに接続されている。トランジスタ４１ａ（第２のトランジスタ）のコレクタはコレクタ抵抗４４ａを通じて低位電源Ｖｓｓ２に接続され、トランジスタ４２ａ（第１のトランジスタ）のコレクタはコレクタ抵抗４５ａを通じて低位電源Ｖｓｓ２に接続されている。トランジスタ４１ａのベ−スは入力端子ＩＮに接続され、トランジスタ４２ａのベ−スには互いに直列接続された抵抗４０１ａ、５２ａからなる分圧回路から出力される分圧Ｖ３が印加されている。トランジスタ４２ａのコレクタはダイオードＤ３ａを通じてエミッタホロワトランジスタ２１ａのベースに接続され、エミッタホロワトランジスタ２１ａのコレクタはダイオードＤ４ａを通じて低位電源Ｖｃｃ２に接続されている。
【００６８】
以下、この電位設定回路２ｊの動作を説明する。なお、負サージが入力端子ＩＮ（又は出力端子ＯＵＴ）に入力されない状態において、分圧Ｖ３は入力端子ＩＮの電位より負であるとする。
入力端子ＩＮに負サージが入力しない場合には、トランジスタ４１ａはオフし、トランジスタ４２ａはオンし、エミッタホロワトランジスタ２１ａのベース電位はＶｓｓ２＋ｉ・ｒ＋ΔＶｄとなる。ｉ・ｒは抵抗４５ａの電圧降下であり、ΔＶｄはダイオードＤ３ａの順方向電圧降下である。
【００６９】
入力端子ＩＮに負サージが入力して入力端子ＩＮの電位が分圧Ｖ３を下回ると、トランジスタ４１ａがオンし、トランジスタ４２ａがオフし、エミッタホロワトランジスタ２１ａのベース電位はほぼＶｓｓ２＋ΔＶｄとなる。したがって、エミッタホロワトランジスタ２１ａは、負サージが入力端子ＩＮに入力されると、トランジスタＱ２０のｐ型ウエル領域２０３の電位を抵抗４５ａの電圧降下ｉ・ｒだけ低下させ、寄生ラテラルｎｐｎトランジスタのオンを抑止する。すなわち、負サージによるＭＯＳトランジスタＱ２０のｎ型領域２０１又は２０２ａの電位低下に対抗してそのｐ型ウエル領域２０３の電位も低下するので、それらの間のｐｎ接合が順バイアスすることがない。
【００７０】
更に、本実施例ではｎ型領域２０１とｐ型ウエル領域２０３との間のｐｎ接合が順バイアス状態となる前にｐ型ウエル領域２０３の電位を低下させることができるので、ラテラルｐｎｐ寄生トランジスタの遮断性に優れる。
【図面の簡単な説明】
【図１】本発明のスイッチ回路の実施例１を示す回路図である。
【図２】本発明のスイッチ回路の実施例２を示す回路図である。
【図３】本発明のスイッチ回路の実施例３を示す回路図である。
【図４】本発明のスイッチ回路の実施例４を示す回路図である。
【図５】本発明のスイッチ回路の実施例５を示す回路図である。
【図６】本発明のスイッチ回路の実施例６を示す回路図である。
【図７】本発明のスイッチ回路の実施例７を示す回路図である。
【図８】本発明のスイッチ回路の実施例８を示す回路図である。
【図９】図８の低位電源電圧Ｖｓｓ２を発生する回路の一例を示す回路図である。
【図１０】本発明のスイッチ回路の実施例９を示す回路図である。
【図１１】本発明のスイッチ回路の実施例１０を示す回路図である。
【図１２】従来のＭＯＳアナログスイッチ回路を示す回路図である。
【図１３】従来のＭＯＳアナログスイッチ回路を示す回路図である。
【符号の説明】
１０１はｐ型の入力側半導体領域（一導電型半導体領域）、１０２はｐ型の出力側半導体領域（一導電型半導体領域）、１０３はｎ型基板（ｎ型のゲート直下半導体領域、反対導電型半導体領域）、２０１はｎ型の入力側半導体領域（一導電型半導体領域）、２０２はｎ型の出力側半導体領域（一導電型半導体領域）、２０３はｐ型ウエル領域（ｐ型のゲート直下半導体領域、反対導電型半導体領域）、１はトランスファゲート（アナログスイッチ）、２は電位設定回路（電位設定手段、単方向性電源）、２１，２１ａはｎｐｎエミッタホロワトランジスタ、２４はベ−ス電流設定手段、Ｃ、Ｃ’は共通接続点、２４１は給電手段、２４２はベ−ス電流給電手段、２４３は差電流吸引手段、Ｄ１はダイオード、４１は第２のトランジスタ、４２は第１のトランジスタ、４４、４５は負荷素子、４３は共通負荷素子、２４１ａは給電手段、２４２ａはベ−ス電流給電手段、２４３ａは差電流給電手段。
Claims (6)
- 一導電型の入力側半導体領域が信号入力端子に接続され、一導電型の出力側半導体領域が信号出力端子に接続され、前記両一導電型半導体領域はゲート直下の反対導電型半導体領域に接するとともに前記反対導電型半導体領域の表面に形成される反転チャンネルを通じて導通されるＭＯＳトランジスタと、前記反対導電型半導体領域と前記両一導電型半導体領域との間のｐｎ接合に逆バイアス電圧を印加する電位設定手段とを備えるスイッチ回路において、
前記電位設定手段は、前記反対導電型半導体領域と前記両一導電型半導体領域との間のｐｎ接合を逆バイアスする方向の電流のみを前記反対導電型半導体領域に給電する単方向性電源からなり、
前記電位設定手段は、所定の高位電源とｎ型としての前記反対導電型半導体領域との間に介設されるとともに、コレクタが前記高位電源側に接続され、エミッタが前記反対導電型半導体領域側に接続されるｎｐｎエミッタホロワトランジスタを備えることを特徴とするスイッチ回路。 - 前記電位設定手段は、前記ｎｐｎエミッタホロワトランジスタのベース電流を設定するベ−ス電流設定手段を有し、前記ベ−ス電流設定手段は、前記高位電源と所定の共通接続点との間に介設されて前記共通接続点に所定の基準電流を給電する給電手段と、前記共通接続点と前記ｎｐｎエミッタホロワトランジスタのベ−スとの間に介設されて前記共通接続点から前記ベースにベース電流を給電するベ−ス電流給電手段と、前記共通接続点と所定の基準電位点との間に介設されて前記両電流の差成分を吸引する差電流吸引手段とを備える請求項１記載のスイッチ回路。
- 前記電位設定手段は、所定の基準電位が印加される制御端子をもつとともに高位側主電極が所定の負荷素子を通じて高位電源に接続される第１のトランジスタと、前記トランスファゲートの入力端子に接続される制御端子をもつとともに高位側主電極が高位電源から給電される第２のトランジスタと、前記両トランジスタの低位側主電極と低位電源端との間に介設されて前記両トランジスタの主電流の合計を所定値に制限する共通負荷素子とを備える差動増幅回路を有し、前記第１のトランジスタの前記高位側主電極と前記負荷素子との接続点は前記ｎｐｎエミッタホロワトランジスタのベ−スに接続される請求項１記載のスイッチ回路。
- 一導電型の入力側半導体領域が信号入力端子に接続され、一導電型の出力側半導体領域が信号出力端子に接続され、前記両一導電型半導体領域はゲート直下の反対導電型半導体領域に接するとともに前記反対導電型半導体領域の表面に形成される反転チャンネルを通じて導通されるＭＯＳトランジスタと、前記反対導電型半導体領域と前記両一導電型半導体領域との間のｐｎ接合に逆バイアス電圧を印加する電位設定手段とを備えるスイッチ回路において、
前記電位設定手段は、前記反対導電型半導体領域と前記両一導電型半導体領域との間のｐｎ接合を逆バイアスする方向の電流のみを前記反対導電型半導体領域に給電する単方向性電源からなり、
前記電位設定手段は、所定の低位電源とｐ型としての前記反対導電型半導体領域との間に介設されるとともに、コレクタが前記低位電源側に接続され、エミッタが前記反対導電型半導体領域側に接続されるｐｎｐエミッタホロワトランジスタを備えることを特徴とするスイッチ回路。 - 前記電位設定手段は、前記ｐｎｐエミッタホロワトランジスタのベース電流を設定するベ−ス電流設定手段を有し、前記ベ−ス電流設定手段は、前記低位電源と所定の共通接続点との間に介設されて前記共通接続点から所定の基準電流を吸引する吸引手段と、前記共通接続点と前記ｐｎｐエミッタホロワトランジスタのベ−スとの間に介設されて前記ベースから共通接続点にベース電流を吸引するベ−ス電流吸引手段と、前記共通接続点と所定の基準電位点との間に介設されて前記両電流の差成分を給電する差電流給電手段とを備える請求項４記載のスイッチ回路。
- 前記電位設定手段は、所定の基準電位が印加される制御端子をもつとともに低位側主電極が所定の負荷素子を通じて低位電源に接続される第１のトランジスタと、前記トランスファゲートの入力端子に接続される制御端子をもつとともに低位側主電極が低位電源から給電される第２のトランジスタと、前記両トランジスタの高位側主電極と高位電源端との間に介設されて前記両トランジスタの主電流の合計を所定値に制限する共通負荷素子とを備える差動増幅回路を有し、前記第１のトランジスタの前記低位側主電極と前記負荷素子との接続点は前記ｐｎｐエミッタホロワトランジスタのベ−スに接続される請求項４記載のスイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10719596A JP3682801B2 (ja) | 1995-06-22 | 1996-04-26 | スイッチ回路 |
| US08/898,752 US5994744A (en) | 1995-06-22 | 1997-07-23 | Analog switching circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15643995 | 1995-06-22 | ||
| JP7-156439 | 1995-06-22 | ||
| JP10719596A JP3682801B2 (ja) | 1995-06-22 | 1996-04-26 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969767A JPH0969767A (ja) | 1997-03-11 |
| JP3682801B2 true JP3682801B2 (ja) | 2005-08-17 |
Family
ID=26447244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10719596A Expired - Fee Related JP3682801B2 (ja) | 1995-06-22 | 1996-04-26 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3682801B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1617477A4 (en) * | 2003-03-31 | 2008-12-10 | Juridical Foundation Osaka Ind | LATERAL BIPOLAR CMOS INTEGRATED CIRCUIT |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174333U (ja) * | 1984-04-27 | 1985-11-19 | 横河電機株式会社 | アナログスイツチ |
| JP2824469B2 (ja) * | 1988-04-05 | 1998-11-11 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH01276920A (ja) * | 1988-04-28 | 1989-11-07 | Ricoh Co Ltd | アナログ・スイッチ |
| JPH0267817A (ja) * | 1988-09-02 | 1990-03-07 | Yamaha Corp | Ｃｍｏｓアナログスイッチ |
| JP2642465B2 (ja) * | 1989-01-17 | 1997-08-20 | 株式会社東芝 | アナログ信号入力回路 |
| JP3014557B2 (ja) * | 1992-10-13 | 2000-02-28 | ローム株式会社 | バッテリー内蔵オーディオ装置及びオーディオ信号増幅回路 |
| JP3152340B2 (ja) * | 1995-06-22 | 2001-04-03 | 株式会社デンソー | アナログスイッチ回路 |
-
1996
- 1996-04-26 JP JP10719596A patent/JP3682801B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0969767A (ja) | 1997-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5635861A (en) | Off chip driver circuit | |
| KR960013760B1 (ko) | Cmos 집적 회로 | |
| US6803807B2 (en) | Negative voltage output charge pump circuit | |
| US5113087A (en) | Output circuit | |
| JP3184298B2 (ja) | Ｃｍｏｓ出力回路 | |
| EP0847623B1 (en) | Output buffer incorporating shared intermediate nodes | |
| US5994744A (en) | Analog switching circuit | |
| US4719367A (en) | Schmitt trigger circuit | |
| US4804868A (en) | BiMOS logical circuit | |
| US4880998A (en) | Bipolar transistor and CMOS transistor logic circuit having improved discharge capabilities | |
| US7485931B2 (en) | Semiconductor integrated circuit | |
| US6753707B2 (en) | Delay circuit and semiconductor device using the same | |
| US6833749B2 (en) | System and method for obtaining hysteresis through body substrate control | |
| US20030011415A1 (en) | Inverter circuit | |
| JP3682801B2 (ja) | スイッチ回路 | |
| US6720818B1 (en) | Method and apparatus for maximizing an amplitude of an output signal of a differential multiplexer | |
| EP0196616A2 (en) | Logic circuit | |
| US5510744A (en) | Control circuit for reducing ground and power bounce from an output driver circuit | |
| JP2795046B2 (ja) | 出力バッファ回路 | |
| US6329842B1 (en) | Output circuit for electronic devices | |
| US20240250676A1 (en) | Output circuit | |
| KR20090131985A (ko) | 래치업 현상을 감소시킨 내부 전원전압 발생장치 및 이를구비하는 반도체 장치 | |
| KR100439834B1 (ko) | 씨모스집적회로 | |
| JP2022011384A (ja) | レベルシフト回路 | |
| JP3207305B2 (ja) | Ｂｉｍｏｓ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050506 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050519 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080603 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110603 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110603 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120603 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120603 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130603 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140603 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |