JP2003347545A - 縦型電界効果トランジスタ - Google Patents
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Abstract
層の向上を図った縦型MOSを、平易な構成で提供す
る。 【解決手段】 N+ 型半導体基板11上に堆積された
半導体基板11より低不純物濃度のN− 型エピタキシ
ャル層12に形成された複数の単位セル10を規則的に
配置した構成とする。各単位セル10の周囲は深さX
a、幅hのトレンチ13が形成され、トレンチ13内は
膜厚toxのゲート酸化膜24を介して、ゲート電極25
が埋設されている。各単位セル10は、深さXbのP型
ベース領域21と、ソース領域22と、中央部に形成さ
れた深さXcの高濃度P型領域23と、トレンチ13と
対向する面に形成されたゲート絶縁膜24を備え、Xb
<Xa且つXa≒Xcとなっている。更に、トレンチ1
3と高濃度P型領域23との最短距離をLtdとすると、
Ltd≦2×(Xa−Xb)となっている。
Description
し、電流径路がトレンチ側壁部に沿った基板の厚さ方向
である縦型電界効果トランジスタに関する。
パワーデバイスの一種として、電界効果トランジスタ
(以下、MOSとする)が用いられている。このMOS
は、電圧制御型のデバイスなので、制御のための入力電
流が不要であるという利点を有している。又、原理的
に、電子或いはホールのいずれか一種のみを多数キャリ
アとして利用して動作するので、キャリア蓄積効果が無
いため、スイッチング特性や対パンチスルー性に優れて
おり、スイッチングレギュレータ等の誘導性負荷に適用
されることが多くなっている。
レイン電流)が、半導体基板の主平面と平行な方向(横
方向)に流れる初期の横型MOSに対して、最近では、
ドレイン電流を半導体基板の主平面に対して垂直な方向
(縦方向)に流すようにした縦型MOSが広く用いられ
てきている。この縦型MOSによれば、単位素子である
セルを多数並列接続してMOSを構成するように設計で
きるので、電流容量を増大させることができる利点があ
る。
バイスにとっては、オン時の導通抵抗(以下、オン(O
N)抵抗とする)とオフ時の耐圧が重要な特性となる。
オン抵抗は、パワーデバイスのスイッチング動作に大き
な影響を与えるので、できるだけ小さいことが望まし
く、オフ時耐圧は大電圧を扱うためにできるだけ高いこ
とが望ましい。従って、縦型MOSにおいても、上述し
たような利点を生かすためには、オン抵抗の低減とオフ
時耐圧の向上を図る必要がある。
ある。図6において101はN+基板、102はN
−層、103はPベース層、104はN+ソース領域、
105はトレンチ、106はゲート絶縁膜、107はゲ
ート、108は層間絶縁膜、109はソース電極、11
0はドレイン電極、111はチャネル領域である。又L
はトレンチ間隔である。
る。ソース電極109とドレイン電極110との間に所
定のドレイン電圧VDSを、ソース電極109とゲート1
07との間に所定のゲート電圧VGSを印加するとPベー
ス層103のゲート絶縁膜106近傍のチャネル領域1
11がN型に反転し、電荷の通路であるチャネルが形成
される。このチャネルによりソースとドレインとの間が
導通することになる。そしてこのときの縦型MOSの抵
抗をオン抵抗という。
状態である、オン状態にあるときソース電極109とゲ
ート107との間に印加されていたゲート電圧VGSを0
Vにするか、又は負電圧つまり逆バイアスにすることに
よりゲートはオフされN型に反転していたチャネル領域
111がP領域にもどり、ソースとドレインとの間が非
導通、即ちオフ状態となる。このようにゲート電圧VGS
を制御することにより、ソースとドレインとの間の電流
の流れを制御でき、縦型MOSを電力用スイッチング素
子として使用することができる。
できるドレイン電圧VDS、即ちこの電圧が素子のオフ時
耐圧BVDSであるが、素子のBVDSは一般的にはN−
層102の不純物濃度、及び厚みで定まるが、縦型MO
Sの場合は更に素子の表面領域の構造にも依存する。特
にトレンチ構造の縦型MOSの場合、Pベース層103
を貫通してトレンチ105がN− 層102へ突出して
いるので、素子の耐圧はN− 層102へ突出したトレ
ンチ105の先端部分で決定される。
部からセル中央部のトレンチ先端近傍における電位分布
をシミュレーションにより求めた等電位グラフである。
このシミュレーションでは、N−層102の不純物濃度
を1Ωcm、Pベース層103表面からN−層102の
底面まで厚みを8.5μmとした。
イン電圧VDSを印加すると、空乏層はPベース層103
からN−層102へ延びるがN−層102へ突出したト
レンチ105の先端隅部近傍(図7のC部)で高電位側
の等電位線が持ち上がって、この先端隅部近傍で電界が
強くなっている。そしてこの先端隅部の電界強度で素子
の耐圧が決定され、トレンチ105のN−層102への
突出が無い場合に比べ耐圧が低下する。
Sの耐圧低下の対策として、例えば米国特許50722
66号に記載された素子構造が提案されている。図8は
米国特許5072266号に開示された素子の断面斜視
図である。図8の素子構造ではPベース層103の中央
部にトレンチ105よりも深い高濃度P型領域を設けて
いる。その他の構成は図6の従来の縦型MOSと同じ構
成である。
オン抵抗を低く保ちながら耐圧低下を防止するために、
Pベース層とN−層との間にP−層を設けた縦型MOS
が開示されている。図9はこの縦型MOSの断面構造で
ある。特開平8−167711号公報に開示された縦型
MOSは、P−層111をPベース層103とN−層1
02の間で、Pベース層103に接すると共にN−層1
02を介してトレンチの絶縁膜106と対向するように
設けた点以外は、図6の従来の縦型MOSと同じ構成で
ある。
構造の縦型MOSでは、ドレイン電圧VDSを印加する
と、図6の従来の縦型MOSと同様に空乏層はPベース
層103からN−層102へ延びるが、Pベース層10
3の中央部の高濃度P型領域がトレンチ105よりも深
くなっているので、トレンチ105の先端隅部近傍での
高電位側の等電位線の持ち上がりは少なくなり、トレン
チ105の先端隅部近傍での素子の耐圧低下は緩和され
るが、高濃度P型領域の先端隅部近傍で高電位側の等電
位線が持ち上がって、高濃度P型領域の先端隅部近傍で
局部的に電界が強くなるため、こちらの電界強度で素子
の耐圧が決定されるという問題を生じる。又、深い高濃
度P領域を形成すると、電流径路の広がりが制限され、
オン抵抗が高くなるという問題も生じる。
は、ドレイン電圧VDSを印加した際にP−層111側に
も空乏層が広がるためトレンチ105の先端隅部近傍で
の高電位側の等電位線の持ち上がりの抑制効果が小さい
のでトレンチ105の先端隅部近傍での電界強度の緩和
効果が小さく、BVDSの向上に限界がある。又、この構
造では、オフ状態におけるアバランシェブレークダウン
現象によるキャリア発生がゲート酸化膜の近傍において
生じやすいため、このキャリア発生によってゲート酸化
膜が損なわれやすいという問題も生じる。
させることなく、且つアバランシェブレークダウンの際
に発生するキャリアによるゲート酸化膜の損傷も抑制し
ながら、BVDSの一層の向上を図った縦型MOSを、平
易な構成で提供することにある。
縦型MOSは、ドレイン領域となる第1導電型半導体層
と、該第1導電型半導体層の一主面上に島状に形成され
た複数の第1の第2導電型半導体領域と、互いに直交す
る第1方向と第2方向の前記第1方向を前記一主面に平
行な方向、前期第2方向を前記一主面に垂直な方向と
し、前記第1の第2導電型半導体領域の周囲に形成され
前記第2方向の深さが前記第1導電型半導体層に達する
トレンチと、前記トレンチ内にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート絶縁膜を介して前記
トレンチと接する各前記第1の第2導電型半導体領域の
前記一主面側に形成されたソース領域となる第1導電型
半導体領域と、前記第1の第2導電型半導体領域内に前
記第1導電型半導体領域と離間して形成された不純物濃
度が前記第1の第2導電型半導体領域よりも高濃度の第
2の第2導電型半導体領域を備え、前記トレンチの前記
第2方向の底部、前記第1の第2導電型半導体領域の前
記第2方向の端部及び前記第2の第2導電型半導体領域
の前記第2方向の端部それぞれの前記第1の第2導電型
半導体領域の表面からの距離を、それぞれXa、Xb及
びXcとしたとき、Xb<Xa、且つXb<Xc<(2
×Xa−Xb)であることを特徴とする。このとき,X
a=Xcであるの望ましい。
第2導電型半導体領域の境界面と前記第2の第2導電型
半導体領域の外周とが交差する第2領域境界線と、当該
第2の第2導電型半導体領域を含む前記第1の第2導電
型半導体領域の前記ゲート絶縁膜と接する前記トレンチ
の面と前記境界面とが交差するトレンチ境界線との最短
距離をLtdとしたとき、Ltd≦2×(Xa−Xb)であ
ることが好ましい。
型半導体基板と、この第1導電型半導体基板の一主面に
堆積された当該第1導電型半導体基板の不純物濃度より
も低い不純物濃度のエピタキシャル層を含み、前記第1
の第2導電型半導体領域は前記エピタキシャル層に形成
することができる。
2導電型がP型であってよい。
高エネルギーイオン注入と注入した不純物の活性化熱処
理により形成してもよく、或いは、イオン注入とその後
の押し込み拡散熱処理により形成することもできる。
して説明する。
ぞれN型、P型としたときの本発明の縦型MOSの一実
施形態を示す図で、(a)は模式的な部分平面図、
(b)は(a)のA−A’線に沿った断面を模式的に示
す断面構造図である。尚、(a)では、煩瑣を避けて分
かり易くするため、(b)の層間絶縁膜26及びソース
電極27に対応するパターンの図示を省略している。図
1を参照すると、本実施形態の縦型MOS1は、複数の
例えば矩形状の単位セル10を規則的に配置して形成さ
れる。各単位セル10は、N+型半導体基板(高不純物
濃度半導体基板)11上に堆積された半導体基板11よ
り低不純物濃度の比抵抗1〜20Ωcm、厚さ5〜60
μmのN− 型エピタキシャル層(低不純物濃度半導体
層)12に形成され、半導体基板11及びエピタキシャ
ル層12がドレイン領域となるN型半導体層を形成して
いる。
トレンチ13が形成されており、トレンチ13内は膜厚
toxのゲート酸化膜24を介して、ポリシリコン膜から
なるゲート電極25が埋設されている。各単位セル10
は、第1のP型半導体領域であるP型不純物をイオン打
ち込みして形成した深さXbのP型ベース領域21と、
N型不純物領域であるN型不純物をイオン打ち込みして
形成したソース領域22と、P型ベース領域21のコン
タクト部を兼ねる各単位セル10の中央部に形成された
第2のP型不純物領域である深さXcの高濃度P型領域
23と、トレンチ13と対向する面に形成されたゲート
絶縁膜24を備えている。尚、P型ベース領域21の深
さXbは、トレンチ13の深さXaを超えない、即ちX
b<Xaとなるように形成されている。
レンチ13の深さ(厳密には、トレンチ13の底部のゲ
ート絶縁膜24とN−領域12aとの界面までの深さ)
Xaと略等しく、即ちXa≒Xcとなるように形成され
ている。更に、トレンチ13と高濃度P型領域23との
最短距離をLtdとすると、Ltd≦2×(Xa−Xb)と
なるように形成されている。
チ13内及びゲート電極25を覆うように所定の膜厚の
層間絶縁膜26が形成され、N+型ソース領域22及び
高濃度P型領域23の露出部並びに層間絶縁膜26を覆
うように、アルミニウム等からなるソース電極27が形
成されている。一方、N+型半導体基板11には、金、
銀、ニッケル等からなるドレイン電極28が形成されて
いる。
法の一例を具体例に基づいて説明する。図2及び図3
は、この製造方法を説明するための主要工程毎断面図で
ある。以下、図2,3を参照して説明する。
エピタキシャル層12を形成しその上にシリコン酸化膜
(図示せず)を1μm程度の膜厚に形成する。次に、フ
ォトリソグラフィ法及びドライエッチング法により、基
板上を縦横に走る、シリコン基板内での深さが1.0μ
m程度で幅が0.5μm程度のトレンチ13を形成した
後(図2(a))、熱酸化法により、膜厚50nm程度の
ゲート酸化膜24をトレンチ内壁面に形成する(図2
(b))。
拡散によってポリシリコンを低抵抗化した後、エッチバ
ック法若しくはCMP(化学的機械研磨)法により、基
板上のポリシリコンとシリコン酸化膜を除去し、トレン
チ13内にポリシリコンを埋め込んで、ゲート電極25
を形成する。次いで、ボロン(B)を、ドーズ量:1E
13cm−2、加速エネルギー:70keVの条件でイオ
ン注入した後、1000℃程度で10分間前後の熱処理
を行って、P型ベース領域21を形成する(図2
(c))。
トマスクを形成し、セル中央部にボロンをドーズ量:1
E15cm−2、加速エネルギー:150keVの条件で
イオン注入した後、1100℃、30分程度の熱処理を
行って高濃度P型領域23を形成する(図3(a))。
ストマスクを形成した後、ヒ素(As)を、ドーズ量:
1E16cm−2、加速エネルギー:70keVの条件で
イオン注入し、1000℃、30分間の熱処理を行っ
て、N+型ソース領域22を形成する。次に、CVD法
によりシリコン酸化膜を約1.0μmの膜厚に堆積し、
フォトリソグラフィ法及びドライエッチング法を用いて
シリコン酸化膜をパターニングして、ゲート電極25上
及び各N+型ソース領域22の一部を覆う平面形状が格
子状の層間絶縁膜26を形成する(図3(b))。
6表面にアルミニウム膜をスパッタ法によって全面に厚
さ4.5μmの膜厚に堆積してソース電極27を形成
し、更に基板裏面にスパッタ法によりドレイン電極28
を形成して図1の縦型MOS1が完成する。
ついて説明する。先ずオン動作について説明する。ゲー
ト電極25とソース電極27との間に制御電圧としての
閾値以上の正電圧が入力されると、ゲート電極25下の
ゲート絶縁膜24に接しているP型ベース領域21の側
面はN型に反転されてチャネル領域が形成されるように
なる。従って、N+型半導体基板11からエピタキシャ
ル層12のN−領域12a、チャネル領域を通じてN+
型ソース領域22に至るドレイン電流が流れて、縦型M
OS1が動作するようになる。
4は、ゲート電極25及びソース電極27の電位を0V
とし、ドレイン電極28に正電圧VDSを印加したときの
縦型MOS1のトレンチ中央部からセル中央部のトレン
チ先端近傍における電位分布を、図7の場合と同様N−
領域12aの不純物濃度を1Ωcm、P型ベース領域2
3表面からN−領域12aの底面まで厚みを8.5μm
として、シミュレーションにより求めた等電位グラフで
ある。従来の縦型MOSの場合の図7と比較すると、縦
型MOS1では図7のC部に相当する底面端部近傍での
高電位側の等電位線の持ち上がりが十分抑制されて、等
電位線が平坦に近くなっていることが分かる。従って、
縦型MOS1のBVDSは、N−領域12aへのトレンチ
13の突き出しが無い場合に近い値が得られる。
OS1では、トレンチ13をP型ベース領域21とN−
領域12aとの境界面よりも深く形成することでオン抵
抗を低減すると共に、各単位セル10の中央部に形成さ
れた高濃度P型領域23の深さ及びトレンチ13との距
離を上記のようにすることにより、縦型MOS1がオフ
状態のときのトレンチ13及び高濃度P型領域23のそ
れぞれの底面端部(図3(b)のP1,P2部及びQ
1,Q2部等)近傍での局部的な等電位線の持ち上がり
を緩和することができ、BVDSを向上させることができ
る。
れるものでなく、その要旨の範囲内で種々変更が可能で
ある。例えば、上記実施形態は第1導電型及び第2導電
型をそれぞれN型、P型とした例で説明したが、逆に第
1導電型及び第2導電型をそれぞれP型、N型としたP
チャネル型MOSであってもよく、又、単位セル10の
平面形状は、矩形に限らず短冊状、多角形、円形等を含
む任意の形状であってよい。
ンチ13の深さXaを一定として高濃度P型領域23の
深さXcを変化させたときのBVDSの変化をシミュレー
ションにより求め、BVDSとXcそれぞれ縦軸と横軸と
して示すグラフであり、図5から分かるとおり、高濃度
P型領域23の深さXcは、トレンチ13の深さXaと
略等しい例で説明したが、Xb<Xc<(2×Xa−X
b)の範囲であれば、程度に差はあるがBVDSの改善効
果が得られる。
き、(Xa−tox)はXbよりも50nm程度深くなるよ
うに形成することが望ましい。これにより縦型MOS1
がオンしたときにP型ベース領域21にチャネルを確実
に形成し、オン抵抗の増大を抑制することができる。
ベース領域21の深さXb、高濃度P型領域23の深さ
Xc、ゲート絶縁膜24の膜厚tox等は、縦型MOS1
が必要とする特性に応じて設定すればよい。又、基板1
1やエピタキシャル層12の比抵抗(又は不純物濃度)
や、P型ベース領域21及び高濃度P型領域23の不純
物濃度やこれらを形成するイオン注入条件、熱処理条件
等も所望の特性、製造方法等に応じて適宜定めればよ
い。
Sは、平易な構成で、オン抵抗を増大させることなくオ
フ時の耐圧BVDSの一層の向上を図ることができるとい
う効果が得られる。
(a)は模式的な部分平面図、(b)は(a)のA−
A’線に沿った断面を示す模式的な断面図である。
主要工程毎断面図である。
主要工程毎断面図である。
央部のトレンチ先端近傍における電位分布をシミュレー
ションにより求めた等電位グラフである。
深さXcを変化させたときのBVDSの変化をシミュレー
ションにより求め、BVDSとXcそれぞれ縦軸と横軸と
して示すグラフである。
央部のトレンチ先端近傍における電位分布をシミュレー
ションにより求めた等電位グラフである。
断面斜視図である。
型MOSの断面構造である。
Claims (7)
- 【請求項1】 ドレイン領域となる第1導電型半導体層
と、該第1導電型半導体層の一主面上に島状に形成され
た複数の第1の第2導電型半導体領域と、互いに直交す
る第1方向と第2方向の前記第1方向を前記一主面に平
行な方向、前期第2方向を前記一主面に垂直な方向と
し、前記第1の第2導電型半導体領域の周囲に形成され
たトレンチと、前記トレンチ内にゲート絶縁膜を介して
形成されたゲート電極と、前記ゲート絶縁膜を介して前
記トレンチと接する各前記第1の第2導電型半導体領域
の前記一主面側に形成されたソース領域となる第1導電
型半導体領域と、前記第1の第2導電型半導体領域内に
前記第1導電型半導体領域と離間して形成された不純物
濃度が前記第1の第2導電型半導体領域よりも高濃度の
第2の第2導電型半導体領域を備え、前記トレンチの前
記第2方向の底部、前記第1の第2導電型半導体領域の
前記第2方向の端部及び前記第2の第2導電型半導体領
域の前記第2方向の端部それぞれの前記第1の第2導電
型半導体領域の表面からの距離を、それぞれXa,Xb
及びXcとしたとき、Xb<Xa、且つXb<Xc<
(2×Xa−Xb)であることを特徴とする縦型電界効
果トランジスタ。 - 【請求項2】 前記第2の第2導電型半導体領域の深さ
Xcが、前記トレンチの深さXaと同じである請求項1
記載の縦型電界効果トランジスタ。 - 【請求項3】 前記第1導電型半導体層と前記第1の第
2導電型半導体領域の境界面と前記第2の第2導電型半
導体領域の外周とが交差する第2領域境界線と、当該第
2の第2導電型半導体領域を含む前記第1の第2導電型
半導体領域の前記ゲート絶縁膜と接する前記トレンチの
面と前記境界面とが交差するトレンチ境界線との最短距
離をLtdとしたとき、 Ltd≦2×(Xa−Xb) である請求項1又は2に記載の縦型電界効果トランジス
タ。 - 【請求項4】 前記第1導電型半導体層は、第1導電型
半導体基板と、この第1導電型半導体基板の一主面に堆
積された当該第1導電型半導体基板の不純物濃度よりも
低い不純物濃度のエピタキシャル層を含み、前記第1の
第2導電型半導体領域は前記エピタキシャル層に形成さ
れた請求項1乃至3いずれか1項に記載の縦型電界効果
トランジスタ。 - 【請求項5】 前記第1導電型がN型であり、前記第2
導電型がP型である請求項1乃至4いずれか1項に記載
の縦型電界効果トランジスタ。 - 【請求項6】 前記第2の第2導電型半導体領域は、高
エネルギーイオン注入と注入した不純物の活性化熱処理
により形成されたものである請求項1乃至5いずれか1
項に記載の縦型電界効果トランジスタ。 - 【請求項7】 前記第2の第2導電型半導体領域は、イ
オン注入とその後の押し込み拡散熱処理により形成され
たものである請求項1乃至5いずれか1項に記載の縦型
電界効果トランジスタ。
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