CN115152033A - Mos(金属氧化硅)控制晶闸管装置 - Google Patents

Mos(金属氧化硅)控制晶闸管装置 Download PDF

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元钟一
赵斗衡
郑东润
张铉圭
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Abstract

根据本发明的构思的MOS控制晶闸管装置，包括：基底，包括彼此面对的第一表面和第二表面；栅极图案，被设置在第一表面上；阴极电极，被构造为覆盖所述栅极图案；以及阳极电极，设置在第二表面上；所述基底包括：下发射极层，具有第一导电类型；下基极层，在所述下发射极层上具有第二导电类型；上基极区，设置在所述下发射极层的上部中并且具有第一导电类型，其中所述上基极区被构造为暴露所述下基极层的上表面的部分；上发射极区，具有第二导电类型并且被设置在所述上基极区的上部中；第一掺杂区和第二掺杂区，其中，第一掺杂区具有第一导电类型，第二掺杂区被第一掺杂区围绕并具有第二导电类型，其中，第一掺杂区和第二掺杂区被设置在所述上发射极区的上部中；以及第一掺杂图案，具有第一导电类型，被设置在所述上发射极区的上部的一个表面上。第一掺杂图案沿着平行于所述基底的上表面的第一方向介于所述上基极区与第一掺杂区之间。第一掺杂图案被构造为在所述上发射极区的上部的另一表面上暴露所述上发射极区的上表面。栅极图案中的每个被构造为覆盖所述下基极层的暴露的上表面、所述上基极层的暴露的上表面、所述上发射极区的暴露的上表面、第一掺杂图案的上表面和第一掺杂区的上表面的部分。所述阴极电极被构造为覆盖所述栅极图案的上表面和侧表面、第二掺杂区的上表面和第一掺杂区的上表面的部分。第一导电类型和第二导电类型彼此不同。

Description

MOS(金属氧化硅)控制晶闸管装置
技术领域
本发明涉及一种MOS(金属氧化硅)控制晶闸管装置。
背景技术
MOS控制晶闸管(MCT)(以下称为MCT)是将MOS栅极模式(栅极)与具有PNPN结构的晶闸管集成以通过栅极电压控制晶闸管的导通/关断的装置。
MCT具有高电流驱动能力和低导通状态电压损耗特性，并且因为MCT向MOS栅极施加电压以导通和关断MOS栅极，所以开关损耗低，并且驱动电路容易被实现。
发明内容
技术问题
用于解决上述问题的本发明的目的是改善MOS控制晶闸管装置的导通/关断特性，改善MOS控制晶闸管装置的操作的均匀性，以及实现能够在0V被关断的MOS控制晶闸管装置。
技术方案
根据本发明的构思的MOS控制晶闸管装置包括：基底(100)，包括彼此面对的第一表面(100a)和第二表面(100b)；栅极图案(109)，被设置在第一表面(100a)上；阴极电极(114)，被构造为覆盖所述栅极图案(109)，以及阳极电极(115)，被设置在第二表面(100b)上，其中，所述基底(100)包括：下发射极层(101)，具有第一导电类型；下基极层(103)，在所述下发射极层(101)上具有第二导电类型；上基极区(104)，被设置在所述下发射极层(101)的上部中并且具有第一导电类型的，其中，所述上基极区(104)被构造为暴露所述下基极层(103)的上表面的部分；上发射极区(105)，具有第二导电类型并且被设置在所述上基极区(104)的上部中；第一掺杂区(106)和第二掺杂区(107)，其中，第一掺杂区(106)具有第一导电类型，第二掺杂区(107)被第一掺杂区(106)围绕并且具有第二导电类型，其中，第一掺杂区(106)和第二掺杂区(107)被设置在所述上发射极区(105)的上部中；以及第一掺杂图案(110)，具有第一导电类型，被设置在所述上发射极区(105)的上部的一个表面上，其中，第一掺杂图案(110)沿着平行于所述基底的上表面(100a)的第一方向(D1)介于所述上基极区(104)和第一掺杂区(106)之间，第一掺杂图案(110)被构造为在所述上发射极区(105)的上部的另一表面上暴露所述上发射极区(105)的上表面(111)，所述栅极图案(109)中的每个被构造为覆盖所述下基极层(103)的暴露的上表面、所述上基极区(104)的暴露的上表面(112)、所述上发射极区(105)的暴露的上表面(111)、第一掺杂图案(110)的上表面和第一掺杂区(106)的上表面的部分，所述阴极电极(114)被构造为覆盖所述栅极图案(109)的上表面和侧表面、第二掺杂区(107)的上表面和第一掺杂区(106)的上表面的部分，并且第一导电类型和第二导电类型彼此不同。
在一些实施例中，第一掺杂图案(110)可具有分段的环形或线形，所述上发射极区(105)的上表面(111)可通过分段部分暴露，并且第一掺杂图案(110)的上表面的面积可大于上发射极区的上表面(111)的部分的面积。
在一些实施例中，第一掺杂图案可被设置为与上发射极区(105)的一个表面相邻，并且所述MOS控制晶闸管装置还可包括：第二掺杂图案，具有第二导电类型并且被设置在所述上发射极区(105)的暴露的上表面(111)上。
在一些实施例中，第一掺杂图案可具有分段环形或分段线形，第二掺杂图案(116)可被设置在所述分段部分上，并且第一掺杂图案的上表面的面积可大于第二掺杂图案(116)的上表面的面积。
在一些实施例中，所述MOS控制晶闸管装置还可包括：阈值电压控制层(117)，具有第一导电类型并且被设置在所述上基极区(104)的上部的至少一部分中，其中，所述阈值电压控制层(117)可与第一掺杂图案(110)接触。
在一些实施例中，所述阈值电压控制层(117)可被设置在所述基底(100)的整个第一表面(100a)上，并且第一掺杂区(106)和第二掺杂区(107)中的每个的掺杂浓度可高于所述阈值电压控制层(117)的掺杂浓度。
在一些实施例中，第一掺杂图案(110)可被设置为与所述上发射极区(105)的一个表面相邻，所述MOS控制晶闸管装置还可包括：第二掺杂图案(116)，具有第二导电类型并且被设置在上发射极区(105)的另一表面上，并且所述阈值电压控制层(117)可与第一掺杂图案(110)和第二掺杂图案(116)接触。
在一些实施例中，所述阈值电压控制层(117)可被设置在所述基底(100)的整个第一表面(100a)之上，并且第一掺杂区(106)、第二掺杂区(107)和第二掺杂图案(116)中的每个的掺杂浓度可高于所述阈值电压控制层(117)的掺杂浓度。
在一些实施例中，所述上发射极区(105)可被设置成多个，所述上发射极区(105)可沿着第一方向(D1)彼此间隔开，所述上发射极区(105)中的每个可平行于基底(100)的第一表面(100a)并且沿着与第一方向(D1)相交的第二方向(D2)延伸，并且第一掺杂区(106)成对地被设置在所述上发射极区(105)内，成对的第一掺杂区(106)可彼此间隔开，其间具有第二掺杂区(107)，第一掺杂区(106)和第二掺杂区(107)中的每个可以线形沿着第二方向(D2)延伸，并且所述上发射极区(105)的暴露上表面(111)和第一掺杂图案(110)可在第一方向(D1)上彼此间隔开，其间具有所述成对的第一掺杂区(106)和第二掺杂区(107)。
在一些实施例中，第一掺杂图案(110)可具有分段线形，所述上发射极区(105)的上表面(111)被暴露在所述分段部分处。
在一些实施例中，第一掺杂图案(110)可具有分段线形，并且所述MOS控制晶闸管装置还可包括：第二掺杂图案(116)，被设置在所述分段部分处。
在一些实施例中，所述上发射极区(105)可被设置为多个，并且考虑到平面性，所述上发射极区(105)可被布置成沿着第一方向(D1)和第二方向(D2)彼此间隔开，其中，第二方向(D2)可平行于所述基底(100)的第一表面(100a)并且与第一方向(D1)相交，第二掺杂区(107)可具有圆形，第一掺杂区(106)具有环形，并且第一掺杂图案(110)可具有围绕第一掺杂区(106)的分段环形。
在一些实施例中，第一掺杂图案(110)和所述上发射极区(105)的暴露的上表面(111)中的每个可与所述下基极层(103)的暴露的上表面间隔开，其间具有上基极区(104)的暴露的上表面(112)。
在一些实施例中，所述上发射极区(105)可被设置成多个，并且考虑到平面性，所述上发射极区(105)可被布置成沿着第一方向(D1)和第二方向(D2)彼此间隔开，其中，第二方向(D2)可平行于基底的第一表面(100a)并且与第一方向(D1)相交，第二掺杂区(107)可具有八边形，第一掺杂区(106)可具有八边形环形，第一掺杂图案(110)可具有围绕第一掺杂区(106)的分段环形，并且所述上发射极区(105)的上表面(111)可通过第一掺杂图案(110)的所述分段部分被暴露。
在一些实施例中，第一掺杂图案(110)的所述分段部分可被设置在八边形环的拐角部分处。
在一些实施例中，考虑到平面性，所述下基极层(103)的暴露的上表面可被设置成多个，所述下基极层(103)的暴露的上表面可被设置成彼此间隔开的多个圆形，所述下基部区域(103)的暴露的上表面可被布置成沿着第一方向(D1)和第二方向(D2)彼此间隔开，其中，第二方向(D2)可平行于所述基底(100)的第一表面(100a)并且与第一方向(D1)相交，所述上基极区(104)的上表面(112)可具有围绕所述下基极区域(103)中的每个的暴露的上表面的环形，第一掺杂图案(110)可具有围绕所述上基极区(104)的上表面(112)的分段环形，并且第一掺杂图案(106)可被构造为围绕第一掺杂图案(110)。
有益效果
根据本发明的MOS控制晶闸管装置可在单位晶格的off-FET通道区(同时，用于on-FET的源极电流的流动路径)的一部分中包括具有与上发射极区的导电类型不同的导电类型的掺杂图案，并且在off-FET通道区的另一(剩余)部分中另外包括具有与上发射极区的导电类型相同的导电类型的掺杂图案。off-FET可在0V的栅极电压下被导通以关断MOS控制晶闸管装置，并且on-FET可在预定的栅极电压下被导通以导通MOS控制晶闸管装置。结果是，可改善MOS控制晶闸管装置的导通/关断特性，并且可容易地设计栅极驱动电路。
因为根据本发明的MOS控制晶闸管装置的所有单位晶格包括on-FET和off-FET，所以可改善MOS控制晶闸管装置的操作的均匀性。
附图说明
图1a是根据本发明的实施例的MOS控制晶闸管装置的平面图。
图1b是沿图1a的线I-I'截取的横截面图。
图2a是根据本发明的一些实施例的MOS控制晶闸管装置的平面图。
图2b是沿图2a的线II-II'截取的横截面图。
图3a是根据一些实施例的MOS控制晶闸管装置的平面图。
图3b是沿图3a的线III-III'截取的横截面图。
图4a是根据本发明的一些实施例的MOS控制晶闸管装置的平面图。
图4b是沿图4a的线IV-IV'截取的横截面图。
图5是示出根据一些实施例的MOS控制晶闸管装置的单位晶格的横截面图。
图6a至6c是示出根据一些实施例的MOS控制晶闸管装置的单位晶格的横截面图。
图7a至图7h是示出根据一些实施例的用于制造MOS控制晶闸管装置的方法的横截面图。
图8是示出根据一些实施例的用于制造MOS控制晶闸管装置的方法的横截面图。
图9是示出根据一些实施例的用于制造MOS控制晶闸管装置的方法的横截面图。
图10a是根据比较示例的MOS控制晶闸管装置的横截面图。
图10b是根据一些实施例的MOS控制晶闸管装置的横截面图。
图11a和11b是示出根据比较示例的MOS控制晶闸管装置的电特性的曲线图。
图12是示出根据一些实施例的MOS控制晶闸管装置的电特性的曲线图。
具体实施方式
将参考附图描述本发明的实施例，以便充分理解本发明的构成和效果。然而，本公开可以以不同的形式被实施，并且不应被解释为限于本文阐述的实施例。相反，这些实施例被提供使得本公开将是详尽的和完整的，并且将向本领域技术人员充分传达本发明的范围。此外，本发明仅由权利要求的范围限定。在附图中，为了便于解释，组件被放大示出，并且为了清楚说明，组件的比例可能被夸大或缩小。
除非本发明的实施例中使用的术语被不同地定义，否则这些术语可被解释为本领域技术人员通常已知的含义。在下文中，将通过参考附图解释本发明的优选实施例来详细描述本公开。
实施例1-1
图1a是根据本发明的实施例的MOS控制晶闸管装置的平面图。图1b是沿图1a的线I-I'截取的横截面图。为了更清楚地示出构造，在图1a中省略了图1b的一些组件。
参照图1a和图1b，在根据实施例的MOS控制晶闸管装置1中，多个图案化的第一单位晶格UC1可被设置为对准的。可提供包括第一表面100a和面向第一表面100a的第二表面100b的基底100。在下文中，第一方向D1是指平行于基底100的第一表面100a的方向。第二方向D2是指平行于基底100的第一表面100a并垂直于第一方向D1的方向。第三方向D3是指垂直于基底100的第一表面100a的方向。
基底100可包括被顺序层压的下发射极层101、缓冲层102和下基极层103。下发射极层101、缓冲层102和下基极层103中的每个可以是半导体层。下发射极层101、缓冲层102和下基极层103中的每个可以是例如硅层。
下发射极层101可具有重掺杂的第一导电类型。例如，下发射极层101可具有p+型，并且可具有高于上基极区104(其将在后面被描述)的掺杂浓度的掺杂浓度。例如，下发射极层101可具有5×1018cm-3或更高的p型杂质(B、Al等)的掺杂浓度。
缓冲层102可具有第二导电类型。缓冲层102可以是n+型。下基极层103可具有轻掺杂的第二导电类型。例如，下基极层103可具有n--型，并且可具有低于上发射极区105和第二掺杂区107(其将在后面被描述)的掺杂浓度的掺杂浓度。例如，缓冲层102可具有1×1016cm-3至1×1018cm-3的n型杂质(P、As等)的掺杂浓度，并且下基极层103可具有1×1012cm-3至1×1015cm-3的n型杂质(P、As等)的掺杂浓度。缓冲层102可具有例如1μm至10μm的厚度，并且下基极层103可具有10μm至2,000μm的厚度。
上基极区104可被设置在下基极层103上。上基极区104中的每个可具有第一导电类型。上基极区104中的每个可具有p型。上基极区104可沿着第一方向D1彼此间隔开，并且上基极区104中的每个可沿着第二方向D2延伸。上基极区104可被形成为在第三方向D3上与下基极层103的底面间隔开。上基极区104可被形成为与基底100的第一表面100a相邻。
上基极区104可暴露下基极层103的上表面。从上基极区104被暴露出的下基极层103的上表面可沿着第一方向D1彼此间隔开，并且上表面中的每个可沿着第二方向D2延伸。
上发射极区105可被设置在上基极区104中的每个的上部中。上发射极区105可具有第二导电类型。上发射极区105可具有n型。上发射极区105可沿着第二方向D2延伸。上发射极区105可被形成为在第三方向D3上与上基极区104的底面间隔开。
成对的第一掺杂区106可被设置在上发射极区105的上部上。第一掺杂区106可在第一方向D1上彼此间隔开。第一掺杂区106中的每个可具有第一导电类型。例如，第一掺杂区106可具有p+型。第二掺杂区107可被设置在第一掺杂区106之间。第二掺杂区107可具有第二导电类型。例如，第二掺杂区107可具有n+型。第一掺杂区106和第二掺杂区107可被设置在上基极区104的上部中。第一掺杂区106和第二掺杂区107可沿着第二方向D2延伸。第一掺杂区106和第二掺杂区107可被形成为在第三方向D3上与上发射极区105的底面间隔开。
掺杂图案110可被设置为在上发射极区105中与第一掺杂区106相邻。掺杂图案110可具有第一导电类型。掺杂图案可具有例如p型。考虑到平面性，掺杂图案110可具有沿着第二方向D2的分段线形。也就是说，掺杂图案110可具有布置有多个条的形状。掺杂图案110的分段部分可沿着第二方向D2暴露上发射极区105的上表面111。上发射极区105的暴露的上表面111可在第二方向D2上彼此间隔开。上发射极区105的暴露的上表面111的面积的总和可小于掺杂图案110的上表面的面积的总和。
栅极绝缘层108和栅极图案109可被顺序地设置在基底100的第一表面100a上。栅极绝缘层108和栅极图案109可覆盖下基极层103的暴露的上表面、上基极区104的上表面112、上发射极区105的上表面111、掺杂图案110和第一掺杂区106的上表面的部分。栅极图案109可包括掺杂有杂质的多晶硅。
层间绝缘层113可被设置在栅极图案109的上表面和侧表面上以及栅极绝缘层108的上表面上。阴极电极114可被设置在基底100的未覆盖层间绝缘层113的第一表面100a和层间绝缘层113上。阳极电极115可被设置在基底100的第二表面100b上。阴极电极114和阳极电极115中的每个可包括金属材料。
根据本发明的构思，MOS控制晶闸管装置1控制on-FET和off-FET MOS栅极的导通和关断。具体地，下发射极层101、下基极层103、上基极区104和上发射极区105形成PNPN结。
在on-FET结构中，上发射极区105的上表面111的部分用作源极或源极电流的路径。上发射极区105的上表面111的部分可以是从掺杂图案110暴露出的区域。在on-FET中，上基极区104的上表面112的部分用作通道。上基极区104的上表面112的部分也被称为第一通道112。上基极区104的上表面112的部分可以是从上发射极区105暴露出的部分。下基极层103的上表面的暴露部分用作漏极。
在off-FET结构中，上基极区104的上表面部分112用作源极，掺杂图案110用作通道，并且第一掺杂区106用作漏极。掺杂图案110也被称为第二通道110。在on-FET和off-FET中，栅极图案109用作栅极。
第一单位晶格UC1的导通是指on-FET的导通。当第一单位晶格UC1被导通时，如果等于或大于on-FET的阈值电压的电压被施加到栅极图案109，则第一通道112被导通。这里，因为上发射极区105的上表面部分111具有on-FET的平滑电流，所以载流子(电子)可被注入到下基极层103中以使下双极结型晶体管(PNP BJT)101、103和104导通。当下PNP NJT 101、103和104被导通时，空穴可从下发射极层101被注入到上基极区104。结果是，上NPN BJT103、104和105可被导通。MOS控制晶闸管装置的第一单位晶格UC1可通过再生作用被导通，在再生作用中，由于上NPN BJT 103、104和105的导通，电子从第二掺杂区107和上发射极区105注入到下PNP BJT 101、103和104的下基极层103中。
第一单位晶格UC1的关断是指off-FET的导通。当第一单位晶格UC1被关断时，掺杂图案110可形成耗尽模式的off-FET通道，因此，off-FET可在0V的栅极电压下被导通。上发射极区105的上表面部分111可在反转模式下用作off-FET通道，因此，off-FET可仅在负栅极电压下被导通。
当将0V的电压施加到栅极图案109时，第二通道110被导通，并且上基极区104中的空穴移动到作为漏极的第一掺杂区106，然后随着off-FET被导通而被去除。上部NPN BJT103、104和105的势垒增加，并且因此，可停止从上发射极区105注入电子，NPN BJT 103、104和105可被关断，并且可停止MOS控制晶闸管装置的再生作用。
也就是说，在on-FET的导通过程中，电流可在预定电压下在第一通道112和上发射极区105的上表面部分111的区域中平滑地流动，并且在off-FET的导通过程中，通道函数可在0V的电压下在掺杂图案110中平滑。
因为具有与上发射极区105的导电类型不同的导电类型的掺杂图案110被形成在上发射极区105的上部中，所以MOS控制晶闸管装置可在0V的栅极电压下被关断。因为上发射极区105的部分(上发射极区105的上表面111的部分)从掺杂图案110被暴露，所以on-FET的电流流动可以是平滑的。此外，可调整上基极区104的浓度以调整on-FET的阈值电压。根据本发明的MOS控制晶闸管装置可在0V的栅极电压下被关断，并且可在预定的栅极电压下被导通。另外，MOS控制晶闸管装置的导通栅极电压可稳定地增加到几V或者更大。
如图1a所示，可重复具有不同导电类型的掺杂图案110和从掺杂图案110暴露的上发射极区105的上表面111的结构。因此，off-FET的通道和on-FET的电流的路径可被均匀地设置在MOS控制晶闸管装置中。结果是，MCT装置的导通和关断特性在所有晶格中可以是均匀的。
如上所述，因为掺杂图案110的暴露区域大于上发射极区105的上表面部分的暴露区域111，所以可改善关断性能。
实施例1-2
图2a是根据本发明的一些实施例的MOS控制晶闸管装置的平面图。图2b是沿图2a的线II-II'截取的横截面图。为了更清楚地示出组件，在图2a中省略了图2b的一些组件。因为除了下面将被描述的内容之外，在图1a和图1b中已经描述了上述内容，所以将省略重复的内容。
参照图2a和图2b，根据一些实施例的MOS控制晶闸管装置2可包括多个第二单位晶格UC2a或UC2b。第二单位晶格UC2a或UC2b可具有沿着第一方向D1和第二方向D2重复的结构。第二单位晶格UC2a或UC2b可沿着第一方向D1和第二方向D2被布置。
考虑到平面性，第一掺杂区106可具有环形。掺杂图案110可具有分段环形。第二掺杂区107可具有圆形。第一掺杂区106可围绕第二掺杂区107。掺杂图案110可围绕第一掺杂区106。
掺杂图案110的分段部分可暴露上发射极区105的上表面111。上发射极区105的暴露的上表面111可被设置为与下基极层103的暴露的上表面相邻。上发射极区105的暴露的上表面111可与下基极层103的暴露的上表面间隔开，其间具有上基极区104的暴露的上表面112。下基极层103的暴露的上表面可具有类似于四边形的形状，并且其每侧可以是凹的。
如图1a和图1b所示，掺杂图案110可用作off-FET的通道，并且上基极区104的暴露的上表面112的部分可用作on-FET的通道。上发射极区105的暴露的上表面111的部分可用作用于on-FET的源极电流的流动路径。根据本发明的构思，因为掺杂图案110具有类似于环形的均匀形状，所以可实现off-FET和on-FET的均匀特性。
实施例1-3
图3a是根据一些实施例的MOS控制晶闸管装置的平面图。图3b是沿图3a的线III-III'截取的横截面图。为了更清楚地示出组件，在图3a中省略了图3b的一些组件。因为除了下面将被描述的内容之外，在图1a和1b中已经描述了上述内容，所以将省略重复的内容。
参照图3a和图3b，根据一些实施例的MOS控制晶闸管装置3可包括多个第三单位晶格UC3a或UC3b。第三单位晶格UC3a或UC3b可具有沿着第一方向D1和第二方向D2重复的结构。考虑到平面性，第二掺杂区107可具有八边形，该八边形具有四个凹边和四个直边。考虑到平面性，第一掺杂区106可具有八边形环形。考虑到平面性，第一掺杂图案110可具有分段的八边形环。八边形环的内侧和外侧可具有四个凹边和四个直边。
掺杂图案110可在八边形环的任何部分处具有分段部分，并且分段部分可暴露上发射极区105的上表面111。可选地，如图所示，掺杂图案110可在八边形环的拐角部分处具有分段部分，并且分段部分可暴露上发射极区105的上表面111。暴露的上发射极区105的上表面111的部分可被形成为与第一掺杂区106的拐角部分相邻。也就是说，上发射极区105的暴露的上表面111的部分可被设置在第一掺杂图案110的拐角部分处。
如图1a和图1b所示，掺杂图案110可用作off-FET的通道，并且上基极区104的暴露的上表面112的部分可用作on-FET的通道。上发射极区105的暴露的上表面111的部分可用作用于on-FET的源极电流的流动路径。根据本发明的构思，掺杂图案110可在第一掺杂区106的拐角部分处暴露上发射极区105的上表面，以防止off-FET由于电场集中等被不均匀地导通，并改善on-FET的工作特性。
实施例1-4
图4a是根据本发明的一些实施例的MOS控制晶闸管装置的平面图。图4b是沿图4a的线IV-IV'截取的横截面图。为了更清楚地示出组件，在图4a中省略了图4b的一些组件。因为除了下面将被描述的内容之外，在图1a和1b中已经描述了上述内容，所以将省略重复的内容。
参照图4a和图4b，根据一些实施例的MOS控制晶闸管装置4可包括多个第三单位晶格UC4a或UC4b。第二掺杂区107可具有八边形。第一掺杂区106可围绕第二掺杂区107。第一掺杂区106可围绕掺杂图案110。掺杂图案110可具有分段环形，并且上发射极区105的上表面111可在分段部分处被暴露。上发射极区105的暴露的上表面111可被设置为与下基极层103的暴露的上表面相邻。上发射极区105的暴露的上表面111可与下基极层103的暴露的上表面间隔开，其间具有上基极区104的上表面。下基极层103的暴露的上表面可具有圆形。上基极区104的暴露的上表面112可具有环形。上基极区104的暴露的上表面112可围绕下基极层103的暴露的上表面。
如图4a和图4b所示，掺杂图案110可用作off-FET的通道，并且上基极区104的暴露的上表面112可用作on-FET的通道。上发射极区105的暴露的上表面的部分111可用作用于on-FET的源极电流的流动路径。
实施例2
图5是示出根据一些实施例的MOS控制晶闸管装置的单位晶格5的横截面图。因为除了下面将被描述的内容之外，在图1a和图1b中已经描述了上述内容，所以将省略重复的内容。
参照图5，第一掺杂图案110和第二掺杂图案116可被设置在上发射极区105的上部中。第一掺杂图案110可对应于上述掺杂图案110。
第二掺杂图案116可被形成在从第一掺杂图案110暴露的上发射极区105的上表面111的部分上。第二掺杂图案116可包括第二导电类型。第二掺杂图案116可包括例如n型。第二掺杂图案116的第二导电类型的浓度可大于上发射极区105的第二导电类型的浓度。
第一掺杂图案110的上表面的面积可大于第二掺杂图案116的上表面的面积。
根据本发明的构思，因为提供了第二掺杂图案116，所以on-FET的电流可更平滑。此外，上基极区104的浓度可增加，并且因此，on-FET的通道区112的浓度可增加，使得导通栅极电压稳定地增加到几V或更大。根据本发明的构思，第二掺杂图案116可被应用于所有的实施例1-1、实施例1-2、实施例1-3和实施例1-4。
实施例3
图6a、图6b和图6c是示出根据一些实施例的MOS控制晶闸管装置的单位晶格6、7和8的横截面图。因为除了下面将被描述的内容之外，在图5中已经描述了上述内容，所以将省略重复的内容。
参照图6a至图6c，阈值电压控制层117可被设置在上基极区104的上表面部分112上。阈值电压控制层117可包括第一导电类型。阈值电压控制层117可包括例如p型。阈值电压控制层117可包括浓度高于上基极区104浓度的杂质。
参照图6a，阈值电压控制层117可被形成在上基极区104的整个上表面112上方。第一掺杂区106、第二掺杂区107和第二掺杂图案116中的每个的掺杂浓度可高于阈值电压控制层117的掺杂浓度。
根据一些实施例，可省略第二掺杂图案116。
如稍后将被描述的，在形成第一掺杂图案110之后形成阈值电压控制层117。根据一些实施例，阈值电压控制层117可与第一掺杂图案110同时被形成。
根据一些实施例，阈值电压控制层117可被形成在上基极区104的上表面部分112的部分上，如图6b所示。
根据一些实施例，如图6c所示，阈值电压控制层117可被设置在基底100的整个第一表面100a上。在这种情况下，第一掺杂区106、第二掺杂区107和第二掺杂图案116中的每个的浓度可高于阈值电压控制层117的浓度。
根据本发明的构思，阈值电压控制层117可被应用于所有的实施例1-1、实施例1-2、实施例1-3和实施例1-4。
制造方法(实施例1)
图7a至图7h是示出根据一些实施例的用于制造MOS控制晶闸管装置的方法的横截面图。
参照图7a，可提供基底100。基底100可包括被顺序层压的下发射极层101、缓冲层102和下基极层103。缓冲层102和下基极层103可被顺序地形成在下发射极层101上以制造基底100。可选地，缓冲层102和下发射极层101可被形成在下基极层103的后表面上以制造基底100。
第一氧化层图案204可被形成在基底100的第一表面100a上。第一氧化层图案204中的每个可限定其中将形成上基极区104的区域。随后，可在第一氧化层图案204之间形成第二氧化层图案205。第二氧化层图案205可保护基底100的表面免受离子注入工艺的影响，这将在后面描述。第一氧化层图案204可具有约1μm的厚度，并且第二氧化层图案205可具有20nm至100nm的厚度。
随后，可朝向基底100的第一表面100a注入p型杂质206。p型杂质206可包括例如B或Al中的至少一种。p型杂质206的离子注入剂量可以是1×1013cm-2至1×1014cm-2。
参照图7b，在注入p型杂质206之后，p型杂质206可通过高温下的热处理工艺扩散到下基极层103的下部中，以形成上基极区104。上基极区104的扩散深度可以是5μm至10μm。
随后，可朝向基底100的第一表面100a离子注入n型杂质208。n型杂质208可包括例如P或As中的至少一种。n型杂质的离子注入剂量可以是1×1013cm-2至1×1014cm-2。
参照图7c，可通过高温下的热处理工艺向下扩散n型杂质208，以形成上发射极区105。上发射极区105的扩散深度可以是1μm至5μm。在上基极区104的上部中未形成上发射极区105的部分112可用作on-FET的通道。
参照图7d，可在第一氧化层图案204的两侧上形成侧壁(spacer)211。在第一氧化层图案204上沉积氧化层或氮化层之后，可通过回蚀工艺形成侧壁211。随后，可形成第三氧化层图案212。第三氧化层图案212可比第二氧化层图案205厚。侧壁211中的每个的厚度可以是300nm至1000nm，并且第三氧化层图案213的厚度可以是20nm至50nm。
参照图7e，第一光掩模图案214可被形成在上发射极区105上。可通过使用第一光掩模图案214作为掩模，通过离子注入工艺离子注入p型杂质(B、Al等)。p型杂质的离子注入剂量可以是1×1015cm-2或更大。第一掺杂区106可通过离子注入工艺被形成，并且第一掺杂区106可用作off-FET的漏极。第一掺杂区106与上基极区104之间的上发射极区105的上表面216的部分可被定义为off-FET的通道区216。根据本发明的构思，具有短且均匀长度的off-FET通道区216可通过形成侧壁211的自对准工艺和离子注入工艺来限定。
参照图7f，可去除第一光掩模图案214。然后，可执行各向同性蚀刻工艺以去除侧壁211和第一氧化层图案204的部分。通过蚀刻侧壁211和第一氧化层图案204，可部分地暴露off-FET通道区216。这里，当侧壁211的材料是通过CVD生长的氧化层，并且第一氧化层图案204是通过热生长长出的氧化层时，可更快地蚀刻侧壁211。随后，可形成第四氧化层图案217，并且第四氧化层图案217的厚度可以是20nm至50nm。
参照图7g，可形成第二光掩模图案218。第二光掩模图案218可暴露off-FET通道区216的部分。可通过使用第二光掩模图案218作为掩模来离子注入p型杂质(B、Al等)。当离子注入p型杂质(B、Al等)时，可形成第一掺杂图案110。p型杂质的离子注入剂量可以是例如1×1012cm-2至1×1013cm-2。第一掺杂图案110可用作off-FET通道110。
参照图7h，可去除第一氧化层图案204和第四氧化层图案217。可形成栅极绝缘层108和栅极图案109。可通过栅极材料层的生长和栅极材料层的图案化来形成栅极图案109。随后，可形成第三光掩模图案219。第三光掩模图案219可限定其中将形成第二掺杂区107的区域。可通过使用第三光掩模图案219作为掩模来注入n型杂质(P或As)。n型杂质的离子注入剂量可以是1×1015cm-2或更大。
返回参照图1b，在沉淀层间绝缘层113之后，可蚀刻层间绝缘层113和栅极绝缘层108。随后，可在基底100的第一表面100a上形成阴极电极114，并且可在基底100的第二表面100b上形成阳极电极115。
制造方法(实施例2)
图8是示出根据一些实施例的用于制造MOS控制晶闸管装置的方法的横截面图。
参照图7g和图8，在形成第一掺杂图案110并且去除第二光掩模图案218之后，在基底100的第一表面100a上形成第四光掩模图案221。第四光掩模图案221可暴露off-FET通道区216的另一侧的部分。n型杂质(P或As)被离子注入，并且离子注入浓度可以是1×1012cm-2至1×1014cm-2。可通过离子注入形成第二掺杂图案116。可去除第四光掩模图案221。
随后，可通过上述图7h和图1b的制造工艺形成图5的MOS控制晶闸管装置。
制造方法(实施例3)
图9是示出根据一些实施例的用于制造MOS控制晶闸管装置的方法的横截面图。
参照图8和图9，在去除第二掺杂图案116和第四光掩模图案221之后，可去除第一氧化层图案204和第四氧化层图案217。随后，可形成第五光掩模图案222。第五光掩模图案222可暴露上基极区104的部分或整个上表面112。上基极区104的上表面112可用作on-FET通道。可通过离子注入p型杂质(B、Al等)来形成阈值电压控制层117。p型杂质的离子注入剂量可以是1×1011cm-2至1×1013cm-2。
阈值电压控制层117的p型杂质可被同时离子注入到第一掺杂图案110、第二掺杂图案116和上基极区104的上表面112的部分中。考虑到该工艺，可控制形成第一掺杂图案110和第二掺杂图案116的工艺中的离子注入剂量。可选地，可控制阈值电压控制层117的离子注入工艺的剂量。根据一些实施例，可在基底100的整个第一表面100a上执行离子注入工艺，而不形成第五光掩模图案222。
可通过形成图9的阈值电压控制层117的工艺同时形成第一掺杂图案110，而不执行参照图7g描述的工艺。
在离子注入工艺之后，可去除第五光掩模图案222。随后，图6a、图6b和图6c的MOS控制晶闸管装置可通过上述图7h和图1b的制造工艺被形成。
图10a是根据一些实施例的MOS控制晶闸管装置的横截面图。图10b是根据比较示例的MOS控制晶闸管装置的横截面图。
图10a和图10b示出了MOS控制晶闸管装置，其中，根据图6b从MOS控制晶闸管装置的单位晶格去除下发射极层101和缓冲层102，并且去除下基极层103的部分，以便执行2DTCAD模拟。上基极区104与阳极电极115接触。
根据比较示例的MOS控制晶闸管装置不包括第一掺杂图案110、第二掺杂图案116和阈值电压控制层117。
图11a和图11b是示出根据比较示例的MOS控制晶闸管装置的电特性的曲线图。
参照图10b和图11a，通过以相同的方式改变上基极区104的离子注入剂量和上发射极区105的离子注入剂量来执行TCAD模拟。在这种情况下，在根据比较示例的MOS控制晶闸管装置中，随着离子注入剂量的增加，on-FET的阈值电压增加到1V，而off-FET的阈值电压在负方向上显著增加超过-4V。
参照图10b和图11b，上基极区104的离子注入恒定地固定，而改变上发射极区105的离子注入剂量以执行模拟。当上发射极区105的离子注入剂量改变时，on-FET的阈值电压几乎没有变化，并且当上发射极区105的离子注入剂量减少到某一值以下时，on-FET不被导通。
也就是说，在根据如图10b、图11a和图11b所示的比较示例的MOS控制晶闸管装置的情况下，难以通过在0V的电压下导通off-FET来关断MOS控制晶闸管装置。另外，可看出，难以允许用于导通MOS控制晶闸管装置的on-FET的阈值电压稳定地增加到1V或更大的值。
图12是示出根据一些实施例的MOS控制晶闸管装置的电特性的曲线图。
参照图12，根据图10a的一些实施例的MOS控制晶闸管装置的上基极区104的离子注入剂量以及第一掺杂图案110、第二掺杂图案116和阈值电压控制层117中的每个的离子注入剂量被控制以执行TCAD模拟。
如图12所示，可看出，off-FET在0V的栅极电压下被导通，并且on-FET的阈值电压根据离子注入条件而增加到2V或更大的稳定值。
在上文中，已经参考附图描述了本发明构思的实施例，但是在不改变技术精神或基本特征的情况下，本公开可以以其他特定形式被实现。因此，应当理解，上面公开的实施例将被认为是说明性的而不是限制性的。

Claims (16)

1.一种MOS控制晶闸管装置，包括：
基底(100)，包括彼此面对的第一表面(100a)和第二表面(100b)；
栅极图案(109)，被设置在第一表面(100a)上；
阴极电极(114)，被构造为覆盖所述栅极图案(109)；以及
阳极电极(115)，被设置在第二表面(100b)上，
其中，所述基底(100)包括：
下发射极层(101)，具有第一导电类型；
下基极层(103)，在所述下发射极层(101)上具有第二导电类型；
上基极区(104)，被设置在所述下发射极层(101)的上部中并且具有第一导电类型，其中，所述上基极区(104)被构造为暴露所述下基极层(103)的上表面的部分；
上发射极区(105)，具有第二导电类型并且被设置在所述上基极区(104)的上部中；
第一掺杂区(106)和第二掺杂区(107)，其中，第一掺杂区(106)具有第一导电类型，第二掺杂区(107)被第一掺杂区(106)围绕并且具有第二导电类型，其中，第一掺杂区(106)和第二掺杂区(107)被设置在所述上发射极区(105)的上部中；以及
第一掺杂图案(110)，具有第一导电类型，被设置在所述上发射极区(105)的上部的一个表面上，
其中，第一掺杂图案(110)沿着平行于所述基底的上表面(100a)的第一方向(D1)介于所述上基极区(104)与第一掺杂区(106)之间，
第一掺杂图案(110)被构造为在所述上发射极区(105)的上部的另一表面上暴露所述上发射极区(105)的上表面(111)，
所述栅极图案(109)中的每个被构造为覆盖所述下基极层(103)的暴露的上表面、所述上基极区(104)的暴露的上表面(112)、所述上发射极区(105)的暴露的上表面(111)、第一掺杂图案(110)的上表面和第一掺杂区(106)的上表面的部分，
所述阴极电极(114)被构造为覆盖所述栅极图案(109)的上表面和侧表面、第二掺杂区(107)的上表面和第一掺杂区(106)的上表面的部分，以及
第一导电类型和第二导电类型彼此不同。
2.根据权利要求1所述的MOS控制晶闸管装置，其中，第一掺杂图案(110)具有分段的环形或线形，
所述上发射极区(105)的上表面(111)被所述分段部分暴露，并且
第一掺杂图案(110)的上表面的面积大于所述上发射极区的上表面(111)的部分的面积。
3.根据权利要求1所述的MOS控制晶闸管装置，其中，第一掺杂图案被设置为与所述上发射极区(105)的一个表面相邻，并且
所述MOS控制晶闸管装置还包括：第二掺杂图案，具有第二导电类型并且被设置在所述上发射极区(105)的暴露的上表面(111)上。
4.根据权利要求3所述的MOS控制晶闸管装置，其中，第一掺杂图案具有分段的环形或分段的线形，
第二掺杂图案(116)被设置在所述分段部分上，并且
第一掺杂图案的上表面的面积大于第二掺杂图案(116)的上表面的面积。
5.根据权利要求1所述的MOS控制晶闸管装置，还包括：阈值电压控制层(117)，具有第一导电类型并且被设置在所述上基极区(104)的上部的至少一部分中，
其中，所述阈值电压控制层(117)与第一掺杂图案(110)接触。
6.根据权利要求5所述的MOS控制晶闸管装置，其中，所述阈值电压控制层(117)被设置在所述基底(100)的整个第一表面(100a)之上，并且
第一掺杂区(106)和第二掺杂区(107)中的每个的掺杂浓度高于所述阈值电压控制层(117)的掺杂浓度。
7.根据权利要求5所述的MOS控制晶闸管装置，其中，第一掺杂图案(110)被设置为与所述上发射极区(105)的一个表面相邻，
所述MOS控制晶闸管装置还包括：第二掺杂图案(116)，具有第二导电类型并且被设置在所述上发射极区(105)的另一表面上，并且
所述阈值电压控制层(117)与第一掺杂图案(110)和第二掺杂图案(116)接触。
8.根据权利要求5所述的MOS控制晶闸管装置，其中，所述阈值电压控制层(117)被设置在所述基底(100)的整个第一表面(100a)之上，并且
第一掺杂区(106)、第二掺杂区(107)和第二掺杂图案(116)中的每个的掺杂浓度高于所述阈值电压控制层(117)的掺杂浓度。
9.根据权利要求1所述的MOS控制晶闸管装置，其中，所述上发射极区(105)被设置为多个，
所述上发射极区(105)沿着第一方向(D1)彼此间隔开，
所述上发射极区(105)中的每个平行于所述基底(100)的第一表面(100a)并且沿着与第一方向(D1)相交的第二方向(D2)延伸，并且第一掺杂区(106)成对地被设置在所述上发射极区(105)内，
成对的第一掺杂区(106)彼此间隔开，其间具有第二掺杂区(107)，
第一掺杂区(106)和第二掺杂区(107)中的每个以线形沿着第二方向(D2)延伸，并且
所述上发射极区(105)的暴露的上表面(111)和第一掺杂图案(110)在第一方向(D1)上彼此间隔开，其间具有所述成对的第一掺杂区(106)和第二掺杂区(107)。
10.根据权利要求9所述的MOS控制晶闸管装置，其中，第一掺杂图案(110)具有分段线形，所述上发射极区(105)的上表面(111)被暴露在所述分段部分处。
11.根据权利要求9所述的MOS控制晶闸管装置，其中，第一掺杂图案(110)具有分段线形，并且
所述MOS控制晶闸管装置还包括：第二掺杂图案(116)，被设置在所述分段部分处。
12.根据权利要求1所述的MOS控制晶闸管装置，其中，所述上发射极区(105)被设置为多个，并且
考虑到平面性，
所述上发射极区(105)被布置成沿着第一方向(D1)和第二方向(D2)彼此间隔开，其中，第二方向(D2)平行于所述基底(100)的第一表面(100a)并且与第一方向(D1)相交，
第二掺杂区(107)具有圆形，
第一掺杂区(106)具有环形，并且
第一掺杂图案(110)具有围绕第一掺杂区(106)的分段环形。
13.根据权利要求12所述的MOS控制晶闸管装置，其中，第一掺杂图案(110)和所述上发射极区(105)的暴露的上表面(111)中的每个与所述下基极层(103)的暴露的上表面间隔开，其间具有所述上基极区(104)的暴露的上表面(112)。
14.根据权利要求1所述的MOS控制晶闸管装置，其中，所述上发射极区(105)被设置为多个，并且
考虑到平面性，
所述上发射极区(105)被布置成沿着第一方向(D1)和第二方向(D2)彼此间隔开，其中，第二方向(D2)平行于所述基底的第一表面(100a)并且与第一方向(D1)相交，
第二掺杂区(107)具有八边形，
第一掺杂区(106)具有八边形环形，
第一掺杂图案(110)具有围绕第一掺杂区(106)的分段环形，并且
所述上发射极区(105)的上表面(111)通过第一掺杂图案(110)的所述段部分被暴露。
15.根据权利要求14所述的MOS控制晶闸管装置，其中，第一掺杂图案(110)的所述分段部分被设置在所述八边形环的拐角部分处。
16.根据权利要求1所述的MOS控制晶闸管装置，其中，考虑到平面性，
所述下基极层(103)的暴露的上表面被设置成多个，
所述下基极层(103)的暴露的上表面被设置成彼此间隔开的多个圆形，
所述下基部区域(103)的暴露的上表面被布置成沿着第一方向(D1)和第二方向(D2)彼此间隔开，其中，第二方向(D2)平行于所述基底(100)的第一表面(100a)并且与第一方向(D1)相交，
所述上基极区(104)的上表面(112)具有围绕所述下基部区域(103)中的每个的暴露的上表面的环形，
第一掺杂图案(110)具有围绕所述上基极区(104)的上表面(112)的分段环形，并且
第一掺杂图案(106)被构造为围绕第一掺杂图案(110)。
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