JP3674630B2 - 液晶表示パネルおよびそれを用いた投写型表示装置 - Google Patents
液晶表示パネルおよびそれを用いた投写型表示装置 Download PDFInfo
- Publication number
- JP3674630B2 JP3674630B2 JP2004111239A JP2004111239A JP3674630B2 JP 3674630 B2 JP3674630 B2 JP 3674630B2 JP 2004111239 A JP2004111239 A JP 2004111239A JP 2004111239 A JP2004111239 A JP 2004111239A JP 3674630 B2 JP3674630 B2 JP 3674630B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- wiring layer
- liquid crystal
- substrate
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
Description
また、シール層よりも内側に第2の回路を形成したため、シール層よりも外側には第1の回路の領域だけを確保すればよい。よって、アクティブマトリクス基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも、周辺部分が狭い液晶表示パネルを構成することができる。また、配線層でギャップ制御ができる。
また、本発明は、前記データ線駆動回路は、第1の回路と、該第1の回路と前記画素部との間に位置する第2の回路と、該第2の回路と前記第1の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第1配線層とこの第1配線層と重なる第2配線層が形成されてもよい。
図1は、液晶表示装置に用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に示すブロック図であり、図2(A)は、このアクティブマトリクス基板に対向基板を貼り合わせた構造を示す平面図、図2(B)は図2(A)のH−H’の断面図である。なお、本形態に係るアクティブマトリクス基板は、基本的な構成が図14および図15を参照して説明したものと同様であるため、共通する部分には同一の符号を付してある。
本形態のアクティブマトリクス基板1において、基板10上における画素部11の外側領域(周辺部分)には、複数のデータ線30のそれぞれに画像信号を供給するデータ線駆動回路部60と、複数の走査線20のそれぞれに画素選択用の走査信号を供給するYシフトレジスタ700やバッファを備える走査線駆動回路部70とが構成されている。これらの駆動回路部60、70のうち、データ線駆動回路部60は、基板外周側に位置する第1の回路形成領域61と、この第1の回路形成領域61と画素部11との間に位置する第2の回路形成領域62と、この第2の回路形成領域62と第1の回路形成領域61との間に位置する配線層形成領域63とが構成され、第1の回路形成領域61には端子を介して外部からクロック信号が供給されるXシフトレジスタ610が構成されている。第2の回路形成領域62には、Xシフトレジスタ610から出力された信号に基づいて動作するアナログスイッチとしてのTFTを備えるサンプルホールド回路620が構成されている。配線層形成領域63には、Xシフトレジスタ610からサンプルホールド回路620への信号を供給するためのサンプリング信号入力用配線パターン64と、たとえば6相に展開された各画像信号に対応する6本の画像信号線66と、画像信号線66とサンプルホールド回路620とを接続する画像信号サンプリング用配線パターン65とが構成されている。このため、サンプルホールド回路620は、シフトレジスタ610から出力された信号に基づいて各TFTが動作し、画像信号線66を介して供給される画像信号を所定のタイミングでデータ線30に取り込み、各画素に供給することが可能である。
このようにして、2層の配線層を利用してセルギャップ制御領域15を構成する際には、画素スイッチング用のTFT50が以下に説明する構造を有していることから、画素スイッチング用のTFT50の製造工程をそのまま採用する。すなわち、図4(A)には、画素部11の一部(画素領域40)を拡大して示すように、いずれの画素領域40に対しても、アルミニウム膜などからなるデータ線30の下層側においてデータ線30に部分的に重なるように形成したポリシリコンからなる半導体膜51(TFTの能動層)と、ポリシリコンなどからなる走査線20の一部をゲート電極21として用い、画素スイッチング用のTFT50が形成されている。このTFT50において、半導体膜51にはゲート電極21に対して自己整合的にソース領域521およびドレイン領域522が形成され、ソース領域521にはコンタクトホール56を介してデータ線30が電気的接続し、ドレイン領域522にはコンタクトホール57を介して画素電極55が電気的接続している。また、図4(A)に示す例では、走査線20に沿うように、この走査線20と同時形成されたポリシリコンからなる容量線22が形成され、この容量線22に対してはドレイン領域522の延設部分523が重なって保持容量を構成している。
以上説明したように、本形態では、データ側駆動回路部60の第1の回路形成領域61、第2の回路形成領域62、および配線層形成領域63のうち、配線層形成領域63に重なるようにシール層80を形成することによって、第1の回路形成領域62が液晶封入領域12内に位置するように構成してある。すなわち、図14および図15を参照して説明した構造からみれば、図3に示すように、シール層80よりも内側部分に第2の回路形成領域62を形成した分だけ、シール層80よりも外側部分において第1の回路形成領域61を幅L4にまで拡張できる。また、第2の回路形成領域62についてもブラックマトリクス91で隠れている部分を利用しているので、幅L5にまで拡張できる。それ故、本形態によれば、液晶表示パネルの表示の品位を高めることを目的に、データ側駆動回路部60に対してはそれを構成するTFTのチャネル幅の拡張によるオン電流の増大(動作速度の向上)、あるいは大規模回路の導入などを行うことができる。すなわち、本形態の液晶表示パネルでは、アクティブマトリクス基板1を大型化せずに、かつ、画素部11を含む液晶封入領域12やシール層80が占めている部分を縮小することなく、データ側駆動回路部60の形成領域を実質的に拡張することができる。また、逆にいえば、シール層80よりも内側部分に第2の回路形成領域62を形成したので、シール層80よりも外側には第1の回路形成領域61だけを確保すればよい。すなわち、シール層80よりも外側にはシフトレジシタ回路610を構成すればよい。それ故、アクティブマトリクス基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶表示パネルを構成することができる。
なお、上記実施形態では、アクティブマトリクス基板において画素部の一方の側のみにデータ側駆動回路部60を構成した場合を例に説明したが、図8(A)、(B)に示すように、アクティブマトリクス基板1において画素部11の両側にデータ線駆動回路部60を構成してもよい。この場合にも、2つのデータ線駆動回路部60のいずれにおいても、第1の回路形成領域61、第2の回路形成領域62、および配線層形成領域63のうち、配線層形成領域63に重なるように前記のシール層80(図中、一点鎖線によりシール層80の外周縁を示す。)を形成することによって、いずれのデータ線駆動回路部60においても、第2の回路形成領域62が液晶封入領域12内に位置するように構成する。このように構成するにあたっては、図8(A)に示すように、画素部11の両側にある2つのデータ線駆動回路部60から同一のデータ線30に対して同一の画像信号を同一のタイミングで供給するように構成して歩留りなどを向上させてもよい。また、図8(B)に示すように、画素部11の両側にある2つのデータ線駆動回路部60のそれぞれが、複数のデータ線30のうち一本おきに画像信号を供給するように構成し、安価な構成でサンプリング周波数を2倍に高めてもよい。
上記実施の形態に係る液晶表示パネルを透過型で構成した場合の電子機器への使用例を、図9ないし図13を参照して説明する。
5 対向基板
10 基板
11 画素部
12 液晶封入領域
13 第1の配線層
14 第2の配線層
15 セルギャップ制御領域
20 走査線
30 データ線
40 画素領域
50 画素スイッチング用のTFT
60 データ線駆動回路部
61 第1の回路形成領域
62 第2の回路形成領域
63 配線層形成領域
64 サンプリング信号入力用配線パターン
66 画像信号線
65 画像信号サンプリング用配線パターン
70 走査線駆動回路部
80 シール層
610 Xシフトレジスタ
620 サンプルホールド回路
Claims (7)
- 基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記走査線駆動回路は、第1の回路と、該第1の回路と前記画素部との間に位置する第2の回路と、該第2の回路と前記第1の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第1配線層とこの第1配線層と重なる第2配線層が形成されてなることを特徴とする液晶表示パネル。 - 請求項1において、前記第1回路はシフトレジスタであり、前記第2回路はバッファ回路であることを特徴とする液晶表示パネル。
- 基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記データ線駆動回路は、第1の回路と、該第1の回路と前記画素部との間に位置する第2の回路と、該第2の回路と前記第1の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第1配線層とこの第1配線層と重なる第2配線層が形成されてなることを特徴とする液晶表示パネル。 - 請求項3において、前記第1回路はシフトレジスタであり、前記第2回路はサンプルホールド回路であることを特徴とする液晶表示パネル。
- 請求項1乃至4のいずれか一項において、前記第1配線層は、前記データ線と同時形成された配線層で構成され、前記第2配線層は、前記走査線と同時形成された配線層で構成されることを特徴とする液晶表示パネル。
- 基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記走査線駆動回路は、第1の回路と、該第1の回路と前記画素部との間に位置する第2の回路と、該第2の回路と前記第1の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第1配線層とこの第1配線層と重なる第2配線層が形成されてなり、
前記データ線駆動回路は、第1の回路と、該第1の回路と前記画素部との間に位置する第2の回路と、該第2の回路と前記第1の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第1配線層とこの第1配線層と重なる第2配線層が形成されてなることを特徴とする液晶表示パネル。 - 請求項1乃至6のいずれかに規定する液晶表示パネルを用いた投写型表示装置であって、光源部と、該光源部から出射された光を前記液晶表示パネルで光変調した光をスクリーンなどの投写面に投写する投写手段とを有することを特徴とする投写型表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004111239A JP3674630B2 (ja) | 2004-04-05 | 2004-04-05 | 液晶表示パネルおよびそれを用いた投写型表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004111239A JP3674630B2 (ja) | 2004-04-05 | 2004-04-05 | 液晶表示パネルおよびそれを用いた投写型表示装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002169065A Division JP3989776B2 (ja) | 2002-06-10 | 2002-06-10 | 液晶表示パネルおよびそれを用いた投射型表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004213045A JP2004213045A (ja) | 2004-07-29 |
JP3674630B2 true JP3674630B2 (ja) | 2005-07-20 |
Family
ID=32822360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004111239A Expired - Fee Related JP3674630B2 (ja) | 2004-04-05 | 2004-04-05 | 液晶表示パネルおよびそれを用いた投写型表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3674630B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100437240C (zh) * | 2005-02-17 | 2008-11-26 | 精工爱普生株式会社 | 电光装置及其制造方法以及电子设备 |
-
2004
- 2004-04-05 JP JP2004111239A patent/JP3674630B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004213045A (ja) | 2004-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3685177B2 (ja) | 電気光学装置及び電子機器 | |
US7116390B2 (en) | Electro-optical device and electronic apparatus comprising the same | |
US6847083B2 (en) | Semiconductor device, electro-optic device, and electronic instrument | |
KR20070122145A (ko) | 전기 광학 장치 및 전자 기기 | |
KR100614737B1 (ko) | 전기 광학 장치 및 전자 기기 | |
JP4211644B2 (ja) | 電気光学装置の製造方法 | |
KR100579343B1 (ko) | 전기 광학 장치 및 전자 기기 | |
JP3336900B2 (ja) | 液晶表示パネルおよびそれを用いた投写型表示装置 | |
JP2001036087A (ja) | アクティブマトリクス基板、電気光学装置及び電子機器 | |
US8643014B2 (en) | Electro-optical device and electronic apparatus | |
JP2008026348A (ja) | 電気光学装置及び電子機器 | |
JP3674630B2 (ja) | 液晶表示パネルおよびそれを用いた投写型表示装置 | |
JP3989776B2 (ja) | 液晶表示パネルおよびそれを用いた投射型表示装置 | |
JP4321094B2 (ja) | 電気光学装置及び電子機器 | |
JP2011203288A (ja) | 電気光学装置及び電子機器 | |
JP2000047602A (ja) | 電気光学装置及びそれを用いた投射型表示装置 | |
JP3603902B2 (ja) | 液晶装置 | |
JP2003057677A (ja) | 電気光学装置及び電子機器 | |
JP3520739B2 (ja) | 液晶装置 | |
JP2005266814A (ja) | 電気光学装置及び電子機器 | |
JP3987450B2 (ja) | 液晶装置 | |
JP2008205248A (ja) | 半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器 | |
JP2010060900A (ja) | 電気光学装置及び備えた電子機器 | |
JP2003140186A (ja) | 電気光学装置の製造方法、電気光学装置、および電子機器 | |
JP2003209253A (ja) | 基板装置及びその製造方法並びに電気光学装置及び電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140513 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |