JP3674630B2

JP3674630B2 - Liquid crystal display panel and projection display device using the same

Info

Publication number: JP3674630B2
Application number: JP2004111239A
Authority: JP
Inventors: 正夫村出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-04-05
Filing date: 2004-04-05
Publication date: 2005-07-20
Anticipated expiration: 2017-03-12
Also published as: JP2004213045A

Description

本発明は、駆動回路内蔵型のアクティブマトリクス基板を用いた液晶表示パネル、およびそれを用いた投写型表示装置に関するものである。さらに詳しくは、アクティブマトリクス基板と対向基板との間にシール層を介して液晶層が挟持されてなる液晶パネルにおいて、画素部の周辺部に形成された駆動回路の構造に関するものである。 The present invention relates to a liquid crystal display panel using an active matrix substrate with a built-in drive circuit, and a projection display device using the same. More specifically, the present invention relates to a structure of a drive circuit formed in a peripheral portion of a pixel portion in a liquid crystal panel in which a liquid crystal layer is sandwiched between an active matrix substrate and a counter substrate via a seal layer.

液晶表示パネルに用いられるアクティブマトリクス基板のうち、駆動回路内蔵型のものでは、図１４のブロック図に示されるように、基板１０の上にマトリクス状に配列された複数の走査線２０および複数のデータ線３０によって画素領域４０が区画された画素部１１が構成されている。この画素部１１において、画素領域４０のそれぞれには走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０（薄膜トランジスタ）が形成されている。また、基板１０上における画素部１１の外側領域には、複数のデータ線３０のそれぞれに画像信号を供給するデータ側駆動回路部６０と、複数の走査線２０のそれぞれに走査信号を供給するＹシフトレジシタ７００を備える走査側駆動回路部７０とが構成されている。これらの駆動回路部６０、７０のうち、データ側駆動回路部６０は、基板外周側に位置する第１の回路形成領域６１と、この第１の回路形成領域６１と画素部１１との間に位置する第２の回路形成領域６２と、この第２の回路形成領域６２と第１の回路形成領域６１との間に位置する配線層形成領域６３とが構成され、第１の回路形成領域６１には端子を介してクロック信号が供給されるＸシフトレジスタ６１０が構成されている。第２の回路形成領域６２には、アナログスイッチとしてのＴＦＴを備えるサンプルホールド回路６２０が構成されている。配線層形成領域６３には、Ｘシフトレジスタ６１０からサンプルホールド回路６２０への信号を供給するためのサンプリング信号入力用配線パターン６４と、６相分の画像信号線６６と、画像信号線６６とサンプルホールド回路６２０とを接続する画像信号サンプリング用配線パターン６５とが構成されている。 Among the active matrix substrates used in the liquid crystal display panel, those with a built-in driving circuit include a plurality of scanning lines 20 and a plurality of scanning lines 20 arranged in a matrix on the substrate 10 as shown in the block diagram of FIG. A pixel unit 11 in which a pixel region 40 is partitioned by the data line 30 is configured. In the pixel portion 11, a pixel switching TFT 50 (thin film transistor) connected to the scanning line 20 and the data line 30 is formed in each pixel region 40. Further, in the outer region of the pixel unit 11 on the substrate 10, the data side drive circuit unit 60 that supplies an image signal to each of the plurality of data lines 30 and the Y that supplies the scanning signal to each of the plurality of scanning lines 20. A scanning side drive circuit unit 70 including a shift register 700 is configured. Of these drive circuit units 60 and 70, the data-side drive circuit unit 60 includes a first circuit formation region 61 located on the outer peripheral side of the substrate, and between the first circuit formation region 61 and the pixel unit 11. A second circuit formation region 62 located and a wiring layer formation region 63 located between the second circuit formation region 62 and the first circuit formation region 61 are configured. An X shift register 610 to which a clock signal is supplied via a terminal is configured. In the second circuit formation region 62, a sample hold circuit 620 including a TFT as an analog switch is configured. In the wiring layer formation region 63, a sampling signal input wiring pattern 64 for supplying a signal from the X shift register 610 to the sample hold circuit 620, an image signal line 66 for six phases, an image signal line 66, and a sample An image signal sampling wiring pattern 65 for connecting the hold circuit 620 is configured.

このように構成したアクティブマトリクス基板１は、所定の隙間を介して対向基板（図示せず。）と貼り合わされ、これらの基板間に液晶が封入される。このような貼り合わせ構造を構成するにあたって、従来は、図１５に示すように、画素部１１の外側領域のうち、画素部１１とデータ側駆動回路部６０（サンプルホールド回路６２０）との間、および画素部１１と走査側駆動回路部７０との間に相当する領域にギャップ材含有のシール材を塗布し、このシール層８０によって、アクティブマトリクス基板１と、対向電極およびブラックマトリクス９１が構成された対向基板とを貼り合わせて、その内側領域を液晶封入領域１２としている。ここで、走査側駆動回路部７０近くの走査線２０、および画素部１１とデータ側駆動回路部６０とを接続する引出し線９０については、データ線３０と同時形成された第１の配線層１３と、第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４との重なり部分を利用して全体として平坦なセルギャップ制御領域１５を構成している。なお、シール層８０の形成領域を図１４に示すと、一点鎖線Ｌ１１で表され、その内側領域が液晶封入領域１２となる。 The active matrix substrate 1 configured as described above is bonded to a counter substrate (not shown) through a predetermined gap, and liquid crystal is sealed between these substrates. In configuring such a bonding structure, conventionally, as shown in FIG. 15, in the outer region of the pixel unit 11, between the pixel unit 11 and the data side drive circuit unit 60 (sample hold circuit 620), In addition, a gap material-containing sealing material is applied to a region corresponding to between the pixel portion 11 and the scanning side driving circuit portion 70, and the active matrix substrate 1, the counter electrode, and the black matrix 91 are configured by the sealing layer 80. The counter substrate is pasted together, and the inner region is used as the liquid crystal sealing region 12. Here, with respect to the scanning line 20 near the scanning side drive circuit unit 70 and the lead line 90 connecting the pixel unit 11 and the data side drive circuit unit 60, the first wiring layer 13 formed simultaneously with the data line 30 is used. A cell gap control region 15 that is flat as a whole is configured by using an overlapping portion with the second wiring layer 14 that is formed simultaneously with the scanning line 20 so as to overlap the first wiring layer 13. In addition, when the formation area of the sealing layer 80 is shown in FIG.

しかしながら、液晶表示パネルに対しては表示品位の向上が求められる状況にあって、データ側駆動回路部６０に対してはそれを構成するＴＦＴの動作速度の向上、あるいは大規模回路の導入などが求められているが、従来の液晶表示パネルでは、アクティブマトリクス基板１上でデータ側駆動回路部６０の形成領域をこれ以上拡張できないため、ＴＦＴのチャネル幅の拡張によるオン電流の増大や新たな回路の導入などが不可能である。すなわち、従来の液晶表示パネルでは、アクティブマトリクス基板１を大型化せずに、周辺部分（データ側駆動回路部６０の形成領域）を拡張するには、その分、画素部１１を含む液晶封入領域１２やシール領域８０が占めている部分を縮小する必要があるが、かかる変更は表示面積の縮小やシール性の低下を招くため、困難である。 However, the liquid crystal display panel is required to improve display quality, and the data side drive circuit unit 60 is required to improve the operating speed of the TFTs constituting it or introduce a large-scale circuit. In the conventional liquid crystal display panel, since the formation region of the data side drive circuit section 60 cannot be expanded any more on the active matrix substrate 1, an increase in on-current due to the expansion of the TFT channel width or a new circuit is required. Is not possible. That is, in the conventional liquid crystal display panel, in order to expand the peripheral portion (formation region of the data side drive circuit unit 60) without increasing the size of the active matrix substrate 1, the liquid crystal encapsulated region including the pixel unit 11 is correspondingly increased. 12 and the portion occupied by the seal region 80 need to be reduced, but such a change is difficult because the display area is reduced and the sealing performance is lowered.

また、従来のアクティブマトリクス基板１では、表示領域の面積をそのままにして液晶表示パネルを小型化しようにも、シール層８０の周辺部には、幅Ｌ１を占めるサンプルホールド回路６２０、および幅Ｌ２を占めるシフトレジスタ６１０を形成する必要がある以上、液晶表示パネルの小型化が困難である。 Further, in the conventional active matrix substrate 1, in order to reduce the size of the liquid crystal display panel while keeping the area of the display region as it is, the sample hold circuit 620 occupying the width L1 and the width L2 are provided around the seal layer 80. Since it is necessary to form the occupied shift register 610, it is difficult to reduce the size of the liquid crystal display panel.

以上の問題点に鑑みて、本発明の課題は、駆動回路内蔵型のアクティブマトリクス基板を用いた液晶表示パネルにおいて、液晶封入領域を規定するシール層と周辺回路との配置を改良することにより、アクティブマトリクス基板上でのデータ側駆動回路の形成領域を拡張し、データ側駆動回路への新たな回路の導入、あるいはシール層周辺部分の縮小などを可能とする構成を提供することにある。 In view of the above problems, an object of the present invention is to improve the arrangement of a seal layer that defines a liquid crystal sealing region and a peripheral circuit in a liquid crystal display panel using an active matrix substrate with a built-in drive circuit. An object of the present invention is to provide a configuration capable of expanding a formation region of a data side driving circuit on an active matrix substrate and introducing a new circuit to the data side driving circuit or reducing a peripheral portion of a seal layer.

上記課題を解決するために、本発明は、基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、前記走査線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなることを特徴とする。 In order to solve the above problems, the present invention provides a plurality of scanning lines and a plurality of data lines arranged in a matrix on a substrate, and a switching thin film transistor provided corresponding to the scanning lines and the data lines. And a data line driving circuit for supplying image signals to the plurality of data lines and a scanning line driving circuit for supplying scanning signals to the scanning lines are formed in a peripheral region of the pixel part. In the liquid crystal display panel in which the liquid crystal is sandwiched between the substrate and the counter substrate, and the substrate and the counter substrate are bonded to each other by a gap material-containing seal layer, the scanning line driving circuit includes: A circuit, a second circuit located between the first circuit and the pixel portion, and a wiring layer located between the second circuit and the first circuit, and the sealing layer Overlaps the wiring layer and Wiring layers, wherein a second wiring layer which overlaps with the first wiring layer and the first wiring layer as the gap control region is formed.

すなわち、シール層よりも内側に第２の回路が形成された分だけ、シール層よりも外側において第１の回路を拡張できる。それ故、走査線駆動回路に対しては走査線駆動回路を構成するＴＦＴのチャネル幅の増大によるオン電流の増大、すなわちＴＦＴの動作速度の向上、あるいは走査線駆動回路への大規模回路の導入などを行うことができる。よって、本発明によれば、アクティブマトリクス基板を大型化せずに、かつ画素部を含む液晶封入領域やシール領域が占めている部分を縮小することなく、走査線駆動回路の形成領域を実質的に拡張することができるので、液晶表示パネルの表示の品位を高めることができる。
また、シール層よりも内側に第２の回路を形成したため、シール層よりも外側には第１の回路の領域だけを確保すればよい。よって、アクティブマトリクス基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも、周辺部分が狭い液晶表示パネルを構成することができる。また、配線層でギャップ制御ができる。
また、本発明は、前記データ線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてもよい。 That is, the first circuit can be expanded outside the seal layer by the amount that the second circuit is formed inside the seal layer. Therefore, for the scanning line driving circuit, the on-current is increased by increasing the channel width of the TFT constituting the scanning line driving circuit, that is, the operation speed of the TFT is improved, or a large-scale circuit is introduced into the scanning line driving circuit. And so on. Therefore, according to the present invention, the area where the scanning line driving circuit is formed can be substantially reduced without increasing the size of the active matrix substrate and without reducing the area occupied by the liquid crystal sealing area including the pixel portion and the seal area. Therefore, the display quality of the liquid crystal display panel can be improved.
Further, since the second circuit is formed inside the seal layer, only the region of the first circuit needs to be secured outside the seal layer. Accordingly, since the peripheral portion of the active matrix substrate can be reduced, a liquid crystal display panel having a narrow peripheral portion can be formed while having a display area of the same size. Further, the gap can be controlled in the wiring layer.
According to the present invention, the data line driver circuit includes a first circuit, a second circuit positioned between the first circuit and the pixel portion, the second circuit, and the first circuit. And a wiring layer positioned between the circuit and the seal layer. The seal layer overlaps the wiring layer, and the wiring layer is formed with a first wiring layer and a second wiring layer overlapping the first wiring layer as a gap control region. May be.

本発明の液晶表示パネルを用いた投写型表示装置は、光源部と、該光源部から出射された光を前記液晶表示パネルで光変調した光をスクリーンなどの投写面に投写する投写手段とを有することを特徴とする。 A projection display device using the liquid crystal display panel of the present invention includes a light source unit and a projection unit that projects light, which is light modulated from the light source unit by the liquid crystal display panel, onto a projection surface such as a screen. It is characterized by having.

図面を参照して、本発明の実施の形態を説明する。 Embodiments of the present invention will be described with reference to the drawings.

（アクティブマトリクス基板の全体および画素部の構成）
図１は、液晶表示装置に用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に示すブロック図であり、図２（Ａ）は、このアクティブマトリクス基板に対向基板を貼り合わせた構造を示す平面図、図２（Ｂ）は図２（Ａ）のＨ−Ｈ’の断面図である。なお、本形態に係るアクティブマトリクス基板は、基本的な構成が図１４および図１５を参照して説明したものと同様であるため、共通する部分には同一の符号を付してある。 (Overall active matrix substrate and pixel configuration)
FIG. 1 is a block diagram schematically showing the configuration of an active matrix substrate with a built-in driving circuit used in a liquid crystal display device. FIG. 2A shows a structure in which a counter substrate is bonded to the active matrix substrate. FIG. 2B is a cross-sectional view taken along the line HH ′ of FIG. Note that the active matrix substrate according to this embodiment has the same basic configuration as that described with reference to FIGS. 14 and 15, and therefore, common portions are denoted by the same reference numerals.

図１からわかるように、本形態の液晶表示パネルに用いられる駆動回路内蔵型のアクティブマトリクス基板１も、画素部１１では、ガラスや石英などの透明な基板１０の上に複数の走査線２０および複数のデータ線３０がマトリクス状に配列され、これらの走査線２０およびデータ線３０によって画素領域４０が区画されている。いずれの画素領域４０にも、走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０が形成され、このＴＦＴ５０のドレイン電極は、後述するように、液晶セルを構成するための画素電極である。 As can be seen from FIG. 1, the drive circuit built-in type active matrix substrate 1 used in the liquid crystal display panel of this embodiment also has a plurality of scanning lines 20 and a plurality of scanning lines 20 on a transparent substrate 10 such as glass or quartz. A plurality of data lines 30 are arranged in a matrix, and a pixel region 40 is partitioned by the scanning lines 20 and the data lines 30. In any pixel region 40, a pixel switching TFT 50 connected to the scanning line 20 and the data line 30 is formed, and the drain electrode of the TFT 50 is a pixel electrode for constituting a liquid crystal cell, as will be described later. .

（アクティブマトリクス基板の周辺部分の構成）
本形態のアクティブマトリクス基板１において、基板１０上における画素部１１の外側領域（周辺部分）には、複数のデータ線３０のそれぞれに画像信号を供給するデータ線駆動回路部６０と、複数の走査線２０のそれぞれに画素選択用の走査信号を供給するＹシフトレジスタ７００やバッファを備える走査線駆動回路部７０とが構成されている。これらの駆動回路部６０、７０のうち、データ線駆動回路部６０は、基板外周側に位置する第１の回路形成領域６１と、この第１の回路形成領域６１と画素部１１との間に位置する第２の回路形成領域６２と、この第２の回路形成領域６２と第１の回路形成領域６１との間に位置する配線層形成領域６３とが構成され、第１の回路形成領域６１には端子を介して外部からクロック信号が供給されるＸシフトレジスタ６１０が構成されている。第２の回路形成領域６２には、Ｘシフトレジスタ６１０から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路６２０が構成されている。配線層形成領域６３には、Ｘシフトレジスタ６１０からサンプルホールド回路６２０への信号を供給するためのサンプリング信号入力用配線パターン６４と、たとえば６相に展開された各画像信号に対応する６本の画像信号線６６と、画像信号線６６とサンプルホールド回路６２０とを接続する画像信号サンプリング用配線パターン６５とが構成されている。このため、サンプルホールド回路６２０は、シフトレジスタ６１０から出力された信号に基づいて各ＴＦＴが動作し、画像信号線６６を介して供給される画像信号を所定のタイミングでデータ線３０に取り込み、各画素に供給することが可能である。 (Configuration of peripheral part of active matrix substrate)
In the active matrix substrate 1 of the present embodiment, a data line driving circuit unit 60 that supplies an image signal to each of the plurality of data lines 30 and a plurality of scans in the outer region (peripheral part) of the pixel unit 11 on the substrate 10. A Y shift register 700 that supplies a scanning signal for pixel selection to each of the lines 20 and a scanning line driving circuit unit 70 that includes a buffer are configured. Among these drive circuit units 60 and 70, the data line drive circuit unit 60 includes a first circuit formation region 61 located on the outer peripheral side of the substrate, and between the first circuit formation region 61 and the pixel unit 11. A second circuit formation region 62 located and a wiring layer formation region 63 located between the second circuit formation region 62 and the first circuit formation region 61 are configured. The X shift register 610 is configured to be supplied with a clock signal from the outside via a terminal. In the second circuit formation region 62, a sample hold circuit 620 including a TFT as an analog switch that operates based on a signal output from the X shift register 610 is configured. In the wiring layer forming region 63, a sampling signal input wiring pattern 64 for supplying a signal from the X shift register 610 to the sample hold circuit 620 and, for example, six lines corresponding to each image signal developed in six phases. An image signal line 66 and an image signal sampling wiring pattern 65 that connects the image signal line 66 and the sample hold circuit 620 are configured. Therefore, in the sample and hold circuit 620, each TFT operates based on the signal output from the shift register 610, and the image signal supplied via the image signal line 66 is taken into the data line 30 at a predetermined timing. It is possible to supply the pixel.

このように構成したアクティブマトリクス基板１は、図２（Ａ）及び図２（Ｂ）に示すように、対向電極５５およびブラックマトリクス９１を備える透明な対向基板５とギャップ材含有のシール材を塗布したシール層８０によって貼り合わされ、これらの基板間に液晶が封入される。シール層８０には、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。また、ギャップ材としては、直径約２μｍ〜約６μｍの円筒や球状のグラスファイバー等を用いることができる。ここで、対向基板５はアクティブマトリクス基板１よりも小さく、アクティブマトリクス基板１の周辺部分は、対向基板５の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板１の入出力端子７及び第１駆動回路６１は、アクティブマトリクス基板１と対向基板５とを貼り合わせた後も露出しており、第２駆動回路６２は貼り合わせた内側に配置されている。また、アクティブマトリクス基板１と対向基板５とは、上下導通材８によりコモン電位（ＬＣＣＯＭ）とされている。なお、シール層８０は部分的に途切れているため、そこから対向基板５とアクティブマトリクス基板１とを貼り合わせた後も液晶を封入でき、封入した後は封止剤６で塞がれる。 As shown in FIGS. 2A and 2B, the active matrix substrate 1 configured as described above is applied with a transparent counter substrate 5 having a counter electrode 55 and a black matrix 91 and a sealing material containing a gap material. The liquid crystal is sealed between these substrates. For the seal layer 80, an epoxy resin, various ultraviolet curable resins, or the like can be used. As the gap material, a cylinder having a diameter of about 2 μm to about 6 μm, a spherical glass fiber, or the like can be used. Here, the counter substrate 5 is smaller than the active matrix substrate 1, and the peripheral portion of the active matrix substrate 1 is bonded so as to protrude from the outer peripheral edge of the counter substrate 5. Therefore, the input / output terminals 7 and the first drive circuit 61 of the active matrix substrate 1 are exposed even after the active matrix substrate 1 and the counter substrate 5 are bonded together, and the second drive circuit 62 is located inside the bonded substrates. Has been placed. Further, the active matrix substrate 1 and the counter substrate 5 are set to a common potential (LCCOM) by the vertical conductive material 8. Since the seal layer 80 is partially broken, the liquid crystal can be sealed after the counter substrate 5 and the active matrix substrate 1 are bonded to each other. After the sealing, the seal layer 80 is sealed with the sealant 6.

このような貼り合わせ構造を構成するにあたって、本形態では、図３にアクティブマトリクス基板１の一部（図２の円領域Ｌ１２）を拡大して示すように、画素部１１の外側領域のうち、第１の回路形成領域６１と第２の回路形成領域６２との間に位置する配線層形成領域６３に重なるようにギャップ材含有のシール材が塗布され、このシール層８０によって、アクティブマトリクス基板１と対向基板５とを貼り合わせている。従って、アクティブマトリクス基板１と対向基板５との間にはシール層８０の内側に液晶封入領域１２が区画され、かつ、この液晶封入領域１２内に第２の回路形成領域６２（サンプルホールド回路６２０）が位置している。本実施例では、対向基板５にはシール層８０の内周縁に沿うようにブラックマトリクス９１が形成されているが、該ブラックマトリクスの開口部よりも外側に第２の回路形成領域６２の内周縁が位置している。すなわち、第２の回路形成領域６２は液晶封入領域１２内にあるが、ブラックマトリクス９１の開口部より内側へはみ出していない。それ故、シール層の形成領域を図１に示すと、一点鎖線Ｌ１３で表され、その内側領域が液晶封入領域１２となる。 In constructing such a bonded structure, in this embodiment, as shown in an enlarged view of a part of the active matrix substrate 1 (circle region L12 in FIG. 2) in FIG. A sealing material containing a gap material is applied so as to overlap the wiring layer forming region 63 located between the first circuit forming region 61 and the second circuit forming region 62, and the active matrix substrate 1 is formed by the sealing layer 80. And the counter substrate 5 are bonded together. Therefore, the liquid crystal encapsulating region 12 is defined inside the seal layer 80 between the active matrix substrate 1 and the counter substrate 5, and the second circuit forming region 62 (sample hold circuit 620) is formed in the liquid crystal encapsulating region 12. ) Is located. In this embodiment, a black matrix 91 is formed on the counter substrate 5 along the inner periphery of the seal layer 80, but the inner periphery of the second circuit formation region 62 is located outside the opening of the black matrix. Is located. That is, the second circuit formation region 62 is in the liquid crystal sealing region 12, but does not protrude beyond the opening of the black matrix 91. Therefore, when the formation region of the sealing layer is shown in FIG.

本形態では、アクティブマトリクス基板１の外周部分の両側には走査側駆動回路部７０が対称に構成され、いずれの走査側駆動回路部７０においても、シール層８０は走査側駆動回路部７０よりも完全に内側、すなわち、走査線２０に重なる領域に形成されている。 In this embodiment, the scanning side drive circuit unit 70 is configured symmetrically on both sides of the outer peripheral portion of the active matrix substrate 1, and the seal layer 80 is located more than the scanning side drive circuit unit 70 in any of the scanning side drive circuit units 70. It is formed inside completely, that is, in a region overlapping the scanning line 20.

図３を用いて詳述すると、シール層８０の下層側に位置する各配線層は、対向基板５に向けてほぼ均一に突出している。即ち、データ線駆動回路部６０の側では、第１の回路形成領域６１に形成されているＸシフトレジスタ６１０とサンプルホールド回路６２０とを接続する多数のサンプリング信号入力用配線パターン６４は、データ線３０と同時形成された第１の配線層１３と、この第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４が形成されている。この第２の配線層１４と第１の配線層１３との重なり部分は、隣合う配線層と隙間を介して並んでほぼ均一に対向基板５に向けて突出しているため、液晶層のセルギャップの制御に利用できる。また、サンプリング信号入力用配線パターン６４と、配線層形成領域６３内を通る画像信号線６６との重なり部分も、対向基板５に向けてほぼ均一に突出しているため、ギャップ制御に利用できる。 Specifically, referring to FIG. 3, each wiring layer located on the lower layer side of the seal layer 80 protrudes substantially uniformly toward the counter substrate 5. That is, on the data line drive circuit section 60 side, a large number of sampling signal input wiring patterns 64 that connect the X shift register 610 and the sample hold circuit 620 formed in the first circuit formation region 61 are connected to the data line. A first wiring layer 13 formed at the same time as 30 and a second wiring layer 14 formed at the same time as the scanning lines 20 so as to overlap the first wiring layer 13 are formed. Since the overlapping portion of the second wiring layer 14 and the first wiring layer 13 is aligned with the adjacent wiring layer through the gap and protrudes almost uniformly toward the counter substrate 5, the cell gap of the liquid crystal layer Can be used to control Further, since the overlapping portion of the sampling signal input wiring pattern 64 and the image signal line 66 passing through the wiring layer forming region 63 protrudes substantially uniformly toward the counter substrate 5, it can be used for gap control.

また、データ側駆動回路部６０の側では、配線層形成領域６２内を通る画像信号線６６とサンプルホールド回路６２０とを接続する画像信号サンプリング用配線パターン６５も、データ線３０と同時形成された第１の配線層１３と、第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４とを備え、この第２の配線層１４と第１の配線層１３との重なり部分も、隣合う配線層とわずかな隙間を介して並んで対向基板５に向けて突出している。しかも、画像信号サンプリング用配線パターン６５は、配線層形成領域６３内を通る画像信号線６６との重なり部分によっても、対向基板５に向けてほぼ均一に突出している。このように配線層はほぼ均一に対向基板に向けて突出しており、図３にはアクティブマトリクスパネルの一部しか図示されていないが、配線層は平面的に見て画素部の周辺の上下、左右に形成されているため、これらの配線層が、ギャップ制御として機能し、セルギャップを均一にするために利用することができる。本発明はこれらの複数の配線層を利用してギャップ制御を行うものであり、本明細書では上述のようなシール材が形成される領域の配線層１５を以下、セルギャップ制御領域と称して説明する。 On the data side drive circuit section 60 side, an image signal sampling wiring pattern 65 that connects the image signal line 66 passing through the wiring layer forming region 62 and the sample hold circuit 620 is also formed simultaneously with the data line 30. A first wiring layer 13 and a second wiring layer 14 formed simultaneously with the scanning line 20 so as to overlap the first wiring layer 13 are provided. The second wiring layer 14 and the first wiring layer 13 are provided. The overlapping portion also protrudes toward the counter substrate 5 alongside the adjacent wiring layer with a slight gap. Moreover, the image signal sampling wiring pattern 65 protrudes substantially uniformly toward the counter substrate 5 even at the overlapping portion with the image signal line 66 passing through the wiring layer forming region 63. In this way, the wiring layer protrudes almost uniformly toward the counter substrate, and only a part of the active matrix panel is shown in FIG. 3, but the wiring layer is located above and below the periphery of the pixel portion in plan view. Since they are formed on the left and right, these wiring layers function as gap control and can be used to make the cell gap uniform. In the present invention, the gap control is performed using the plurality of wiring layers. In this specification, the wiring layer 15 in the region where the sealing material as described above is formed is hereinafter referred to as a cell gap control region. explain.

同様に、走査側駆動回路部７０の側でも、走査線２０に対して、データ線３０と同時形成された第１の配線層１３が重なっており、この重なり部分も、隣合う配線層と隙間を介して並んで対向基板５に向けてほぼ均一に突出してセルギャップ制御領域１５を構成している。 Similarly, on the scanning side drive circuit unit 70 side, the first wiring layer 13 formed simultaneously with the data line 30 overlaps the scanning line 20, and this overlapping portion also has a gap with the adjacent wiring layer. The cell gap control region 15 is configured so as to protrude substantially uniformly toward the counter substrate 5 side by side.

従って、データ線駆動回路部６０の側、および走査線駆動回路部７０の側の双方において、シール層８０に含有されているギャップ材のうち、各セルギャップ制御領域１５に位置するギャップ材は、アクティブマトリクス基板１と対向基板５との間に所定の隙間を確保することになる。 Accordingly, among the gap materials contained in the seal layer 80 on both the data line drive circuit unit 60 side and the scanning line drive circuit unit 70 side, the gap material located in each cell gap control region 15 is: A predetermined gap is secured between the active matrix substrate 1 and the counter substrate 5.

（アクティブマトリクス基板の製造方法）
このようにして、２層の配線層を利用してセルギャップ制御領域１５を構成する際には、画素スイッチング用のＴＦＴ５０が以下に説明する構造を有していることから、画素スイッチング用のＴＦＴ５０の製造工程をそのまま採用する。すなわち、図４（Ａ）には、画素部１１の一部（画素領域４０）を拡大して示すように、いずれの画素領域４０に対しても、アルミニウム膜などからなるデータ線３０の下層側においてデータ線３０に部分的に重なるように形成したポリシリコンからなる半導体膜５１（ＴＦＴの能動層）と、ポリシリコンなどからなる走査線２０の一部をゲート電極２１として用い、画素スイッチング用のＴＦＴ５０が形成されている。このＴＦＴ５０において、半導体膜５１にはゲート電極２１に対して自己整合的にソース領域５２１およびドレイン領域５２２が形成され、ソース領域５２１にはコンタクトホール５６を介してデータ線３０が電気的接続し、ドレイン領域５２２にはコンタクトホール５７を介して画素電極５５が電気的接続している。また、図４（Ａ）に示す例では、走査線２０に沿うように、この走査線２０と同時形成されたポリシリコンからなる容量線２２が形成され、この容量線２２に対してはドレイン領域５２２の延設部分５２３が重なって保持容量を構成している。 (Manufacturing method of active matrix substrate)
In this way, when the cell gap control region 15 is configured using the two wiring layers, the pixel switching TFT 50 has the structure described below. The manufacturing process is adopted as it is. That is, in FIG. 4A, as a part of the pixel portion 11 (pixel region 40) is enlarged, the lower side of the data line 30 made of an aluminum film or the like is provided for any pixel region 40. In FIG. 5, a polysilicon semiconductor film 51 (TFT active layer) formed so as to partially overlap the data line 30 and a part of the scanning line 20 made of polysilicon or the like are used as the gate electrode 21 for pixel switching. A TFT 50 is formed. In this TFT 50, a source region 521 and a drain region 522 are formed in the semiconductor film 51 in a self-aligned manner with respect to the gate electrode 21, and the data line 30 is electrically connected to the source region 521 through a contact hole 56, A pixel electrode 55 is electrically connected to the drain region 522 through a contact hole 57. In the example shown in FIG. 4A, a capacitor line 22 made of polysilicon formed simultaneously with the scanning line 20 is formed along the scanning line 20, and a drain region is formed with respect to the capacitor line 22. The extended portion 523 of 522 overlaps to constitute a storage capacitor.

一方、図４（Ｂ）には前記のセルギャップ制御領域１５のうち、データ線駆動回路部６０において、シフトレジスタ６１０とサンプルホールド回路６２０とを接続するサンプリング信号入力用配線パターン６４の一部を拡大して示すように、画像信号サンプリング用配線パターン６４は、データ線３０と同時形成された第１の配線層１３と、この第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４とが形成され、それらの重なり部分によって、前記のセルギャップ制御領域１５が構成されている。 On the other hand, FIG. 4B shows a part of the sampling signal input wiring pattern 64 for connecting the shift register 610 and the sample hold circuit 620 in the data line driving circuit section 60 in the cell gap control region 15. As shown in an enlarged manner, the image signal sampling wiring pattern 64 is formed simultaneously with the first wiring layer 13 formed simultaneously with the data line 30 and the scanning line 20 so as to overlap the first wiring layer 13. The second wiring layer 14 is formed, and the cell gap control region 15 is constituted by the overlapping portion thereof.

ここで、図４（Ｃ）に示すように、第１の配線層１３と第２の配線層１４とを複数のコンタクトホール５６で複数箇所で電気的接続しておけば、画像信号サンプリング用配線パターン６４を冗長配線構造として構成できる。それ故、そこにシール材に含まれるギャップ材によって一方の配線が断線しても、もう一方の配線により信号を供給することが可能となる。 Here, as shown in FIG. 4C, if the first wiring layer 13 and the second wiring layer 14 are electrically connected at a plurality of positions by a plurality of contact holes 56, the wiring for image signal sampling is obtained. The pattern 64 can be configured as a redundant wiring structure. Therefore, even if one wiring is disconnected due to the gap material included in the sealing material, a signal can be supplied by the other wiring.

このようなセルギャップ制御領域のうち、画像信号サンプリング用配線パターン６４を画素スイッチング用のＴＦＴの製造工程を援用しながら形成する方法を、図５ないし図７を参照して説明する。これらの図は、本形態のアクティブマトリクス基板の製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図４（Ａ）のＡ−Ａ′線における断面、右側部分には図４（Ｂ）のＢ−Ｂ′線における断面を示してある。 A method of forming the image signal sampling wiring pattern 64 in such a cell gap control region with the aid of a pixel switching TFT manufacturing process will be described with reference to FIGS. These drawings are process cross-sectional views showing a method of manufacturing the active matrix substrate of the present embodiment. In any of the figures, a left side portion thereof is a cross section taken along the line AA ′ of FIG. Shows a cross section taken along line BB 'in FIG.

まず、図５（Ａ）に示すように、画素ＴＦＴ部およびセルギャップ制御領域のいずれの側にも、ガラス基板、たとえば無アルカリガラス基板や石英基板などからなる透明な基板１０の表面全体に直接、あるいは基板１０の表面に形成した下地保護膜の表面全体に、減圧ＣＶＤ法などにより厚さが約５００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜５１を形成した後（半導体膜堆積工程）、それをフォトリソグラフィ技術を用いて、図５（Ｂ）に示すように、パターニングし、画素ＴＦＴ部の側に島状の半導体膜５１（能動層）を形成する。これに対して、セルギャップ制御領域の側では半導体膜５１を完全に除去する（半導体膜フォト・エッチング工程）。上記の半導体膜の形成は、アモルファスシリコン膜を堆積した後、６００℃〜７００℃の温度で１時間〜８時間のアニール処理を施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンイオンを打ち込み、非晶質化した後、アニール処理により再結晶化してポリシリコン膜を形成する方法を用いてもよい。 First, as shown in FIG. 5A, the entire surface of a transparent substrate 10 made of a glass substrate, such as an alkali-free glass substrate or a quartz substrate, is directly applied to either side of the pixel TFT portion and the cell gap control region. Alternatively, a semiconductor film 51 made of a polysilicon film having a thickness of about 500 angstroms to about 2000 angstroms, preferably about 1000 angstroms, is formed on the entire surface of the base protective film formed on the surface of the substrate 10 by a low pressure CVD method or the like. After (semiconductor film deposition step), it is patterned using photolithography technology as shown in FIG. 5B to form an island-shaped semiconductor film 51 (active layer) on the pixel TFT portion side. On the other hand, the semiconductor film 51 is completely removed on the cell gap control region side (semiconductor film photo-etching step). The semiconductor film is formed by depositing an amorphous silicon film and then annealing it at a temperature of 600 ° C. to 700 ° C. for 1 to 8 hours to form a polysilicon film, or after depositing a polysilicon film. Alternatively, a method of forming a polysilicon film by implanting silicon ions to make it amorphous and then recrystallizing by annealing treatment may be used.

次に、図５（Ｃ）に示すように、熱酸化法などにより半導体膜５１の表面に厚さが約６００オングストローム〜約１５００オングストロームのゲート絶縁膜５８を形成する（ゲート絶縁膜形成工程）。その結果、半導体膜５１の厚さは、約３００オングストローム〜約１５００オングストローム、好ましくは３５０オングストローム〜約４５０オングストロームとなる。 Next, as shown in FIG. 5C, a gate insulating film 58 having a thickness of about 600 angstroms to about 1500 angstroms is formed on the surface of the semiconductor film 51 by a thermal oxidation method or the like (gate insulating film forming step). As a result, the thickness of the semiconductor film 51 is about 300 angstroms to about 1500 angstroms, preferably 350 angstroms to about 450 angstroms.

次に、図５（Ｄ）に示すように、ゲート電極などを形成するためのポリシリコン膜２１０を基板１０全面に形成した後（ゲート電極膜堆積工程）、それをフォトリソグラフィ技術を用いて、図５（Ｅ）に示すように、パターニングし、画素ＴＦＴ部の側にゲート電極２１を形成する。これに対して、セルギャップ制御領域の側ではポリシリコン膜をセルギャップ制御用の第２の配線層１４として残す（ゲート電極フォト・エッチング工程）。 Next, as shown in FIG. 5D, after a polysilicon film 210 for forming a gate electrode or the like is formed on the entire surface of the substrate 10 (gate electrode film deposition step), it is formed using a photolithography technique. As shown in FIG. 5E, patterning is performed to form the gate electrode 21 on the pixel TFT portion side. In contrast, on the cell gap control region side, the polysilicon film is left as the second wiring layer 14 for cell gap control (gate electrode photo-etching step).

次に、図５（Ｆ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極２１をマスクとして高濃度の不純物イオン（リンイオン）の打ち込みを行い（イオン打ち込み工程）、画素ＴＦＴ部の側には、ゲート電極２１に対して自己整合的に高濃度のソース領域５２１、および高濃度のドレイン領域５２２を形成する。ここで、ゲート電極２１の真下に位置しているため、不純物が導入されなかった部分はチャネル領域５２０となる。このようにしてイオン打ち込みを行った際には、ゲート電極２１および第２の配線層１４として形成されていたポリシリコン膜にも不純物が導入されるので、それらは低抵抗化することになる。なお、この工程に代えて、ゲート電極２１をマスクとして約１×１０¹³／ｃｍ² 〜約３×１０¹³／ｃｍ² のドーズ量で低濃度の不純物（リンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極２１よりの幅の広いマスクを形成して高濃度の不純物（リンイオン）を約１×１０¹⁵／ｃｍ² 〜約３×１０¹⁵／ｃｍ² のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極２１より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。 Next, as shown in FIG. 5F, high-concentration impurity ions (phosphorus ions) are implanted into the pixel TFT portion and the N-channel TFT portion side of the driver circuit using the gate electrode 21 as a mask (ion implantation). Step) On the pixel TFT portion side, a high concentration source region 521 and a high concentration drain region 522 are formed in a self-aligned manner with respect to the gate electrode 21. Here, since it is located directly under the gate electrode 21, a portion where no impurity is introduced becomes a channel region 520. When ions are implanted in this way, impurities are also introduced into the polysilicon film that has been formed as the gate electrode 21 and the second wiring layer 14, so that the resistance is reduced. Instead of this step, a low concentration impurity (phosphorus ion) is introduced at a dose of about 1 × 10 ¹³ / cm ² to about 3 × 10 ¹³ / cm ^{2 using} the gate electrode 21 as a mask to form a polysilicon film. After forming a low concentration region, a mask wider than the gate electrode 21 is formed, and a high concentration impurity (phosphorus ion) is dosed at about 1 × 10 ¹⁵ / cm ² to about 3 × 10 ¹⁵ / cm ² . The source region and the drain region of the LDD structure (lightly doped drain structure) may be formed. Alternatively, a source region and a drain region having an offset structure may be formed by implanting high concentration impurities (phosphorus ions) in a state where a mask wider than the gate electrode 21 is formed without implanting low concentration impurities. .

また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極２１をマスクとして、約１×１０¹⁵／ｃｍ² 〜約３×１０¹⁵／ｃｍ² のドーズ量でボロンイオンを打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約１×１０¹³／ｃｍ² 〜約３×１０¹³／ｃｍ² のドーズ量で低濃度の不純物（ボロンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約１×１０¹⁵／ｃｍ² 〜約３×１０¹⁵／ｃｍ² のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。 Although not shown, in order to form a P-channel TFT portion of the peripheral drive circuit, the pixel portion and the N-channel TFT portion are covered and protected with a resist, and the gate electrode 21 is used as a mask to provide about 1 × 10 ^15. By implanting boron ions at a dose of / cm ² to about 3 × 10 ¹⁵ / cm ² , a P-channel source / drain region is formed in a self-aligned manner. As in the formation of the N-channel TFT portion, low concentration impurities (boron ions) are introduced at a dose of about 1 × 10 ¹³ / cm ² to about 3 × 10 ¹³ / cm ^{2 using} the gate electrode as a mask. Then, after forming a low concentration region in the polysilicon film, a mask wider than the gate electrode is formed, and high concentration impurities (boron ions) are applied at about 1 × 10 ¹⁵ / cm ² to about 3 × 10 ^15. A source region and a drain region of an LDD structure (lightly doped drain structure) may be formed by implanting at a dose of / cm ² . Alternatively, a source region and a drain region having an offset structure may be formed by implanting high concentration impurities (phosphorus ions) in a state where a mask wider than the gate electrode is formed without implanting low concentration impurities. By these ion implantation processes, CMOS can be realized, and the peripheral drive circuit can be built in the same substrate.

次に、図６（Ａ）に示すように、ゲート電極２１および第２の配線層１４の表面側に、ＣＶＤ法などによりたとえば８００℃程度の温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１層間絶縁膜５３を形成した後（第１層間絶縁膜堆積工程）、図６（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術を用いて、第１層間絶縁膜５３のうち、ソース領域５２１に対応する部分にコンタクトホール５６を形成する（ソース電極導通部開孔工程）。 Next, as shown in FIG. 6A, a thickness of about 5000 angstroms to about 15000 is formed on the surface side of the gate electrode 21 and the second wiring layer 14 by a CVD method or the like under a temperature condition of about 800 ° C., for example. After forming a first interlayer insulating film 53 made of an angstrom NSG film (a silicate glass film containing no boron or phosphorus) or the like (first interlayer insulating film deposition step), as shown in FIG. On the part side, a contact hole 56 is formed in a portion corresponding to the source region 521 in the first interlayer insulating film 53 using a photolithography technique (source electrode conducting portion opening step).

次に、図６（Ｃ）に示すように、第１層間絶縁膜５３の表面側に、ソース電極を構成するためのアルミニウム膜３００などの低抵抗導電膜をスパッタ法などで形成した後（ソース電極膜堆積工程）、図６（Ｄ）に示すように、フォトリソグラフィ技術を用いて、アルミニウム膜３００をパターニングし、画素ＴＦＴ部では、データ線３０の一部としてソース電極３０１を形成し、セルギャップ制御領域では、シフトレジスタ６１０とサンプルホールド回路６２０とを接続する第１の配線層１３（画像信号サンプリング用配線パターン６４）を形成する（ソース電極フォト・エッチング工程）。 Next, as shown in FIG. 6C, a low-resistance conductive film such as an aluminum film 300 for forming a source electrode is formed on the surface side of the first interlayer insulating film 53 by sputtering or the like (source Electrode film deposition step), as shown in FIG. 6D, the aluminum film 300 is patterned by using a photolithography technique, and in the pixel TFT portion, a source electrode 301 is formed as a part of the data line 30, and the cell In the gap control region, the first wiring layer 13 (image signal sampling wiring pattern 64) for connecting the shift register 610 and the sample hold circuit 620 is formed (source electrode photo-etching step).

次に、図７（Ａ）に示すように、ソース電極３０１および第１の配線層１３の表面側に、ＣＶＤ法などによりたとえば５００℃程度の低い温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＢＰＳＧ膜（ボロンやリンを含むシリケートガラス膜）などからなる第２層間絶縁膜５４を形成した後（第２層間絶縁膜形成工程）、図７（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術およびドライエッチング法などを用いて、第１層間絶縁膜５３および第２層間絶縁膜５４のうち、ドレイン領域５２２に対応する部分にコンタクトホール５７を形成する（画素電極導通部開孔工程）。 Next, as shown in FIG. 7A, on the surface side of the source electrode 301 and the first wiring layer 13, the thickness is about 5000 angstroms to about 5000 Å under a low temperature condition of about 500 ° C. by a CVD method or the like. After forming the second interlayer insulating film 54 made of a 15000 angstrom BPSG film (silicate glass film containing boron or phosphorus) (second interlayer insulating film forming step), as shown in FIG. On the part side, a contact hole 57 is formed in a portion corresponding to the drain region 522 in the first interlayer insulating film 53 and the second interlayer insulating film 54 using a photolithography technique and a dry etching method (pixel electrode). Conducting part opening step).

次に、図７（Ｃ）に示すように、第２層間絶縁膜５４の表面側に、ドレイン電極を構成するための厚さが約１５００オングストロームのＩＴＯ膜５５０（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）をスパッタ法などで形成した後（画素電極膜堆積工程）、図７（Ｄ）に示すように、フォトリソグラフィ技術を用いて、ＩＴＯ膜５５０をパターニングし、画素ＴＦＴ部では画素電極５５を形成し、セルギャップ制御領域では、ＩＴＯ膜５５０を完全に除去する。（画素電極フォトエッチング工程）ここで、画素電極５５としては、ＩＴＯ膜に限らず、ＳｎＯ_X 膜やＺｎＯ_X 膜などの高融点の金属酸化物などからなる透明電極材料を使用することも可能であり、これらの材料であれば、コンタクトホール５７内でのステップカバレージも実用に耐えるものである。 Next, as shown in FIG. 7C, an ITO film 550 (Indium Tin Oxide) having a thickness of about 1500 angstroms for forming a drain electrode is formed on the surface of the second interlayer insulating film 54 by sputtering or the like. After forming the film (pixel electrode film deposition step), as shown in FIG. 7D, the ITO film 550 is patterned by using a photolithography technique, and the pixel electrode 55 is formed in the pixel TFT portion to control the cell gap. In the region, the ITO film 550 is completely removed. (Pixel Electrode Photo Etching Step) Here, the pixel electrode 55 is not limited to the ITO film, and it is also possible to use a transparent electrode material made of a high melting point metal oxide such as a SnO _x film or a ZnO _x film. With these materials, step coverage within the contact hole 57 can withstand practical use.

このようにして、画素ＴＦＴ部に画素スイッチング用のＴＦＴ５０を形成する際には、図５（Ｄ）、（Ｅ）、（Ｆ）に示す工程を利用して第２の配線層１４を形成でき、かつ、図６（Ｃ）、（Ｄ）に示す工程を利用して第１の配線層１３を形成できるので、それらが部分的に重なるように形成するだけで、図７（Ｄ）に示すように、ほぼ均一に突出したセルギャップ制御領域１５を形成できる。また、図３を参照して説明した画像信号サンプリング用配線パターン６５、および走査側駆動回路部７０近くの走査線２０に対しても、２層の配線層が重なったセルギャップ制御領域１５を形成できる。 In this way, when the pixel switching TFT 50 is formed in the pixel TFT portion, the second wiring layer 14 can be formed using the steps shown in FIGS. 5D, 5E, and 5F. And since the 1st wiring layer 13 can be formed using the process shown in Drawing 6 (C) and (D), it only shows that they overlap so that it shows in Drawing 7 (D). As described above, the cell gap control region 15 protruding substantially uniformly can be formed. Further, the cell gap control region 15 in which the two wiring layers are overlapped is also formed on the image signal sampling wiring pattern 65 and the scanning line 20 near the scanning side drive circuit unit 70 described with reference to FIG. it can.

（本形態の効果）
以上説明したように、本形態では、データ側駆動回路部６０の第１の回路形成領域６１、第２の回路形成領域６２、および配線層形成領域６３のうち、配線層形成領域６３に重なるようにシール層８０を形成することによって、第１の回路形成領域６２が液晶封入領域１２内に位置するように構成してある。すなわち、図１４および図１５を参照して説明した構造からみれば、図３に示すように、シール層８０よりも内側部分に第２の回路形成領域６２を形成した分だけ、シール層８０よりも外側部分において第１の回路形成領域６１を幅Ｌ４にまで拡張できる。また、第２の回路形成領域６２についてもブラックマトリクス９１で隠れている部分を利用しているので、幅Ｌ５にまで拡張できる。それ故、本形態によれば、液晶表示パネルの表示の品位を高めることを目的に、データ側駆動回路部６０に対してはそれを構成するＴＦＴのチャネル幅の拡張によるオン電流の増大（動作速度の向上）、あるいは大規模回路の導入などを行うことができる。すなわち、本形態の液晶表示パネルでは、アクティブマトリクス基板１を大型化せずに、かつ、画素部１１を含む液晶封入領域１２やシール層８０が占めている部分を縮小することなく、データ側駆動回路部６０の形成領域を実質的に拡張することができる。また、逆にいえば、シール層８０よりも内側部分に第２の回路形成領域６２を形成したので、シール層８０よりも外側には第１の回路形成領域６１だけを確保すればよい。すなわち、シール層８０よりも外側にはシフトレジシタ回路６１０を構成すればよい。それ故、アクティブマトリクス基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶表示パネルを構成することができる。 (Effect of this embodiment)
As described above, in this embodiment, the first circuit formation region 61, the second circuit formation region 62, and the wiring layer formation region 63 of the data side drive circuit unit 60 overlap with the wiring layer formation region 63. The first circuit formation region 62 is positioned in the liquid crystal sealing region 12 by forming the seal layer 80 on the liquid crystal sealing region 12. That is, from the viewpoint of the structure described with reference to FIGS. 14 and 15, as shown in FIG. 3, from the seal layer 80, the second circuit formation region 62 is formed in the inner portion of the seal layer 80. In the outer portion, the first circuit formation region 61 can be expanded to the width L4. Also, since the second circuit formation region 62 uses the portion hidden by the black matrix 91, it can be expanded to the width L5. Therefore, according to the present embodiment, for the purpose of improving the display quality of the liquid crystal display panel, the on-current increase (operation) by expanding the channel width of the TFT constituting the data side driving circuit unit 60 Speed improvement), or introduction of a large-scale circuit. That is, in the liquid crystal display panel of this embodiment, the active matrix substrate 1 is not increased in size, and the data side drive is performed without reducing the portion occupied by the liquid crystal sealing region 12 including the pixel portion 11 and the seal layer 80. The formation region of the circuit unit 60 can be substantially expanded. Conversely, since the second circuit formation region 62 is formed inside the seal layer 80, only the first circuit formation region 61 needs to be secured outside the seal layer 80. That is, the shift resistor circuit 610 may be formed outside the seal layer 80. Therefore, since the peripheral portion of the active matrix substrate can be reduced, a liquid crystal display panel having a display region of the same size but a narrow peripheral portion can be configured.

さらに、データ線駆動回路部６０全体を液晶封入領域１２内に形成すると、液晶に印加される直流成分の電位の影響を受けて液晶中の不純物イオンが配向膜との界面に吸着し分極発生を招くおそれがあるが、本形態では、極性反転した画像信号をサンプリングするサンプルホールド回路６２０が液晶封入領域１２内にあるので、液晶の劣化を防ぐことができる。しかも、サンプルホールド回路６２０ブラックマトリクス９１で覆われているので、対向基板側から入射される光の影響でＴＦＴがオフ状態でリークする心配がなく、表示の品位を落とさない。 Further, when the entire data line driving circuit unit 60 is formed in the liquid crystal sealing region 12, the impurity ions in the liquid crystal are adsorbed on the interface with the alignment film due to the influence of the potential of the DC component applied to the liquid crystal, and polarization is generated. However, in this embodiment, since the sample hold circuit 620 for sampling the image signal whose polarity is inverted is in the liquid crystal sealing region 12, deterioration of the liquid crystal can be prevented. In addition, since the sample and hold circuit 620 is covered with the black matrix 91, there is no fear that the TFT leaks in the off state due to the influence of light incident from the counter substrate side, and the display quality is not deteriorated.

さらにまた、データ線駆動回路部６０の側、および走査線駆動回路部７０の側の双方において、シール層８０に含有されているギャップ材は、画像信号線６６までも利用したセルギャップ制御領域１５と対向基板５との間に挟まれてそれらの間に所定の隙間を確保しており、このような構造であれば、アクティブマトリクス基板１の側を損傷しない。すなわち、駆動回路の一部をシール層８０に重ねるといっても、シール層８０が駆動回路のＴＦＴに重なるような構成であれば、ＴＦＴと対向基板との間に挟まれたギャップ材はＴＦＴを損傷させてしまう恐れがあるが、このような問題は本形態では発生しない。しかも、セルギャップ制御領域１５に位置する配線を冗長配線構造にしておけば、そこではギャップ材によって断線するという不具合を確実に防止できる。 Furthermore, the gap material contained in the seal layer 80 on both the data line driving circuit unit 60 side and the scanning line driving circuit unit 70 side is the cell gap control region 15 using the image signal line 66 as well. And the counter substrate 5 to ensure a predetermined gap between them. With such a structure, the active matrix substrate 1 side is not damaged. That is, even if a part of the drive circuit is overlapped with the seal layer 80, if the seal layer 80 overlaps the TFT of the drive circuit, the gap material sandwiched between the TFT and the counter substrate is the TFT. However, such a problem does not occur in this embodiment. In addition, if the wiring located in the cell gap control region 15 has a redundant wiring structure, it is possible to reliably prevent the problem of disconnection due to the gap material.

また、アクティブマトリクス基板１の外周領域のシール材形成領域の全面にアルミニウム層などを形成し、そこにシール層８０を形成する構成では、シール層８０を光硬化させる場合には対向基板５の方から紫外線を照射しなればならず、対向基板５としては光透過性のかなり高い石英基板などを使用せざるを得ないという制約がある。これに対して、本形態では、アクティブマトリクス基板１の側から紫外線を照射しても配線層同士の隙間（例えば、配線層の幅約１０μｍに対して、隙間の幅は約１０μｍ程度）を通って紫外線がシール層８０に到達し、硬化させるので、対向基板５との未硬化を防ぐことができる。それ故、本形態によれば、対向基板５として光透過性の低い基板等、安価なネオセラム等のガラス基板を使用できるという利点もある。 Further, in the configuration in which an aluminum layer or the like is formed on the entire surface of the sealing material forming region in the outer peripheral region of the active matrix substrate 1 and the sealing layer 80 is formed thereon, the counter substrate 5 is used when the sealing layer 80 is photocured. Therefore, there is a restriction that the counter substrate 5 must be a quartz substrate having a very high light transmittance. On the other hand, in the present embodiment, even if ultraviolet rays are irradiated from the active matrix substrate 1 side, the gaps between the wiring layers (for example, the width of the gap is about 10 μm with respect to the width of the wiring layer is about 10 μm). Since the ultraviolet rays reach the sealing layer 80 and are cured, uncured with the counter substrate 5 can be prevented. Therefore, according to the present embodiment, there is an advantage that an inexpensive glass substrate such as neoceram can be used as the counter substrate 5 such as a substrate having low light transmittance.

（その他の形態）
なお、上記実施形態では、アクティブマトリクス基板において画素部の一方の側のみにデータ側駆動回路部６０を構成した場合を例に説明したが、図８（Ａ）、（Ｂ）に示すように、アクティブマトリクス基板１において画素部１１の両側にデータ線駆動回路部６０を構成してもよい。この場合にも、２つのデータ線駆動回路部６０のいずれにおいても、第１の回路形成領域６１、第２の回路形成領域６２、および配線層形成領域６３のうち、配線層形成領域６３に重なるように前記のシール層８０（図中、一点鎖線によりシール層８０の外周縁を示す。）を形成することによって、いずれのデータ線駆動回路部６０においても、第２の回路形成領域６２が液晶封入領域１２内に位置するように構成する。このように構成するにあたっては、図８（Ａ）に示すように、画素部１１の両側にある２つのデータ線駆動回路部６０から同一のデータ線３０に対して同一の画像信号を同一のタイミングで供給するように構成して歩留りなどを向上させてもよい。また、図８（Ｂ）に示すように、画素部１１の両側にある２つのデータ線駆動回路部６０のそれぞれが、複数のデータ線３０のうち一本おきに画像信号を供給するように構成し、安価な構成でサンプリング周波数を２倍に高めてもよい。 (Other forms)
In the above embodiment, the case where the data side driving circuit unit 60 is configured only on one side of the pixel unit in the active matrix substrate has been described as an example. However, as illustrated in FIGS. 8A and 8B, The data line driving circuit unit 60 may be configured on both sides of the pixel unit 11 in the active matrix substrate 1. Also in this case, in any of the two data line drive circuit units 60, the first circuit formation region 61, the second circuit formation region 62, and the wiring layer formation region 63 overlap with the wiring layer formation region 63. Thus, by forming the sealing layer 80 (in the figure, the outer peripheral edge of the sealing layer 80 is indicated by a one-dot chain line), the second circuit formation region 62 is liquid crystal in any data line driving circuit section 60. It is configured to be located in the enclosing region 12. In this configuration, as shown in FIG. 8A, the same image signal is sent to the same data line 30 from the two data line driving circuit units 60 on both sides of the pixel unit 11 at the same timing. It is also possible to improve the yield and the like by supplying with the above. Further, as shown in FIG. 8B, each of the two data line driver circuit units 60 on both sides of the pixel unit 11 supplies an image signal every other data line 30. However, the sampling frequency may be doubled with an inexpensive configuration.

また、上記いずれの実施の形態でも、データ線駆動回路部６０において、第１の回路形成領域６１、第２の回路形成領域６２、および配線層形成領域６３のうち、配線層形成領域６３に重なるように前記のシール層８０を形成したが、走査側駆動回路７０においても、基板外周側に位置する第１の回路形成領域（Ｙシフトレジスタ形成領域）と、この第１の回路形成領域と画素部１１との間に位置する第２の回路形成領域（バッファ回路形成領域）と、この第２の回路形成領域と第１の回路形成領域との間に位置する配線層形成領域とを設け、この配線層形成領域に重なるように前記のシール層８０を形成してもよい。この場合には、第２の回路形成領域（バッファ回路）は液晶封入領域１２内に位置することになるので、走査側駆動回路７０においてもその形成領域を実質的に拡張できるので、走査速度の向上などといった表示の品位を向上させることができる。この場合にも、Ｙシフトレジスタとバッファ回路とを接続する配線層としては、データ線３０と同時形成された第１の配線層１３と、この第１の配線層１３と重なるように走査線２０と同時形成された第２の配線層１４との重なり部分をセルギャップ制御領域として利用することが好ましい。また、液晶封入領域１２内に形成するバッファ回路についても対向基板５のブラックマトリクス９１から内側にはみ出ないように形成する。 In any of the above embodiments, the data line driving circuit unit 60 overlaps the wiring layer formation region 63 among the first circuit formation region 61, the second circuit formation region 62, and the wiring layer formation region 63. The seal layer 80 is formed as described above. In the scanning side drive circuit 70 as well, a first circuit formation region (Y shift register formation region) located on the outer peripheral side of the substrate, the first circuit formation region, and the pixel A second circuit formation region (buffer circuit formation region) located between the first and second portions, and a wiring layer formation region located between the second circuit formation region and the first circuit formation region, The sealing layer 80 may be formed so as to overlap the wiring layer formation region. In this case, since the second circuit formation region (buffer circuit) is located in the liquid crystal sealing region 12, the formation region can be substantially expanded also in the scanning side drive circuit 70. The display quality such as improvement can be improved. Also in this case, as a wiring layer for connecting the Y shift register and the buffer circuit, the first wiring layer 13 formed simultaneously with the data line 30 and the scanning line 20 so as to overlap the first wiring layer 13 are used. It is preferable to use the overlapping portion with the second wiring layer 14 formed at the same time as the cell gap control region. The buffer circuit formed in the liquid crystal sealing region 12 is also formed so as not to protrude from the black matrix 91 of the counter substrate 5.

（液晶表示パネルの使用例）
上記実施の形態に係る液晶表示パネルを透過型で構成した場合の電子機器への使用例を、図９ないし図１３を参照して説明する。 (Usage example of LCD panel)
An example of use for an electronic device in the case where the liquid crystal display panel according to the above embodiment is configured as a transmission type will be described with reference to FIGS.

上記形態の液晶表示パネルを用いて構成される電子機器は、図９のブロック図に示すように、表示情報出力源１０００、表示情報処理回路１００２、表示駆動装置１００４、液晶表示パネル１００６（表示駆動装置１００４と液晶表示パネル１００６は同一基板に形成されている）、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号などを同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路。ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含んで構成され、液晶表示パネル１００６を駆動する。電源回路１０１０は、上述の各回路に電力を供給する。 As shown in the block diagram of FIG. 9, an electronic device configured using the liquid crystal display panel of the above mode includes a display information output source 1000, a display information processing circuit 1002, a display driving device 1004, a liquid crystal display panel 1006 (display driving). The device 1004 and the liquid crystal display panel 1006 are formed over the same substrate), a clock generation circuit 1008, and a power supply circuit 1010. The display information output source 1000 includes a memory such as ROM and RAM, a tuning circuit that tunes and outputs a television signal, and the like, and processes and outputs display information based on a clock from the clock generation circuit 1008. . The display information output circuit 1002 is, for example, an amplification / polarity inversion circuit or a phase expansion circuit. The liquid crystal display panel 1006 is driven by a rotation circuit, a gamma correction circuit, or a clamp circuit. The power supply circuit 1010 supplies power to each of the circuits described above.

このような構成の電子機器としては、図１０に示す液晶プロジェクタ、図１１に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、図１２に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備える装置などを挙げることができる。 As an electronic device having such a configuration, a liquid crystal projector shown in FIG. 10, a personal computer (PC) compatible with multimedia shown in FIG. 11, an engineering work station (EWS), a pager shown in FIG. Examples include a word processor, a television, a viewfinder type or a monitor direct-view type video tape recorder, an electronic notebook, an electronic desk calculator, a car navigation device, a POS terminal, and a device equipped with a touch panel.

図１０に示す投写型表示装置は、液晶表示パネルをライトバルブとして用いた投写型プロジェクタであり、たとえば３枚プリズム方式の光学系を用いている。図１０において、液晶プロジェクタ１１００では、白色光源のランプユニット１１０２から出射された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、それぞれの色の画像を表示する３枚の液晶表示パネル１１１０Ｒ、１１１０Ｇ、１１１０Ｂに導かれる。そして、それぞれの液晶表示パネル１１１０Ｒ、１１１０Ｇ、１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光は直進するので、各色の光が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。 The projection display device shown in FIG. 10 is a projection projector that uses a liquid crystal display panel as a light valve, and uses, for example, a three-prism optical system. In FIG. 10, in the liquid crystal projector 1100, the projection light emitted from the lamp unit 1102 of the white light source is converted into three primary colors of R, G, and B by a plurality of mirrors 1106 and two dichroic mirrors 1108 inside the light guide 1104. (Light separating means) and led to three liquid crystal display panels 1110R, 1110G, and 1110B that display images of the respective colors. The light modulated by the respective liquid crystal display panels 1110R, 1110G, and 1110B is incident on the dichroic prism 1112 (light combining unit) from three directions. In the dichroic prism 1112, the red R and blue B lights are bent by 90 ° and the green G light travels straight, so that the light of each color is synthesized and a color image is projected onto a screen or the like through the projection lens 1114.

図１１に示すパーソナルコンピュータ１２００は、キーボード１２０２を備える本体部１２０４と、液晶表示パネル１２０６（液晶表示画面）とを有する。 A personal computer 1200 illustrated in FIG. 11 includes a main body 1204 including a keyboard 1202 and a liquid crystal display panel 1206 (liquid crystal display screen).

図１２に示すページャ１３００は、金属製のフレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１および第２のシールド板１３１０、１３１２、２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８を有する。２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８は、液晶表示基板１３０４と回路基板とを接続するものである。 12 includes a liquid crystal display substrate 1304, a light guide 1306 having a backlight 1306a, a circuit substrate 1308, first and second shield plates 1310 and 1312, and two elastic members in a metal frame 1302. Conductors 1314 and 1316 and film carrier tape 1318 are included. The two elastic conductors 1314 and 1316 and the film carrier tape 1318 connect the liquid crystal display substrate 1304 and the circuit board.

ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ、１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板には図１３に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を構成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板１３０４の外付け回路とされ、図１２に示す例であれば、回路基板１３０８に搭載できる。 Here, the liquid crystal display substrate 1304 is obtained by sealing liquid crystal between two transparent substrates 1304a and 1304b, thereby forming at least a dot matrix type liquid crystal display panel. A driving circuit 1004 shown in FIG. 13 or a display information processing circuit 1002 can be formed on one transparent substrate. A circuit that is not mounted on the liquid crystal display substrate 1304 is an external circuit of the liquid crystal display substrate 1304, and can be mounted on the circuit substrate 1308 in the example shown in FIG.

図１２はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要であるが、電子機器用の一部品として液晶表示パネルが使用される場合であって、透明基板上に表示駆動回路が搭載される場合には、その液晶表示装置としての最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筐体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として用いることもできる。これらに代えて、図１３に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ、１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）１３２０を接続して、電子接続用の一部品である液晶表示装置として使用することもできる。 FIG. 12 shows the configuration of the pager, and therefore a circuit board 1308 is necessary in addition to the liquid crystal display board 1304. However, a liquid crystal display panel is used as a component for electronic equipment, and is on a transparent board. When a display driving circuit is mounted on the LCD, the minimum unit as the liquid crystal display device is a liquid crystal display substrate 1304. Alternatively, a liquid crystal display substrate 1304 fixed to a metal frame 1302 as a housing can be used as a liquid crystal display device which is a component for electronic devices. Instead of these, as shown in FIG. 13, a TCP in which an IC chip 1324 is mounted on a polyimide tape 1322 having a metal conductive film formed on one of two transparent substrates 1304a and 1304b constituting a liquid crystal display substrate 1304. (Tape Carrier Package) 1320 can be connected to be used as a liquid crystal display device which is one component for electronic connection.

なお、本発明は上記実施例に限定されることなく、配線層形成領域にシール層を形成するという本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の各種の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズディスプレー装置にも適用できるものである。 The present invention is not limited to the above-described embodiments, and can be implemented in various modifications within the scope of the gist of the present invention in which a seal layer is formed in a wiring layer forming region. For example, the present invention can be applied not only to driving the above-mentioned various liquid crystal display panels but also to electroluminescence and plasm display devices.

本発明に係る液晶表示パネルのアクティブマトリクス基板のブロック図である。It is a block diagram of an active matrix substrate of a liquid crystal display panel according to the present invention. （Ａ）は図１に示すアクティブマトリクス基板に対向基板を貼り合わせた構造を示す平面図、（Ｂ）は（Ａ）のＨ−Ｈ’の断面図である。(A) is a plan view showing a structure in which a counter substrate is bonded to the active matrix substrate shown in FIG. 1, and (B) is a sectional view taken along line H-H ′ in (A). 図２のＬ１２で示す領域を拡大して示す説明図である。It is explanatory drawing which expands and shows the area | region shown by L12 of FIG. （Ａ）は、図１に示すアクティブマトリクス基板に形成した画素スイッチング用ＴＦＴの平面図、（Ｂ）は、駆動回路の配線層形成領域に形成したセルギャップ制御領域を示す平面図、（Ｃ）は、このセルギャップ制御領域において画像信号サンプリング用配線パターンを冗長配線構造とするための構造を示す平面図である。1A is a plan view of a pixel switching TFT formed on the active matrix substrate shown in FIG. 1, FIG. 1B is a plan view showing a cell gap control region formed in a wiring layer formation region of the drive circuit, and FIG. These are plan views showing a structure for making a wiring pattern for sampling an image signal into a redundant wiring structure in this cell gap control region. （Ａ）〜（Ｆ）は、図４に示すＴＦＴおよびセルギャップ制御領域を形成するための工程断面図である。(A)-(F) is process sectional drawing for forming TFT and the cell gap control area | region shown in FIG. （Ａ）〜（Ｄ）は、図５に続いて行う工程を示す工程断面図である。(A)-(D) are process sectional drawings which show the process performed following FIG. （Ａ）〜（Ｄ）は、図６に続いて行う工程を示す工程断面図である。(A)-(D) are process sectional drawings which show the process performed following FIG. （Ａ）、（Ｂ）は、本発明の変形例を示すアクティブマトリクス基板のブロック図である。(A) and (B) are block diagrams of an active matrix substrate showing a modification of the present invention. 本発明を適用した液晶表示パネルを用いた電子機器のブロック図である。It is a block diagram of an electronic apparatus using a liquid crystal display panel to which the present invention is applied. 本発明を適用した液晶表示パネルを用いた投写型表示装置の光学系を示す説明図である。It is explanatory drawing which shows the optical system of the projection type display apparatus using the liquid crystal display panel to which this invention is applied. 本発明を適用した液晶表示パネルを用いたパーソナルコンピュータの説明図である。It is explanatory drawing of the personal computer using the liquid crystal display panel to which this invention is applied. 本発明を適用した液晶表示パネルを用いたページャの説明図である。It is explanatory drawing of the pager using the liquid crystal display panel to which this invention is applied. 図１２のページャに用いた液晶表示基板の説明図である。It is explanatory drawing of the liquid crystal display substrate used for the pager of FIG. 従来の液晶表示パネルのアクティブマトリクス基板のブロック図である。It is a block diagram of the active matrix substrate of the conventional liquid crystal display panel. 図１４に示すアクティブマトリクス基板の部分拡大図である。FIG. 15 is a partially enlarged view of the active matrix substrate shown in FIG. 14.

符号の説明Explanation of symbols

１アクティブマトリクス基板
５対向基板
１０基板
１１画素部
１２液晶封入領域
１３第１の配線層
１４第２の配線層
１５セルギャップ制御領域
２０走査線
３０データ線
４０画素領域
５０画素スイッチング用のＴＦＴ
６０データ線駆動回路部
６１第１の回路形成領域
６２第２の回路形成領域
６３配線層形成領域
６４サンプリング信号入力用配線パターン
６６画像信号線
６５画像信号サンプリング用配線パターン
７０走査線駆動回路部
８０シール層
６１０Ｘシフトレジスタ
６２０サンプルホールド回路
DESCRIPTION OF SYMBOLS 1 Active matrix substrate 5 Opposite substrate 10 Substrate 11 Pixel part 12 Liquid crystal enclosure region 13 First wiring layer 14 Second wiring layer 15 Cell gap control region 20 Scan line 30 Data line 40 Pixel region 50 Pixel switching TFT
60 Data line driving circuit section 61 First circuit forming area 62 Second circuit forming area 63 Wiring layer forming area 64 Sampling signal input wiring pattern 66 Image signal line 65 Image signal sampling wiring pattern 70 Scan line driving circuit section 80 Seal layer 610 X shift register 620 Sample hold circuit

Claims

基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記走査線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなることを特徴とする液晶表示パネル。 A pixel portion formed with a plurality of scanning lines and a plurality of data lines arranged in a matrix on a substrate, and a switching thin film transistor provided corresponding to the scanning lines and the data lines; and the pixel portion A data line driving circuit for supplying image signals to the plurality of data lines and a scanning line driving circuit for supplying scanning signals to the scanning lines are formed in a peripheral area of the substrate, and between the substrate and the counter substrate In a liquid crystal display panel in which liquid crystal is sandwiched and the substrate and the counter substrate are bonded together by a gap material-containing seal layer,
The scanning line driver circuit includes a first circuit, a second circuit positioned between the first circuit and the pixel portion, and a position between the second circuit and the first circuit. A wiring layer, wherein the seal layer overlaps the wiring layer, and the wiring layer is formed with a first wiring layer and a second wiring layer overlapping the first wiring layer as a gap control region. LCD panel to be used.

請求項１において、前記第１回路はシフトレジスタであり、前記第２回路はバッファ回路であることを特徴とする液晶表示パネル。 2. The liquid crystal display panel according to claim 1, wherein the first circuit is a shift register and the second circuit is a buffer circuit.

基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記データ線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなることを特徴とする液晶表示パネル。 A pixel portion formed with a plurality of scanning lines and a plurality of data lines arranged in a matrix on a substrate, and a switching thin film transistor provided corresponding to the scanning lines and the data lines; and the pixel portion A data line driving circuit for supplying image signals to the plurality of data lines and a scanning line driving circuit for supplying scanning signals to the scanning lines are formed in a peripheral area of the substrate, and between the substrate and the counter substrate In a liquid crystal display panel in which liquid crystal is sandwiched and the substrate and the counter substrate are bonded together by a gap material-containing seal layer,
The data line driving circuit includes a first circuit, a second circuit positioned between the first circuit and the pixel portion, and a position between the second circuit and the first circuit. A wiring layer, wherein the seal layer overlaps the wiring layer, and the wiring layer is formed with a first wiring layer and a second wiring layer overlapping the first wiring layer as a gap control region. LCD panel to be used.

請求項３において、前記第１回路はシフトレジスタであり、前記第２回路はサンプルホールド回路であることを特徴とする液晶表示パネル。 4. The liquid crystal display panel according to claim 3, wherein the first circuit is a shift register, and the second circuit is a sample and hold circuit.

請求項１乃至４のいずれか一項において、前記第１配線層は、前記データ線と同時形成された配線層で構成され、前記第２配線層は、前記走査線と同時形成された配線層で構成されることを特徴とする液晶表示パネル。 5. The wiring layer according to claim 1, wherein the first wiring layer includes a wiring layer formed simultaneously with the data line, and the second wiring layer includes a wiring layer formed simultaneously with the scanning line. 6. A liquid crystal display panel comprising:

基板上にマトリクス状に配列された複数の走査線および複数のデータ線と、該走査線および該データ線に対応して設けられたスイッチング用の薄膜トランジスタとが形成された画素部と、該画素部の周辺領域に該複数のデータ線に画像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とが形成されてなり、該基板と対向基板との間に液晶が挟まれ、前記基板と前記対向基板はギャップ材含有のシール層によって貼り合わされてなる液晶表示パネルにおいて、
前記走査線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなり、
前記データ線駆動回路は、第１の回路と、該第１の回路と前記画素部との間に位置する第２の回路と、該第２の回路と前記第１の回路との間に位置する配線層とを備え、前記シール層は前記配線層に重なり、前記配線層はギャップ制御領域として第１配線層とこの第１配線層と重なる第２配線層が形成されてなることを特徴とする液晶表示パネル。 A pixel portion formed with a plurality of scanning lines and a plurality of data lines arranged in a matrix on a substrate, and a switching thin film transistor provided corresponding to the scanning lines and the data lines; and the pixel portion A data line driving circuit for supplying image signals to the plurality of data lines and a scanning line driving circuit for supplying scanning signals to the scanning lines are formed in a peripheral area of the substrate, and between the substrate and the counter substrate In a liquid crystal display panel in which liquid crystal is sandwiched and the substrate and the counter substrate are bonded together by a gap material-containing seal layer,
The scanning line driver circuit includes a first circuit, a second circuit positioned between the first circuit and the pixel portion, and a position between the second circuit and the first circuit. A wiring layer to be formed, wherein the seal layer overlaps the wiring layer, and the wiring layer is formed with a first wiring layer and a second wiring layer overlapping the first wiring layer as a gap control region,
The data line driving circuit includes a first circuit, a second circuit positioned between the first circuit and the pixel portion, and a position between the second circuit and the first circuit. A wiring layer, wherein the seal layer overlaps the wiring layer, and the wiring layer is formed with a first wiring layer and a second wiring layer overlapping the first wiring layer as a gap control region. LCD panel to be used.

請求項１乃至６のいずれかに規定する液晶表示パネルを用いた投写型表示装置であって、光源部と、該光源部から出射された光を前記液晶表示パネルで光変調した光をスクリーンなどの投写面に投写する投写手段とを有することを特徴とする投写型表示装置。 7. A projection display device using a liquid crystal display panel as defined in any one of claims 1 to 6, wherein a light source unit and light obtained by modulating the light emitted from the light source unit with the liquid crystal display panel are screened. A projection display device comprising projection means for projecting onto the projection surface.