JP3660469B2 - Ｓｏｉ基板の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、所望の厚さの表面単結晶シリコン層を有するＳＯＩ基板の製造方法に関するものである。
【０００２】
【従来の技術】
これまでに半導体集積回路として種々の構造のものが提案されているが、絶縁層上のシリコン層に各種デバイスを形成する方が、寄生容量を低減できしかもデバイス間の分離を完全に行うことができるなど、単結晶シリコン基板に作り込むよりも、デバイス特性やデバイス間分離の点で有利であることが知られている。このような見地から、最近では、単結晶シリコン基板の代わりにＳＯＩ（Silicon On Insulator）基板上に半導体集積回路を形成する方法が用いられるようになってきた。
【０００３】
さて、このようなＳＯＩ基板を製造する場合、 大別してＳＩＭＯＸ
（Separation by Implanted OXygen）によるものと貼り合わせによるものとがある。
まず、ＳＩＭＯＸ基板の製造方法について説明すると、この方法は、単結晶シリコン基板の所定の深さに酸素イオンを打ち込んで酸素の高濃度層を形成する。そして、１３００℃程度の高温で数時間に亘ってアニール処理を行い、これにより前述した酸素の高濃度層を電気絶縁性を有した埋込酸化膜に変化させる。引き続き、シリコン基板表面に形成されたアニール酸化膜を除去することにより、シリコン基板の厚さ方向の途中に埋込酸化層を形成し、その上に所定の厚さの単結晶シリコン層を持ったＳＯＩ基板を作成する。
【０００４】
つぎに貼り合わせによるＳＯＩ基板の製造方法について説明する。なお、貼り合わせによるＳＯＩ基板の製造方法には２通りの方法がある。
まず、ＳＯＩ基板の第１の製造方法について説明する。２枚の単結晶シリコン基板を用意し、シリコン基板の一方を酸化して表面に酸化膜を形成する。そして、この酸化膜を挟むように他方のシリコン基板を重ねて貼り合わせ、基板表面から順に酸化膜、第１の単結晶シリコン層、酸化膜（埋込酸化膜）、第２の単結晶シリコン層（基板シリコン）による構造を作る。
その後、酸化膜を研磨除去し、第１の単結晶シリコン層を研磨して薄層化し、基板表面から順に表面単結晶シリコン層、埋込酸化膜、基板シリコンによる構造を形成する。
【０００５】
また、前述した研磨後にAcuThinTh プロセス（1993 IEEE SOI Conference Proc.,1993,pp.66-67を参照）を追加実施することにより、基板表面から順に表面単結晶シリコン層、埋込酸化膜、基板シリコン層による構造を形成する方法もある。
【０００６】
つぎに、貼り合わせによるＳＯＩ基板の第２の製造方法について説明する。この製造方法においては、前述したような研磨は用いない（特開平５−２１１１２８号公報、M.Bruel,Electronics Lett.,1995,Vol.31,pp.1201-1203を参照）。
この方法では、まず第１段階で、酸化した単結晶シリコン基板に水素イオンまたは希ガスのイオンを打ち込み注入し、この基板中に微小な気泡を形成する。そして、第２段階では、この基板をもう一つの単結晶シリコン基板に密着させる。第３段階は、密着させた基板を熱処理し、気泡部分で２つの基板に分離し、基板表面から順に表面単結晶シリコン層、埋込酸化膜、基板シリコンによる構造を形成する。
【０００７】
以上のようにしてＳＯＩ基板が製造されるのであるが、酸化膜上に形成される単結晶シリコン層は、この部分に形成されるＭＯＳトランジスタを含むＬＳＩのような半導体デバイスのの特性を左右するものであるため、その厚さを正確に定めることが必要である。
【０００８】
この酸化膜上の形成される単結晶シリコン層の厚さを正確に定めるために、犠牲酸化法と称されるものが提案されている。この犠牲酸化法とは、ＳＯＩ基板の既知の表面単結晶シリコン層厚とデバイス設計上の所望の層厚との差分に相当する厚さの表面単結晶シリコン層を、熱酸化によって熱酸化膜に変えてからこの熱酸化膜のみを除去する方法である。そして、この犠牲酸化法は、制御性および再現性に優れているため広く一般に使用されている。
【０００９】
しかし、この犠牲酸化法を用いると、ＳＯＩ基板中に形成されるデバイス、特に、ＭＯＳトランジスタにおいてソース−ドレイン間の漏れ電流が多くなり、好ましいものではなかった。
【００１０】
図７を用いていま少し具体的に説明する。図７は、ＳＩＭＯＸ基板の表面単結晶シリコン層中にｎ型のＭＯＳトランジスタを形成した場合の例を示している。これらの図において、基板シリコン１上には埋込酸化膜２が形成され、さらにその上にはソース領域８とドレイン領域９とボディ領域１０とが形成されているシリコン半導体領域が形成されている。この半導体領域は、シリコン酸化膜のような素子分離領域３によって囲まれており、ソース領域８にはソース電極１６が接続され、ドレイン領域９にはドレイン電極１７が接続されている。ボディ領域１０上にはゲートシリコン酸化膜５を介してゲート電極６が形成され、その上にはシリコン酸化膜７とＰＳＧ膜１５が形成されている。この例では、ソース電極１６は接地されており、ドレイン電極１７は正電源に接続され、ゲート電極６は、正のバイアスが与えられている。
【００１１】
このような構成のｎ型のＭＯＳトランジスタは以下のようにして製作される。ＳＩＭＯＸ基板上の表面単結晶シリコン層を犠牲酸化法によって表面から１３２ｎｍの深さまで熱酸化膜に変えた後、この熱酸化膜を除去し、残存した５０ｎｍの表面単結晶シリコン層にｎ型のＭＯＳトランジスタを含むトランジスタ群を製作する。なお、この例で作られるＭＯＳトランジスタのゲート長は０．２５μｍであり、ノーマリーオフ型の電気特性が得られるように設計されている。
【００１２】
ところで、犠牲酸化法によって作られたＳＯＩ基板中に製作されたＬＳＩデバイスの漏れ電流は増大し易いことが知られている。例えば、ＬＳＩデバイスを構成するＭＯＳトランジスタのゲート長を０．５μｍ程度以下にすると、ソース−ドレイン間の漏れ電流（以下、Ｓ／Ｄ漏れ電流という）は特に増大し易い。その結果、ＬＳＩデバイスのスタンバイ電流も増加する。
【００１３】
図８は、ＳＩＭＯＸ基板の表面単結晶シリコン層中に製作された図７に係るｎ型のＭＯＳトランジスタ群（約２万個のＭＯＳトランジスタを並列接続したデバイス）におけるドレイン電流−ドレイン電圧特性を示すグラフである。
同図において、図８（ａ）は大きなＳ／Ｄ漏れ電流が発生した場合のドレイン電流−ドレイン電圧特性を示し、図８（ｂ）は正常な場合のドレイン電流−ドレイン電圧特性を示している。なお、両図における犠牲酸化はともに１１５０℃で実施されている。
【００１４】
【発明が解決しようとする課題】
ここで、図８（ａ），（ｂ）のゲート電圧ＶG ＝０（Ｖ）のときの特性を比較してみると、図８（ａ）においては図８（ｂ）よりも大きなドレイン電流が流れていることがわかる。すなわち、図８（ａ）に係るＳＩＭＯＸ基板は低電力用ＬＳＩに適用することができないことがわかる。
それ故、本発明の主目的は、ＳＯＩ基板の上に形成されるＭＯＳトランジスタのソース・ドレーン間の漏れ電流を抑制することのできるＳＯＩ基板の製造方法を提供することにある。
また、本発明の他の目的は、ＳＯＩ基板中に発生する積層欠陥を除去することのできるＳＯＩ基板の製造方法を提供するにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するために、本発明者は、ＳＯＩ基板上にＭＯＳトランジスタを形成したときに生じるＳ／Ｄ漏れ電流は、ＳＯＩ基板上内の絶縁膜上に単結晶シリコン層を所定の厚さに形成する際、積層欠陥が発生しており、これが原因であることを突き止めた。
【００１６】
上述した積層欠陥について、図４を用いて具体的に説明する。すなわち、図４に示されるＭＯＳトランジスタは、ＳＯＩ基板の絶縁膜、すなわち埋込酸化膜上の表面単結晶シリコン層を犠牲酸化法によって所定の厚さに調整し、所定厚さの表面単結晶シリコン層にＭＯＳトランジスタを形成したものである。
【００１７】
図４（ａ）は、ゲート長が０．２５μｍのＭＯＳトランジスタの平面構造を示しており、図４（ｂ）は、図４（ａ）のＡ−Ａ線断面のうち、積層欠陥の生じている箇所（Ｓ／Ｄ漏れ電流が生じている箇所）のみを示している。なお、図４（ｂ）は、透過電子顕微鏡によって得たものであり、積層欠陥を特定するために、液晶法（Liquid Crystal Analysis法，”Hiatt,IRPS,1981,pp130-133”）が用いられた。
【００１８】
さて、図４（ｂ）から明らかなように、ボディ領域１０中には、Ｓ／Ｄ漏れ電流箇所に相当しかつ結晶欠陥の一つである積層欠陥１８が明瞭に示されている。この積層欠陥１８は、図４（ａ）において、ボディ領域１０中をソース８からドレイン９まで貫通している（破線で示される）。ゲート長を短くしてソース８−ドレイン９間の距離を短くすると、積層欠陥１８がボディ領域１０を貫通する確率はさらに高くなる。
【００１９】
また、ソース８−ドレイン９間の距離を短くすると、ソース８およびドレイン９に存在する高濃度不純物（ｎ型のＭＯＳトランジスタの場合はリンまたはひ素、ｐ型のトランジスタの場合はボロン）が積層欠陥１８を介して相互に拡散し易くなる。すなわち、積層欠陥１８は、ボディ１０内にソース８からドレイン９に至る低抵抗通路を形成し、Ｓ／Ｄ漏れ電流の原因であると考えられる。
【００２０】
以上述べた解析に基づき、本発明は、ＳＯＩ基板の表面単結晶シリコン層を所定の厚さに調整するために使用される犠牲酸化の工程で生じた積層欠陥が、表面単結晶シリコン層に形成されるＭＯＳトランジスタのＳ／Ｄ漏れ電流の原因であるという事実に基づき、Ｓ／Ｄ漏れ電流の発生を防止するものである。
【００２１】
ここで上述した積層欠陥ができるメカニズムについて検討してみると、積層欠陥は、熱酸化、すなわち、犠牲酸化を行う過程において熱酸化層が表面単結晶シリコン層の厚み方向に形成されるようになると、酸化膜を作るときに余剰なシリコンが発生し、この余剰シリコンが単結晶シリコン中の比較的安定な場所に入り込んで落ち着くことによって生じると考えられる。
【００２２】
この結晶欠陥の過程を、もう少し掘り下げて考えると、積層欠陥が生じるためには、
(A) 単結晶シリコン中またはその表面に微小な発生核が存在すること。
(B) 単結晶シリコン中に過剰の格子間シリコン原子が存在し、かつ(A)の微小な発生核に捕獲されるのに十分な格子間原子が存在すること。
(C) 格子間シリコン原子が、上記発生核に捕獲されることにより、系が熱化学的に安定になること。
また、積層欠陥が消滅しないためには、
(D) 格子間シリコン原子が、上記発生核または積層欠陥に捕獲されていることが熱化学的に安定であること。
【００２３】
以上のことを考慮して、本発明者は、積層欠陥を生じないような環境を酸化膜上に形成される表面単結晶シリコン層に作ることにより、この表面単結晶シリコン層に形成されるＭＯＳトランジスタのＳ／Ｄ漏れ電流の発生を抑制する手法を考えた。
【００２４】
それ故、本発明は、熱酸化に基づく積層欠陥の発生を防止してＳＯＩ基板を製造するためのＳＯＩ基板の製造方法であって、第１の単結晶シリコン層と、この上に配置される絶縁層と、この上に配置される第２の単結晶シリコン層とを備えたＳＯＩ基板を使用し、第２の単結晶シリコン層の表面を熱酸化する工程と、この工程の後に熱酸化された表面を除去して、第２の単結晶シリコン層を所定の厚さに調整する工程とを含み、熱酸化する工程が、１３００℃以上でありシリコンの融点未満の温度範囲において、水蒸気を主成分とする雰囲気中で行われることを特徴とする。
また、他の発明は、熱酸化する工程が、１３００℃以上でありシリコンの融点未満の温度範囲において、酸素と水素とを燃焼させる雰囲気中で行われることを特徴とする。
また、他の発明は、熱酸化する工程の前に、１０００℃以上でありシリコンの融点未満の温度範囲において、水素を主成分とする雰囲気中でＳＯＩ基板に対しアニール処理を行う工程を含むことを特徴とする。
また、他の発明は、熱酸化する工程の後に、引き続き第２の単結晶シリコン層の表面を熱酸化する工程を含むことを特徴とする。
また、他の発明は、熱酸化する工程の前に、第２の単結晶シリコン層の上にシリコン酸化膜を堆積する工程を含むことを特徴とする。
【００２５】
【発明の実施の形態】
次に図面を使って本発明を詳細に説明する。
図１ないし図３は、本発明に係るＳＯＩ基板を製造する方法の実施の形態をそれぞれ示している。
【００２６】
まず、図１（ａ）に示される製造方法について説明する。
図１（ａ０）において、ベースとなる基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、公知のＳＩＭＯＸまたは貼り合わせの技術を使って形成する。
【００２７】
図１（ａ１）において、このＳＯＩ基板Ｓを犠牲酸化する。なお、この犠牲酸化の方法として、公知の種々の方法がある。この犠牲酸化の方法として、たとえば、１２３０℃より低い温度でありかつ乾燥酸素を主成分に含む雰囲気中で実施するか、または、１３００℃より低い温度でありかつ水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で酸素と水素とを酸化処理路内で燃焼（以下、水素燃焼酸化という）させることによって実施する。
【００２８】
上述した犠牲酸化により、表面単結晶シリコン層４の一部は熱酸化されて表面熱酸化膜１１が形成される。この表面酸化膜１１の厚さを、残りの表面単結晶シリコン層４の厚さが所望値になるように調整する。この調整は、現在の技術ではかなり精度よく行うことができるようになっている。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００２９】
図１（ａ２）において、１２３０℃以上でありかつシリコンの融点未満の温度で不活性ガスを主成分とする雰囲気中で高温熱処理であるアニール処理を行う。このアニール処理は本発明によって特徴づけられる部分である。すなわち、格子間シリコン原子が積層欠陥または積層欠陥発生核に捕獲されていることが熱化学的に不安定になるように、前記温度でアニール処理し、これによって、前述した犠牲酸化によって表面単結晶シリコン層内に生じた積層欠陥を消滅させる。なお、このアニール処理は、１２３０℃以上であれば工程中に処理温度を変えてもよい。
【００３０】
図１（ａ３）において、表面熱酸化膜１１，１２を除去する。その後、ＭＯＳトランジスタあるいはＭＯＳトランジスタを含むＬＳＩデバイスを、このＳＯＩ基板中に製造する。なお、ＭＯＳトランジスタあるいはＬＳＩデバイスの製造は、例えば文献 （Ohno et al., IEEE Trans. Electron Devices, 1995, vol.42, pp1481-1486）で公開された方法を用いる。
【００３１】
次に、図１（ｂ）に示される製造方法について説明する。
まず図１（ｂ０）において、図１（ａ０）の工程と同様に基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００３２】
図１（ｂ１）に示される部分は、本発明によって特徴づけられる部分であり、このＳＯＩ基板Ｓを犠牲酸化する工程である。この犠牲酸化の工程は、犠牲酸化工程で発生する格子間シリコン原子が積層欠陥発生核に捕獲されることが、熱化学的に不安定になるような高温領域、すなわち、１２３０℃以上でありかつシリコンの融点未満の温度範囲内で乾燥酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水素燃焼酸化させて実施する。これにより、表面単結晶シリコン層４の一部を酸化して表面熱酸化膜１１を形成する。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００３３】
また、ＳＯＩ基板としてＳＩＭＯＸ基板を使用した場合、この基板の表面にアニール酸化膜が既に形成されていることがあるが、このアニール酸化膜を除去せずに図１（ｂ１）の工程を実施してもよい。
表面熱酸化膜１１の厚さは残存した表面単結晶シリコン層４の厚さが所望値になるように調整する。
【００３４】
図１（ｂ２）において、表面熱酸化膜１１，１２を除去する。その後、ＭＯＳトランジスタあるいはＬＳＩデバイスをこの基板中に製造する。ＭＯＳトランジスタあるいはＬＳＩデバイスの製造は、図１（ａ）に示される製造方法の場合と同様に行われる。
【００３５】
次に、図２（ｃ）に示される製造方法について説明する。
まず、図２（ｃ０）において、図１（ａ０）の工程と同様に基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００３６】
図２（ｃ１）は、本発明によって特徴づけられる部分であり、ＳＯＩ基板Ｓを１０００℃以上でありかつシリコンの融点未満の温度範囲内で水素を主成分とする雰囲気中で熱処理であるアニール処理を実施する。このアニール処理により、単結晶シリコン中またはその表面に存在する微小な積層欠陥発生核数を減らすものである。
【００３７】
図２（ｃ２）において、このＳＯＩ基板の表面単結晶シリコン層４の犠牲酸化を酸素を主成分に含む雰囲気中で実施するか、または、水蒸気を主成分とする雰囲気中で実施するか、または、水素燃焼酸化によって実施する。
これにより、表面単結晶シリコン層４の一部を酸化し、表面熱酸化膜１１を形成する。この酸化膜厚は残存した表面単結晶シリコン層４の厚さが所望値になるように調整する。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００３８】
図２（ｃ３）において、表面熱酸化膜１１，１２を除去する。その後、ＭＯＳトランジスタあるいはＬＳＩデバイスをこの基板中に製造する。なお、ＭＯＳトランジスタあるいはＬＳＩデバイスの製造は、図１（ａ）に示される製造方法の場合と同様に行われる。
【００３９】
なお、図２（ｃ２）に示される犠牲酸化の工程は、１２３０℃より低い温度でありかつ乾燥酸素を主成分に含む雰囲気中で実施するか、または、１３００℃より低い温度でありかつ水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で酸素と水素とを酸化処理路内で水素燃焼酸化させることによって実施すると、より効果的である。また、図１（ｂ）に示される製造方法から明らかなように、図２（ｃ２）の工程における犠牲酸化を、１２３０℃以上でありかつシリコンの融点未満の温度範囲内で酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありシリコンの融点未満の温度範囲内で水素燃焼酸化を実施してもよい。
【００４０】
次に、図２（ｄ）に示される製造方法について説明する。
図２（ｄ０）において、図１（ａ０）の工程と同様に基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００４１】
図２（ｄ１）および（ｄ２）は本発明によって特徴づけられる部分であり、まず図２（ｄ１）において、このＳＯＩ基板Ｓに第１の犠牲酸化を実施する。第１の犠牲酸化は１２３０℃以上でありかつシリコンの融点未満の温度範囲内で酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水素燃焼酸化を実施し、表面単結晶シリコン層４の一部を酸化し、表面熱酸化膜１１を形成する。この第１の犠牲酸化は、犠牲酸化工程で発生する格子間シリコン原子が積層欠陥発生核に捕獲されることが、熱化学的に不安定になるような高温領域で行われる。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００４２】
なお、前記第１の犠牲酸化は、１２３０℃未満でかつ酸素を主成分とする雰囲気中で実施するか、または、１３００℃未満でありかつ水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃未満で水素燃焼酸化を実施し、引き続き１２３０℃以上でありかつシリコンの融点未満の温度範囲内で不活性ガスを主成分とする雰囲気中で高温熱処理するアニール処理を行ってもよい。このアニール処理は、１２３０℃以上であれば工程中に処理温度を変えてもよい。このアニール処理は、格子間シリコン原子が積層欠陥または積層欠陥発生核に捕獲されていることが、熱化学的に不安定になるような高温とし、この温度でアニール処理することで、前述した犠牲酸化によって表面単結晶シリコン層内に生じた積層欠陥を消滅させることを目的としている。
【００４３】
図２（ｄ２）において、表面単結晶シリコン層４の第２の犠牲酸化を１２３０℃より低い温度でありかつ酸素を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で水素燃焼酸化を実施する。その結果、第２の犠牲酸化の速度は第１の犠牲酸化の速度よりも遅くなるため、第２の犠牲酸化時に単位時間当たりに表面単結晶シリコン層４中に放出される格子間シリコン原子の個数は減少し、積層欠陥の発生が抑制される。
【００４４】
このように、第２の犠牲酸化によって第１の犠牲酸化に引き続き表面単結晶シリコン層４の一部を酸化し、表面熱酸化膜１１の厚さを厚くすることができる。なお、この表面酸化膜厚の合計は残存した表面単結晶シリコン層４の厚さが所望値になるように調整する。
【００４５】
図２（ｄ３）において、表面熱酸化膜１１，１２を除去する。その後、トランジスタあるいはＬＳＩデバイスをＳＯＩ基板中に製造する。トランジスタあるいはＬＳＩデバイスの製造は、製造方法（ａ）と同様に行われる。
なお、図１（ｂ）の製造方法から明らかなように、第２の犠牲酸化を、１２３０℃以上でありかつシリコンの融点未満の温度範囲内で酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありシリコンの融点未満の温度範囲内で水素燃焼酸化を実施してもよい。
【００４６】
次に、図３（ｅ）に示される製造方法について説明する。
図３（ｅ０）において、図１（ａ０）の工程と同様に基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００４７】
図３（ｅ１）において、このＳＯＩ基板上に化学的気相成長法によりシリコン酸化膜を堆積させ、シリコン酸化膜１３を形成する。
【００４８】
図３（ｅ２）において、表面単結晶シリコン層４の犠牲酸化を、１２３０℃より低い温度であり酸素を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度であり水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で水素燃焼酸化を実施する。その結果、この犠牲酸化時に単位時間当たりに表面単結晶シリコン層４中に放出される格子間シリコン原子の個数は抑制することができ、積層欠陥の発生を防止することができる。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００４９】
これにより、表面単結晶シリコン層４の一部を酸化し、ＳＯＩ基板表面のシリコン酸化膜１３を厚くし、残存した表面単結晶シリコン層４の厚さが所望値になるようにし、シリコン酸化膜１４を形成する。
【００５０】
図３（ｅ３）において、表面熱酸化膜１２およびシリコン酸化膜１４を除去する。その後、ＭＯＳトランジスタあるいはＬＳＩデバイスをＳＯＩ基板中に製造する。ＭＯＳトランジスタあるいはＬＳＩデバイスの製造は、製造方法（図１（ａ））と同様に行われる。
【００５１】
なお、図１（ｂ）の製造方法から明らかなように、犠牲酸化を、１２３０℃以上でありかつシリコンの融点未満の温度範囲内で酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありシリコンの融点未満の温度範囲内で水素燃焼酸化を実施してもよい。
【００５２】
【実施例】
以上述べた図１（ａ），（ｂ）、図２（ｃ），（ｄ）、図３（ｅ）に示される製造方法を用いた実験結果について説明する。
【００５３】
［図１（ａ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：直径１５０ｍｍのＳＩＭＯＸ基板を用いた。単結晶シリコン基板に加速エネルギーを１８０ｋｅＶ、注入量を４×１０17ｃｍ-2として酸素イオンを注入し、その後１３５０℃で約４時間、アルゴンに約０．５％の酸素を添加した雰囲気中でのアニール処理等を実施して埋込酸化膜２を形成した。さらにその後、基板表面に形成されたアニール酸化膜等を除去し、基板表面から順に表面単結晶シリコン層４、埋込酸化膜２、基板シリコン１の構造を実現した。
【００５４】
（２）犠牲酸化の工程：縦型電気炉を用い、７５０℃で酸化炉内に装填した。その後、ＳＯＩ基板を含む炉内温度を１１５０℃まで昇温し、その後、１００％酸素雰囲気中で基板を酸化した。なお、装填ならびに昇温は１０％酸素を含む窒素雰囲気で実施した。酸化後、炉内を１００％窒素雰囲気として、７５０℃まで降温し、その後この基板を炉内から取り出した。この場合の表面熱酸化膜１１，１２の膜厚は２３７ｎｍで、残存する表面単結晶シリコン層４の膜厚は、６２ｎｍであった。
【００５５】
（３）高温アニールの工程：炭化珪素製基板支持台および炉体を有する縦型電気炉を用い、基板を１３５０℃で約４時間に亘って、約０．５％酸素を含むアルゴン雰囲気中でアニール処理した。基板の装填および取り出し温度は８５０℃とした。
【００５６】
（４）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１１，１２を除去した。
上記のように熱処理を施したＳＯＩ基板中に形成したＭＯＳトランジスタ群（約２万個のＭＯＳトランジスタを並列接続したデバイス）の電気特性は以下の通りであった。
【００５７】
（５）Ｓ／Ｄ漏れ電流：図６（ａ）は本発明に係る正常なドレイン電流−ドレイン電圧特性を有したＭＯＳトランジスタ群の様子をＳＯＩ基板内における面内分布の一例で示している。同図の「○」は正常なドレイン電流−ドレイン電圧特性を示したＭＯＳトランジスタ群を示す。「×」は異常に大きなＳ／Ｄ漏れ電流が発生したＭＯＳトランジスタ群である。
【００５８】
図６（ｂ）は工程（３）において高温アニール工程のみ実施しなかった場合の正常なドレイン電流−ドレイン電圧特性を有したＭＯＳトランジスタ群の様子をＳＯＩ基板内での面内分布の一例で示している。なお、同図中の記号の意味は図６（ａ）の場合と同様である。
【００５９】
図６（ａ）と図６（ｂ）とを比較すると、図６（ａ）の方が圧倒的に正常なＭＯＳトランジスタ群の個数が多いことわかる。すなわち、表面単結晶シリコン層４の膜厚調整用熱処理方法として本発明を適用すれば、Ｓ／Ｄ漏れ電流を大幅に低減でき、デバイスの歩留まりを向上させることができることがわかる。
【００６０】
図５は、ドレイン電圧ＶD ＝２Ｖ、ゲート電圧ＶG ＝−０．５Ｖでの本実施例で製造した前記デバイスのＳ／Ｄ漏れ電流値を横軸に、そのＳ／Ｄ漏れ電流値より小さい電流値を示したデバイスの割合を縦軸にして表したものである。同図から明らかなように、本実施例（ａ）（破線のグラフ）は、従来の熱処理方法で製造したデバイスの場合（実線のグラフ）に比べて、異常に大きなＳ／Ｄ漏れ電流値を示したデバイスの割合が大幅に低減していることがわかる。
【００６１】
（６）積層欠陥：図１（ａ）に示される製造工程で製造したＳＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無を下記の手順で評価し、表面単結晶シリコン層４中では積層欠陥が完全に除去されていることを確認した。すなわち、前記工程（４）の酸化膜除去後に、常圧気相成長炉を用いて表面単結晶シリコン層上にエピタキシャルシリコン層を１０５０℃で約１μｍ成長させた。その後、フッ酸：硝酸：酢酸：純水の容積比２：１５：２：４の化学エッチング液で表面単結晶シリコン層の一部をエッチング（エッチング膜厚は約０．５μｍ）して積層欠陥密度を測定した。なお、この測定には光学顕微鏡を用いた。
【００６２】
その結果、積層欠陥に起因したエッチピット（積層欠陥が存在している場合には、その領域にエッチピットが発生する）は観察されず、前述したように、表面単結晶シリコン層４中には積層欠陥が完全に消滅していることを確認した。なお、前記工程（３）の高温アニール工程に限って実施せず、それを除いた製造工程を同一として製造したＳＯＩ基板についても、同様に積層欠陥密度を評価したところ、６００個〜１０００個／ｃｍ2 で高密度に存在していた。
【００６３】
［図１（ｂ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：図１（ａ）に示される製造方法の製造工程を適用した実験例と同様に製造したＳＩＭＯＸ基板を用いた。
【００６４】
（２）犠牲酸化の工程：炭化珪素製基板支持台および炉体を有する縦型電気炉を用い、８５０℃で酸化炉内に装填した。引き続き、ＳＯＩ基板を含む炉内温度を１３５０℃まで昇温し、その後、酸素約７０％、アルゴン約３０％の雰囲気中で、引き続き１００％酸素雰囲気中で合計約６時間に亘ってこの基板を酸化した。この酸化後、炉内温度を８５０℃まで降温し、その後この基板を炉内から取り出した。この場合の表面熱酸化膜１１，１２の膜厚は６４０ｎｍで、残存する表面単結晶シリコン層４の膜厚は、６２ｎｍであった。
【００６５】
（３）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１１，１２を除去した。
上記のように熱処理を施したＳＯＩ基板中に形成したＭＯＳトランジスタ群（約２万個のＭＯＳトランジスタを並列接続したデバイス）の電気特性は下記の通りであった。
【００６６】
（４）Ｓ／Ｄ漏れ電流：図６（ｃ）は正常なドレイン電流−ドレイン電圧特性を有したＭＯＳトランジスタ群の様子をＳＯＩ基板内での面内分布の一例で示している。なお、同図中の記号の意味は図６（ａ）の場合と同様である。
図６（ｃ）と図６（ｂ）との比較で明らかなように、図６（ｃ）の方が圧倒的に正常なＭＯＳトランジスタ群の個数が多いことわかる。すなわち、表面単結晶シリコン層４の膜厚調整用熱処理方法として本発明を適用すれば、Ｓ／Ｄ漏れ電流を大幅に低減でき、デバイスの歩留まりを向上させることができる。
また、図５からも明らかなように、同図中の本実施例（ｂ）（一点鎖線のグラフ）の場合には、従来の熱処理方法で製作したデバイスの場合（実線のグラフ）に比べて、異常に大きなＳ／Ｄ漏れ電流値を示したデバイスの割合が大幅に低減した。
【００６７】
（５）積層欠陥：製造方法（図２（ｂ））で製造したＳＯＩ基板の表面単結晶シリコン層中４の積層欠陥の有無を製造方法（図１（ａ））を適用した実験例で述べたと同様な手順で評価し、該表面単結晶シリコン層中には積層欠陥は発生していないことを確認した。
【００６８】
［図２（ｃ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））を適用した実験例と同様に製造したＳＩＭＯＸ基板を用いた。
（２）水素アニールの工程：常圧水素処理炉内の炭化珪素製サセプター上にＳＩＭＯＸ基板を室温で装填した。その後、１１００℃まで昇温し、水素雰囲気中で３０分保持することで、この基板にアニール処理を施した。
【００６９】
（３）犠牲酸化の工程：製造方法（図１（ａ））の犠牲酸化で使用した炉と同一縦型電気炉を用い、同一条件の犠牲酸化を実施した。この場合の表面熱酸化膜１１，１２の膜厚は２３７ｎｍで、残存する表面単結晶シリコン層４の膜厚は、６０ｎｍであった。
（４）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１１，１２を除去した。
【００７０】
（５）積層欠陥：製造方法（図２（ｃ））で製造したＳＯＩ基板の表面単結晶シリコン層中の積層欠陥の有無を製造方法（図１（ａ））を適用した実験例で述べたのと同様な手順で評価した。その結果を表１に示す。比較のため、水素アニールに限って実施せず、それを除いた製造工程を同一とした場合の表面単結晶シリコン層４中の積層欠陥密度についても同表中に示す。
【００７１】
同表から明らかなように、本発明を適用すれば、表面単結晶シリコン層４中の積層欠陥は１０００℃で３０分の水素アニールで、従来の約１／１０に、１１００℃で３０分の水素アニールで約１／３０にそれぞれ低減できた。さらに、１１００℃で水素アニール時間を１２０分とすると、積層欠陥の発生をほぼ完全に防止できた。なお、原子間力顕微鏡の解析から、表面単結晶シリコン層４の凹凸度は水素アニールで約２０％向上したのを確認した。一方、９００℃で３０分の水素アニールでは、積層欠陥密度は、５００〜８００個／ｃｍ2 であり、９００℃以下では、水素アニールの積層欠陥密度低減効果は、ほとんど見られなかった。
【００７２】
【表１】
【００７３】
［図２（ｄ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））を適用した実験例と同様に製造したＳＩＭＯＸ基板を用いた。
（２）第１の犠牲酸化の工程：炭化珪素製基板支持台および炉体を有する縦型電気炉を用い、８５０℃で酸化炉内に装填した。その後、ＳＯＩ基板を含む炉内温度を１３５０℃まで昇温し、その後、酸素約７０％、アルゴン約３０％の雰囲気中で約３時間に亘って基板を酸化した。この酸化後、炉内温度を８５０℃まで降温し、その後この基板を炉内から取り出した。この場合の表面熱酸化膜１１，１２の膜厚は４３０ｎｍであった。
【００７４】
（３）第２の犠牲酸化の工程：製造方法（図１（ａ））の犠牲酸化で使用した炉と同一の縦型電気炉を用い、１１００℃で約１２時間の犠牲酸化を実施した。この結果、表面熱酸化膜１１，１２の膜厚は６４０ｎｍで、残存する表面単結晶シリコン層４の膜厚は、６２ｎｍであった。なお、この場合の表面単結晶シリコン層４の酸化速度の最大値は、第１の犠牲酸化を実施しない場合に比べて、１桁以上小さくできた。
【００７５】
（４）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１１，１２を除去した。
（５）積層欠陥：製造方法（図２（ｄ））で製造したＳＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無を製造方法（図１（ａ））を適用した実験例で述べたと同様な手順で評価した。その結果、積層欠陥密度は２０個／ｃｍ2 未満で、積層欠陥の発生をほぼ完全に防止できた。
【００７６】
［図３（ｅ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））を適用した実験例と同様に製造したＳＩＭＯＸ基板を用いた。
（２）酸化膜堆積：減圧化学気相成長炉を用いて、ＳＩＭＯＸ基板上にシリコン酸化膜１３を７３０℃で約４００ｎｍ堆積した。
（３）犠牲酸化の工程：製造方法（図１（ａ））の犠牲酸化で使用した炉と同一の縦型電気炉を用い、１１００℃で約１２時間の犠牲酸化を実施した。
【００７７】
（４）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１２およびシリコン酸化膜１４を除去した。（５）積層欠陥：製造方法（図３（ｅ））で製造したＳＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無を製造方法（図１（ａ））を適用した実験例で述べたのと同様の手順で評価した。その結果、積層欠陥密度は２０個／ｃｍ2 未満で、積層欠陥の発生をほぼ完全に防止できた。
なお、本発明の場合には、犠牲酸化工程において特別な高温アニール処理炉を必要としない利点がある。
【００７８】
【発明の効果】
以上説明したように、本発明によるＳＯＩ基板の製造方法を用いれば、犠牲酸化に基づく積層欠陥の発生を防止し、これにより、酸化膜上の単結晶シリコン層に形成されるＭＯＳトランジスタのソース・ドレーン間漏れ電流を大幅に低減させることができる。
【図面の簡単な説明】
【図１】 本発明の一つの実施の形態による加工工程を示すＳＯＩ基板の部分断面図である。
【図２】 本発明の他の実施の形態による加工工程を示すＳＯＩ基板の部分断面図である。
【図３】 本発明の他の実施の形態による加工工程を示すＳＯＩ基板の部分断面図である。
【図４】 （ａ）はゲート長が０．２５μｍであるＭＯＳトランジスタの平面構造を示す説明図であり、（ｂ）は図４（ａ）のＡ−Ａ線における積層欠陥の生じた箇所の部分断面図である。
【図５】 ドレイン電流ＶD ＝２（Ｖ），ゲート電圧ＶG ＝−０．５（Ｖ）におけるデバイスのＳ／Ｄ漏れ電流値を横軸、このＳ／Ｄ漏れ電流値よりも小さな電流値を示したデバイスの割合を縦軸に示したグラフである。
【図６】 ＭＯＳトランジスタ群の様子をＳＯＩ基板内における面内分布の一例として示す説明図である。
【図７】 ＳＩＭＯＸ基板の表面単結晶シリコン層中に製作されたｎ型のＭＯＳトランジスタの構造を示す断面図である。
【図８】は、ＳＩＭＯＸ基板の表面単結晶シリコン基板中に製作されたｎ型のＭＯＳトランジスタ群のドレイン電流−ドレイン電圧特性を示すグラフである。
【符号の説明】
１…基板シリコン、２…埋め込み酸化膜、４…表面単結晶シリコン層、１１，１２…表面熱酸化膜、１３，１４…シリコン酸化膜。
【発明の属する技術分野】
本発明は、所望の厚さの表面単結晶シリコン層を有するＳＯＩ基板の製造方法に関するものである。
【０００２】
【従来の技術】
これまでに半導体集積回路として種々の構造のものが提案されているが、絶縁層上のシリコン層に各種デバイスを形成する方が、寄生容量を低減できしかもデバイス間の分離を完全に行うことができるなど、単結晶シリコン基板に作り込むよりも、デバイス特性やデバイス間分離の点で有利であることが知られている。このような見地から、最近では、単結晶シリコン基板の代わりにＳＯＩ（Silicon On Insulator）基板上に半導体集積回路を形成する方法が用いられるようになってきた。
【０００３】
さて、このようなＳＯＩ基板を製造する場合、 大別してＳＩＭＯＸ
（Separation by Implanted OXygen）によるものと貼り合わせによるものとがある。
まず、ＳＩＭＯＸ基板の製造方法について説明すると、この方法は、単結晶シリコン基板の所定の深さに酸素イオンを打ち込んで酸素の高濃度層を形成する。そして、１３００℃程度の高温で数時間に亘ってアニール処理を行い、これにより前述した酸素の高濃度層を電気絶縁性を有した埋込酸化膜に変化させる。引き続き、シリコン基板表面に形成されたアニール酸化膜を除去することにより、シリコン基板の厚さ方向の途中に埋込酸化層を形成し、その上に所定の厚さの単結晶シリコン層を持ったＳＯＩ基板を作成する。
【０００４】
つぎに貼り合わせによるＳＯＩ基板の製造方法について説明する。なお、貼り合わせによるＳＯＩ基板の製造方法には２通りの方法がある。
まず、ＳＯＩ基板の第１の製造方法について説明する。２枚の単結晶シリコン基板を用意し、シリコン基板の一方を酸化して表面に酸化膜を形成する。そして、この酸化膜を挟むように他方のシリコン基板を重ねて貼り合わせ、基板表面から順に酸化膜、第１の単結晶シリコン層、酸化膜（埋込酸化膜）、第２の単結晶シリコン層（基板シリコン）による構造を作る。
その後、酸化膜を研磨除去し、第１の単結晶シリコン層を研磨して薄層化し、基板表面から順に表面単結晶シリコン層、埋込酸化膜、基板シリコンによる構造を形成する。
【０００５】
また、前述した研磨後にAcuThinTh プロセス（1993 IEEE SOI Conference Proc.,1993,pp.66-67を参照）を追加実施することにより、基板表面から順に表面単結晶シリコン層、埋込酸化膜、基板シリコン層による構造を形成する方法もある。
【０００６】
つぎに、貼り合わせによるＳＯＩ基板の第２の製造方法について説明する。この製造方法においては、前述したような研磨は用いない（特開平５−２１１１２８号公報、M.Bruel,Electronics Lett.,1995,Vol.31,pp.1201-1203を参照）。
この方法では、まず第１段階で、酸化した単結晶シリコン基板に水素イオンまたは希ガスのイオンを打ち込み注入し、この基板中に微小な気泡を形成する。そして、第２段階では、この基板をもう一つの単結晶シリコン基板に密着させる。第３段階は、密着させた基板を熱処理し、気泡部分で２つの基板に分離し、基板表面から順に表面単結晶シリコン層、埋込酸化膜、基板シリコンによる構造を形成する。
【０００７】
以上のようにしてＳＯＩ基板が製造されるのであるが、酸化膜上に形成される単結晶シリコン層は、この部分に形成されるＭＯＳトランジスタを含むＬＳＩのような半導体デバイスのの特性を左右するものであるため、その厚さを正確に定めることが必要である。
【０００８】
この酸化膜上の形成される単結晶シリコン層の厚さを正確に定めるために、犠牲酸化法と称されるものが提案されている。この犠牲酸化法とは、ＳＯＩ基板の既知の表面単結晶シリコン層厚とデバイス設計上の所望の層厚との差分に相当する厚さの表面単結晶シリコン層を、熱酸化によって熱酸化膜に変えてからこの熱酸化膜のみを除去する方法である。そして、この犠牲酸化法は、制御性および再現性に優れているため広く一般に使用されている。
【０００９】
しかし、この犠牲酸化法を用いると、ＳＯＩ基板中に形成されるデバイス、特に、ＭＯＳトランジスタにおいてソース−ドレイン間の漏れ電流が多くなり、好ましいものではなかった。
【００１０】
図７を用いていま少し具体的に説明する。図７は、ＳＩＭＯＸ基板の表面単結晶シリコン層中にｎ型のＭＯＳトランジスタを形成した場合の例を示している。これらの図において、基板シリコン１上には埋込酸化膜２が形成され、さらにその上にはソース領域８とドレイン領域９とボディ領域１０とが形成されているシリコン半導体領域が形成されている。この半導体領域は、シリコン酸化膜のような素子分離領域３によって囲まれており、ソース領域８にはソース電極１６が接続され、ドレイン領域９にはドレイン電極１７が接続されている。ボディ領域１０上にはゲートシリコン酸化膜５を介してゲート電極６が形成され、その上にはシリコン酸化膜７とＰＳＧ膜１５が形成されている。この例では、ソース電極１６は接地されており、ドレイン電極１７は正電源に接続され、ゲート電極６は、正のバイアスが与えられている。
【００１１】
このような構成のｎ型のＭＯＳトランジスタは以下のようにして製作される。ＳＩＭＯＸ基板上の表面単結晶シリコン層を犠牲酸化法によって表面から１３２ｎｍの深さまで熱酸化膜に変えた後、この熱酸化膜を除去し、残存した５０ｎｍの表面単結晶シリコン層にｎ型のＭＯＳトランジスタを含むトランジスタ群を製作する。なお、この例で作られるＭＯＳトランジスタのゲート長は０．２５μｍであり、ノーマリーオフ型の電気特性が得られるように設計されている。
【００１２】
ところで、犠牲酸化法によって作られたＳＯＩ基板中に製作されたＬＳＩデバイスの漏れ電流は増大し易いことが知られている。例えば、ＬＳＩデバイスを構成するＭＯＳトランジスタのゲート長を０．５μｍ程度以下にすると、ソース−ドレイン間の漏れ電流（以下、Ｓ／Ｄ漏れ電流という）は特に増大し易い。その結果、ＬＳＩデバイスのスタンバイ電流も増加する。
【００１３】
図８は、ＳＩＭＯＸ基板の表面単結晶シリコン層中に製作された図７に係るｎ型のＭＯＳトランジスタ群（約２万個のＭＯＳトランジスタを並列接続したデバイス）におけるドレイン電流−ドレイン電圧特性を示すグラフである。
同図において、図８（ａ）は大きなＳ／Ｄ漏れ電流が発生した場合のドレイン電流−ドレイン電圧特性を示し、図８（ｂ）は正常な場合のドレイン電流−ドレイン電圧特性を示している。なお、両図における犠牲酸化はともに１１５０℃で実施されている。
【００１４】
【発明が解決しようとする課題】
ここで、図８（ａ），（ｂ）のゲート電圧ＶG ＝０（Ｖ）のときの特性を比較してみると、図８（ａ）においては図８（ｂ）よりも大きなドレイン電流が流れていることがわかる。すなわち、図８（ａ）に係るＳＩＭＯＸ基板は低電力用ＬＳＩに適用することができないことがわかる。
それ故、本発明の主目的は、ＳＯＩ基板の上に形成されるＭＯＳトランジスタのソース・ドレーン間の漏れ電流を抑制することのできるＳＯＩ基板の製造方法を提供することにある。
また、本発明の他の目的は、ＳＯＩ基板中に発生する積層欠陥を除去することのできるＳＯＩ基板の製造方法を提供するにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するために、本発明者は、ＳＯＩ基板上にＭＯＳトランジスタを形成したときに生じるＳ／Ｄ漏れ電流は、ＳＯＩ基板上内の絶縁膜上に単結晶シリコン層を所定の厚さに形成する際、積層欠陥が発生しており、これが原因であることを突き止めた。
【００１６】
上述した積層欠陥について、図４を用いて具体的に説明する。すなわち、図４に示されるＭＯＳトランジスタは、ＳＯＩ基板の絶縁膜、すなわち埋込酸化膜上の表面単結晶シリコン層を犠牲酸化法によって所定の厚さに調整し、所定厚さの表面単結晶シリコン層にＭＯＳトランジスタを形成したものである。
【００１７】
図４（ａ）は、ゲート長が０．２５μｍのＭＯＳトランジスタの平面構造を示しており、図４（ｂ）は、図４（ａ）のＡ−Ａ線断面のうち、積層欠陥の生じている箇所（Ｓ／Ｄ漏れ電流が生じている箇所）のみを示している。なお、図４（ｂ）は、透過電子顕微鏡によって得たものであり、積層欠陥を特定するために、液晶法（Liquid Crystal Analysis法，”Hiatt,IRPS,1981,pp130-133”）が用いられた。
【００１８】
さて、図４（ｂ）から明らかなように、ボディ領域１０中には、Ｓ／Ｄ漏れ電流箇所に相当しかつ結晶欠陥の一つである積層欠陥１８が明瞭に示されている。この積層欠陥１８は、図４（ａ）において、ボディ領域１０中をソース８からドレイン９まで貫通している（破線で示される）。ゲート長を短くしてソース８−ドレイン９間の距離を短くすると、積層欠陥１８がボディ領域１０を貫通する確率はさらに高くなる。
【００１９】
また、ソース８−ドレイン９間の距離を短くすると、ソース８およびドレイン９に存在する高濃度不純物（ｎ型のＭＯＳトランジスタの場合はリンまたはひ素、ｐ型のトランジスタの場合はボロン）が積層欠陥１８を介して相互に拡散し易くなる。すなわち、積層欠陥１８は、ボディ１０内にソース８からドレイン９に至る低抵抗通路を形成し、Ｓ／Ｄ漏れ電流の原因であると考えられる。
【００２０】
以上述べた解析に基づき、本発明は、ＳＯＩ基板の表面単結晶シリコン層を所定の厚さに調整するために使用される犠牲酸化の工程で生じた積層欠陥が、表面単結晶シリコン層に形成されるＭＯＳトランジスタのＳ／Ｄ漏れ電流の原因であるという事実に基づき、Ｓ／Ｄ漏れ電流の発生を防止するものである。
【００２１】
ここで上述した積層欠陥ができるメカニズムについて検討してみると、積層欠陥は、熱酸化、すなわち、犠牲酸化を行う過程において熱酸化層が表面単結晶シリコン層の厚み方向に形成されるようになると、酸化膜を作るときに余剰なシリコンが発生し、この余剰シリコンが単結晶シリコン中の比較的安定な場所に入り込んで落ち着くことによって生じると考えられる。
【００２２】
この結晶欠陥の過程を、もう少し掘り下げて考えると、積層欠陥が生じるためには、
(A) 単結晶シリコン中またはその表面に微小な発生核が存在すること。
(B) 単結晶シリコン中に過剰の格子間シリコン原子が存在し、かつ(A)の微小な発生核に捕獲されるのに十分な格子間原子が存在すること。
(C) 格子間シリコン原子が、上記発生核に捕獲されることにより、系が熱化学的に安定になること。
また、積層欠陥が消滅しないためには、
(D) 格子間シリコン原子が、上記発生核または積層欠陥に捕獲されていることが熱化学的に安定であること。
【００２３】
以上のことを考慮して、本発明者は、積層欠陥を生じないような環境を酸化膜上に形成される表面単結晶シリコン層に作ることにより、この表面単結晶シリコン層に形成されるＭＯＳトランジスタのＳ／Ｄ漏れ電流の発生を抑制する手法を考えた。
【００２４】
それ故、本発明は、熱酸化に基づく積層欠陥の発生を防止してＳＯＩ基板を製造するためのＳＯＩ基板の製造方法であって、第１の単結晶シリコン層と、この上に配置される絶縁層と、この上に配置される第２の単結晶シリコン層とを備えたＳＯＩ基板を使用し、第２の単結晶シリコン層の表面を熱酸化する工程と、この工程の後に熱酸化された表面を除去して、第２の単結晶シリコン層を所定の厚さに調整する工程とを含み、熱酸化する工程が、１３００℃以上でありシリコンの融点未満の温度範囲において、水蒸気を主成分とする雰囲気中で行われることを特徴とする。
また、他の発明は、熱酸化する工程が、１３００℃以上でありシリコンの融点未満の温度範囲において、酸素と水素とを燃焼させる雰囲気中で行われることを特徴とする。
また、他の発明は、熱酸化する工程の前に、１０００℃以上でありシリコンの融点未満の温度範囲において、水素を主成分とする雰囲気中でＳＯＩ基板に対しアニール処理を行う工程を含むことを特徴とする。
また、他の発明は、熱酸化する工程の後に、引き続き第２の単結晶シリコン層の表面を熱酸化する工程を含むことを特徴とする。
また、他の発明は、熱酸化する工程の前に、第２の単結晶シリコン層の上にシリコン酸化膜を堆積する工程を含むことを特徴とする。
【００２５】
【発明の実施の形態】
次に図面を使って本発明を詳細に説明する。
図１ないし図３は、本発明に係るＳＯＩ基板を製造する方法の実施の形態をそれぞれ示している。
【００２６】
まず、図１（ａ）に示される製造方法について説明する。
図１（ａ０）において、ベースとなる基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、公知のＳＩＭＯＸまたは貼り合わせの技術を使って形成する。
【００２７】
図１（ａ１）において、このＳＯＩ基板Ｓを犠牲酸化する。なお、この犠牲酸化の方法として、公知の種々の方法がある。この犠牲酸化の方法として、たとえば、１２３０℃より低い温度でありかつ乾燥酸素を主成分に含む雰囲気中で実施するか、または、１３００℃より低い温度でありかつ水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で酸素と水素とを酸化処理路内で燃焼（以下、水素燃焼酸化という）させることによって実施する。
【００２８】
上述した犠牲酸化により、表面単結晶シリコン層４の一部は熱酸化されて表面熱酸化膜１１が形成される。この表面酸化膜１１の厚さを、残りの表面単結晶シリコン層４の厚さが所望値になるように調整する。この調整は、現在の技術ではかなり精度よく行うことができるようになっている。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００２９】
図１（ａ２）において、１２３０℃以上でありかつシリコンの融点未満の温度で不活性ガスを主成分とする雰囲気中で高温熱処理であるアニール処理を行う。このアニール処理は本発明によって特徴づけられる部分である。すなわち、格子間シリコン原子が積層欠陥または積層欠陥発生核に捕獲されていることが熱化学的に不安定になるように、前記温度でアニール処理し、これによって、前述した犠牲酸化によって表面単結晶シリコン層内に生じた積層欠陥を消滅させる。なお、このアニール処理は、１２３０℃以上であれば工程中に処理温度を変えてもよい。
【００３０】
図１（ａ３）において、表面熱酸化膜１１，１２を除去する。その後、ＭＯＳトランジスタあるいはＭＯＳトランジスタを含むＬＳＩデバイスを、このＳＯＩ基板中に製造する。なお、ＭＯＳトランジスタあるいはＬＳＩデバイスの製造は、例えば文献 （Ohno et al., IEEE Trans. Electron Devices, 1995, vol.42, pp1481-1486）で公開された方法を用いる。
【００３１】
次に、図１（ｂ）に示される製造方法について説明する。
まず図１（ｂ０）において、図１（ａ０）の工程と同様に基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００３２】
図１（ｂ１）に示される部分は、本発明によって特徴づけられる部分であり、このＳＯＩ基板Ｓを犠牲酸化する工程である。この犠牲酸化の工程は、犠牲酸化工程で発生する格子間シリコン原子が積層欠陥発生核に捕獲されることが、熱化学的に不安定になるような高温領域、すなわち、１２３０℃以上でありかつシリコンの融点未満の温度範囲内で乾燥酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水素燃焼酸化させて実施する。これにより、表面単結晶シリコン層４の一部を酸化して表面熱酸化膜１１を形成する。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００３３】
また、ＳＯＩ基板としてＳＩＭＯＸ基板を使用した場合、この基板の表面にアニール酸化膜が既に形成されていることがあるが、このアニール酸化膜を除去せずに図１（ｂ１）の工程を実施してもよい。
表面熱酸化膜１１の厚さは残存した表面単結晶シリコン層４の厚さが所望値になるように調整する。
【００３４】
図１（ｂ２）において、表面熱酸化膜１１，１２を除去する。その後、ＭＯＳトランジスタあるいはＬＳＩデバイスをこの基板中に製造する。ＭＯＳトランジスタあるいはＬＳＩデバイスの製造は、図１（ａ）に示される製造方法の場合と同様に行われる。
【００３５】
次に、図２（ｃ）に示される製造方法について説明する。
まず、図２（ｃ０）において、図１（ａ０）の工程と同様に基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００３６】
図２（ｃ１）は、本発明によって特徴づけられる部分であり、ＳＯＩ基板Ｓを１０００℃以上でありかつシリコンの融点未満の温度範囲内で水素を主成分とする雰囲気中で熱処理であるアニール処理を実施する。このアニール処理により、単結晶シリコン中またはその表面に存在する微小な積層欠陥発生核数を減らすものである。
【００３７】
図２（ｃ２）において、このＳＯＩ基板の表面単結晶シリコン層４の犠牲酸化を酸素を主成分に含む雰囲気中で実施するか、または、水蒸気を主成分とする雰囲気中で実施するか、または、水素燃焼酸化によって実施する。
これにより、表面単結晶シリコン層４の一部を酸化し、表面熱酸化膜１１を形成する。この酸化膜厚は残存した表面単結晶シリコン層４の厚さが所望値になるように調整する。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００３８】
図２（ｃ３）において、表面熱酸化膜１１，１２を除去する。その後、ＭＯＳトランジスタあるいはＬＳＩデバイスをこの基板中に製造する。なお、ＭＯＳトランジスタあるいはＬＳＩデバイスの製造は、図１（ａ）に示される製造方法の場合と同様に行われる。
【００３９】
なお、図２（ｃ２）に示される犠牲酸化の工程は、１２３０℃より低い温度でありかつ乾燥酸素を主成分に含む雰囲気中で実施するか、または、１３００℃より低い温度でありかつ水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で酸素と水素とを酸化処理路内で水素燃焼酸化させることによって実施すると、より効果的である。また、図１（ｂ）に示される製造方法から明らかなように、図２（ｃ２）の工程における犠牲酸化を、１２３０℃以上でありかつシリコンの融点未満の温度範囲内で酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありシリコンの融点未満の温度範囲内で水素燃焼酸化を実施してもよい。
【００４０】
次に、図２（ｄ）に示される製造方法について説明する。
図２（ｄ０）において、図１（ａ０）の工程と同様に基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００４１】
図２（ｄ１）および（ｄ２）は本発明によって特徴づけられる部分であり、まず図２（ｄ１）において、このＳＯＩ基板Ｓに第１の犠牲酸化を実施する。第１の犠牲酸化は１２３０℃以上でありかつシリコンの融点未満の温度範囲内で酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水素燃焼酸化を実施し、表面単結晶シリコン層４の一部を酸化し、表面熱酸化膜１１を形成する。この第１の犠牲酸化は、犠牲酸化工程で発生する格子間シリコン原子が積層欠陥発生核に捕獲されることが、熱化学的に不安定になるような高温領域で行われる。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００４２】
なお、前記第１の犠牲酸化は、１２３０℃未満でかつ酸素を主成分とする雰囲気中で実施するか、または、１３００℃未満でありかつ水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃未満で水素燃焼酸化を実施し、引き続き１２３０℃以上でありかつシリコンの融点未満の温度範囲内で不活性ガスを主成分とする雰囲気中で高温熱処理するアニール処理を行ってもよい。このアニール処理は、１２３０℃以上であれば工程中に処理温度を変えてもよい。このアニール処理は、格子間シリコン原子が積層欠陥または積層欠陥発生核に捕獲されていることが、熱化学的に不安定になるような高温とし、この温度でアニール処理することで、前述した犠牲酸化によって表面単結晶シリコン層内に生じた積層欠陥を消滅させることを目的としている。
【００４３】
図２（ｄ２）において、表面単結晶シリコン層４の第２の犠牲酸化を１２３０℃より低い温度でありかつ酸素を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で水素燃焼酸化を実施する。その結果、第２の犠牲酸化の速度は第１の犠牲酸化の速度よりも遅くなるため、第２の犠牲酸化時に単位時間当たりに表面単結晶シリコン層４中に放出される格子間シリコン原子の個数は減少し、積層欠陥の発生が抑制される。
【００４４】
このように、第２の犠牲酸化によって第１の犠牲酸化に引き続き表面単結晶シリコン層４の一部を酸化し、表面熱酸化膜１１の厚さを厚くすることができる。なお、この表面酸化膜厚の合計は残存した表面単結晶シリコン層４の厚さが所望値になるように調整する。
【００４５】
図２（ｄ３）において、表面熱酸化膜１１，１２を除去する。その後、トランジスタあるいはＬＳＩデバイスをＳＯＩ基板中に製造する。トランジスタあるいはＬＳＩデバイスの製造は、製造方法（ａ）と同様に行われる。
なお、図１（ｂ）の製造方法から明らかなように、第２の犠牲酸化を、１２３０℃以上でありかつシリコンの融点未満の温度範囲内で酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありシリコンの融点未満の温度範囲内で水素燃焼酸化を実施してもよい。
【００４６】
次に、図３（ｅ）に示される製造方法について説明する。
図３（ｅ０）において、図１（ａ０）の工程と同様に基板シリコン１と埋込酸化膜２と表面単結晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００４７】
図３（ｅ１）において、このＳＯＩ基板上に化学的気相成長法によりシリコン酸化膜を堆積させ、シリコン酸化膜１３を形成する。
【００４８】
図３（ｅ２）において、表面単結晶シリコン層４の犠牲酸化を、１２３０℃より低い温度であり酸素を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度であり水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃より低い温度で水素燃焼酸化を実施する。その結果、この犠牲酸化時に単位時間当たりに表面単結晶シリコン層４中に放出される格子間シリコン原子の個数は抑制することができ、積層欠陥の発生を防止することができる。なお、この犠牲酸化によって基板シリコン１の一部も酸化され、表面熱酸化膜１２が形成されるがこの部分は本発明に関係しない部分である。
【００４９】
これにより、表面単結晶シリコン層４の一部を酸化し、ＳＯＩ基板表面のシリコン酸化膜１３を厚くし、残存した表面単結晶シリコン層４の厚さが所望値になるようにし、シリコン酸化膜１４を形成する。
【００５０】
図３（ｅ３）において、表面熱酸化膜１２およびシリコン酸化膜１４を除去する。その後、ＭＯＳトランジスタあるいはＬＳＩデバイスをＳＯＩ基板中に製造する。ＭＯＳトランジスタあるいはＬＳＩデバイスの製造は、製造方法（図１（ａ））と同様に行われる。
【００５１】
なお、図１（ｂ）の製造方法から明らかなように、犠牲酸化を、１２３０℃以上でありかつシリコンの融点未満の温度範囲内で酸素を主成分とする雰囲気中で実施するか、または、１３００℃以上でありかつシリコンの融点未満の温度範囲内で水蒸気を主成分とする雰囲気中で実施するか、または、１３００℃以上でありシリコンの融点未満の温度範囲内で水素燃焼酸化を実施してもよい。
【００５２】
【実施例】
以上述べた図１（ａ），（ｂ）、図２（ｃ），（ｄ）、図３（ｅ）に示される製造方法を用いた実験結果について説明する。
【００５３】
［図１（ａ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：直径１５０ｍｍのＳＩＭＯＸ基板を用いた。単結晶シリコン基板に加速エネルギーを１８０ｋｅＶ、注入量を４×１０17ｃｍ-2として酸素イオンを注入し、その後１３５０℃で約４時間、アルゴンに約０．５％の酸素を添加した雰囲気中でのアニール処理等を実施して埋込酸化膜２を形成した。さらにその後、基板表面に形成されたアニール酸化膜等を除去し、基板表面から順に表面単結晶シリコン層４、埋込酸化膜２、基板シリコン１の構造を実現した。
【００５４】
（２）犠牲酸化の工程：縦型電気炉を用い、７５０℃で酸化炉内に装填した。その後、ＳＯＩ基板を含む炉内温度を１１５０℃まで昇温し、その後、１００％酸素雰囲気中で基板を酸化した。なお、装填ならびに昇温は１０％酸素を含む窒素雰囲気で実施した。酸化後、炉内を１００％窒素雰囲気として、７５０℃まで降温し、その後この基板を炉内から取り出した。この場合の表面熱酸化膜１１，１２の膜厚は２３７ｎｍで、残存する表面単結晶シリコン層４の膜厚は、６２ｎｍであった。
【００５５】
（３）高温アニールの工程：炭化珪素製基板支持台および炉体を有する縦型電気炉を用い、基板を１３５０℃で約４時間に亘って、約０．５％酸素を含むアルゴン雰囲気中でアニール処理した。基板の装填および取り出し温度は８５０℃とした。
【００５６】
（４）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１１，１２を除去した。
上記のように熱処理を施したＳＯＩ基板中に形成したＭＯＳトランジスタ群（約２万個のＭＯＳトランジスタを並列接続したデバイス）の電気特性は以下の通りであった。
【００５７】
（５）Ｓ／Ｄ漏れ電流：図６（ａ）は本発明に係る正常なドレイン電流−ドレイン電圧特性を有したＭＯＳトランジスタ群の様子をＳＯＩ基板内における面内分布の一例で示している。同図の「○」は正常なドレイン電流−ドレイン電圧特性を示したＭＯＳトランジスタ群を示す。「×」は異常に大きなＳ／Ｄ漏れ電流が発生したＭＯＳトランジスタ群である。
【００５８】
図６（ｂ）は工程（３）において高温アニール工程のみ実施しなかった場合の正常なドレイン電流−ドレイン電圧特性を有したＭＯＳトランジスタ群の様子をＳＯＩ基板内での面内分布の一例で示している。なお、同図中の記号の意味は図６（ａ）の場合と同様である。
【００５９】
図６（ａ）と図６（ｂ）とを比較すると、図６（ａ）の方が圧倒的に正常なＭＯＳトランジスタ群の個数が多いことわかる。すなわち、表面単結晶シリコン層４の膜厚調整用熱処理方法として本発明を適用すれば、Ｓ／Ｄ漏れ電流を大幅に低減でき、デバイスの歩留まりを向上させることができることがわかる。
【００６０】
図５は、ドレイン電圧ＶD ＝２Ｖ、ゲート電圧ＶG ＝−０．５Ｖでの本実施例で製造した前記デバイスのＳ／Ｄ漏れ電流値を横軸に、そのＳ／Ｄ漏れ電流値より小さい電流値を示したデバイスの割合を縦軸にして表したものである。同図から明らかなように、本実施例（ａ）（破線のグラフ）は、従来の熱処理方法で製造したデバイスの場合（実線のグラフ）に比べて、異常に大きなＳ／Ｄ漏れ電流値を示したデバイスの割合が大幅に低減していることがわかる。
【００６１】
（６）積層欠陥：図１（ａ）に示される製造工程で製造したＳＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無を下記の手順で評価し、表面単結晶シリコン層４中では積層欠陥が完全に除去されていることを確認した。すなわち、前記工程（４）の酸化膜除去後に、常圧気相成長炉を用いて表面単結晶シリコン層上にエピタキシャルシリコン層を１０５０℃で約１μｍ成長させた。その後、フッ酸：硝酸：酢酸：純水の容積比２：１５：２：４の化学エッチング液で表面単結晶シリコン層の一部をエッチング（エッチング膜厚は約０．５μｍ）して積層欠陥密度を測定した。なお、この測定には光学顕微鏡を用いた。
【００６２】
その結果、積層欠陥に起因したエッチピット（積層欠陥が存在している場合には、その領域にエッチピットが発生する）は観察されず、前述したように、表面単結晶シリコン層４中には積層欠陥が完全に消滅していることを確認した。なお、前記工程（３）の高温アニール工程に限って実施せず、それを除いた製造工程を同一として製造したＳＯＩ基板についても、同様に積層欠陥密度を評価したところ、６００個〜１０００個／ｃｍ2 で高密度に存在していた。
【００６３】
［図１（ｂ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：図１（ａ）に示される製造方法の製造工程を適用した実験例と同様に製造したＳＩＭＯＸ基板を用いた。
【００６４】
（２）犠牲酸化の工程：炭化珪素製基板支持台および炉体を有する縦型電気炉を用い、８５０℃で酸化炉内に装填した。引き続き、ＳＯＩ基板を含む炉内温度を１３５０℃まで昇温し、その後、酸素約７０％、アルゴン約３０％の雰囲気中で、引き続き１００％酸素雰囲気中で合計約６時間に亘ってこの基板を酸化した。この酸化後、炉内温度を８５０℃まで降温し、その後この基板を炉内から取り出した。この場合の表面熱酸化膜１１，１２の膜厚は６４０ｎｍで、残存する表面単結晶シリコン層４の膜厚は、６２ｎｍであった。
【００６５】
（３）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１１，１２を除去した。
上記のように熱処理を施したＳＯＩ基板中に形成したＭＯＳトランジスタ群（約２万個のＭＯＳトランジスタを並列接続したデバイス）の電気特性は下記の通りであった。
【００６６】
（４）Ｓ／Ｄ漏れ電流：図６（ｃ）は正常なドレイン電流−ドレイン電圧特性を有したＭＯＳトランジスタ群の様子をＳＯＩ基板内での面内分布の一例で示している。なお、同図中の記号の意味は図６（ａ）の場合と同様である。
図６（ｃ）と図６（ｂ）との比較で明らかなように、図６（ｃ）の方が圧倒的に正常なＭＯＳトランジスタ群の個数が多いことわかる。すなわち、表面単結晶シリコン層４の膜厚調整用熱処理方法として本発明を適用すれば、Ｓ／Ｄ漏れ電流を大幅に低減でき、デバイスの歩留まりを向上させることができる。
また、図５からも明らかなように、同図中の本実施例（ｂ）（一点鎖線のグラフ）の場合には、従来の熱処理方法で製作したデバイスの場合（実線のグラフ）に比べて、異常に大きなＳ／Ｄ漏れ電流値を示したデバイスの割合が大幅に低減した。
【００６７】
（５）積層欠陥：製造方法（図２（ｂ））で製造したＳＯＩ基板の表面単結晶シリコン層中４の積層欠陥の有無を製造方法（図１（ａ））を適用した実験例で述べたと同様な手順で評価し、該表面単結晶シリコン層中には積層欠陥は発生していないことを確認した。
【００６８】
［図２（ｃ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））を適用した実験例と同様に製造したＳＩＭＯＸ基板を用いた。
（２）水素アニールの工程：常圧水素処理炉内の炭化珪素製サセプター上にＳＩＭＯＸ基板を室温で装填した。その後、１１００℃まで昇温し、水素雰囲気中で３０分保持することで、この基板にアニール処理を施した。
【００６９】
（３）犠牲酸化の工程：製造方法（図１（ａ））の犠牲酸化で使用した炉と同一縦型電気炉を用い、同一条件の犠牲酸化を実施した。この場合の表面熱酸化膜１１，１２の膜厚は２３７ｎｍで、残存する表面単結晶シリコン層４の膜厚は、６０ｎｍであった。
（４）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１１，１２を除去した。
【００７０】
（５）積層欠陥：製造方法（図２（ｃ））で製造したＳＯＩ基板の表面単結晶シリコン層中の積層欠陥の有無を製造方法（図１（ａ））を適用した実験例で述べたのと同様な手順で評価した。その結果を表１に示す。比較のため、水素アニールに限って実施せず、それを除いた製造工程を同一とした場合の表面単結晶シリコン層４中の積層欠陥密度についても同表中に示す。
【００７１】
同表から明らかなように、本発明を適用すれば、表面単結晶シリコン層４中の積層欠陥は１０００℃で３０分の水素アニールで、従来の約１／１０に、１１００℃で３０分の水素アニールで約１／３０にそれぞれ低減できた。さらに、１１００℃で水素アニール時間を１２０分とすると、積層欠陥の発生をほぼ完全に防止できた。なお、原子間力顕微鏡の解析から、表面単結晶シリコン層４の凹凸度は水素アニールで約２０％向上したのを確認した。一方、９００℃で３０分の水素アニールでは、積層欠陥密度は、５００〜８００個／ｃｍ2 であり、９００℃以下では、水素アニールの積層欠陥密度低減効果は、ほとんど見られなかった。
【００７２】
【表１】
［図２（ｄ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））を適用した実験例と同様に製造したＳＩＭＯＸ基板を用いた。
（２）第１の犠牲酸化の工程：炭化珪素製基板支持台および炉体を有する縦型電気炉を用い、８５０℃で酸化炉内に装填した。その後、ＳＯＩ基板を含む炉内温度を１３５０℃まで昇温し、その後、酸素約７０％、アルゴン約３０％の雰囲気中で約３時間に亘って基板を酸化した。この酸化後、炉内温度を８５０℃まで降温し、その後この基板を炉内から取り出した。この場合の表面熱酸化膜１１，１２の膜厚は４３０ｎｍであった。
【００７４】
（３）第２の犠牲酸化の工程：製造方法（図１（ａ））の犠牲酸化で使用した炉と同一の縦型電気炉を用い、１１００℃で約１２時間の犠牲酸化を実施した。この結果、表面熱酸化膜１１，１２の膜厚は６４０ｎｍで、残存する表面単結晶シリコン層４の膜厚は、６２ｎｍであった。なお、この場合の表面単結晶シリコン層４の酸化速度の最大値は、第１の犠牲酸化を実施しない場合に比べて、１桁以上小さくできた。
【００７５】
（４）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１１，１２を除去した。
（５）積層欠陥：製造方法（図２（ｄ））で製造したＳＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無を製造方法（図１（ａ））を適用した実験例で述べたと同様な手順で評価した。その結果、積層欠陥密度は２０個／ｃｍ2 未満で、積層欠陥の発生をほぼ完全に防止できた。
【００７６】
［図３（ｅ）に示される製造方法を適用した実験例］
（１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））を適用した実験例と同様に製造したＳＩＭＯＸ基板を用いた。
（２）酸化膜堆積：減圧化学気相成長炉を用いて、ＳＩＭＯＸ基板上にシリコン酸化膜１３を７３０℃で約４００ｎｍ堆積した。
（３）犠牲酸化の工程：製造方法（図１（ａ））の犠牲酸化で使用した炉と同一の縦型電気炉を用い、１１００℃で約１２時間の犠牲酸化を実施した。
【００７７】
（４）酸化膜除去の工程：フッ化アンモニウムとフッ酸との混合液またはフッ酸の希釈液を用いて、表面熱酸化膜１２およびシリコン酸化膜１４を除去した。（５）積層欠陥：製造方法（図３（ｅ））で製造したＳＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無を製造方法（図１（ａ））を適用した実験例で述べたのと同様の手順で評価した。その結果、積層欠陥密度は２０個／ｃｍ2 未満で、積層欠陥の発生をほぼ完全に防止できた。
なお、本発明の場合には、犠牲酸化工程において特別な高温アニール処理炉を必要としない利点がある。
【００７８】
【発明の効果】
以上説明したように、本発明によるＳＯＩ基板の製造方法を用いれば、犠牲酸化に基づく積層欠陥の発生を防止し、これにより、酸化膜上の単結晶シリコン層に形成されるＭＯＳトランジスタのソース・ドレーン間漏れ電流を大幅に低減させることができる。
【図面の簡単な説明】
【図１】 本発明の一つの実施の形態による加工工程を示すＳＯＩ基板の部分断面図である。
【図２】 本発明の他の実施の形態による加工工程を示すＳＯＩ基板の部分断面図である。
【図３】 本発明の他の実施の形態による加工工程を示すＳＯＩ基板の部分断面図である。
【図４】 （ａ）はゲート長が０．２５μｍであるＭＯＳトランジスタの平面構造を示す説明図であり、（ｂ）は図４（ａ）のＡ−Ａ線における積層欠陥の生じた箇所の部分断面図である。
【図５】 ドレイン電流ＶD ＝２（Ｖ），ゲート電圧ＶG ＝−０．５（Ｖ）におけるデバイスのＳ／Ｄ漏れ電流値を横軸、このＳ／Ｄ漏れ電流値よりも小さな電流値を示したデバイスの割合を縦軸に示したグラフである。
【図６】 ＭＯＳトランジスタ群の様子をＳＯＩ基板内における面内分布の一例として示す説明図である。
【図７】 ＳＩＭＯＸ基板の表面単結晶シリコン層中に製作されたｎ型のＭＯＳトランジスタの構造を示す断面図である。
【図８】は、ＳＩＭＯＸ基板の表面単結晶シリコン基板中に製作されたｎ型のＭＯＳトランジスタ群のドレイン電流−ドレイン電圧特性を示すグラフである。
【符号の説明】
１…基板シリコン、２…埋め込み酸化膜、４…表面単結晶シリコン層、１１，１２…表面熱酸化膜、１３，１４…シリコン酸化膜。
Claims (9)
- 熱酸化に基づく積層欠陥の発生を防止してＳＯＩ基板を製造するためのＳＯＩ基板の製造方法であって、
第１の単結晶シリコン層と、この上に配置される絶縁層と、この上に配置される第２の単結晶シリコン層とを備えたＳＯＩ基板を使用し、
前記第２の単結晶シリコン層の表面を熱酸化する第１の工程と、
前記第１の工程の後に、熱酸化された表面を除去して、前記第２の単結晶シリコン層を所定の厚さに調整する第２の工程とを含み、
前記第１の工程は、１３００℃以上でありシリコンの融点未満の温度範囲において、水蒸気を主成分とする雰囲気中で行われることを特徴とするＳＯＩ基板の製造方法。 - 熱酸化に基づく積層欠陥の発生を防止してＳＯＩ基板を製造するためのＳＯＩ基板の製造方法であって、
第１の単結晶シリコン層と、この上に配置される絶縁層と、この上に配置される第２の単結晶シリコン層とを備えたＳＯＩ基板を使用し、
前記第２の単結晶シリコン層の表面を熱酸化する第１の工程と、
前記第１の工程の後に、熱酸化された表面を除去して、前記第２の単結晶シリコン層を所定の厚さに調整する第２の工程とを含み、
前記第１の工程は、１３００℃以上でありシリコンの融点未満の温度範囲において、酸素と水素とを燃焼させる雰囲気中で行われることを特徴とするＳＯＩ基板の製造方法。 - 熱酸化に基づく積層欠陥の発生を防止してＳＯＩ基板を製造するためのＳＯＩ基板の製造方法であって、
第１の単結晶シリコン層と、この上に配置される絶縁層と、この上に配置される第２の単結晶シリコン層とを備えたＳＯＩ基板を使用し、
１０００℃以上でありシリコンの融点未満の温度範囲において、水素を主成分とする雰囲気中で前記ＳＯＩ基板に対しアニール処理を行う第１の工程と、
前記第１の工程の後に、前記第２の単結晶シリコン層の表面を熱酸化する第２の工程と、
前記第２の工程の後に、熱酸化された表面を除去して、前記第２の単結晶シリコン層を所定の厚さに調整する第３の工程とを含むことを特徴とするＳＯＩ基板の製造方法。 - 熱酸化に基づく積層欠陥の発生を防止してＳＯＩ基板を製造するためのＳＯＩ基板の製造方法であって、
第１の単結晶シリコン層と、この上に配置される絶縁層と、この上に配置される第２の単結晶シリコン層とを備えたＳＯＩ基板を使用し、
前記第２の単結晶シリコン層の表面を熱酸化する第１の工程と、
前記第１の工程の後に、引き続き前記第２の単結晶シリコン層の表面を熱酸化する第２の工程と、
前記第２の工程の後に、熱酸化された表面を除去して、前記第２の単結晶シリコン層を所定の厚さに調整する第３の工程とを含み、
前記第１の工程は、１３００℃以上でありシリコンの融点未満の温度範囲において、水蒸気を主成分とする雰囲気中で行われることを特徴とするＳＯＩ基板の製造方法。 - 熱酸化に基づく積層欠陥の発生を防止してＳＯＩ基板を製造するためのＳＯＩ基板の製造方法であって、
第１の単結晶シリコン層と、この上に配置される絶縁層と、この上に配置される第２の単結晶シリコン層とを備えたＳＯＩ基板を使用し、
前記第２の単結晶シリコン層の表面を熱酸化する第１の工程と、
前記第１の工程の後に、引き続き前記第２の単結晶シリコン層の表面を熱酸化する第２の工程と、
前記第２の工程の後に、熱酸化された表面を除去して、前記第２の単結晶シリコン層を所定の厚さに調整する第３の工程とを含み、
前記第１の工程は、１３００℃以上でありシリコンの融点未満の温度範囲において、酸 素と水素とを燃焼させる雰囲気中で行われることを特徴とするＳＯＩ基板の製造方法。 - 前記第２の工程は、１２３０℃より低い温度で、乾燥酸素を主成分とする雰囲気中で行われることを特徴とする請求項４または５に記載のＳＯＩ基板の製造方法。
- 前記第２の工程は、１３００℃より低い温度で、水蒸気を主成分とする雰囲気中で行われることを特徴とする請求項４または５に記載のＳＯＩ基板の製造方法。
- 前記第２の工程は、１３００℃より低い温度で、酸素と水素とを燃焼させる雰囲気中で行われることを特徴とする請求項４または５に記載のＳＯＩ基板の製造方法。
- 熱酸化に基づく積層欠陥の発生を防止してＳＯＩ基板を製造するためのＳＯＩ基板の製造方法であって、
第１の単結晶シリコン層と、この上に配置される絶縁層と、この上に配置される第２の単結晶シリコン層とを備えたＳＯＩ基板を使用し、
前記第２の単結晶シリコン層の上にシリコン酸化膜を堆積する第１の工程と、
前記第１の工程の後に、前記第２の単結晶シリコン層の表面を熱酸化する第２の工程と、
前記第２の工程の後に、熱酸化された表面を除去して、前記第２の単結晶シリコン層を所定の厚さに調整する第３の工程とを含むことを特徴とするＳＯＩ基板の製造方法。
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