JPH021914A - 半導体基板の製法 - Google Patents
半導体基板の製法Info
- Publication number
- JPH021914A JPH021914A JP14340988A JP14340988A JPH021914A JP H021914 A JPH021914 A JP H021914A JP 14340988 A JP14340988 A JP 14340988A JP 14340988 A JP14340988 A JP 14340988A JP H021914 A JPH021914 A JP H021914A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- semiconductor substrate
- silicon
- containing layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 108
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000001039 wet etching Methods 0.000 claims abstract description 10
- 239000010409 thin film Substances 0.000 abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- 239000010408 film Substances 0.000 abstract description 11
- 229910004205 SiNX Inorganic materials 0.000 abstract description 3
- 229910004012 SiCx Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 51
- 229910052710 silicon Inorganic materials 0.000 description 51
- 239000010703 silicon Substances 0.000 description 51
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 25
- 229910052760 oxygen Inorganic materials 0.000 description 25
- 239000001301 oxygen Substances 0.000 description 25
- 238000000137 annealing Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 7
- 230000005465 channeling Effects 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- -1 oxygen ions Chemical class 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Landscapes
- Weting (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板上に絶縁層を介して半導体層が形成され
てなる半導体基板、すなわち所謂５ｏｌ（：！、１ｌｉ
ｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ）基板の製法に関す
る。
てなる半導体基板、すなわち所謂５ｏｌ（：！、１ｌｉ
ｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ）基板の製法に関す
る。
本発明は、ＳＯＩ基板の製法において、半導体基板の表
面から所定の深さに不純物含有層を形成し、半導体基板
の表面側を支持基板に接着し、不純物含有層をエツチン
グストッパーにして半導体基板の裏面を湿式エツチング
で除去し、しかる後、不純物含有層を除去することによ
って超８ｆ膜Ｓｏｌ基板を容易に製造できるようにした
ものである。
面から所定の深さに不純物含有層を形成し、半導体基板
の表面側を支持基板に接着し、不純物含有層をエツチン
グストッパーにして半導体基板の裏面を湿式エツチング
で除去し、しかる後、不純物含有層を除去することによ
って超８ｆ膜Ｓｏｌ基板を容易に製造できるようにした
ものである。
近時、所謂ＳＯ１基板を用いて例えばＣＭＯ５等のＶＬ
ＳＩ （超大規模集積回路）を作成する開発が進められ
ている。このＳｏｌ基板の製法としては、例えばボンデ
ツド・ウェーハ法、ＳＩＭＯＸ （Ｈｅｐａｒａｔｉ
ｏｎｂｙ １３ｐｌａｎｔｅｄ ＱＪｉｇｅｎ）法等が
知られている。ボンプント・ウェーハ法は、第６図Ａ−
Ｃに示すように表面に５ｔ０２７！（１１を有するシリ
コン基板（２）を２枚用意し、この２枚のシリコン＆＆
（２１を互ＣＩ） ５ｔｏ２ｂ＃（ＩＪが接するように
貼り合わせ、片側のシリコン基板（２）を削ってシリコ
ン薄膜（２Ａ）となしてＳｏｌ基板（３）を作成するも
のである。
ＳＩ （超大規模集積回路）を作成する開発が進められ
ている。このＳｏｌ基板の製法としては、例えばボンデ
ツド・ウェーハ法、ＳＩＭＯＸ （Ｈｅｐａｒａｔｉ
ｏｎｂｙ １３ｐｌａｎｔｅｄ ＱＪｉｇｅｎ）法等が
知られている。ボンプント・ウェーハ法は、第６図Ａ−
Ｃに示すように表面に５ｔ０２７！（１１を有するシリ
コン基板（２）を２枚用意し、この２枚のシリコン＆＆
（２１を互ＣＩ） ５ｔｏ２ｂ＃（ＩＪが接するように
貼り合わせ、片側のシリコン基板（２）を削ってシリコ
ン薄膜（２Ａ）となしてＳｏｌ基板（３）を作成するも
のである。
ＳＩＭＯＸ法は第７図に示すようにシリコン基板（４）
中に酸素０２（７１をイオン注入して５ｉ０２層（５）
を形成し、５ｉ（ｈ層（５）上にシリコン＊Ｉ＊ （４
Ａ）を形成してＳｏｌ基板（６）を作成するものである
。尚、酸素のイオン注入時に表面側のシリコン薄膜（４
Ａ）がアモルファスにならないように、また５ｉ０２層
（５）を作り易くするために基板温度を高温（４００℃
程゛度）にしてイオン注入している。
中に酸素０２（７１をイオン注入して５ｉ０２層（５）
を形成し、５ｉ（ｈ層（５）上にシリコン＊Ｉ＊ （４
Ａ）を形成してＳｏｌ基板（６）を作成するものである
。尚、酸素のイオン注入時に表面側のシリコン薄膜（４
Ａ）がアモルファスにならないように、また５ｉ０２層
（５）を作り易くするために基板温度を高温（４００℃
程゛度）にしてイオン注入している。
然るに上述したボンデツド・ウェーハ法によるＳｏｌ基
板（３）の作成の難しい点は、５ｉ０２層（１）を介し
て両シリコン基板（２）を貼り合わせた後に片側のシリ
コン基板（２）をボリシングして薄膜化することである
。ここではシリコン薄１１Ｊｔｌ（２Ａ）を均一に、再
現性良（形成することが重要である。また、Ｓｏｌ基板
（３）に例えばＭＯＳトランジスタを作成する場合、活
性層となるシリコン″ｉｌＰ！ （２Ａ）の厚さを薄く
する方がより電気的特性が良くなる。このように薄膜３
０１基板はデバイス作成上重要な技術であるといえるが
、しかし第６図の製法のように片側のシリコン基板（２
）を普通にポリシングしたのでは均一に且つ再現性のよ
い作成が困難である。
板（３）の作成の難しい点は、５ｉ０２層（１）を介し
て両シリコン基板（２）を貼り合わせた後に片側のシリ
コン基板（２）をボリシングして薄膜化することである
。ここではシリコン薄１１Ｊｔｌ（２Ａ）を均一に、再
現性良（形成することが重要である。また、Ｓｏｌ基板
（３）に例えばＭＯＳトランジスタを作成する場合、活
性層となるシリコン″ｉｌＰ！ （２Ａ）の厚さを薄く
する方がより電気的特性が良くなる。このように薄膜３
０１基板はデバイス作成上重要な技術であるといえるが
、しかし第６図の製法のように片側のシリコン基板（２
）を普通にポリシングしたのでは均一に且つ再現性のよ
い作成が困難である。
他方、ＳＩＭＯＸ法によるＳｏｌ基板においては次のよ
うな問題点がある。
うな問題点がある。
（ｉ）シリコン基ｉ （４）に酸素をイオン注入する際
にＩ Ｘ １０” 〜５ Ｘ １０”ｃａ−２の大量の
酸素をイオン注入するので、シリコン薄膜（４Ａ）に欠
陥が多く発生する。
にＩ Ｘ １０” 〜５ Ｘ １０”ｃａ−２の大量の
酸素をイオン注入するので、シリコン薄膜（４Ａ）に欠
陥が多く発生する。
（ｉｉ ）シリコンＭ膜（４＾） −５ｉ０２層（５）
界面にＳｉＯｘ領域が在るために、５ｉＳｉｆｔ界面特
性が悪く、リークが発生する。
界面にＳｉＯｘ領域が在るために、５ｉＳｉｆｔ界面特
性が悪く、リークが発生する。
（ｉｉｉ）５０１基板（６）に作成するデバイスの高速
性を得るには、基板容量を小さくしなければならず、こ
のため絶縁層としては０．５〜１．０μ−の厚さの５ｔ
（ｈ層が必要となる。しかし、ＳＩＭＯＸ法によるＳＯ
ｔ基板（６１（７） ５ｉ（ｈ層（５）は０．２〜０．
３μｍの厚さしか形成できないので商速デバイスが作成
しにくい。
性を得るには、基板容量を小さくしなければならず、こ
のため絶縁層としては０．５〜１．０μ−の厚さの５ｔ
（ｈ層が必要となる。しかし、ＳＩＭＯＸ法によるＳＯ
ｔ基板（６１（７） ５ｉ（ｈ層（５）は０．２〜０．
３μｍの厚さしか形成できないので商速デバイスが作成
しにくい。
（ｉｖ）超大電流イオン注入装置が必要となる。
本発明は、上述の点に鑑み、超薄膜ＳＯｔ基板を容易に
製造できる半導体基板の製法を提供するものである。
製造できる半導体基板の製法を提供するものである。
用いてイオン注入される。
本発明の半導体基板の製法は、シリコンの如き半導体基
板（１１）の表面から不純物をイオン注入して該表面か
ら所定の深さに不純物含有１ｉｔ（１３）を形成する工
程、半導体基板（１１）の表面側を少くとも表面が絶縁
層である支持基板（１６）に接着する工程、不純物含有
ｍ（１３）をエツチングストッパーにして半導体基板（
１１）の裏面を湿式エツチングで除去する工程を有する
。
板（１１）の表面から不純物をイオン注入して該表面か
ら所定の深さに不純物含有１ｉｔ（１３）を形成する工
程、半導体基板（１１）の表面側を少くとも表面が絶縁
層である支持基板（１６）に接着する工程、不純物含有
ｍ（１３）をエツチングストッパーにして半導体基板（
１１）の裏面を湿式エツチングで除去する工程を有する
。
その後、不純物含有層（１３）を除去して支持基板（１
６）上に薄膜半導体層（１１＾）が形成されて成る半導
体基板、即ちＳＯＩ基板（１７）を得る。
６）上に薄膜半導体層（１１＾）が形成されて成る半導
体基板、即ちＳＯＩ基板（１７）を得る。
イオン注入する不純物としては、酸素、窒素又は炭素を
用い、不純物含有層（１３）としてはＳｉＯｘ層、Ｓｉ
Ｎｘ層又は５ｉＣｘ層を形成することができる。
用い、不純物含有層（１３）としてはＳｉＯｘ層、Ｓｉ
Ｎｘ層又は５ｉＣｘ層を形成することができる。
湿式エツチングとしては、溶液エツチング、蒸気エツチ
ングを用い得る。
ングを用い得る。
不純物のイオン注入に際してはチャネリングを〔作用〕
上述の製法によれば、イオン注入により半導体基板（１
１）の表面から所定の深さに湿式エツチングストッパー
となる不純物含有層（１３）を形成し、この半導体基板
（１１）を支持基板（１６）に接着して後、半導体基板
（１１）の裏面を湿エツチング除去している。この湿式
エツチング時、エツチングストッパーである不純物含有
層（１３）のところで半導体基板（１１）に対するエツ
チングが終わる。
１）の表面から所定の深さに湿式エツチングストッパー
となる不純物含有層（１３）を形成し、この半導体基板
（１１）を支持基板（１６）に接着して後、半導体基板
（１１）の裏面を湿エツチング除去している。この湿式
エツチング時、エツチングストッパーである不純物含有
層（１３）のところで半導体基板（１１）に対するエツ
チングが終わる。
従って、不純物含有層（１３）下の均一な半導体層ＩＩ
！ （即ち上記の不純物含有層（１３）で区切られた半
導体基板（１１）の表面薄層）（ＩＩＡ）が残る。
！ （即ち上記の不純物含有層（１３）で区切られた半
導体基板（１１）の表面薄層）（ＩＩＡ）が残る。
即ち、均一に、且つ再現性よく半導体！膜（ＩＩＡ ）
が形成され、次に、不純物含有層（１３）を除去するこ
とにより、均一な半導体薄膜（ＩＩＡ ）を有する超＄
１！！Ｓｏ１基板（１７）が容易に得られる。
が形成され、次に、不純物含有層（１３）を除去するこ
とにより、均一な半導体薄膜（ＩＩＡ ）を有する超＄
１！！Ｓｏ１基板（１７）が容易に得られる。
このＳｏｌ基ｍ（１７）では、半導体ｉ膜（ＩＩＡ ｉ
下の絶縁層（１５）は、別体の支持基Ｍｉ（１６）上に
予め形成されるので、十分に厚い絶縁層とすることが可
能となり、このＳｏｌ基板（１７）にデバイスを作成し
たときに基板容量は十分小さくなる。
下の絶縁層（１５）は、別体の支持基Ｍｉ（１６）上に
予め形成されるので、十分に厚い絶縁層とすることが可
能となり、このＳｏｌ基板（１７）にデバイスを作成し
たときに基板容量は十分小さくなる。
半導体薄ｎり（１１＾）及び支持基板即ちその絶縁１ｍ
（１５）間には半絶縁性層が介在されないのでその界面
特性は良好となる。また、不純物のイオン注入に際して
は、チャネリングを用いてイオン注入するので表面に残
る半導体薄膜（ＩＩＡ）としては欠陥の少ない半導体薄
膜が得られる。
（１５）間には半絶縁性層が介在されないのでその界面
特性は良好となる。また、不純物のイオン注入に際して
は、チャネリングを用いてイオン注入するので表面に残
る半導体薄膜（ＩＩＡ）としては欠陥の少ない半導体薄
膜が得られる。
以下、図面を参照して本発明によるＳＯ１基板の製法の
実施例を説明する。
実施例を説明する。
本例においては、第１図へに示すようにシリコン単結晶
基板（１１）を設け、この基板（１１）を０゜オフにし
てチャネリングを用いて基＆（１１）表面から例えば酸
ｇ Ｏ２（１２）をイオン注入しく即ち、例えば（１０
０）面或は（１１０）面のシリコン基板であればその結
晶面に対して垂直方向からイオン注入し）、基板（１１
）の表面薄層（ＩＩＡ ）を残すように表面から所定の
深さに湿式エツチングストッパーとなるＳｉＯｘ 層（
１３）を形成゛する。イオン注入後所望温度でアニール
してもよい。酸素（１２）のドーズ量はピーク濃度で５
ａｔ％以上とするを可とし、本例ではピーク濃度で１０
ａｔ％（ドーズ量２Ｘ Ｉ Ｑ” ｅｒａ−２程度）以
上になるようにする。
基板（１１）を設け、この基板（１１）を０゜オフにし
てチャネリングを用いて基＆（１１）表面から例えば酸
ｇ Ｏ２（１２）をイオン注入しく即ち、例えば（１０
０）面或は（１１０）面のシリコン基板であればその結
晶面に対して垂直方向からイオン注入し）、基板（１１
）の表面薄層（ＩＩＡ ）を残すように表面から所定の
深さに湿式エツチングストッパーとなるＳｉＯｘ 層（
１３）を形成゛する。イオン注入後所望温度でアニール
してもよい。酸素（１２）のドーズ量はピーク濃度で５
ａｔ％以上とするを可とし、本例ではピーク濃度で１０
ａｔ％（ドーズ量２Ｘ Ｉ Ｑ” ｅｒａ−２程度）以
上になるようにする。
第２図はシリコン基板（１１）に酸素をイオン注入した
ときの基板の表面からの深さ方向の酸素濃度分布を示す
もので、曲線（りは本例のチャネリングを用いたイオン
注入の場合、曲線（■）は比較例で通常のイオン注入の
場合である。注入エネルギーは７０ＸｅＶ程度とした。
ときの基板の表面からの深さ方向の酸素濃度分布を示す
もので、曲線（りは本例のチャネリングを用いたイオン
注入の場合、曲線（■）は比較例で通常のイオン注入の
場合である。注入エネルギーは７０ＸｅＶ程度とした。
次に、第１図Ｂ及びＣに示すようにシリコン基板（１４
）、の表面に十分に厚い例えば厚さ０．５〜１．０μｍ
程度の５ｔ０２１錯（１５）を形成してなる支持基板（
１６）を設け、この支持基板（１６）にシリコン基ｉ
（１１） ＋７１表面Ｍｔ （１１／１ ） ＩＩＪを
５ｉｒｈ層（Ｉ５）に接するようにして熱圧着により互
いに貼り合わせる。
）、の表面に十分に厚い例えば厚さ０．５〜１．０μｍ
程度の５ｔ０２１錯（１５）を形成してなる支持基板（
１６）を設け、この支持基板（１６）にシリコン基ｉ
（１１） ＋７１表面Ｍｔ （１１／１ ） ＩＩＪを
５ｉｒｈ層（Ｉ５）に接するようにして熱圧着により互
いに貼り合わせる。
次に、酸素をイオン注入したシリコン基板（１１）をそ
の裏面側より例えばＫＯＨ熔液を用いて湿式エツチング
する。このエツチング時、ＳｉＯｘ層（１３）がエツチ
ングストッパーとして作用し、ＳｉＯｘ層（１３）のと
ころでエツチングが終る。これによって、ＳｉＯｘ Ｎ
（１３）下に均一な単結晶シリコン基板膜（ＩＩＡ ）
が残る（第１図り参照）。
の裏面側より例えばＫＯＨ熔液を用いて湿式エツチング
する。このエツチング時、ＳｉＯｘ層（１３）がエツチ
ングストッパーとして作用し、ＳｉＯｘ層（１３）のと
ころでエツチングが終る。これによって、ＳｉＯｘ Ｎ
（１３）下に均一な単結晶シリコン基板膜（ＩＩＡ ）
が残る（第１図り参照）。
次に、第１図Ｅに示すようにＳｉＯｘ １１ （１３）
を例えば機械的化学研摩（ミラーポリソシエ）或はドラ
イエツチング等により選択的に除去し、 ５ｔＣｈ層（
１５）上に単結晶シリコンｉ膜（ＩＩＡ ）を有してな
る目的のＳＯ１基板（１７）を作成する。
を例えば機械的化学研摩（ミラーポリソシエ）或はドラ
イエツチング等により選択的に除去し、 ５ｔＣｈ層（
１５）上に単結晶シリコンｉ膜（ＩＩＡ ）を有してな
る目的のＳＯ１基板（１７）を作成する。
上述の製法によれば、シリコン基板（１１）に表面のシ
リコン薄膜（ＩＩＡ）が残るようにイオン注入でＳｉＯ
ｘ層（１３）を形成し、このシリコン基板（１１）と支
持基板（１６）を貼り合わせ、シリコン基板（１１）の
裏面からＫＯＨ溶液によりエツチングすることにより、
５ｔｙｘ Ｉｉ＃（１３）がエツチングストッパーとし
て作用し、例えば０．１μ−程度のニジさの均一なシリ
コン薄膜（ＩＩＡ）が再現性よく残り、目的とする超薄
膜５０１基板（１７）を容易作成することができる。
リコン薄膜（ＩＩＡ）が残るようにイオン注入でＳｉＯ
ｘ層（１３）を形成し、このシリコン基板（１１）と支
持基板（１６）を貼り合わせ、シリコン基板（１１）の
裏面からＫＯＨ溶液によりエツチングすることにより、
５ｔｙｘ Ｉｉ＃（１３）がエツチングストッパーとし
て作用し、例えば０．１μ−程度のニジさの均一なシリ
コン薄膜（ＩＩＡ）が再現性よく残り、目的とする超薄
膜５０１基板（１７）を容易作成することができる。
また、シリコン基板（１１）への酸素のイオン注入に際
しては、チャネリングを使ってイオン注入しているので
、表面側でのダメージは少なく、従ってＳｏｌ基板（１
７）において、欠陥発生の少ないシリコン薄膜が形成さ
れる。
しては、チャネリングを使ってイオン注入しているので
、表面側でのダメージは少なく、従ってＳｏｌ基板（１
７）において、欠陥発生の少ないシリコン薄膜が形成さ
れる。
ＳｉＯｘ Ｉｎ （１３）を形成したシリコン基板（１
１）と支持基板（１６）を貼り合わせるようにしている
ので、支持基板（Ｉ６）には予め十分な厚さの５ｉＯｘ
１’１（１５）を形成することができる。したがって、
５（Ｊｌ基板（１７）でのシリコン８１！！１（１１Δ
）下の５ｉ０２層（１５）は十分厚くすることができ、
シリコン薄膜（ＩＩＡ ）にデバイスを作成したときに
基板容量は十分小さくなり、高速デバイスの作成がμ■
能となる。
１）と支持基板（１６）を貼り合わせるようにしている
ので、支持基板（Ｉ６）には予め十分な厚さの５ｉＯｘ
１’１（１５）を形成することができる。したがって、
５（Ｊｌ基板（１７）でのシリコン８１！！１（１１Δ
）下の５ｉ０２層（１５）は十分厚くすることができ、
シリコン薄膜（ＩＩＡ ）にデバイスを作成したときに
基板容量は十分小さくなり、高速デバイスの作成がμ■
能となる。
さらにシリコン薄１％（ｌｌＡ）が直接５ｉ０２層（１
５）に貼り合されるので、５ｉ−３ｉ（ｈ界面は良好で
あり、リーク発生はない。
５）に貼り合されるので、５ｉ−３ｉ（ｈ界面は良好で
あり、リーク発生はない。
第３図は本発明の他の実施例である。
本例においては、第１図と同様にしてチャネリングを使
ってシリコン基板（１１）中に酸素（１２）をイオン注
入してエツチングストッパーとなる５ｉＯｘ層（１３）
を形成したｆ＆（第３図Ａ参照）、シリコン基１（１１
）の表面側のシリコン￥ｌｉｌ膜（ＩＩＡ ）の極く表
面を酸化して５ｉ０２１１！ｉ！ （２１）を形成する
（第３図Ｂ参照）０次に第３図Ｃに示すように、シリコ
ン基１（１４）の表面に５ｔＣｈ層（１５）を形成して
なる支持基板（１６）にシリコン基板（１１）を貼り合
わせる。
ってシリコン基板（１１）中に酸素（１２）をイオン注
入してエツチングストッパーとなる５ｉＯｘ層（１３）
を形成したｆ＆（第３図Ａ参照）、シリコン基１（１１
）の表面側のシリコン￥ｌｉｌ膜（ＩＩＡ ）の極く表
面を酸化して５ｉ０２１１！ｉ！ （２１）を形成する
（第３図Ｂ参照）０次に第３図Ｃに示すように、シリコ
ン基１（１４）の表面に５ｔＣｈ層（１５）を形成して
なる支持基板（１６）にシリコン基板（１１）を貼り合
わせる。
以後は、第１図り及びＥと同様にシリコン基板（１１）
を裏面側より例えばＫＯＨｆａ液により５ｉＯｘＩｅｌ
（１３）に至るまでエツチング除去しく第３図り参照）
、次でＳｉ０ｇ層（１３）を除去して第３図Ｅに示す目
的のＳｏｌ基１（１８）を作成する。
を裏面側より例えばＫＯＨｆａ液により５ｉＯｘＩｅｌ
（１３）に至るまでエツチング除去しく第３図り参照）
、次でＳｉ０ｇ層（１３）を除去して第３図Ｅに示す目
的のＳｏｌ基１（１８）を作成する。
この例においては、特に、ＳｉＯｘ層（１３）を形成し
た後、シリコン基＆（１１）の表面側のシリコン薄膜（
ＩＩＡ ）の表面を若干酸化して薄い５ｉＯｚ膜（２１
）を形成して支持基板（１６）の５ｉ０２層（１５）に
貼り合わせることにより、シリコン薄膜（１１八）と５
ｉ０２１’ｉ！との境界面即ち５ｉ−Ｓｔ（ｈの界面特
性が良くなると同時に、貼り合わせ易くなるものである
。
た後、シリコン基＆（１１）の表面側のシリコン薄膜（
ＩＩＡ ）の表面を若干酸化して薄い５ｉＯｚ膜（２１
）を形成して支持基板（１６）の５ｉ０２層（１５）に
貼り合わせることにより、シリコン薄膜（１１八）と５
ｉ０２１’ｉ！との境界面即ち５ｉ−Ｓｔ（ｈの界面特
性が良くなると同時に、貼り合わせ易くなるものである
。
第４図は本発明の他の実施例である。
本例においては、先ず第４図Ａ−Ｃに示すように上例と
同様にナヤネリングを使ってシリコン基板（１１）に酸
素（１２）をイオン注入し、表面から所定の深さにＳｉ
Ｏｘ層（１３）を形成し、支持基板（１６）に貼り合わ
せ、次いでシリコン基４ｉ（１１）を裏面よりエツチン
グストッパーであるＳｉＯｘ Ｉ薔（１３）までＫ Ｏ
Ｈｆａ液にてエツチング除去する。
同様にナヤネリングを使ってシリコン基板（１１）に酸
素（１２）をイオン注入し、表面から所定の深さにＳｉ
Ｏｘ層（１３）を形成し、支持基板（１６）に貼り合わ
せ、次いでシリコン基４ｉ（１１）を裏面よりエツチン
グストッパーであるＳｉＯｘ Ｉ薔（１３）までＫ Ｏ
Ｈｆａ液にてエツチング除去する。
次に、５ｔｙｘ ｆａｔ （１３）が高濃度酸素（５ｉ
０２ではない）を有することに着目し、酸素雰囲気中で
アニールして酸化し、ＳｉＯｘ層（１３）を５ｉ０２層
（１３Ａ）に変える。（２２）は同時に支持基板（１６
）の裏面に形成された５ｉ０２層である。しかる後、こ
の５ｉ０２層（１３Ａ ）をＨＦでエツチング除去し、
目的のＳｏｌ基１（１９）を作成する。かかる製法にお
いては、エツチングストッパーである５ｉＯｘ（１３）
を酸素雰囲気中でアニールして酸化し、エツチング除去
するので、シリコン基板膜（ＩＩＡ ）にダメージを与
えることなく、即ち例えば前述した機械的化学＠−摩の
ときのような機械的ダメージ或はドライエツチングのと
きのようなイオン衝撃によるダメージ等を与えることな
く、エツチングストッパーを除去することができる。
０２ではない）を有することに着目し、酸素雰囲気中で
アニールして酸化し、ＳｉＯｘ層（１３）を５ｉ０２層
（１３Ａ）に変える。（２２）は同時に支持基板（１６
）の裏面に形成された５ｉ０２層である。しかる後、こ
の５ｉ０２層（１３Ａ ）をＨＦでエツチング除去し、
目的のＳｏｌ基１（１９）を作成する。かかる製法にお
いては、エツチングストッパーである５ｉＯｘ（１３）
を酸素雰囲気中でアニールして酸化し、エツチング除去
するので、シリコン基板膜（ＩＩＡ ）にダメージを与
えることなく、即ち例えば前述した機械的化学＠−摩の
ときのような機械的ダメージ或はドライエツチングのと
きのようなイオン衝撃によるダメージ等を与えることな
く、エツチングストッパーを除去することができる。
上例において、シリコン基板（１１）に酸素をイオン注
入する時、基板温度を低温（例えば１００Ｋ ）にして
イオン注入し、その後シリコン基板（１１）を４００℃
〜６００℃で低温アニールするを可とする。
入する時、基板温度を低温（例えば１００Ｋ ）にして
イオン注入し、その後シリコン基板（１１）を４００℃
〜６００℃で低温アニールするを可とする。
このように低温でイオン注入すれば、格子振動が小さく
なリチャン不リングし易くなる。したがって、表面にダ
メージのない層を残したまま５ｉＯｘ（１３）を形成す
ることができる。なお、低温アニールはＳｉＯｘ Ｉｉ
ｉの形成と同時に、表面側のダメージを受けたシリコン
薄膜（ＩＩＡ）のアニールにもなる。イオン注入後のア
ニールとして高温でいきなリアニールすると応力により
欠陥が増加する。
なリチャン不リングし易くなる。したがって、表面にダ
メージのない層を残したまま５ｉＯｘ（１３）を形成す
ることができる。なお、低温アニールはＳｉＯｘ Ｉｉ
ｉの形成と同時に、表面側のダメージを受けたシリコン
薄膜（ＩＩＡ）のアニールにもなる。イオン注入後のア
ニールとして高温でいきなリアニールすると応力により
欠陥が増加する。
又、上例において、酸素をイオン注入し、低温アニール
の後、酸素濃度プロファイルを第５図の破線（１１１）
で示すように急峻にするために、窒素雰囲気中で１００
０℃〜１１００℃でアニールすることもできる。上例で
もチャネリングを使って深い位置にピークがくるように
濃度プロファイルを急峻にしているが、第５図の実線（
１）に示すように表面近くにも酸素原子は存在している
。１０００℃〜１１００℃のアニールを施すことにより
、表面に近い部分のｆ＆素はアウトディフージッンによ
って放出され、ピークに近い部分の酸素は高濃度側に吸
収される（ピークは欠陥が最も多く、この欠陥に酸素が
吸い寄せられる）。
の後、酸素濃度プロファイルを第５図の破線（１１１）
で示すように急峻にするために、窒素雰囲気中で１００
０℃〜１１００℃でアニールすることもできる。上例で
もチャネリングを使って深い位置にピークがくるように
濃度プロファイルを急峻にしているが、第５図の実線（
１）に示すように表面近くにも酸素原子は存在している
。１０００℃〜１１００℃のアニールを施すことにより
、表面に近い部分のｆ＆素はアウトディフージッンによ
って放出され、ピークに近い部分の酸素は高濃度側に吸
収される（ピークは欠陥が最も多く、この欠陥に酸素が
吸い寄せられる）。
斯るアニールによって、活性層であるシリコン薄膜（Ｉ
ＩＡ）中の酸素濃度を下げることができ、より欠陥の発
生を少くすることができる。
ＩＡ）中の酸素濃度を下げることができ、より欠陥の発
生を少くすることができる。
尚、前述の実施例では、エツチングスト−／パーとして
酸素をイオン注入して形成したＳｉＯｘ Ｈａ（１３）
を用いたが、その他窒素又は炭素をイオン注入して形成
したＳｉＮｘ層又は５ｉＯｘ層、を用いることも可能で
ある。 ＳｉＮｘ層、５ｉＯｘ層はＣＦ ４によってエ
ツチング除去できる。
酸素をイオン注入して形成したＳｉＯｘ Ｈａ（１３）
を用いたが、その他窒素又は炭素をイオン注入して形成
したＳｉＮｘ層又は５ｉＯｘ層、を用いることも可能で
ある。 ＳｉＮｘ層、５ｉＯｘ層はＣＦ ４によってエ
ツチング除去できる。
本発明によれば、半導体基板の表面から所定の深さに不
純物含有層を形成し、半導体基板の表面側を支持基板に
接着して後、不純物含有層をエツチングストッパーにし
て半導体基板の裏面を湿式エツチングで除去する工程を
有することにより、均一に、再現性よく半導体薄膜を残
すことができる。その後、不純物含有層を除去すること
により、高速デバイスの作成に通した超薄１１！１ｌｊ
ｓＯ１基板を作成することができる。
純物含有層を形成し、半導体基板の表面側を支持基板に
接着して後、不純物含有層をエツチングストッパーにし
て半導体基板の裏面を湿式エツチングで除去する工程を
有することにより、均一に、再現性よく半導体薄膜を残
すことができる。その後、不純物含有層を除去すること
により、高速デバイスの作成に通した超薄１１！１ｌｊ
ｓＯ１基板を作成することができる。
第１図Ａ−Ｅは本発明によるｓｏｉ基板の製法の一例を
示す工程図、第２図はイオン注入による酸素濃度分布図
、第３図Ａ−Ｅは本発明のＳＯ１基板の製法の他の例を
示す工程図、第４図Ａ−Ｅは本発明のＳｏ１基板の製法
の他の例を示す工程図、第５図は本発明のさらに他の例
の説明に供する酸素濃度分布図、第６図Ａ−Ｃは従来の
Ｓｏｌ基板の製法を示す工程図、第７図は従来のＳＯＩ
晶板の製法の他の例を示す断面図である。 （１１）はシリコン基板、（１１＾）はシリコン薄膜、
（１２）は酸素のイオン注入、（１３）はＳｉＯｘ屓、
（１４）はシリコン基板、（１５）はＳｉＯｘ層、（１
６）は支持基板である。
示す工程図、第２図はイオン注入による酸素濃度分布図
、第３図Ａ−Ｅは本発明のＳＯ１基板の製法の他の例を
示す工程図、第４図Ａ−Ｅは本発明のＳｏ１基板の製法
の他の例を示す工程図、第５図は本発明のさらに他の例
の説明に供する酸素濃度分布図、第６図Ａ−Ｃは従来の
Ｓｏｌ基板の製法を示す工程図、第７図は従来のＳＯＩ
晶板の製法の他の例を示す断面図である。 （１１）はシリコン基板、（１１＾）はシリコン薄膜、
（１２）は酸素のイオン注入、（１３）はＳｉＯｘ屓、
（１４）はシリコン基板、（１５）はＳｉＯｘ層、（１
６）は支持基板である。
Claims (1)
- 【特許請求の範囲】 半導体基板の表面から所定の深さに不純物含有層を形成
する工程、 前記半導体基板の表面側を支持基板に接着する工程、 前記不純物含有層をエッチングストッパーにして前記半
導体基板の裏面を湿式エッチングで除去する工程を有す
ることを特徴とする半導体基板の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14340988A JPH021914A (ja) | 1988-06-10 | 1988-06-10 | 半導体基板の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14340988A JPH021914A (ja) | 1988-06-10 | 1988-06-10 | 半導体基板の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021914A true JPH021914A (ja) | 1990-01-08 |
Family
ID=15338100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14340988A Pending JPH021914A (ja) | 1988-06-10 | 1988-06-10 | 半導体基板の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021914A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228061A (ja) * | 1989-03-01 | 1990-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｏｉ基板の製造方法 |
| US6184056B1 (en) | 1998-05-19 | 2001-02-06 | Sharp Kabushiki Kaisha | Process for producing solar cells and solar cells produced thereby |
| WO2004010505A1 (ja) * | 2002-07-18 | 2004-01-29 | Shin-Etsu Handotai Co.,Ltd. | Ｓｏｉウェーハおよびその製造方法 |
| US7354864B2 (en) | 2002-05-01 | 2008-04-08 | Rohm Co., Ltd. | Method of producing semiconductor device |
| EP1914799A1 (en) * | 2005-07-29 | 2008-04-23 | Shanghai Simgui Technology Co., Ltd | Method for manufacturing silicon on insulator |
| JP2008182192A (ja) * | 2006-12-26 | 2008-08-07 | Sumco Corp | 貼り合わせウェーハの製造方法 |
| JP2008258304A (ja) * | 2007-04-03 | 2008-10-23 | Sumco Corp | 半導体基板の製造方法 |
| WO2009031392A1 (ja) * | 2007-09-07 | 2009-03-12 | Sumco Corporation | 貼り合わせウェーハの製造方法 |
| US7598590B2 (en) | 2004-06-30 | 2009-10-06 | Nec Electronics Corporation | Semiconductor chip and method for manufacturing the same and semiconductor device |
| JP2009253237A (ja) * | 2008-04-11 | 2009-10-29 | Sumco Corp | 貼り合わせウェーハの製造方法 |
| JP2009295652A (ja) * | 2008-06-03 | 2009-12-17 | Sumco Corp | 貼り合わせウェーハの製造方法 |
-
1988
- 1988-06-10 JP JP14340988A patent/JPH021914A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228061A (ja) * | 1989-03-01 | 1990-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｏｉ基板の製造方法 |
| US6184056B1 (en) | 1998-05-19 | 2001-02-06 | Sharp Kabushiki Kaisha | Process for producing solar cells and solar cells produced thereby |
| US7354864B2 (en) | 2002-05-01 | 2008-04-08 | Rohm Co., Ltd. | Method of producing semiconductor device |
| US7701022B2 (en) | 2002-05-01 | 2010-04-20 | Rohm Co., Ltd. | Semiconductor device and method of producing the same |
| WO2004010505A1 (ja) * | 2002-07-18 | 2004-01-29 | Shin-Etsu Handotai Co.,Ltd. | Ｓｏｉウェーハおよびその製造方法 |
| US7598590B2 (en) | 2004-06-30 | 2009-10-06 | Nec Electronics Corporation | Semiconductor chip and method for manufacturing the same and semiconductor device |
| EP1914799A4 (en) * | 2005-07-29 | 2010-03-17 | Shanghai Simgui Technology Co | METHOD FOR PRODUCING SILICON ON ISOLATOR |
| EP1914799A1 (en) * | 2005-07-29 | 2008-04-23 | Shanghai Simgui Technology Co., Ltd | Method for manufacturing silicon on insulator |
| JP2008182192A (ja) * | 2006-12-26 | 2008-08-07 | Sumco Corp | 貼り合わせウェーハの製造方法 |
| US7767549B2 (en) | 2006-12-26 | 2010-08-03 | Sumco Corporation | Method of manufacturing bonded wafer |
| JP2008258304A (ja) * | 2007-04-03 | 2008-10-23 | Sumco Corp | 半導体基板の製造方法 |
| WO2009031392A1 (ja) * | 2007-09-07 | 2009-03-12 | Sumco Corporation | 貼り合わせウェーハの製造方法 |
| JP2009065039A (ja) * | 2007-09-07 | 2009-03-26 | Sumco Corp | 貼り合わせウェーハの製造方法 |
| US8003494B2 (en) | 2007-09-07 | 2011-08-23 | Sumco Corporation | Method for producing a bonded wafer |
| JP2009253237A (ja) * | 2008-04-11 | 2009-10-29 | Sumco Corp | 貼り合わせウェーハの製造方法 |
| JP2009295652A (ja) * | 2008-06-03 | 2009-12-17 | Sumco Corp | 貼り合わせウェーハの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100511656B1 (ko) | 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼 | |
| US7485541B2 (en) | Creation of high mobility channels in thin-body SOI devices | |
| US5244819A (en) | Method to getter contamination in semiconductor devices | |
| JPS62293761A (ja) | 半導体装置の製造方法 | |
| JPH021914A (ja) | 半導体基板の製法 | |
| US8980729B2 (en) | Silicon-on-insulator substrate and fabrication method | |
| US6548379B1 (en) | SOI substrate and method for manufacturing the same | |
| JPH10242154A (ja) | 薄膜半導体基板の表面処理方法 | |
| CN110941046B (zh) | 一种soi硅光栅的制作方法 | |
| JPH02252265A (ja) | 半導体基板の製法 | |
| JP3660469B2 (ja) | Ｓｏｉ基板の製造方法 | |
| US7504314B2 (en) | Method for fabricating oxygen-implanted silicon on insulation type semiconductor and semiconductor formed therefrom | |
| KR100738460B1 (ko) | 나노 에스오아이 웨이퍼의 제조방법 | |
| JPS6120337A (ja) | 半導体装置の製造方法 | |
| JP2011029618A (ja) | Ｓｉｍｏｘウェーハの製造方法、ｓｉｍｏｘウェーハ | |
| JPH04115511A (ja) | Ｓｏｉ基板の製造方法 | |
| JP3810168B2 (ja) | 半導体基板の製造方法 | |
| JPH06302791A (ja) | 半導体基板及びその製造方法 | |
| JP2808701B2 (ja) | 半導体装置の製造方法 | |
| JPH1022377A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100236057B1 (ko) | 에스오아이(soi) 웨이퍼 제조방법 | |
| JPH0669430A (ja) | 半導体装置の製造方法 | |
| KR100691311B1 (ko) | 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된에스오아이 웨이퍼 | |
| JPH01239867A (ja) | 絶縁膜上半導体の形成方法 | |
| JPH0346227A (ja) | 半導体装置の製造方法 |