JPH1080132A - スイッチング回路装置のためのゲート電圧制限回路 - Google Patents
スイッチング回路装置のためのゲート電圧制限回路Info
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- JPH1080132A JPH1080132A JP9185500A JP18550097A JPH1080132A JP H1080132 A JPH1080132 A JP H1080132A JP 9185500 A JP9185500 A JP 9185500A JP 18550097 A JP18550097 A JP 18550097A JP H1080132 A JPH1080132 A JP H1080132A
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- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
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- Dc-Dc Converters (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 短絡耐性を達成するために、ゲート電圧制限
を考慮しつつ並列接続された半ブリッジ（ブリッジ回路
の左右の半分の部分）に用いられているスイッチング素
子の簡略なゲート制御を提供する。 【解決手段】 ゲート抵抗器（Ｒon）に直列に、カソー
ドが該ゲート抵抗器（Ｒon）に接続されたダイオードを
接続し、抵抗器（ＲE）に対して並列に、それぞれ１つ
のクランピング・ダイオードを、そのカソードがエミッ
タ側になるように接続し、各ゲートにカソードがゲート
電源側となるようにドレイン・ダイオードを接続する。
を考慮しつつ並列接続された半ブリッジ（ブリッジ回路
の左右の半分の部分）に用いられているスイッチング素
子の簡略なゲート制御を提供する。 【解決手段】 ゲート抵抗器（Ｒon）に直列に、カソー
ドが該ゲート抵抗器（Ｒon）に接続されたダイオードを
接続し、抵抗器（ＲE）に対して並列に、それぞれ１つ
のクランピング・ダイオードを、そのカソードがエミッ
タ側になるように接続し、各ゲートにカソードがゲート
電源側となるようにドレイン・ダイオードを接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、請求項１の謂わゆ
る上位概念部分に記載の構成を有する電力等級の回路装
置に関する。この種の回路については、諸文献から種々
な構成のものが知られている。電力等級の回路装置の出
力密度の高揚並びに益々進展するハイブリッドもしくは
混成構造は、寄生的因子による影響を減衰または軽減或
るいはに排除し、それにより回路の信頼性を高めるため
に益々精緻になる課題解決を齎らし且つ要請している。
特に、短絡耐性を高めるための改良された回路構成を実
現しようとする試みに多大な努力が払われている。
る上位概念部分に記載の構成を有する電力等級の回路装
置に関する。この種の回路については、諸文献から種々
な構成のものが知られている。電力等級の回路装置の出
力密度の高揚並びに益々進展するハイブリッドもしくは
混成構造は、寄生的因子による影響を減衰または軽減或
るいはに排除し、それにより回路の信頼性を高めるため
に益々精緻になる課題解決を齎らし且つ要請している。
特に、短絡耐性を高めるための改良された回路構成を実
現しようとする試みに多大な努力が払われている。
【０００２】
【従来の技術】ＤＥ ４１ ０５ １５５には、電力等級
の整流回路装置の転流回路の最適化が提案されている。
この公報に開示されている発明は、対応の転流回路の切
換可能な構成要素が半導体スイッチング素子に極く近接
して配設されていることを特徴としている。この構成に
よれば、少なくとも寄生インダクタンスが低減する。寄
生インダクタンスを最小にすることにより、スイッチン
グ過程での過電圧が減少し、それにより、回路装置の改
善された装荷性を実現できる。
の整流回路装置の転流回路の最適化が提案されている。
この公報に開示されている発明は、対応の転流回路の切
換可能な構成要素が半導体スイッチング素子に極く近接
して配設されていることを特徴としている。この構成に
よれば、少なくとも寄生インダクタンスが低減する。寄
生インダクタンスを最小にすることにより、スイッチン
グ過程での過電圧が減少し、それにより、回路装置の改
善された装荷性を実現できる。
【０００３】ＤＥ ４２ ４０ ５０１には、電流供給導
体のインダクタンスを減少するために、正及び負の電流
供給導体を分割した電力半導体回路装置が提案されてい
る。直流路における回路構成の特定の対称性について敷
衍している。回路装置における出力密度の利得は、パッ
ケージ密度、即ち、実装密度が増加するに伴い、益々大
きな度合いで、総ての回路素子の制御による影響を受け
るようになる。
体のインダクタンスを減少するために、正及び負の電流
供給導体を分割した電力半導体回路装置が提案されてい
る。直流路における回路構成の特定の対称性について敷
衍している。回路装置における出力密度の利得は、パッ
ケージ密度、即ち、実装密度が増加するに伴い、益々大
きな度合いで、総ての回路素子の制御による影響を受け
るようになる。
【０００４】高い実装密度を有する回路装置、特に高い
スイッチング速度及び大きな値のｄｉ／ｄｔ（電流変化
率）を有するパワースイッチ（高速パワースイッチ）に
おいて、主電流配線及び制御配線が緻密に積層されてい
る場合には、駆動時にそれぞれ個々の出力ラインを構成
する主電流配線の磁場が、直ぐ近傍に位置する個々の制
御回路に影響を与える。この場合、既に、ＥＰ ０ ４２
７ １４３ Ｂ１に記述されているように、反作用及び相
互作用の影響が現れる。なお、上記文献には、変成器作
用を伴う結合の物理的プロセスについての記述はない。
関連の先行特許願Ｐ１９５ ３８ ３２８．１−３２は、
制御回路と主電流回路の磁気減結合により、電力スイッ
チにおいて変成器作用を伴わずに、電力半導体素子の反
作用のない制御を可能にすることを課題にしている。こ
の課題は、上記特許願に記載の発明によれば、制御回路
に対する電気配線の幾何学的配置を正確に規定すること
により解決されている。
スイッチング速度及び大きな値のｄｉ／ｄｔ（電流変化
率）を有するパワースイッチ（高速パワースイッチ）に
おいて、主電流配線及び制御配線が緻密に積層されてい
る場合には、駆動時にそれぞれ個々の出力ラインを構成
する主電流配線の磁場が、直ぐ近傍に位置する個々の制
御回路に影響を与える。この場合、既に、ＥＰ ０ ４２
７ １４３ Ｂ１に記述されているように、反作用及び相
互作用の影響が現れる。なお、上記文献には、変成器作
用を伴う結合の物理的プロセスについての記述はない。
関連の先行特許願Ｐ１９５ ３８ ３２８．１−３２は、
制御回路と主電流回路の磁気減結合により、電力スイッ
チにおいて変成器作用を伴わずに、電力半導体素子の反
作用のない制御を可能にすることを課題にしている。こ
の課題は、上記特許願に記載の発明によれば、制御回路
に対する電気配線の幾何学的配置を正確に規定すること
により解決されている。
【０００５】特許願ＤＥ ４４ １０ ９７８ Ａ１には、
絶縁ゲート・バイポーラ・トランジスタ（以下、ＩＧＢ
Ｔと略称する）の短絡耐性を改善するための方法及び回
路が記述されている。この公報に記述されている発明
は、該ＩＧＢＴを流れる短絡電流が減少するように、短
絡状態中、ＩＧＢＴのゲート電極に印加される電圧を減
少するための金属酸化物半導体電界効果トランジスタ
（以下、ＭＯＳＦＥＴと略称する）が設けられている。
この回路装置においてゲート電圧耐性を実現するために
挿入されたツェナーダイオードが、ＭＯＳＦＥＴとＩＧ
ＢＴのゲート電極との間の電圧を制限している。エアー
ランゲン大学の電気駆動技術に関する講座担当教授であ
るＰ．ナーゲンガスト（Ｐ．Nagengast）の研究レポー
ト「Weiterentwicklung und Erprobung einer zweistuf
igen Austeuerschaltung fur ＩＧＢＴ（ＩＧＢＴの２
段制御回路の開発及び試験）」（１９９２年１１月１２
日）から、構成要素費用を低減して動作するこのような
短絡保護駆動回路が知られている。
絶縁ゲート・バイポーラ・トランジスタ（以下、ＩＧＢ
Ｔと略称する）の短絡耐性を改善するための方法及び回
路が記述されている。この公報に記述されている発明
は、該ＩＧＢＴを流れる短絡電流が減少するように、短
絡状態中、ＩＧＢＴのゲート電極に印加される電圧を減
少するための金属酸化物半導体電界効果トランジスタ
（以下、ＭＯＳＦＥＴと略称する）が設けられている。
この回路装置においてゲート電圧耐性を実現するために
挿入されたツェナーダイオードが、ＭＯＳＦＥＴとＩＧ
ＢＴのゲート電極との間の電圧を制限している。エアー
ランゲン大学の電気駆動技術に関する講座担当教授であ
るＰ．ナーゲンガスト（Ｐ．Nagengast）の研究レポー
ト「Weiterentwicklung und Erprobung einer zweistuf
igen Austeuerschaltung fur ＩＧＢＴ（ＩＧＢＴの２
段制御回路の開発及び試験）」（１９９２年１１月１２
日）から、構成要素費用を低減して動作するこのような
短絡保護駆動回路が知られている。
【０００６】独国特許願公報ＤＥ ４３ ２０ ０２１ Ａ
１及び米国特許第４,７１９,５３１号明細書から、回路
装置における個々のスイッチのＵCE−監視（コレクタ−
エミッタ電圧の監視）に関する２つの回路装置が知られ
ている。この回路装置では、制限されてはいるものの短
絡保護を実現することができるが、並列接続されたパワ
ースイッチに対する短絡監視もしくは保護には適してい
ない。即ち、ＵCE−監視の温度依存性が原因で、遮断時
もしくはターン・オフ時の過電圧が望ましくない程に大
きくなるからである。
１及び米国特許第４,７１９,５３１号明細書から、回路
装置における個々のスイッチのＵCE−監視（コレクタ−
エミッタ電圧の監視）に関する２つの回路装置が知られ
ている。この回路装置では、制限されてはいるものの短
絡保護を実現することができるが、並列接続されたパワ
ースイッチに対する短絡監視もしくは保護には適してい
ない。即ち、ＵCE−監視の温度依存性が原因で、遮断時
もしくはターン・オフ時の過電圧が望ましくない程に大
きくなるからである。
【０００７】１９９５年１１月１３日にフライブルグで
開催された第２４回半導体電力素子会議（24. Kolloqui
ums fur Halbleiter-Leistungsbauelemente）におい
て、Ｓ.コンラード（Ｓ．Konrad）が「Schutzkonzept f
ur spannungsgesteuerte Leistungshalbleiter（電圧制
御電力半導体に対する保護技術）」を提唱している。こ
の技術によれば、ＭＯＳＦＥＴを組み込むことにより、
ＩＧＢＴスイッチのゲート−エミッタ電圧が所定の値に
制限される。
開催された第２４回半導体電力素子会議（24. Kolloqui
ums fur Halbleiter-Leistungsbauelemente）におい
て、Ｓ.コンラード（Ｓ．Konrad）が「Schutzkonzept f
ur spannungsgesteuerte Leistungshalbleiter（電圧制
御電力半導体に対する保護技術）」を提唱している。こ
の技術によれば、ＭＯＳＦＥＴを組み込むことにより、
ＩＧＢＴスイッチのゲート−エミッタ電圧が所定の値に
制限される。
【０００８】
【発明が解決しようとする課題及び課題を解決するため
の手段】本発明の課題は、短絡耐性を達成するために、
ゲート電圧制限を考慮しつつ並列接続された半ブリッジ
（ブリッジ回路の左右の半分の部分）に用いられている
スイッチング素子の簡略なゲート制御を提供することに
ある。この課題は、冒頭に述べた型式のブリッジ回路に
おいて、請求項１の謂わゆる特徴部分に記載の構成によ
り解決される。なお、請求項２乃至請求項４には本発明
の好適な実施の形態が記述してある。
の手段】本発明の課題は、短絡耐性を達成するために、
ゲート電圧制限を考慮しつつ並列接続された半ブリッジ
（ブリッジ回路の左右の半分の部分）に用いられている
スイッチング素子の簡略なゲート制御を提供することに
ある。この課題は、冒頭に述べた型式のブリッジ回路に
おいて、請求項１の謂わゆる特徴部分に記載の構成によ
り解決される。なお、請求項２乃至請求項４には本発明
の好適な実施の形態が記述してある。
【０００９】一般に、各回路装置は、制御回路と主電流
回路とから構成されている。これら２種類の電流回路
は、スイッチ（以下の説明において、該スイッチは、例
としてＩＧＢＴまたはＭＯＳＦＥＴから構成されている
ことを前提とする）の箇所に空間的に緻密に実装されて
いる。この緻密実装箇所の空間的形態が、高い実装密度
の場合に、回路装置全体の電力耐性もしくは電力容量に
対し重要な意味を有する。その理由は、主電流回路によ
る制御回路の影響を最小限にしなければならないからで
ある。それに伴う問題を解決しようとするのが本発明の
課題である。
回路とから構成されている。これら２種類の電流回路
は、スイッチ（以下の説明において、該スイッチは、例
としてＩＧＢＴまたはＭＯＳＦＥＴから構成されている
ことを前提とする）の箇所に空間的に緻密に実装されて
いる。この緻密実装箇所の空間的形態が、高い実装密度
の場合に、回路装置全体の電力耐性もしくは電力容量に
対し重要な意味を有する。その理由は、主電流回路によ
る制御回路の影響を最小限にしなければならないからで
ある。それに伴う問題を解決しようとするのが本発明の
課題である。
【００１０】最近の高電力スイッチング・トランジスタ
においては、制御に要する電力は、対応の主電流回路に
おいて切換される電力と比較し極めて小さい値であり、
スイッチング周波数はスイッチング速度と同様に新製品
毎に増加する趨勢にある。
においては、制御に要する電力は、対応の主電流回路に
おいて切換される電力と比較し極めて小さい値であり、
スイッチング周波数はスイッチング速度と同様に新製品
毎に増加する趨勢にある。
【００１１】以下、例として選択した回路装置の一部分
と関連し、図１乃至図８を参照し本発明によるゲート制
御を詳細に説明する。
と関連し、図１乃至図８を参照し本発明によるゲート制
御を詳細に説明する。
【００１２】
【発明の実施の形態】図１は、ゲート制御のための制限
素子を備えていない従来技術による個々のスイッチ素子
から構成された回路装置の一部分を示す回路図である。
絶縁ゲート・バイポーラ・トランジスタ（以下、ＩＧＢ
Ｔと称する）Ｔ1及びＴ2を備えた慣用の半ブリッジ回路
が示してある。また、該半ブリッジに関連する駆動回路
のうち、上辺制御部の終段Ｔ3／Ｔ4並びに下辺制御部の
終段Ｔ5／Ｔ6だけが関連の出力回路と共に示してある。
なお、図示を明瞭にするために、現在の技術レベルにお
いては、ＩＧＢＴスイッチング素子の構造内部に集積化
して形成されている謂わゆるミラー容量Ｃ1及びＣ2は、
外部コンデンサとして図示してある。
素子を備えていない従来技術による個々のスイッチ素子
から構成された回路装置の一部分を示す回路図である。
絶縁ゲート・バイポーラ・トランジスタ（以下、ＩＧＢ
Ｔと称する）Ｔ1及びＴ2を備えた慣用の半ブリッジ回路
が示してある。また、該半ブリッジに関連する駆動回路
のうち、上辺制御部の終段Ｔ3／Ｔ4並びに下辺制御部の
終段Ｔ5／Ｔ6だけが関連の出力回路と共に示してある。
なお、図示を明瞭にするために、現在の技術レベルにお
いては、ＩＧＢＴスイッチング素子の構造内部に集積化
して形成されている謂わゆるミラー容量Ｃ1及びＣ2は、
外部コンデンサとして図示してある。
【００１３】ＩＧＢＴ Ｔ1及びＴ2がターン・オンする
と、それぞれの各ゲートには、各駆動段の上辺金属酸化
物半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴと
略称する）Ｔ3並びにＴ5を介し且つゲート抵抗器Ｒ1並
びにＲ2を介して駆動回路の駆動電源の＋１５Ｖが印加
され、他方、直列接続されたＭＯＳＦＥＴ Ｔ4並びにＴ
6は阻止される。
と、それぞれの各ゲートには、各駆動段の上辺金属酸化
物半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴと
略称する）Ｔ3並びにＴ5を介し且つゲート抵抗器Ｒ1並
びにＲ2を介して駆動回路の駆動電源の＋１５Ｖが印加
され、他方、直列接続されたＭＯＳＦＥＴ Ｔ4並びにＴ
6は阻止される。
【００１４】ＩＧＢＴ Ｔ1並びにＴ2のターン・オフ時
には、ＭＯＳＦＥＴ Ｔ3及びＴ5が不導通になり、それ
に対応して、直列接続されているＭＯＳＦＥＴ Ｔ4及び
Ｔ6並びに抵抗器Ｒ1及びＲ3並びにＲ2及びＲ4を介し
て、ゲートは−８Ｖの電位になる（即ち、−８Ｖの電位
まで放電する）。ここで、上記ターン・オン及びターン
・オフは、各ＭＯＳ制御スイッチにおけると同様に、ゲ
ート−エミッタ容量の充電及び放電により実現され、そ
の場合、コレクタとエミッタとの間における電圧極性が
変化するために、ＩＧＢＴ Ｔ1及びＴ2のミラー容量も
しくはコンデンサＣ1及びＣ2の荷電状態を切り換えなけ
ればならない。
には、ＭＯＳＦＥＴ Ｔ3及びＴ5が不導通になり、それ
に対応して、直列接続されているＭＯＳＦＥＴ Ｔ4及び
Ｔ6並びに抵抗器Ｒ1及びＲ3並びにＲ2及びＲ4を介し
て、ゲートは−８Ｖの電位になる（即ち、−８Ｖの電位
まで放電する）。ここで、上記ターン・オン及びターン
・オフは、各ＭＯＳ制御スイッチにおけると同様に、ゲ
ート−エミッタ容量の充電及び放電により実現され、そ
の場合、コレクタとエミッタとの間における電圧極性が
変化するために、ＩＧＢＴ Ｔ1及びＴ2のミラー容量も
しくはコンデンサＣ1及びＣ2の荷電状態を切り換えなけ
ればならない。
【００１５】ここで導通しているＩＧＢＴの電流回路に
短絡が生ずると、当該ＩＧＢＴが、この電流回路におけ
る実質的な限流素子となる。この短絡電流の振幅は、最
終段増幅率並びに短絡発生時点で生ずるＩＧＢＴのゲー
ト−エミッタ電圧によって決定される。増加する短絡電
流に起因して、ＩＧＢＴ Ｔ1及びＴ2のコレクタ−エミ
ッタ区間に現れる大きな正の電圧変化ｄＵCE／ｄｔで、
ミラー容量Ｃ1及びＣ2の荷電状態が反転される。
短絡が生ずると、当該ＩＧＢＴが、この電流回路におけ
る実質的な限流素子となる。この短絡電流の振幅は、最
終段増幅率並びに短絡発生時点で生ずるＩＧＢＴのゲー
ト−エミッタ電圧によって決定される。増加する短絡電
流に起因して、ＩＧＢＴ Ｔ1及びＴ2のコレクタ−エミ
ッタ区間に現れる大きな正の電圧変化ｄＵCE／ｄｔで、
ミラー容量Ｃ1及びＣ2の荷電状態が反転される。
【００１６】しかしながら、ＩＧＢＴ Ｔ1及びＴ2のゲ
ート−エミッタ電圧は、該ゲートが抵抗器Ｒ1及びＲ2に
より駆動段に対して減結合されているので、ミラー容量
Ｃ1及びＣ2による荷電状態切換え電流パルスに起因して
増加し、その結果として、短絡電流は、それ以後増加し
ない。これにより、短絡電流パルスが発生するが、その
振幅は、＋１５Ｖの駆動電圧によって予め定められるゲ
ート−エミッタ間電圧を相当大きく上回り得る。
ート−エミッタ電圧は、該ゲートが抵抗器Ｒ1及びＲ2に
より駆動段に対して減結合されているので、ミラー容量
Ｃ1及びＣ2による荷電状態切換え電流パルスに起因して
増加し、その結果として、短絡電流は、それ以後増加し
ない。これにより、短絡電流パルスが発生するが、その
振幅は、＋１５Ｖの駆動電圧によって予め定められるゲ
ート−エミッタ間電圧を相当大きく上回り得る。
【００１７】このようにしてスイッチ素子ＩＧＢＴの故
障が生じる得る危険性は、ゲート−エミッタ容量とミラ
ー容量との間の比もしくは関係が適切でなければない程
大きくなる。従来技術においては、例えば、既述の研究
レポート「Weiterentwicklung bei IGBT」に記述されて
いるように、ゲート電圧を制限するために抑制ダイオー
ドが挿入されている。
障が生じる得る危険性は、ゲート−エミッタ容量とミラ
ー容量との間の比もしくは関係が適切でなければない程
大きくなる。従来技術においては、例えば、既述の研究
レポート「Weiterentwicklung bei IGBT」に記述されて
いるように、ゲート電圧を制限するために抑制ダイオー
ドが挿入されている。
【００１８】この公知の回路においては、抑制ダイオー
ドの温度依存性及び公差が好ましからざる影響を及ぼ
す。最新世代のＩＧＢＴスイッチング回路においては、
この種の回路構成では最早や充分な短絡耐性を達成する
ことはできない。
ドの温度依存性及び公差が好ましからざる影響を及ぼ
す。最新世代のＩＧＢＴスイッチング回路においては、
この種の回路構成では最早や充分な短絡耐性を達成する
ことはできない。
【００１９】図２のａは、３個の電力スイッチング素子
が並列に接続されている図１に類似の上辺制御部の一部
分を示す回路図である。この回路図から明らかなよう
に、主エミッタ並びに補助エミッタは並列接続されてい
る。補助エミッタの並列回路を省略して、１つの補助エ
ミッタ端子だけを設けた場合には、特に短絡事故時に、
電力スイッチング素子に振動が発生し得る。その場合、
制御回路を介して、ゲートを各モジュール毎に関連のエ
ミッタに相関することが最早や不可能になる。これに対
し、補助エミッタの並列接続により、上記の相関に関す
る問題を回避することができる。
が並列に接続されている図１に類似の上辺制御部の一部
分を示す回路図である。この回路図から明らかなよう
に、主エミッタ並びに補助エミッタは並列接続されてい
る。補助エミッタの並列回路を省略して、１つの補助エ
ミッタ端子だけを設けた場合には、特に短絡事故時に、
電力スイッチング素子に振動が発生し得る。その場合、
制御回路を介して、ゲートを各モジュール毎に関連のエ
ミッタに相関することが最早や不可能になる。これに対
し、補助エミッタの並列接続により、上記の相関に関す
る問題を回避することができる。
【００２０】この場合、補助エミッタ−主エミッタ回路
を経る電流が発生し得る。この電流の振幅を制限するた
めに、好ましくは、それぞれ０.５オームの補助エミッ
タ抵抗器（Ｒｅ）が挿入される。この回路におけるター
ン・オン動作時の基準電圧は平均エミッタ電圧である。
これら抵抗器を流れる電流により、再びゲート電圧の影
響が現れ得ることは言うまでもない。この問題は、特
に、モジュールの電流負荷が非対称の場合に生ずる。
を経る電流が発生し得る。この電流の振幅を制限するた
めに、好ましくは、それぞれ０.５オームの補助エミッ
タ抵抗器（Ｒｅ）が挿入される。この回路におけるター
ン・オン動作時の基準電圧は平均エミッタ電圧である。
これら抵抗器を流れる電流により、再びゲート電圧の影
響が現れ得ることは言うまでもない。この問題は、特
に、モジュールの電流負荷が非対称の場合に生ずる。
【００２１】ここに例示したように、転流過程中、２つ
のモジュールが電流を遮断し、１つのモジュールのみが
電流を導通している場合には、図２のａ及びｂに示すよ
うな状況が生ずる。なお、図２のａの左側の部分にはタ
ーン・オフ過程中の３つのモジュール電流が示してあ
る。この図から明らかなように、電流１のｄｉ／ｄｔ
（変化率）は本質的に小さく、電流２及び３は既に零に
なっている。この場合、中間の曲線で示すような状況が
現れる。即ち、中間回路の負端子に対するインダクタン
スは、電流２及び３に対して最早や作用しない。その理
由は、この場合、大きな電流が流れていないからであ
る。従って、これら電流は等価回路において無視するこ
とができる。しかしながら、インダクタンス１は作用し
続ける。
のモジュールが電流を遮断し、１つのモジュールのみが
電流を導通している場合には、図２のａ及びｂに示すよ
うな状況が生ずる。なお、図２のａの左側の部分にはタ
ーン・オフ過程中の３つのモジュール電流が示してあ
る。この図から明らかなように、電流１のｄｉ／ｄｔ
（変化率）は本質的に小さく、電流２及び３は既に零に
なっている。この場合、中間の曲線で示すような状況が
現れる。即ち、中間回路の負端子に対するインダクタン
スは、電流２及び３に対して最早や作用しない。その理
由は、この場合、大きな電流が流れていないからであ
る。従って、これら電流は等価回路において無視するこ
とができる。しかしながら、インダクタンス１は作用し
続ける。
【００２２】通常、ゲート制御回路の外部に存在するイ
ンダクタンスが、補助エミッタ−抵抗回路形態による
が、この時点で、急激に、この例ではその値の２／３で
作用し始める。これにより、最も低速のＩＧＢＴのエミ
ッタ相互結合度が更に増強され、ＩＧＢＴスイッチング
・トランジスタは更に低速になる。この効果は、原理的
に、並列接続の半ブリッジ内の各モジュールにおいて現
れ得る。
ンダクタンスが、補助エミッタ−抵抗回路形態による
が、この時点で、急激に、この例ではその値の２／３で
作用し始める。これにより、最も低速のＩＧＢＴのエミ
ッタ相互結合度が更に増強され、ＩＧＢＴスイッチング
・トランジスタは更に低速になる。この効果は、原理的
に、並列接続の半ブリッジ内の各モジュールにおいて現
れ得る。
【００２３】このような効果の本質的な低減は、ターン
・オフ相中、補助エミッタ−抵抗からなるオーム分圧器
が作用しないようにすることにより可能である。最も単
純には、これは，補助エミッタ−抵抗回路に並列にダイ
オードを挿入することにより達成される。この場合、中
間回路側における残留インダクタンスの電圧は、遮断も
しくはターン・オフ過程中、正となることを考慮する必
要がある。従って、上記ダイオードが有効になるために
は、そのカソードを図２のｂに示すように、ＩＧＢＴの
エミッタと接続しなければならない。このようにすれ
ば、ゲート−制御回路外部のインダクタンスの大きな影
響が除去される。この構成により総ての可能な電流対称
性を実現するためには、これらダイオードを各ＩＧＢＴ
毎に設けなければならない。ダイオードとしては、ショ
ットキーダイオードを使用するのが有利である。と言う
のは、このショットキーダイオードの導通電圧が、低い
からである。
・オフ相中、補助エミッタ−抵抗からなるオーム分圧器
が作用しないようにすることにより可能である。最も単
純には、これは，補助エミッタ−抵抗回路に並列にダイ
オードを挿入することにより達成される。この場合、中
間回路側における残留インダクタンスの電圧は、遮断も
しくはターン・オフ過程中、正となることを考慮する必
要がある。従って、上記ダイオードが有効になるために
は、そのカソードを図２のｂに示すように、ＩＧＢＴの
エミッタと接続しなければならない。このようにすれ
ば、ゲート−制御回路外部のインダクタンスの大きな影
響が除去される。この構成により総ての可能な電流対称
性を実現するためには、これらダイオードを各ＩＧＢＴ
毎に設けなければならない。ダイオードとしては、ショ
ットキーダイオードを使用するのが有利である。と言う
のは、このショットキーダイオードの導通電圧が、低い
からである。
【００２４】図３は、トランジスタを用いた同様の回路
装置の一部分を示す簡略回路図である。即ち、同図に
は、既に１９９３年、既述の研究レポートで公表されて
いる従来技術による第２のゲート電圧制限方式を示す図
である。短絡時に、ミラー容量の作用に起因し、素子Ｔ
1のゲート−エミッタ電圧が、駆動段の駆動電圧＋１０
ＶにｐｎｐトランジスタＴ7のベース−エミッタ区間の
電圧を加えた値である目標値を越えると、トランジスタ
Ｔ7が導通に切換わってミラー容量の転極電流パルス
（みらー容量の極性が反転する際に生ずる電流パルス）
を引き取る。このようにして、トランジスタＴ1のゲー
ト−エミッタ電圧が制限される。
装置の一部分を示す簡略回路図である。即ち、同図に
は、既に１９９３年、既述の研究レポートで公表されて
いる従来技術による第２のゲート電圧制限方式を示す図
である。短絡時に、ミラー容量の作用に起因し、素子Ｔ
1のゲート−エミッタ電圧が、駆動段の駆動電圧＋１０
ＶにｐｎｐトランジスタＴ7のベース−エミッタ区間の
電圧を加えた値である目標値を越えると、トランジスタ
Ｔ7が導通に切換わってミラー容量の転極電流パルス
（みらー容量の極性が反転する際に生ずる電流パルス）
を引き取る。このようにして、トランジスタＴ1のゲー
ト−エミッタ電圧が制限される。
【００２５】上記方式は、ＩＧＢＴの並列接続回路にお
いては採用することができない。と言うのは、駆動電圧
が電圧基準として一義的に各個々のＩＧＢＴのエミッタ
に対し相関することができず、総てのエミッタ電位の平
均値に関連するものであるからである。したがって、並
列接続のＩＧＢＴの場合には、別の解決方法を見い出さ
なければならない。
いては採用することができない。と言うのは、駆動電圧
が電圧基準として一義的に各個々のＩＧＢＴのエミッタ
に対し相関することができず、総てのエミッタ電位の平
均値に関連するものであるからである。したがって、並
列接続のＩＧＢＴの場合には、別の解決方法を見い出さ
なければならない。
【００２６】図４は、並列接続を伴わない半ブリッジに
対してショットキーダイオード（Ｄ３）を用いたゲート
電圧制限方式の例を示す回路略図である。即ち、図４に
は、ＩＧＢＴスイッチ毎に１つのみの付加的な回路素子
が設けられた制限回路が示してある。この例において、
オン状態で短絡が生ずると、高速ダイオードＤ3が抵抗
器Ｒ1を橋絡し、対応のミラー容量の転極電流パルス
を、ＭＯＳＦＥＴ Ｔ3内に一体的に形成されている逆並
列ダイオードを介して駆動段の電源へと排出（ドレイ
ン）する。
対してショットキーダイオード（Ｄ３）を用いたゲート
電圧制限方式の例を示す回路略図である。即ち、図４に
は、ＩＧＢＴスイッチ毎に１つのみの付加的な回路素子
が設けられた制限回路が示してある。この例において、
オン状態で短絡が生ずると、高速ダイオードＤ3が抵抗
器Ｒ1を橋絡し、対応のミラー容量の転極電流パルス
を、ＭＯＳＦＥＴ Ｔ3内に一体的に形成されている逆並
列ダイオードを介して駆動段の電源へと排出（ドレイ
ン）する。
【００２７】この回路の有効性は、駆動終段とＩＧＢＴ
のゲート及びエミッタ端子との間の接続導体の寄生イン
ダクタンスにより悪影響を受けない点にある。しなしな
がら、必ずしも総ての回路装置の構成例に現れる欠点で
はないが、直列に接続されたダイオードＤ3及びトラン
ジスタＴ3と一体的に形成されているダイオードが制限
ダイオードとして作用するという問題がある。
のゲート及びエミッタ端子との間の接続導体の寄生イン
ダクタンスにより悪影響を受けない点にある。しなしな
がら、必ずしも総ての回路装置の構成例に現れる欠点で
はないが、直列に接続されたダイオードＤ3及びトラン
ジスタＴ3と一体的に形成されているダイオードが制限
ダイオードとして作用するという問題がある。
【００２８】図５は従来技術として、ＩＧＢＴ Ｔ1のゲ
ート−エミッタ端子の直ぐ近傍に１個の付加したショッ
トキーダイオードＤ3とコンデンサＣ3を用いてゲート−
エミッタ電圧制限回路を構成した例を示す。この例にお
いても、上辺制御部の駆動段の回路出力部分が簡略図で
示してある。
ート−エミッタ端子の直ぐ近傍に１個の付加したショッ
トキーダイオードＤ3とコンデンサＣ3を用いてゲート−
エミッタ電圧制限回路を構成した例を示す。この例にお
いても、上辺制御部の駆動段の回路出力部分が簡略図で
示してある。
【００２９】コンデンサＣ3は、抵抗器Ｒ5（典型的には
約１０オームの値を有する）を介して＋１５Ｖの駆動段
の電源電圧に充電される。充分なゲート−エミッタ電圧
制限は、コンデンサの容量Ｃ3が関連のＩＧＢＴのゲー
ト−エミッタ容量よりも大きい場合に達成される。即
ち、コンデンサＣ3は、短絡発生時に、感知し得る電圧
上昇を伴うことなく、ミラー容量により転極電流パルス
を吸収することができる。
約１０オームの値を有する）を介して＋１５Ｖの駆動段
の電源電圧に充電される。充分なゲート−エミッタ電圧
制限は、コンデンサの容量Ｃ3が関連のＩＧＢＴのゲー
ト−エミッタ容量よりも大きい場合に達成される。即
ち、コンデンサＣ3は、短絡発生時に、感知し得る電圧
上昇を伴うことなく、ミラー容量により転極電流パルス
を吸収することができる。
【００３０】図６は、図５に類似の並列接続された半ブ
リッジのためのゲート制御回路を示す。しかしながら、
この回路は並列接続にはそれ程好適ではない。その理由
は、特に、電流分布が非対称である場合に、エミッタ・
インダクタンスが、容量と協作用して、振動の形態で交
流成分を惹起し得るからである。
リッジのためのゲート制御回路を示す。しかしながら、
この回路は並列接続にはそれ程好適ではない。その理由
は、特に、電流分布が非対称である場合に、エミッタ・
インダクタンスが、容量と協作用して、振動の形態で交
流成分を惹起し得るからである。
【００３１】図７は、基準ダイオードを備えた回路装置
の別の例を、やはり上辺制御部の部分だけに関して示す
回路図である。ｐｎｐトランジスタＴ7と組み合わせて
温度安定化電圧基準ダイオードＤ7を挿入することによ
り、図３に示した従来技術に類似の回路形態を実現する
ことが可能である。しかしながら、この種の回路形態で
は、ＩＧＢＴ Ｔ1のオフ状態において、ｐｎｐトランジ
スタＴ7のベース・エミッタ区間を約８Ｖで不導通にし
なければならないことが問題点として挙げられる。この
問題は、駆動段の負の電源電圧を−８Ｖから−５Ｖに減
少することにより、殆どの実際の適用例において制限事
項とならない程に軽減することができる。
の別の例を、やはり上辺制御部の部分だけに関して示す
回路図である。ｐｎｐトランジスタＴ7と組み合わせて
温度安定化電圧基準ダイオードＤ7を挿入することによ
り、図３に示した従来技術に類似の回路形態を実現する
ことが可能である。しかしながら、この種の回路形態で
は、ＩＧＢＴ Ｔ1のオフ状態において、ｐｎｐトランジ
スタＴ7のベース・エミッタ区間を約８Ｖで不導通にし
なければならないことが問題点として挙げられる。この
問題は、駆動段の負の電源電圧を−８Ｖから−５Ｖに減
少することにより、殆どの実際の適用例において制限事
項とならない程に軽減することができる。
【００３２】図８は、先に図２乃至図７に略示した補助
エミッタ−抵抗及びショットキーダイオードを用いる回
路部分に類似の回路部分を示す。本発明のこの実施の形
態の回路装置は、所与の回路技術的に条件付けられる公
差及び温度変動において、満足な短絡耐性を有し、満足
な動作態様を保証し、図３乃至図５及び図７に示した回
路例とは対照的に複数のＩＧＢＴスイッチ素子の並列駆
動に適するようにすると言う課題の解決に向けられてい
る。異なった駆動条件における並列接続されたモジュー
ルでの実際の測定において、ターン・オン制御に際しゲ
ート回路における対策手段のみならず補助エミッタ接続
における対策が必要であることが判明した。これら対策
は図８に総合して示してある。なお、補助エミッタ回路
における本発明による回路構成の根拠は、既に図２ａ及
び図２ｂを参照して説明した通りである。
エミッタ−抵抗及びショットキーダイオードを用いる回
路部分に類似の回路部分を示す。本発明のこの実施の形
態の回路装置は、所与の回路技術的に条件付けられる公
差及び温度変動において、満足な短絡耐性を有し、満足
な動作態様を保証し、図３乃至図５及び図７に示した回
路例とは対照的に複数のＩＧＢＴスイッチ素子の並列駆
動に適するようにすると言う課題の解決に向けられてい
る。異なった駆動条件における並列接続されたモジュー
ルでの実際の測定において、ターン・オン制御に際しゲ
ート回路における対策手段のみならず補助エミッタ接続
における対策が必要であることが判明した。これら対策
は図８に総合して示してある。なお、補助エミッタ回路
における本発明による回路構成の根拠は、既に図２ａ及
び図２ｂを参照して説明した通りである。
【００３３】それぞれ、ＤＣＢ（直接銅結合）セラミッ
クもしくはモジュールにおいて電流ループが同じでない
場合には、寄生インダクタンスがＤＣＢセラミック毎に
異なる。その結果として、特に短絡時に異なった高い電
流が現れる。最小のインダクタンスを有するＤＣＢセラ
ミックもしくはモジュールには最大の短絡電流が現れ
る。この短絡電流はエミッタ電圧に影響を与える。それ
により、該エミッタ電圧もモジュール毎に異なってく
る。ショットキーダイオードを用いない場合には、平均
エミッタ電圧が駆動段に対し基準電圧として用いられ
る。これにより、所与の１つのＤＣＢセラミックもしく
はモジュールが過度に高い或るいは過度に低いゲート電
圧を受けることが起こり得る。
クもしくはモジュールにおいて電流ループが同じでない
場合には、寄生インダクタンスがＤＣＢセラミック毎に
異なる。その結果として、特に短絡時に異なった高い電
流が現れる。最小のインダクタンスを有するＤＣＢセラ
ミックもしくはモジュールには最大の短絡電流が現れ
る。この短絡電流はエミッタ電圧に影響を与える。それ
により、該エミッタ電圧もモジュール毎に異なってく
る。ショットキーダイオードを用いない場合には、平均
エミッタ電圧が駆動段に対し基準電圧として用いられ
る。これにより、所与の１つのＤＣＢセラミックもしく
はモジュールが過度に高い或るいは過度に低いゲート電
圧を受けることが起こり得る。
【００３４】ゲート電圧における差は、エミッタ電圧に
おける差に依存し、非常に大きな値を取り得る。しかし
ながら、過度に高いゲート電圧は回避すべきである。そ
の理由は、ゲート電圧が非常に高い場合には、過度に高
い短絡電流が流れ得るからである。また、低いゲート電
圧では、短絡電流制限は小さい値で行われる。図８に示
したエピタキシャル／ショットキーダイオードは、どの
モジュールにおいても、ゲート電圧が、２つのダイオー
ド閾値の和として＋１５Ｖに約０.５乃至１Ｖを加えた
値を越えることがないように作用する。
おける差に依存し、非常に大きな値を取り得る。しかし
ながら、過度に高いゲート電圧は回避すべきである。そ
の理由は、ゲート電圧が非常に高い場合には、過度に高
い短絡電流が流れ得るからである。また、低いゲート電
圧では、短絡電流制限は小さい値で行われる。図８に示
したエピタキシャル／ショットキーダイオードは、どの
モジュールにおいても、ゲート電圧が、２つのダイオー
ド閾値の和として＋１５Ｖに約０.５乃至１Ｖを加えた
値を越えることがないように作用する。
【００３５】並列接続されたモジュールにおける測定
で、ゲート電位に関し無視し得ない相互作用の可能性が
あることが判明した。このゲート電位間の相互作用は、
寄生エミッタ・インダクタンスにより条件付けられる
が、特に電流分布が不均等である場合には、エミッタ電
圧が不均等になる。そして、これは、ＩＧＢＴの内部ゲ
ート−エミッタ容量を介してゲート電位に反映する。こ
の場合、特に短絡時に、ゲート端子間に非常に望ましく
ない振動が惹起し得る。ゲート端子間の抵抗は、これら
端子間における相互作用プロセスを可能な限り低減もし
くは回避するために、可能な限り高オームにしなければ
ならない。このことは、本発明により、下記の手段もし
くは対策により達成される。 １． 各ＩＧＢＴモジュールに固有のゲート抵抗器を設
ける。 ２． ＩＧＢＴのターン・オン時のゲート抵抗ＲonとＩ
ＧＢＴのターン・オフ時のゲート抵抗Ｒoffを相い異な
らせる。実際の測定の結果として、ＩＧＢＴのターン・
オフ時のゲート抵抗Ｒoffは、ＩＧＢＴのターン・オン
時のゲート抵抗Ｒonよりも著しく高オームに設計できる
ことが判明した。 ３． ＩＧＢＴのターン・オン用の低オームのゲート抵
抗Ｒonに直列に接続されたダイオードにより、上記抵抗
を介してのゲート端子間における相互作用を阻止する。
ゲート回路におけるダイオードとしては、寄生容量が小
さい高速エピタキシャル・ダイオードを使用するのが有
利である。 ４． ＩＧＢＴの内部容量の反作用に起因して駆動段の
電源電圧よりも高いゲート電圧上昇が生じないようにす
るために、各モジュール毎に電源電圧に対し付加的にド
レイン・ダイオードを設ける。過度に高いゲート電圧
は、短絡の場合に過度に高い短絡電流を齎らし、それに
より、回路装置の破壊に至り得る。 ５． 高オームのＲoff抵抗と直列に減結合ダイオード
を設ける必要はない。 ６． 各スイッチング相中、常に、ゲート接点には所定
の確定された電圧を印加する必要がある。
で、ゲート電位に関し無視し得ない相互作用の可能性が
あることが判明した。このゲート電位間の相互作用は、
寄生エミッタ・インダクタンスにより条件付けられる
が、特に電流分布が不均等である場合には、エミッタ電
圧が不均等になる。そして、これは、ＩＧＢＴの内部ゲ
ート−エミッタ容量を介してゲート電位に反映する。こ
の場合、特に短絡時に、ゲート端子間に非常に望ましく
ない振動が惹起し得る。ゲート端子間の抵抗は、これら
端子間における相互作用プロセスを可能な限り低減もし
くは回避するために、可能な限り高オームにしなければ
ならない。このことは、本発明により、下記の手段もし
くは対策により達成される。 １． 各ＩＧＢＴモジュールに固有のゲート抵抗器を設
ける。 ２． ＩＧＢＴのターン・オン時のゲート抵抗ＲonとＩ
ＧＢＴのターン・オフ時のゲート抵抗Ｒoffを相い異な
らせる。実際の測定の結果として、ＩＧＢＴのターン・
オフ時のゲート抵抗Ｒoffは、ＩＧＢＴのターン・オン
時のゲート抵抗Ｒonよりも著しく高オームに設計できる
ことが判明した。 ３． ＩＧＢＴのターン・オン用の低オームのゲート抵
抗Ｒonに直列に接続されたダイオードにより、上記抵抗
を介してのゲート端子間における相互作用を阻止する。
ゲート回路におけるダイオードとしては、寄生容量が小
さい高速エピタキシャル・ダイオードを使用するのが有
利である。 ４． ＩＧＢＴの内部容量の反作用に起因して駆動段の
電源電圧よりも高いゲート電圧上昇が生じないようにす
るために、各モジュール毎に電源電圧に対し付加的にド
レイン・ダイオードを設ける。過度に高いゲート電圧
は、短絡の場合に過度に高い短絡電流を齎らし、それに
より、回路装置の破壊に至り得る。 ５． 高オームのＲoff抵抗と直列に減結合ダイオード
を設ける必要はない。 ６． 各スイッチング相中、常に、ゲート接点には所定
の確定された電圧を印加する必要がある。
【００３６】特に、複数個のＩＧＢＴの並列接続回路に
おける制限回路としては図８に示した回路構成が抜きん
出て適している。
おける制限回路としては図８に示した回路構成が抜きん
出て適している。
【図１】ゲート制御のための制限素子を備えていない従
来技術による個々のスイッチ素子から構成された回路装
置の一部分を示す回路図である。
来技術による個々のスイッチ素子から構成された回路装
置の一部分を示す回路図である。
【図２】ａは３個の並列接続された電力スイッチ素子を
備えた回路装置における図１に示したのと類似のブリッ
ジ上辺制御部の一部分を示す回路図であり、ｂ及びｃ
は、非対称に制御される半ブリッジの動作挙動を説明す
る詳細図である。
備えた回路装置における図１に示したのと類似のブリッ
ジ上辺制御部の一部分を示す回路図であり、ｂ及びｃ
は、非対称に制御される半ブリッジの動作挙動を説明す
る詳細図である。
【図３】トランジスタを具備する類似の回路構成の一部
分を略示する回路図である。
分を略示する回路図である。
【図４】並列接続を伴わずに、１つの半ブリッジに対し
１個のショットキーダイオードを用いてゲート電圧制限
を行う回路構成を略示する回路図である。
１個のショットキーダイオードを用いてゲート電圧制限
を行う回路構成を略示する回路図である。
【図５】ショットキーダイオード及びコンデンサを用い
てゲート電圧制限を行う構成例を示す回路図である。
てゲート電圧制限を行う構成例を示す回路図である。
【図６】図５に類似の並列接続された半ブリッジ用のゲ
ート制御を示す回路略図である。
ート制御を示す回路略図である。
【図７】基準ダイオードを備えた別の回路装置を示す回
路略図である。
路略図である。
【図８】補助エミッタ抵抗及びショットキーダイオード
を備えた回路部分を示す回路図である。
を備えた回路部分を示す回路図である。
Ｃ1、Ｃ2 ミラー容量 Ｄ３ ショットキーダイオード Ｒ1、Ｒ2、Ｒ3、Ｒ4 ゲート抵抗 Ｔ1、Ｔ2 ＩＧＢＴ Ｔ3、Ｔ4、Ｔ5 ＭＯＳＦＥＴ Ｔ7 ｐｎｐトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/08 Ｈ０３Ｋ 17/08 Ｃ (72)発明者 デーヤン シュライバー ドイツ連邦共和国 デー・90513 ツィル ンドルフ ハンス・ザックス・シュトラー セ 18 (72)発明者 エーリク アンデアローア ドイツ連邦共和国 デー・90513 ツィル ンドルフ ヘルマン・レンシュトラーセ 51
Claims (4)
- 【請求項１】 スイッチング・トランジスタ、好ましく
は絶縁ゲート・バイポーラ・トランジスタとしての電力
半導体素子と、並列接続に適したゲート制御部と、ター
ン・オン（Ｒon）及びターン・オフ（Ｒoff）用の別個
に設けられたゲート抵抗器と、短絡保護動作を実現する
ために各電力スイッチング素子に対し個別に設けられた
補助抵抗器（ＲE）とを備え、駆動回路の接地端子が、
前記補助抵抗器の共通接続点に接続されている回路装置
において、 前記ゲート抵抗器（Ｒon）に直列に、カソードが該ゲー
ト抵抗器（Ｒon）に接続されたダイオードを接続し、前
記抵抗器（ＲE）に対して並列にそれぞれ１つのクラン
ピング・ダイオードを、そのカソードがエミッタ側にな
るように接続し、各ゲートにカソードがゲート電源側と
なるようにドレイン用ダイオードを接続したことを特徴
とする回路装置。 - 【請求項２】 前記ゲート抵抗（Ｒon）が比較的低オー
ムに且つ前記ゲート抵抗（Ｒoff）が比較的高オームに
設計されていることを特徴とする請求項１に記載の回路
装置。 - 【請求項３】 前記ダイオードが、低い微分内部抵抗と
低い阻止層容量を有する高速エピタキシャル・ダイオー
ドであることを特徴とする請求項１に記載の回路装置。 - 【請求項４】 前記抵抗器（ＲE）に並列に接続されて
いるクランピング・ダイオードがショットキーダイオー
ドであることを特徴とする請求項１に回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19628131:8 | 1996-07-12 | ||
| DE19628131A DE19628131C2 (de) | 1996-07-12 | 1996-07-12 | Gatespannungsbegrenzung für eine Schaltungsanordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1080132A true JPH1080132A (ja) | 1998-03-24 |
| JP3868066B2 JP3868066B2 (ja) | 2007-01-17 |
Family
ID=7799648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18550097A Expired - Fee Related JP3868066B2 (ja) | 1996-07-12 | 1997-07-10 | スイッチング回路装置のためのゲート電圧制限回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5949273A (ja) |
| EP (1) | EP0818889B1 (ja) |
| JP (1) | JP3868066B2 (ja) |
| AT (1) | ATE252787T1 (ja) |
| DE (2) | DE19628131C2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197672A (ja) * | 2005-01-11 | 2006-07-27 | Toshiba Corp | 電力変換装置 |
| JP2009130186A (ja) * | 2007-11-26 | 2009-06-11 | Mitsubishi Electric Corp | 半導体スイッチング装置 |
| JP2010252568A (ja) * | 2009-04-17 | 2010-11-04 | Hitachi Ltd | 半導体素子の駆動回路 |
| JP2012157222A (ja) * | 2011-01-28 | 2012-08-16 | Denso Corp | 電子装置 |
| JP2012157223A (ja) * | 2011-01-28 | 2012-08-16 | Denso Corp | 電子装置 |
| JP2014187578A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 回路装置及び電子機器 |
| JP2020115739A (ja) * | 2019-01-11 | 2020-07-30 | ツェットエフ、フリードリッヒスハーフェン、アクチエンゲゼルシャフトＺｆ Ｆｒｉｅｄｒｉｃｈｓｈａｆｅｎ Ａｇ | フライバックコンバータ |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19726765C2 (de) * | 1996-07-12 | 2003-12-04 | Semikron Elektronik Gmbh | Gatespannungsbegrenzung für eine Schaltungsanordnung |
| DE19732723B4 (de) * | 1997-07-30 | 2005-07-07 | Semikron Elektronik Gmbh | Induktivitätsarme Schaltungsanordnung |
| US7035064B2 (en) | 1998-05-29 | 2006-04-25 | Semikron Elektronik Gmbh | Method and circuit arrangement with adaptive overload protection for power switching devices |
| JP3432425B2 (ja) * | 1998-08-05 | 2003-08-04 | 株式会社東芝 | ゲート回路 |
| DE19913465B4 (de) * | 1999-03-25 | 2013-07-11 | Robert Bosch Gmbh | Schaltungsanordnung zur Ansteuerung eines Leistungstransistors |
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