JP3632108B2 - 入力状態検出回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体回路において、外部入出力端子のデータ入力状態を検出し、その検出結果に従って、外部入出力端子を入力端子又は出力端子に設定する入力状態検出回路と、外部入力専用端子が入力開放状態になることを防止する入力状態検出回路とに関するものである。
【0002】
【従来の技術】
半導体集積回路においては、データの入出力が可能な外部入出力端子は、使用方法に合わせて、各端子毎に予め入力端子又は出力端子に設定する必要があるが、自動的に各端子毎に入力端子又は出力端子に設定することは、回路構成によってではできなかった。
また、外部入力専用端子においては、入力開放状態のとき、この端子からの入力配線の電圧レベルが高インピーダンス状態になり、入力開放状態のままで半導体集積回路を作動させると、この端子から入り込むノイズにより、入力レベルがHレベルにもLレベルにも不本意にまた容易に変化する為、内部回路が誤動作することがある。ところが、従来は、外部入力専用端子の入力状態を内部回路で検出する仕組みがなかった為、半導体集積回路が、外部入力専用端子の開放状態に起因する誤動作を起こしても、容易には原因を特定することができなかった。
【0003】
【発明が解決しようとする課題】
本発明は、上述の事情に鑑みてなされたものであり、第1発明では、接続点に外部入出力端子が接続された異なる導電形の直列トランジスタ対と、このトランジスタ対を同時にオン/オフする為の外部端子と、外部入出力端子の電位を判別する判別回路と、その判別結果から、外部入出力端子を入力端子又は出力端子に設定する設定回路とを設け、判別回路に、出力反転の為の所定の閾値を有し、外部入出力端子の電位が入力される第1のインバータと、第1のインバータから入力される第2のインバータと、出力反転の為の所定の閾値を有し、外部入出力端子の電位を入力とする第3のインバータと、第2のインバータ及び第3のインバータから入力される一致回路とを設けることにより、外部入出力端子の入力端子又は出力端子への設定が自動的に行える入力状態検出回路を提供することを目的とする。
【0006】
第2発明では、接続点に外部入力専用端子が接続された異なる導電形の直列トランジスタ対と、このトランジスタ対を同時にオン/オフする為の外部端子と、外部入力専用端子の電位を判別する判別回路と、該判別回路の出力を、前記外部端子に与えられた前記トランジスタ対をオン/オフする為の信号に従って、ラッチし出力するラッチ回路とを設け、前記判別回路に、出力反転の為の所定の閾値を有し、外部入力専用端子の電位が入力される第1のインバータと、第1のインバータから入力される第2のインバータと、出力反転の為の所定の閾値を有し、外部入力専用端子の電位を入力とする第3のインバータと、第2のインバータ及び第3のインバータから入力される一致回路とを設けることにより、外部入力専用端子の入力開放状態に起因する半導体回路の誤動作を防止する措置が可能な入力状態検出回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
第1発明に係る入力状態検出回路は、接続点に外部入出力端子が接続された異なる導電形の直列トランジスタ対と、該トランジスタ対を同時にオン/オフする為の信号が与えられるべき外部端子と、前記外部入出力端子の電位を判別しその判別結果を出力する判別回路と、その判別結果を受けて、前記外部入出力端子を入力端子又は出力端子に設定する設定回路とを備え、前記判別回路は、トランジスタ対が導通し外部入出力端子が開放状態のときの前記トランジスタ対の接続点の第1の電位より高い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第1のインバータと、第1のインバータから入力される第2のインバータと、第1の電位より低い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第3のインバータと、第2のインバータ及び第3のインバータから入力される一致回路とを有することを特徴とする。
【0012】
第2発明に係る入力状態検出回路は、接続点に外部入力専用端子が接続された異なる導電形の直列トランジスタ対と、該トランジスタ対を同時にオン/オフする為の信号が与えられるべき外部端子と、前記外部入力専用端子の電位を判別しその判別結果を出力する判別回路と、該判別回路の出力を前記信号によりラッチし出力するラッチ回路とを備え、前記判別回路は、トランジスタ対が導通し外部入力専用端子が開放状態のときの前記トランジスタ対の接続点の第1の電位より高い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第1のインバータと、第1のインバータから入力される第2のインバータと、第1の電位より低い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第3のインバータと、第2のインバータ及び第3のインバータから入力される一致回路とを有することを特徴とする。
【0015】
【作用】
第1発明に係る入力状態検出回路では、外部端子に与えられた信号により、トランジスタ対がオンになった場合、外部入出力端子の電位が第1固定電位のとき、トランジスタ対の接続点の電位は第1固定電位になる。外部入出力端子の電位が第2固定電位のとき、トランジスタ対の接続点の電位は第2固定電位になる。外部入出力端子が開放状態のとき、トランジスタ対の接続点の電位は第1固定電位及び第2固定電位の中間電位になる。判別回路は、これらの電位から外部入出力端子に固定電位が印加されているか、開放状態かを判別し、設定回路は、この判別結果が固定電位のときは、外部入出力端子を入力端子に、開放状態のときは、外部入出力端子を出力端子に設定する。
【0016】
外部入出力端子の電位が第1固定電位のとき、第1のインバータは第2固定電位、第2のインバータは第1固定電位、第3のインバータは第2固定電位をそれぞれ出力するので、一致回路は第2固定電位を出力する。外部入出力端子の電位が第2固定電位のとき、第1のインバータは第1固定電位、第2のインバータは第2固定電位、第3のインバータは第1固定電位をそれぞれ出力するので、一致回路はこのときも第2固定電位を出力する。判別回路は、これにより、外部入出力端子に固定電位が印加されていることを判別する。
外部入出力端子が開放状態のとき、トランジスタ対の接続点の電位は第1固定電位及び第2固定電位の中間電位になる。その結果、判別回路の第1のインバータは第1固定電位、第2のインバータは第2固定電位、第3のインバータは第2固定電位を出力するので、一致回路は第1固定電位を出力する。判別回路は、これにより、外部入出力端子が開放状態であることを判別する。
【0019】
第2発明に係る入力状態検出回路では、外部端子に与えられた信号により、トランジスタ対がオンになった場合、外部入力専用端子の電位が第1固定電位のとき、トランジスタ対の接続点の電位は第1固定電位になる。外部入力専用端子の電位が第2固定電位のとき、トランジスタ対の接続点の電位は第2固定電位になる。外部入力専用端子が開放状態のとき、トランジスタ対の接続点の電位は第1固定電位及び第2固定電位の中間電位になる。判別回路は、これらの電位から外部入力専用端子に固定電位が印加されているか、開放状態かを判別し出力する。ラッチ回路は、判別回路の出力を、外部端子に与えられたトランジスタ対がオンになる信号によりラッチし、外部端子に与えられたトランジスタ対がオフになる信号により出力する。
【0020】
外部入力専用端子の電位が第1固定電位のとき、第1のインバータは第2固定電位、第2のインバータは第1固定電位、第3のインバータは第2固定電位をそれぞれ出力するので、一致回路は第2固定電位を出力する。外部入力専用端子の電位が第2固定電位のとき、第1のインバータは第1固定電位、第2のインバータは第2固定電位、第3のインバータは第1固定電位をそれぞれ出力するので、一致回路はこのときも第2固定電位を出力する。判別回路は、これにより、外部入力専用端子に固定電位が印加されていることを判別する。
外部入力専用端子が開放状態のとき、トランジスタ対の接続点の電位は第1固定電位及び第2固定電位の中間電位になる。その結果、判別回路の第1のインバータは第1固定電位、第2のインバータは第2固定電位、第3のインバータは第2固定電位を出力するので、一致回路は第1固定電位を出力する。ラッチ回路は、判別回路の出力を、外部端子に与えられたトランジスタ対がオンになる信号によりラッチし、外部端子に与えられたトランジスタ対がオフになる信号により出力する。
【0022】
【実施例】
以下に、本発明の実施例を、それを示す図面を参照しながら説明する。
実施例1.
図1は、本発明に係る入力状態検出回路の実施例1の構成を示す回路図である。この入力状態検出回路は、ソースが電源電位Vccに、ドレインが外部入出力端子1に接続され、オン抵抗が大きいPチャネル形FET2と、Pチャネル形FET2とオン抵抗が等しく、ソースが接地電位Vssに、ドレインが外部入出力端子1に接続されたNチャネル形FET3とを備えて、Pチャネル形FET2及びNチャネル形FET3をオン/オフする為の所定の信号が与えられる外部端子4が、Nチャネル形FET3のゲートに接続されると共にインバータ5を介してPチャネル形FET2のゲートに接続されている。
【0023】
また、電源電位Vccの1/2より高い出力反転の為の閾値を有し、外部入出力端子1の電位を入力とするインバータ6と、インバータ6の出力を入力とするインバータ7と、電源電位Vccの1/2より低い出力反転の為の閾値を有し、外部入出力端子1の電位を入力とするインバータ8と、インバータ7及びインバータ8の各出力を入力とするEx.NOR回路9(一致回路)とからなり、外部入出力端子1の入出力状態を判別する判別回路9aを備えている。
【0024】
また、Ex.NOR回路9の出力値又はデータ線12からの値を記憶するレジスタ10と、レジスタ10が記憶している値により作動の切り替え制御が行われ、作動時(入力バッファ11aは遮断される)にはデータ線12からのデータを外部入出力端子1へ出力する出力バッファ11と、作動時(出力バッファ11は遮断される)には外部入出力端子1からのデータをデータ線12に取り込む入力バッファ11aとを備え、Ex.NOR回路9からの出力を受けて、外部入出力端子1を入力端子又は出力端子に設定する設定回路10aを備えている。レジスタ10は、外部端子4に所定の信号が入力されたときに、Ex.NOR回路9の出力値を記憶保持するが、所定の信号が入力されていないときは、プログラムによる書き換え要求信号WRが与えられたときに、データ線12からの値に記憶保持し直す。
【0025】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、端子を入力端子として使用する場合は、予め当該端子にHレベル又はLレベルの電位を外部から印加している一方、出力端子として使用する場合は、予めフローティング状態(開放状態)にしている。
【0026】
半導体集積回路を作動させる際、端子を入力端子又は出力端子として設定する為に、外部端子4に、例えば、パルス信号であるリセット信号(半導体集積回路を初期状態にセットする為の信号)を与える。このリセット信号により、Pチャネル形FET2及びNチャネル形FET3はオンになる。
この状態で、外部入出力端子1にHレベルの電位(電源電位Vcc)が印加されているとき、Pチャネル形FET2には電流は流れず、Nチャネル形FET3のオン抵抗により、両FET2,3のドレインの共通接続点の電位はHレベルになる。
両FET2,3のドレインの共通接続点の電位がHレベルのとき、インバータ6はLレベル(接地電位Vss)、インバータ7はHレベル、インバータ8はLレベルを出力するので、Ex.NOR回路9はLレベルを出力する。レジスタ10は、外部端子4に与えられたリセット信号により、Ex.NOR回路9のLレベルの出力を記憶保持して、入力バッファ11aを作動させて(出力バッファ11は遮断される)、外部入出力端子1を入力端子として設定する。
【0027】
外部入出力端子1にLレベルの電位が印加されているとき、Nチャネル形FET3には電流は流れず、Pチャネル形FET2のオン抵抗により、両FET2,3のドレインの共通接続点の電位はLレベルになる。
両FET2,3のドレインの共通接続点の電位がLレベルのとき、インバータ6はHレベル、インバータ7はLレベル、インバータ8はHレベルを出力するので、Ex.NOR回路9はLレベルを出力する。レジスタ10は、外部端子4に与えられたリセット信号により、Ex.NOR回路9のLレベルの出力を記憶保持して、入力バッファ11aを作動させ(出力バッファ11は遮断される)、外部入出力端子1を入力端子として設定する。
【0028】
外部入出力端子1の電位がフローティング状態のとき、Pチャネル形FET2及びNチャネル形FET3に電流が流れ、両FET2,3のオン抵抗の分配電圧により、両FET2,3のドレインの共通接続点の電位は、Hレベル及びLレベルの中間電位になる。
両FET2,3のドレインの共通接続点の電位がHレベル及びLレベルの中間電位のとき、それぞれの閾値により、インバータ6はHレベル、インバータ7はLレベル、インバータ8はLレベルを出力するので、Ex.NOR回路9はHレベルを出力する。レジスタ10は、外部端子4に与えられたリセット信号により、Ex.NOR回路9のHレベルの出力を記憶保持して、出力バッファ11を作動させ(入力バッファ11aは遮断される)、外部入出力端子1を出力端子として設定する。
【0029】
外部端子4にリセット信号が与えられず、Pチャネル形FET2及びNチャネル形FET3がオフになっている状態では、Pチャネル形FET2及びNチャネル形FET3の貫通電流は流れない。また、レジスタ10は、リセット信号入力時の値を保持し、Ex.NOR回路9の出力は受け入れないが、プログラムから書き換え要求信号WRが与えられたときは、データ線12からの値に記憶保持し直す。
【0030】
図2は、レジスタ10の構成例を示した回路図である。このレジスタ10は、Ex.NOR回路9の出力線及びデータ線12がそれぞれバッファ35及びバッファ36を介してD端子に接続され、外部端子4及びプログラム信号線(WR)がOR回路37を介してクロック端子CKに接続されたD型フリップフロップ38で構成されている。D型フリップフロップ38のQ端子出力は出力バッファ11へ、Q端子の反転出力は入力バッファ11aへそれぞれ与えられ、出力バッファ11及び入力バッファ11aの作動を切り替え制御する。また、外部端子4及びプログラム信号線(WR)は、それぞれバッファ35及びバッファ36にも接続され、それぞれバッファ35及びバッファ36を作動又は入出力端子間開放に切り替え制御する。
【0031】
このようなレジスタ10の動作を、図3に示す各部の信号波形のタイムチャートを参照しながら、以下に説明する。
外部端子4にリセット信号が入力されたとき(図3(a))、バッファ35が作動状態になり、判別回路の出力信号(Ex.NOR回路9の出力信号)(図3(b))がD端子へ入力されると共に、OR回路37を通じてクロック端子CKへHレベル信号が入力され、D型フリップフロップ38は判別回路の出力信号(図3(b))を記憶保持する(図3(c))。この記憶保持した値はQ端子から出力され、出力バッファ11及び入力バッファ11aの作動を切り替え制御する。
【0032】
外部端子4にリセット信号が入力されていないとき(図3(a))、バッファ35の入出力端子間は開放状態になり、判別回路の出力信号はD端子へ入力されない。この状態で、プログラムによる書き換え要求信号WRが与えられたとき(図3(d))、バッファ36が作動状態になり、データ線12からの値(図3(e))がD端子へ入力されると共に、OR回路37を通じてクロック端子CKへHレベル信号が入力され、D型フリップフロップ38はデータ線12からの値(図3(e))を記憶保持する(図3(c))。この記憶保持した値はQ端子から出力され、出力バッファ11及び入力バッファ11aの作動を切り替え制御する。
【0033】
実施例2.
図4は、本発明に係る入力状態検出回路の実施例2の構成を示す回路図である。この入力状態検出回路は、本発明に係る入力状態検出回路の実施例1の構成において、Pチャネル形FET2及びインバータ5を、一端が電源電位Vccに、他端が外部入出力端子1にそれぞれ接続された抵抗Ru に置き換え、Nチャネル形FET3を、一端が接地電位Vssに、他端が外部入出力端子1にそれぞれ接続された抵抗Rd (Ru =Rd )に置き換えた構成になっている。その他の構成は、図1に示した本発明に係る入力状態検出回路の構成と同様なので説明を省略する。
【0034】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、端子を入力端子として使用する場合は、予め当該端子にHレベル又はLレベルの電位を外部から印加している一方、出力端子として使用する場合は、予めフローティング状態にしている。
【0035】
半導体集積回路を作動させる際、端子を入力端子又は出力端子として設定する為に、外部端子4に、例えば、パルス信号であるリセット信号を与える。
この状態で、外部入出力端子1にHレベルの電位(電源電位Vcc)が印加されているとき、抵抗Ru には電流は流れず、抵抗Rd により両抵抗Ru ,Rd の共通接続点の電位はHレベルになる。
両抵抗Ru ,Rd の共通接続点の電位がHレベルのとき、インバータ6はLレベル(接地電位Vss)、インバータ7はHレベル、インバータ8はLレベルを出力するので、Ex.NOR回路9はLレベルを出力する。レジスタ10は、外部端子4に与えられたリセット信号により、Ex.NOR回路9のLレベルの出力を記憶保持して、入力バッファ11aを作動させ(出力バッファ11は遮断される)、外部入出力端子1を入力端子として設定する。
【0036】
外部入出力端子1にLレベルの電位が印加されているとき、抵抗Rd には電流は流れず、抵抗Ru により両抵抗Ru ,Rd の共通接続点の電位はLレベルになる。
両抵抗Ru ,Rd の共通接続点の電位がLレベルのとき、インバータ6はHレベル、インバータ7はLレベル、インバータ8はHレベルを出力するので、Ex.NOR回路9はLレベルを出力する。レジスタ10は、外部端子4に与えられたリセット信号により、Ex.NOR回路9のLレベルの出力を記憶保持して、入力バッファ11aを作動させ(出力バッファ11は遮断される)、外部入出力端子1を入力端子として設定する。
【0037】
外部入出力端子1の電位がフローティング状態のとき、抵抗Ru 及び抵抗Rd に電流が流れ、両抵抗Ru ,Rd (Ru =Rd )の分配電圧により、両抵抗Ru ,Rd の共通接続点の電位は、Hレベル及びLレベルの中間電位になる。
両抵抗Ru ,Rd の共通接続点の電位がHレベル及びLレベルの中間電位のとき、それぞれの閾値により、インバータ6はHレベル、インバータ7はLレベル、インバータ8はLレベルを出力するので、Ex.NOR回路9はHレベルを出力する。レジスタ10は、外部端子4に与えられたリセット信号により、Ex.NOR回路9のHレベルの出力を記憶保持して、出力バッファ11を作動させ(入力バッファ11aは遮断される)、外部入出力端子1を出力端子として設定する。
【0038】
外部端子4へリセット信号が入力されていない状態では、レジスタ10は、直近のリセット信号入力時の値を保持し、Ex.NOR回路9の出力は受け入れないが、プログラムから書き換え要求信号WRが与えられたときは、データ線12からの値に記憶保持し直す。
【0039】
実施例3.
図5は、本発明に係る入力状態検出回路の実施例3の構成を示す回路図である。この入力状態検出回路は、ソースが電源電位Vccに、ドレインが外部入力専用端子13に接続されたPチャネル形FET2と、Pチャネル形FET2とオン抵抗が等しく、ソースが接地電位Vssに、ドレインが外部入力専用端子13に接続されたNチャネル形FET3とを備えて、Pチャネル形FET2及びNチャネル形FET3をオン/オフする為のリセット信号(半導体集積回路を初期状態にセットする為の信号)が与えられる外部端子4が、Nチャネル形FET3のゲートに接続されると共にインバータ5を介してPチャネル形FET2のゲートに接続されている。
【0040】
また、電源電位Vccの1/2より高い出力反転の為の閾値を有し、外部入力専用端子13の電位を入力とするインバータ6と、インバータ6の出力を入力とするインバータ7と、電源電位Vccの1/2より低い出力反転の為の閾値を有し、外部入力専用端子13の電位を入力とするインバータ8と、インバータ7及びインバータ8の各出力を入力とするEx.NOR回路9(一致回路)とからなり、外部入力専用端子13の入力状態を判別する判別回路9aを備えている。
【0041】
また、Ex.NOR回路9の出力節点とドレインが接続され、ゲートに外部端子4からのリセット信号線が接続されたNチャネル形FET15及びゲートに外部端子4からのバーリセット信号線が接続されたPチャネル形FET16が並列接続されたトランスミッションゲートと、ゲートに外部端子4からのリセット信号線が接続されたPチャネル形FET19及びゲートに外部端子4からのバーリセット信号線が接続されたNチャネル形FET20が並列接続されたトランスミッションゲートと、両トランスミッションゲート間に互いに逆向きに接続された2個のインバータ17,18と、Pチャネル形FET19のドレインに入力節点が接続されたインバータ21とからなり、判別回路9aの出力を、外部端子4に与えられたリセット信号によりラッチし、リセット信号オフ後に出力するラッチ回路14を備えている。
【0042】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、外部入力専用端子は、予めHレベル又はLレベルの電位が外部から印加されていなければならない。
半導体集積回路を作動させる際、外部入力専用端子にHレベル又はLレベルの電位が印加されているか否かをチェックする為に、外部端子4に、例えば、パルス信号であるリセット信号を与える。このリセット信号により、Pチャネル形FET2及びNチャネル形FET3はオンになる。
この状態で、外部入力専用端子13にHレベルの電位が印加されているとき、Pチャネル形FET2には電流は流れず、Nチャネル形FET3のオン抵抗により、両FET2,3のドレインの共通接続点の電位はHレベルになる。
【0043】
両FET2,3のドレインの共通接続点の電位がHレベルのとき、インバータ6はLレベル、インバータ7はHレベル、インバータ8はLレベルを出力するので、Ex.NOR回路9はLレベルを出力する。このとき、リセット信号により、FET15,16からなるトランスミッションゲートは開いており、インバータ18へLレベルが入力され、インバータ18はHレベルを出力する。
この状態で、外部端子4のリセット信号がオフされるとき、FET15,16からなるトランスミッションゲートが閉じ、FET19,20からなるトランスミッションゲートが開いて、インバータ18からのHレベルが出力されるが、インバータ17が接続されているので、このHレベルの出力は保持される。
この為、インバータ21は、Hレベルを入力され続け、Lレベルを出力し続ける。従って、ラッチ回路14は、Ex.NOR回路9のLレベルの出力をラッチする。
【0044】
外部入力専用端子13にLレベルの電位が印加されているとき、Nチャネル形FET3には電流は流れず、Pチャネル形FET2のオン抵抗により、両FET2,3のドレインの共通接続点の電位はLレベルになる。
両FET2,3のドレインの共通接続点の電位がLレベルのとき、インバータ6はHレベル、インバータ7はLレベル、インバータ8はHレベルを出力するので、Ex.NOR回路9はLレベルを出力する。これは、上述の外部入力専用端子13にHレベルの電位が印加されているときと同様であり、このときも、ラッチ回路14は、上述と同様にEx.NOR回路9のLレベルの出力をラッチする。
従って、外部入力専用端子13にHレベル又はLレベルの電位が印加されているとき、ラッチ回路14はLレベルを出力する。
【0045】
外部入力専用端子13の電位がフローティング状態のとき、Pチャネル形FET2及びNチャネル形FET3に電流が流れ、両FET2,3のオン抵抗の分配電圧により、両FET2,3のドレインの共通接続点の電位は、Hレベル及びLレベルの中間電位になる。
両FET2,3のドレインの共通接続点の電位がHレベル及びLレベルの中間電位のとき、それぞれの閾値により、インバータ6はHレベル、インバータ7はLレベル、インバータ8はLレベルを出力するので、Ex.NOR回路9はHレベルを出力する。このとき、リセット信号により、FET15,16からなるトランスミッションゲートは開いており、インバータ18へHレベルが入力され、インバータ18はLレベルを出力する。
【0046】
この状態で、外部端子4のリセット信号がオフされるとき、FET15,16からなるトランスミッションゲートが閉じ、FET19,20からなるトランスミッションゲートが開いて、インバータ18からのLレベルが出力されるが、インバータ17が接続されているので、このLレベルの出力は保持される。
この為、インバータ21は、Lレベルを入力され続け、Hレベルを出力し続けるので、ラッチ回路14としては、Ex.NOR回路9のHレベルの出力をラッチする。
従って、外部入力専用端子13の電位がフローティング状態のとき、ラッチ回路14はHレベルを出力する。
これにより、ラッチ回路14の出力レベルをチェックすることで、外部入力専用端子13の入力開放状態を逸早く発見することができる。
【0047】
実施例4.
図6は、本発明に係る入力状態検出回路の実施例4の構成を示す回路図である。この入力状態検出回路は、ラッチ回路14のインバータ21の出力信号をCPU23の割り込み端子へ入力するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例3の構成と同様なので、説明を省略する。
【0048】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子13にHレベル又はLレベルの電位が印加されているとき、ラッチ回路14はLレベルを出力する。このときは、CPU23には割り込みがかからない。
外部入力専用端子13の電位がフローティング状態のとき、ラッチ回路14はHレベルを出力する。このとき、CPU23に割り込みがかかり、CPU23はフェールセーフ等の必要な処理を割り込みで実行する。その他の動作は、上述した本発明に係る入力状態検出回路の実施例3の動作と同様なので、説明を省略する。
本実施例により、CPU23は、半導体集積回路がリセット状態から立ち上がるときに、自動的に外部入力専用端子13の入力状態をチェックすることができる。
【0049】
実施例5.
図7は、本発明に係る入力状態検出回路の実施例5の構成を示す回路図である。この入力状態検出回路は、ラッチ回路14のインバータ21の出力信号をステータスレジスタ24へ入力するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例3の構成と同様なので、説明を省略する。
【0050】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子13にHレベル又はLレベルの電位が印加されているとき、ラッチ回路14はLレベルを出力する。ステータスレジスタ24へは、Lレベルが入力され、このとき、ステータスレジスタ24はステータスフラグをセットせず、ステータスフラグはLレベルである。
外部入力専用端子13の電位がフローティング状態のとき、ラッチ回路14はHレベルを出力する。このとき、ステータスレジスタ24へは、Hレベルが入力され、ステータスレジスタ24はステータスフラグをHレベルにセットする。その他の動作は、上述した本発明に係る入力状態検出回路の実施例3の動作と同様なので、説明を省略する。
本実施例では、ステータスフラグの値を読み出すことにより、外部入力専用端子13の入力状態をチェックすることができる。
【0051】
実施例6.
図8は、本発明に係る入力状態検出回路の実施例6の構成を示す回路図である。この入力状態検出回路は、ラッチ回路14のインバータ21の出力信号をNOR回路26の一方の入力端子へ入力し、NOR回路26の出力は、半導体集積回路の内部クロックの発振回路27へ入力され、発振回路27を起動/停止するようになっている。NOR回路26の他方の入力端子には、発振回路27のストップ命令信号の入力端子25が接続されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例3の構成と同様なので、説明を省略する。
【0052】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子13にHレベル又はLレベルの電位が印加されているとき、ラッチ回路14はLレベルを出力し、NOR回路26の一方の入力端子へLレベルが入力される。発振回路27のストップ命令信号は通常、Lレベルになっているので、NOR回路26はHレベルを出力する。このとき、発振回路27は発振する。
外部入力専用端子13の電位がフローティング状態のとき、ラッチ回路14はHレベルを出力し、NOR回路26の一方の入力端子へHレベルが入力される。発振回路27のストップ命令信号は通常、Lレベルになっているので、NOR回路26はLレベルを出力する。このとき、発振回路27は発振を停止する。
【0053】
発振回路27のストップ命令が実行されるとき、ストップ命令信号はHレベルになる。このとき、外部入力専用端子13にはHレベル又はLレベルの電位が印加されており、ラッチ回路14はLレベルを出力するので、NOR回路26はLレベルを出力する。このとき、発振回路27は発振を停止する。その他の動作は、上述した本発明に係る入力状態検出回路の実施例3の動作と同様なので、説明を省略する。
本実施例では、外部入力専用端子13の電位のフローティング状態が解消されない限り、半導体集積回路の内部クロックの発振回路27を発振させず、半導体集積回路を作動させないようにしている。従って、電位がフローティング状態にある外部入力専用端子13が存在する状態で半導体集積回路を作動させることを防止できる。
【0054】
実施例7.
図9は、本発明に係る入力状態検出回路の実施例7の構成を示す回路図である。この入力状態検出回路は、ラッチ回路14のインバータ21の出力信号をコンピュータのプログラムカウンタ28へ入力し、コンピュータのプログラム実行を制御するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例3の構成と同様なので、説明を省略する。
【0055】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子13にHレベル又はLレベルの電位が印加されているとき、ラッチ回路14はLレベルを出力し、プログラムカウンタ28へLレベルが入力される。このとき、プログラムカウンタ28は停止せず、プログラムの実行は続けられる。
外部入力専用端子13の電位がフローティング状態のとき、ラッチ回路14はHレベルを出力し、プログラムカウンタ28へHレベルが入力される。このとき、プログラムカウンタ28は停止し、プログラムの実行は中断される。この状態で、外部入力専用端子13の電位のフローティング状態が解消されたとき、ラッチ回路14はLレベルを出力し、プログラムカウンタ28へLレベルが入力されて、プログラムカウンタ28は起動し、プログラムは中断されたところから実行される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例3の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子13が存在する状態で(コンピュータの)半導体集積回路を作動させることを防止できる。
【0056】
実施例8.
図10は、本発明に係る入力状態検出回路の実施例8の構成を示す回路図である。この入力状態検出回路は、電源Vccの配線を入力状態検出回路以外の内部回路30の電源Vccの配線とは別にしており、ラッチ回路14のインバータ21の出力は、内部回路30及び電源Vccにドレイン及びソースが接続されたPチャネル形FET29のゲートに接続され、ラッチ回路14の出力により、内部回路30への電源供給を制御するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例3の構成と同様なので、説明を省略する。
【0057】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子13にHレベル又はLレベルの電位が印加されているとき、ラッチ回路14はLレベルを出力し、Pチャネル形FET29はオンになり、電源Vccから内部回路30へ電源供給される。
外部入力専用端子13の電位がフローティング状態のとき、ラッチ回路14はHレベルを出力し、Pチャネル形FET29はオフになり、電源Vccから内部回路30への電源供給が遮断される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例3の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子13が存在する状態で半導体集積回路を作動させることを防止できる。
【0058】
実施例9.
図11は、本発明に係る入力状態検出回路の実施例9の構成を示す回路図である。この入力状態検出回路は、外部端子4aに入力されるリセット信号が外部からのみ与えられるようになっており、ラッチ回路14のインバータ21の出力は、OR回路31の一方の入力端子に入力され、OR回路31の出力は内部回路30へ内部リセット信号として与えられる。OR回路31の他方の入力端子32には、内部回路30の従来の内部リセット信号が入力されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例3の構成と同様なので、説明を省略する。
【0059】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子13にHレベル又はLレベルの電位が印加されているとき、ラッチ回路14はLレベルを出力する。通常、従来の内部リセット信号はLレベルであるので、OR回路31の出力(内部リセット信号)はLレベルとなり、内部回路30はリセットされない。
外部入力専用端子13の電位がフローティング状態のとき、ラッチ回路14はHレベルを出力するので、OR回路31の出力(内部リセット信号)はHレベルとなり、内部回路30はリセットされる。
OR回路31の他方の入力端子32に、Hレベルの従来の内部リセット信号が入力されるとき、OR回路31の出力(内部リセット信号)はHレベルとなり、内部回路30はリセットされる。その他の動作は、上述した本発明に係る入力状態検出回路の実施例3の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子13が存在する状態で半導体集積回路を作動させることを防止できる。
【0060】
実施例10.
図12は、本発明に係る入力状態検出回路の実施例10の構成を示す回路図である。この入力状態検出回路は、ドレインが外部入力専用端子13に、ソースが接地電位Vssに接続されたNチャネル形FET22のゲートに、ラッチ回路14のインバータ21の出力が接続されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例3の構成と同様なので、説明を省略する。
【0061】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、外部入力専用端子は、予めHレベル又はLレベルの電位が外部から印加されていなければならない。
半導体集積回路を作動させる際、外部入力専用端子にHレベル又はLレベルの電位が印加されているかチェックする為に、外部端子4に、例えば、パルス信号であるリセット信号を与える。このリセット信号により、Pチャネル形FET2及びNチャネル形FET3はオンになる。
【0062】
外部入力専用端子13にHレベル又はLレベルの電位が印加されているとき、ラッチ回路14はLレベルを出力する。このとき、Nチャネル形FET22のゲートへはLレベルの電位が印加され、Nチャネル形FET22はオンしない。
従って、外部入力専用端子13は、既に印加されているHレベル又はLレベルの電位に保たれる。
外部入力専用端子13の電位がフローティング状態のとき、ラッチ回路14はHレベルを出力する。このとき、Nチャネル形FET22のゲートへはHレベルの電位が印加され、Nチャネル形FET22はオンする。この為、外部入力専用端子13は、接地されフローティング状態は解消される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例3の動作と同様なので、説明を省略する。
【0063】
【発明の効果】
第1発明に係る入力状態検出回路によれば、外部入出力端子の入力端子又は出力端子への設定が自動的に行える入力状態検出回路を実現することができる。
【0068】
第2発明に係る入力状態検出回路によれば、外部入力専用端子の入力開放状態に起因する半導体回路の誤動作を防止する措置が可能な入力状態検出回路を実現することができる。
【図面の簡単な説明】
【図1】本発明に係る入力状態検出回路の実施例1の構成を示す回路図である。
【図2】レジスタの構成例を示す回路図である。
【図3】レジスタの動作を説明する為のタイムチャートである。
【図4】本発明に係る入力状態検出回路の実施例2の構成を示す回路図である。
【図5】本発明に係る入力状態検出回路の実施例3の構成を示す回路図である。
【図6】本発明に係る入力状態検出回路の実施例4の構成を示す回路図である。
【図7】本発明に係る入力状態検出回路の実施例5の構成を示す回路図である。
【図8】本発明に係る入力状態検出回路の実施例6の構成を示す回路図である。
【図9】本発明に係る入力状態検出回路の実施例7の構成を示す回路図である。
【図10】本発明に係る入力状態検出回路の実施例8の構成を示す回路図である。
【図11】本発明に係る入力状態検出回路の実施例9の構成を示す回路図である。
【図12】本発明に係る入力状態検出回路の実施例10の構成を示す回路図である。
Claims (2)
- 半導体回路が有する外部入出力端子の入出力状態を検出し、前記外部入出力端子を入力端子又は出力端子に設定する入力状態検出回路であって、異なる固定電位を与えるべき端子間に直列接続され、その接続点に前記外部入出力端子が接続された異なる導電形のトランジスタ対と、該トランジスタ対を同時にオン/オフする為の信号が与えられるべき外部端子と、前記外部入出力端子の電位を判別しその判別結果を出力する判別回路と、該判別回路の判別結果を受けて、前記外部入出力端子を入力端子又は出力端子に設定する設定回路とを備え、前記判別回路は、トランジスタ対がオンし外部入出力端子が開放されているときの前記トランジスタ対の接続点の第1の電位より高い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第1のインバータと、第1のインバータの出力を入力とする第2のインバータと、第1の電位より低い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第3のインバータと、第2のインバータ及び第3のインバータの各出力を入力とする一致回路とを有することを特徴とする入力状態検出回路。
- 半導体回路が有する外部入力専用端子の入力状態を検出する入力状態検出回路であって、異なる固定電位を与えるべき端子間に直列接続され、その接続点に前記外部入力専用端子が接続された異なる導電形のトランジスタ対と、該トランジスタ対を同時にオン/オフする為の信号が与えられるべき外部端子と、前記外部入力専用端子の電位を判別しその判別結果を出力する判別回路と、該判別回路の出力を前記外部端子に与えられた前記トランジスタ対をオンする為の信号によりラッチし、前記トランジスタ対をオフする為の信号により出力するラッチ回路とを備え、前記判別回路は、トランジスタ対がオンし外部入力専用端子が開放されているときの前記トランジスタ対の接続点の第1の電位より高い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第1のインバータと、第1のインバータの出力を入力とする第2のインバータと、第1の電位より低い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第3のインバータと、第2のインバータ及び第3のインバータの各出力を入力とする一致回路とを有することを特徴とする入力状態検出回路。
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