JP3632108B2 - 入力状態検出回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体回路において、外部入出力端子のデータ入力状態を検出し、その検出結果に従って、外部入出力端子を入力端子又は出力端子に設定する入力状態検出回路と、外部入力専用端子が入力開放状態になることを防止する入力状態検出回路とに関するものである。
【０００２】
【従来の技術】
半導体集積回路においては、データの入出力が可能な外部入出力端子は、使用方法に合わせて、各端子毎に予め入力端子又は出力端子に設定する必要があるが、自動的に各端子毎に入力端子又は出力端子に設定することは、回路構成によってではできなかった。
また、外部入力専用端子においては、入力開放状態のとき、この端子からの入力配線の電圧レベルが高インピーダンス状態になり、入力開放状態のままで半導体集積回路を作動させると、この端子から入り込むノイズにより、入力レベルがＨレベルにもＬレベルにも不本意にまた容易に変化する為、内部回路が誤動作することがある。ところが、従来は、外部入力専用端子の入力状態を内部回路で検出する仕組みがなかった為、半導体集積回路が、外部入力専用端子の開放状態に起因する誤動作を起こしても、容易には原因を特定することができなかった。
【０００３】
【発明が解決しようとする課題】
本発明は、上述の事情に鑑みてなされたものであり、第１発明では、接続点に外部入出力端子が接続された異なる導電形の直列トランジスタ対と、このトランジスタ対を同時にオン／オフする為の外部端子と、外部入出力端子の電位を判別する判別回路と、その判別結果から、外部入出力端子を入力端子又は出力端子に設定する設定回路とを設け、判別回路に、出力反転の為の所定の閾値を有し、外部入出力端子の電位が入力される第１のインバータと、第１のインバータから入力される第２のインバータと、出力反転の為の所定の閾値を有し、外部入出力端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータから入力される一致回路とを設けることにより、外部入出力端子の入力端子又は出力端子への設定が自動的に行える入力状態検出回路を提供することを目的とする。
【０００６】
第２発明では、接続点に外部入力専用端子が接続された異なる導電形の直列トランジスタ対と、このトランジスタ対を同時にオン／オフする為の外部端子と、外部入力専用端子の電位を判別する判別回路と、該判別回路の出力を、前記外部端子に与えられた前記トランジスタ対をオン／オフする為の信号に従って、ラッチし出力するラッチ回路とを設け、前記判別回路に、出力反転の為の所定の閾値を有し、外部入力専用端子の電位が入力される第１のインバータと、第１のインバータから入力される第２のインバータと、出力反転の為の所定の閾値を有し、外部入力専用端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータから入力される一致回路とを設けることにより、外部入力専用端子の入力開放状態に起因する半導体回路の誤動作を防止する措置が可能な入力状態検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
第１発明に係る入力状態検出回路は、接続点に外部入出力端子が接続された異なる導電形の直列トランジスタ対と、該トランジスタ対を同時にオン／オフする為の信号が与えられるべき外部端子と、前記外部入出力端子の電位を判別しその判別結果を出力する判別回路と、その判別結果を受けて、前記外部入出力端子を入力端子又は出力端子に設定する設定回路とを備え、前記判別回路は、トランジスタ対が導通し外部入出力端子が開放状態のときの前記トランジスタ対の接続点の第１の電位より高い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第１のインバータと、第１のインバータから入力される第２のインバータと、第１の電位より低い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータから入力される一致回路とを有することを特徴とする。
【００１２】
第２発明に係る入力状態検出回路は、接続点に外部入力専用端子が接続された異なる導電形の直列トランジスタ対と、該トランジスタ対を同時にオン／オフする為の信号が与えられるべき外部端子と、前記外部入力専用端子の電位を判別しその判別結果を出力する判別回路と、該判別回路の出力を前記信号によりラッチし出力するラッチ回路とを備え、前記判別回路は、トランジスタ対が導通し外部入力専用端子が開放状態のときの前記トランジスタ対の接続点の第１の電位より高い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第１のインバータと、第１のインバータから入力される第２のインバータと、第１の電位より低い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータから入力される一致回路とを有することを特徴とする。
【００１５】
【作用】
第１発明に係る入力状態検出回路では、外部端子に与えられた信号により、トランジスタ対がオンになった場合、外部入出力端子の電位が第１固定電位のとき、トランジスタ対の接続点の電位は第１固定電位になる。外部入出力端子の電位が第２固定電位のとき、トランジスタ対の接続点の電位は第２固定電位になる。外部入出力端子が開放状態のとき、トランジスタ対の接続点の電位は第１固定電位及び第２固定電位の中間電位になる。判別回路は、これらの電位から外部入出力端子に固定電位が印加されているか、開放状態かを判別し、設定回路は、この判別結果が固定電位のときは、外部入出力端子を入力端子に、開放状態のときは、外部入出力端子を出力端子に設定する。
【００１６】
外部入出力端子の電位が第１固定電位のとき、第１のインバータは第２固定電位、第２のインバータは第１固定電位、第３のインバータは第２固定電位をそれぞれ出力するので、一致回路は第２固定電位を出力する。外部入出力端子の電位が第２固定電位のとき、第１のインバータは第１固定電位、第２のインバータは第２固定電位、第３のインバータは第１固定電位をそれぞれ出力するので、一致回路はこのときも第２固定電位を出力する。判別回路は、これにより、外部入出力端子に固定電位が印加されていることを判別する。
外部入出力端子が開放状態のとき、トランジスタ対の接続点の電位は第１固定電位及び第２固定電位の中間電位になる。その結果、判別回路の第１のインバータは第１固定電位、第２のインバータは第２固定電位、第３のインバータは第２固定電位を出力するので、一致回路は第１固定電位を出力する。判別回路は、これにより、外部入出力端子が開放状態であることを判別する。
【００１９】
第２発明に係る入力状態検出回路では、外部端子に与えられた信号により、トランジスタ対がオンになった場合、外部入力専用端子の電位が第１固定電位のとき、トランジスタ対の接続点の電位は第１固定電位になる。外部入力専用端子の電位が第２固定電位のとき、トランジスタ対の接続点の電位は第２固定電位になる。外部入力専用端子が開放状態のとき、トランジスタ対の接続点の電位は第１固定電位及び第２固定電位の中間電位になる。判別回路は、これらの電位から外部入力専用端子に固定電位が印加されているか、開放状態かを判別し出力する。ラッチ回路は、判別回路の出力を、外部端子に与えられたトランジスタ対がオンになる信号によりラッチし、外部端子に与えられたトランジスタ対がオフになる信号により出力する。
【００２０】
外部入力専用端子の電位が第１固定電位のとき、第１のインバータは第２固定電位、第２のインバータは第１固定電位、第３のインバータは第２固定電位をそれぞれ出力するので、一致回路は第２固定電位を出力する。外部入力専用端子の電位が第２固定電位のとき、第１のインバータは第１固定電位、第２のインバータは第２固定電位、第３のインバータは第１固定電位をそれぞれ出力するので、一致回路はこのときも第２固定電位を出力する。判別回路は、これにより、外部入力専用端子に固定電位が印加されていることを判別する。
外部入力専用端子が開放状態のとき、トランジスタ対の接続点の電位は第１固定電位及び第２固定電位の中間電位になる。その結果、判別回路の第１のインバータは第１固定電位、第２のインバータは第２固定電位、第３のインバータは第２固定電位を出力するので、一致回路は第１固定電位を出力する。ラッチ回路は、判別回路の出力を、外部端子に与えられたトランジスタ対がオンになる信号によりラッチし、外部端子に与えられたトランジスタ対がオフになる信号により出力する。
【００２２】
【実施例】
以下に、本発明の実施例を、それを示す図面を参照しながら説明する。
実施例１．
図１は、本発明に係る入力状態検出回路の実施例１の構成を示す回路図である。この入力状態検出回路は、ソースが電源電位Ｖccに、ドレインが外部入出力端子１に接続され、オン抵抗が大きいＰチャネル形ＦＥＴ２と、Ｐチャネル形ＦＥＴ２とオン抵抗が等しく、ソースが接地電位Ｖssに、ドレインが外部入出力端子１に接続されたＮチャネル形ＦＥＴ３とを備えて、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３をオン／オフする為の所定の信号が与えられる外部端子４が、Ｎチャネル形ＦＥＴ３のゲートに接続されると共にインバータ５を介してＰチャネル形ＦＥＴ２のゲートに接続されている。
【００２３】
また、電源電位Ｖｃｃの１／２より高い出力反転の為の閾値を有し、外部入出力端子１の電位を入力とするインバータ６と、インバータ６の出力を入力とするインバータ７と、電源電位Ｖｃｃの１／２より低い出力反転の為の閾値を有し、外部入出力端子１の電位を入力とするインバータ８と、インバータ７及びインバータ８の各出力を入力とするＥｘ．ＮＯＲ回路９（一致回路）とからなり、外部入出力端子１の入出力状態を判別する判別回路９ａを備えている。
【００２４】
また、Ｅｘ．ＮＯＲ回路９の出力値又はデータ線１２からの値を記憶するレジスタ１０と、レジスタ１０が記憶している値により作動の切り替え制御が行われ、作動時（入力バッファ１１ａは遮断される）にはデータ線１２からのデータを外部入出力端子１へ出力する出力バッファ１１と、作動時（出力バッファ１１は遮断される）には外部入出力端子１からのデータをデータ線１２に取り込む入力バッファ１１ａとを備え、Ｅｘ．ＮＯＲ回路９からの出力を受けて、外部入出力端子１を入力端子又は出力端子に設定する設定回路１０ａを備えている。レジスタ１０は、外部端子４に所定の信号が入力されたときに、Ｅｘ．ＮＯＲ回路９の出力値を記憶保持するが、所定の信号が入力されていないときは、プログラムによる書き換え要求信号ＷＲが与えられたときに、データ線１２からの値に記憶保持し直す。
【００２５】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、端子を入力端子として使用する場合は、予め当該端子にＨレベル又はＬレベルの電位を外部から印加している一方、出力端子として使用する場合は、予めフローティング状態（開放状態）にしている。
【００２６】
半導体集積回路を作動させる際、端子を入力端子又は出力端子として設定する為に、外部端子４に、例えば、パルス信号であるリセット信号（半導体集積回路を初期状態にセットする為の信号）を与える。このリセット信号により、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３はオンになる。
この状態で、外部入出力端子１にＨレベルの電位（電源電位Ｖｃｃ）が印加されているとき、Ｐチャネル形ＦＥＴ２には電流は流れず、Ｎチャネル形ＦＥＴ３のオン抵抗により、両ＦＥＴ２，３のドレインの共通接続点の電位はＨレベルになる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＨレベルのとき、インバータ６はＬレベル（接地電位Ｖｓｓ）、インバータ７はＨレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＬレベルの出力を記憶保持して、入力バッファ１１ａを作動させて（出力バッファ１１は遮断される）、外部入出力端子１を入力端子として設定する。
【００２７】
外部入出力端子１にＬレベルの電位が印加されているとき、Ｎチャネル形ＦＥＴ３には電流は流れず、Ｐチャネル形ＦＥＴ２のオン抵抗により、両ＦＥＴ２，３のドレインの共通接続点の電位はＬレベルになる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＬレベルのとき、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＨレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＬレベルの出力を記憶保持して、入力バッファ１１ａを作動させ（出力バッファ１１は遮断される）、外部入出力端子１を入力端子として設定する。
【００２８】
外部入出力端子１の電位がフローティング状態のとき、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３に電流が流れ、両ＦＥＴ２，３のオン抵抗の分配電圧により、両ＦＥＴ２，３のドレインの共通接続点の電位は、Ｈレベル及びＬレベルの中間電位になる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＨレベル及びＬレベルの中間電位のとき、それぞれの閾値により、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＨレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＨレベルの出力を記憶保持して、出力バッファ１１を作動させ（入力バッファ１１ａは遮断される）、外部入出力端子１を出力端子として設定する。
【００２９】
外部端子４にリセット信号が与えられず、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３がオフになっている状態では、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３の貫通電流は流れない。また、レジスタ１０は、リセット信号入力時の値を保持し、Ｅｘ．ＮＯＲ回路９の出力は受け入れないが、プログラムから書き換え要求信号ＷＲが与えられたときは、データ線１２からの値に記憶保持し直す。
【００３０】
図２は、レジスタ１０の構成例を示した回路図である。このレジスタ１０は、Ｅｘ．ＮＯＲ回路９の出力線及びデータ線１２がそれぞれバッファ３５及びバッファ３６を介してＤ端子に接続され、外部端子４及びプログラム信号線（ＷＲ）がＯＲ回路３７を介してクロック端子ＣＫに接続されたＤ型フリップフロップ３８で構成されている。Ｄ型フリップフロップ３８のＱ端子出力は出力バッファ１１へ、Ｑ端子の反転出力は入力バッファ１１ａへそれぞれ与えられ、出力バッファ１１及び入力バッファ１１ａの作動を切り替え制御する。また、外部端子４及びプログラム信号線（ＷＲ）は、それぞれバッファ３５及びバッファ３６にも接続され、それぞれバッファ３５及びバッファ３６を作動又は入出力端子間開放に切り替え制御する。
【００３１】
このようなレジスタ１０の動作を、図３に示す各部の信号波形のタイムチャートを参照しながら、以下に説明する。
外部端子４にリセット信号が入力されたとき（図３（ａ））、バッファ３５が作動状態になり、判別回路の出力信号（Ｅｘ．ＮＯＲ回路９の出力信号）（図３（ｂ））がＤ端子へ入力されると共に、ＯＲ回路３７を通じてクロック端子ＣＫへＨレベル信号が入力され、Ｄ型フリップフロップ３８は判別回路の出力信号（図３（ｂ））を記憶保持する（図３（ｃ））。この記憶保持した値はＱ端子から出力され、出力バッファ１１及び入力バッファ１１ａの作動を切り替え制御する。
【００３２】
外部端子４にリセット信号が入力されていないとき（図３（ａ））、バッファ３５の入出力端子間は開放状態になり、判別回路の出力信号はＤ端子へ入力されない。この状態で、プログラムによる書き換え要求信号ＷＲが与えられたとき（図３（ｄ））、バッファ３６が作動状態になり、データ線１２からの値（図３（ｅ））がＤ端子へ入力されると共に、ＯＲ回路３７を通じてクロック端子ＣＫへＨレベル信号が入力され、Ｄ型フリップフロップ３８はデータ線１２からの値（図３（ｅ））を記憶保持する（図３（ｃ））。この記憶保持した値はＱ端子から出力され、出力バッファ１１及び入力バッファ１１ａの作動を切り替え制御する。
【００３３】
実施例２．
図４は、本発明に係る入力状態検出回路の実施例２の構成を示す回路図である。この入力状態検出回路は、本発明に係る入力状態検出回路の実施例１の構成において、Ｐチャネル形ＦＥＴ２及びインバータ５を、一端が電源電位Ｖccに、他端が外部入出力端子１にそれぞれ接続された抵抗Ｒu に置き換え、Ｎチャネル形ＦＥＴ３を、一端が接地電位Ｖssに、他端が外部入出力端子１にそれぞれ接続された抵抗Ｒd （Ｒu ＝Ｒd ）に置き換えた構成になっている。その他の構成は、図１に示した本発明に係る入力状態検出回路の構成と同様なので説明を省略する。
【００３４】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、端子を入力端子として使用する場合は、予め当該端子にＨレベル又はＬレベルの電位を外部から印加している一方、出力端子として使用する場合は、予めフローティング状態にしている。
【００３５】
半導体集積回路を作動させる際、端子を入力端子又は出力端子として設定する為に、外部端子４に、例えば、パルス信号であるリセット信号を与える。
この状態で、外部入出力端子１にＨレベルの電位（電源電位Ｖｃｃ）が印加されているとき、抵抗Ｒｕ には電流は流れず、抵抗Ｒｄ により両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位はＨレベルになる。
両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位がＨレベルのとき、インバータ６はＬレベル（接地電位Ｖｓｓ）、インバータ７はＨレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＬレベルの出力を記憶保持して、入力バッファ１１ａを作動させ（出力バッファ１１は遮断される）、外部入出力端子１を入力端子として設定する。
【００３６】
外部入出力端子１にＬレベルの電位が印加されているとき、抵抗Ｒｄ には電流は流れず、抵抗Ｒｕ により両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位はＬレベルになる。
両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位がＬレベルのとき、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＨレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＬレベルの出力を記憶保持して、入力バッファ１１ａを作動させ（出力バッファ１１は遮断される）、外部入出力端子１を入力端子として設定する。
【００３７】
外部入出力端子１の電位がフローティング状態のとき、抵抗Ｒｕ 及び抵抗Ｒｄ に電流が流れ、両抵抗Ｒｕ ，Ｒｄ （Ｒｕ ＝Ｒｄ ）の分配電圧により、両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位は、Ｈレベル及びＬレベルの中間電位になる。
両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位がＨレベル及びＬレベルの中間電位のとき、それぞれの閾値により、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＨレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＨレベルの出力を記憶保持して、出力バッファ１１を作動させ（入力バッファ１１ａは遮断される）、外部入出力端子１を出力端子として設定する。
【００３８】
外部端子４へリセット信号が入力されていない状態では、レジスタ１０は、直近のリセット信号入力時の値を保持し、Ｅｘ．ＮＯＲ回路９の出力は受け入れないが、プログラムから書き換え要求信号ＷＲが与えられたときは、データ線１２からの値に記憶保持し直す。
【００３９】
実施例３．
図５は、本発明に係る入力状態検出回路の実施例３の構成を示す回路図である。この入力状態検出回路は、ソースが電源電位Ｖccに、ドレインが外部入力専用端子１３に接続されたＰチャネル形ＦＥＴ２と、Ｐチャネル形ＦＥＴ２とオン抵抗が等しく、ソースが接地電位Ｖssに、ドレインが外部入力専用端子１３に接続されたＮチャネル形ＦＥＴ３とを備えて、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３をオン／オフする為のリセット信号（半導体集積回路を初期状態にセットする為の信号）が与えられる外部端子４が、Ｎチャネル形ＦＥＴ３のゲートに接続されると共にインバータ５を介してＰチャネル形ＦＥＴ２のゲートに接続されている。
【００４０】
また、電源電位Ｖｃｃの１／２より高い出力反転の為の閾値を有し、外部入力専用端子１３の電位を入力とするインバータ６と、インバータ６の出力を入力とするインバータ７と、電源電位Ｖｃｃの１／２より低い出力反転の為の閾値を有し、外部入力専用端子１３の電位を入力とするインバータ８と、インバータ７及びインバータ８の各出力を入力とするＥｘ．ＮＯＲ回路９（一致回路）とからなり、外部入力専用端子１３の入力状態を判別する判別回路９ａを備えている。
【００４１】
また、Ｅｘ．ＮＯＲ回路９の出力節点とドレインが接続され、ゲートに外部端子４からのリセット信号線が接続されたＮチャネル形ＦＥＴ１５及びゲートに外部端子４からのバーリセット信号線が接続されたＰチャネル形ＦＥＴ１６が並列接続されたトランスミッションゲートと、ゲートに外部端子４からのリセット信号線が接続されたＰチャネル形ＦＥＴ１９及びゲートに外部端子４からのバーリセット信号線が接続されたＮチャネル形ＦＥＴ２０が並列接続されたトランスミッションゲートと、両トランスミッションゲート間に互いに逆向きに接続された２個のインバータ１７，１８と、Ｐチャネル形ＦＥＴ１９のドレインに入力節点が接続されたインバータ２１とからなり、判別回路９ａの出力を、外部端子４に与えられたリセット信号によりラッチし、リセット信号オフ後に出力するラッチ回路１４を備えている。
【００４２】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、外部入力専用端子は、予めＨレベル又はＬレベルの電位が外部から印加されていなければならない。
半導体集積回路を作動させる際、外部入力専用端子にＨレベル又はＬレベルの電位が印加されているか否かをチェックする為に、外部端子４に、例えば、パルス信号であるリセット信号を与える。このリセット信号により、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３はオンになる。
この状態で、外部入力専用端子１３にＨレベルの電位が印加されているとき、Ｐチャネル形ＦＥＴ２には電流は流れず、Ｎチャネル形ＦＥＴ３のオン抵抗により、両ＦＥＴ２，３のドレインの共通接続点の電位はＨレベルになる。
【００４３】
両ＦＥＴ２，３のドレインの共通接続点の電位がＨレベルのとき、インバータ６はＬレベル、インバータ７はＨレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。このとき、リセット信号により、ＦＥＴ１５，１６からなるトランスミッションゲートは開いており、インバータ１８へＬレベルが入力され、インバータ１８はＨレベルを出力する。
この状態で、外部端子４のリセット信号がオフされるとき、ＦＥＴ１５，１６からなるトランスミッションゲートが閉じ、ＦＥＴ１９，２０からなるトランスミッションゲートが開いて、インバータ１８からのＨレベルが出力されるが、インバータ１７が接続されているので、このＨレベルの出力は保持される。
この為、インバータ２１は、Ｈレベルを入力され続け、Ｌレベルを出力し続ける。従って、ラッチ回路１４は、Ｅｘ．ＮＯＲ回路９のＬレベルの出力をラッチする。
【００４４】
外部入力専用端子１３にＬレベルの電位が印加されているとき、Ｎチャネル形ＦＥＴ３には電流は流れず、Ｐチャネル形ＦＥＴ２のオン抵抗により、両ＦＥＴ２，３のドレインの共通接続点の電位はＬレベルになる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＬレベルのとき、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＨレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。これは、上述の外部入力専用端子１３にＨレベルの電位が印加されているときと同様であり、このときも、ラッチ回路１４は、上述と同様にＥｘ．ＮＯＲ回路９のＬレベルの出力をラッチする。
従って、外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。
【００４５】
外部入力専用端子１３の電位がフローティング状態のとき、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３に電流が流れ、両ＦＥＴ２，３のオン抵抗の分配電圧により、両ＦＥＴ２，３のドレインの共通接続点の電位は、Ｈレベル及びＬレベルの中間電位になる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＨレベル及びＬレベルの中間電位のとき、それぞれの閾値により、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＨレベルを出力する。このとき、リセット信号により、ＦＥＴ１５，１６からなるトランスミッションゲートは開いており、インバータ１８へＨレベルが入力され、インバータ１８はＬレベルを出力する。
【００４６】
この状態で、外部端子４のリセット信号がオフされるとき、ＦＥＴ１５，１６からなるトランスミッションゲートが閉じ、ＦＥＴ１９，２０からなるトランスミッションゲートが開いて、インバータ１８からのＬレベルが出力されるが、インバータ１７が接続されているので、このＬレベルの出力は保持される。
この為、インバータ２１は、Ｌレベルを入力され続け、Ｈレベルを出力し続けるので、ラッチ回路１４としては、Ｅｘ．ＮＯＲ回路９のＨレベルの出力をラッチする。
従って、外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力する。
これにより、ラッチ回路１４の出力レベルをチェックすることで、外部入力専用端子１３の入力開放状態を逸早く発見することができる。
【００４７】
実施例４．
図６は、本発明に係る入力状態検出回路の実施例４の構成を示す回路図である。この入力状態検出回路は、ラッチ回路１４のインバータ２１の出力信号をＣＰＵ２３の割り込み端子へ入力するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００４８】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。このときは、ＣＰＵ２３には割り込みがかからない。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力する。このとき、ＣＰＵ２３に割り込みがかかり、ＣＰＵ２３はフェールセーフ等の必要な処理を割り込みで実行する。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例により、ＣＰＵ２３は、半導体集積回路がリセット状態から立ち上がるときに、自動的に外部入力専用端子１３の入力状態をチェックすることができる。
【００４９】
実施例５．
図７は、本発明に係る入力状態検出回路の実施例５の構成を示す回路図である。この入力状態検出回路は、ラッチ回路１４のインバータ２１の出力信号をステータスレジスタ２４へ入力するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５０】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。ステータスレジスタ２４へは、Ｌレベルが入力され、このとき、ステータスレジスタ２４はステータスフラグをセットせず、ステータスフラグはＬレベルである。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力する。このとき、ステータスレジスタ２４へは、Ｈレベルが入力され、ステータスレジスタ２４はステータスフラグをＨレベルにセットする。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、ステータスフラグの値を読み出すことにより、外部入力専用端子１３の入力状態をチェックすることができる。
【００５１】
実施例６．
図８は、本発明に係る入力状態検出回路の実施例６の構成を示す回路図である。この入力状態検出回路は、ラッチ回路１４のインバータ２１の出力信号をＮＯＲ回路２６の一方の入力端子へ入力し、ＮＯＲ回路２６の出力は、半導体集積回路の内部クロックの発振回路２７へ入力され、発振回路２７を起動／停止するようになっている。ＮＯＲ回路２６の他方の入力端子には、発振回路２７のストップ命令信号の入力端子２５が接続されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５２】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力し、ＮＯＲ回路２６の一方の入力端子へＬレベルが入力される。発振回路２７のストップ命令信号は通常、Ｌレベルになっているので、ＮＯＲ回路２６はＨレベルを出力する。このとき、発振回路２７は発振する。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力し、ＮＯＲ回路２６の一方の入力端子へＨレベルが入力される。発振回路２７のストップ命令信号は通常、Ｌレベルになっているので、ＮＯＲ回路２６はＬレベルを出力する。このとき、発振回路２７は発振を停止する。
【００５３】
発振回路２７のストップ命令が実行されるとき、ストップ命令信号はＨレベルになる。このとき、外部入力専用端子１３にはＨレベル又はＬレベルの電位が印加されており、ラッチ回路１４はＬレベルを出力するので、ＮＯＲ回路２６はＬレベルを出力する。このとき、発振回路２７は発振を停止する。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、外部入力専用端子１３の電位のフローティング状態が解消されない限り、半導体集積回路の内部クロックの発振回路２７を発振させず、半導体集積回路を作動させないようにしている。従って、電位がフローティング状態にある外部入力専用端子１３が存在する状態で半導体集積回路を作動させることを防止できる。
【００５４】
実施例７．
図９は、本発明に係る入力状態検出回路の実施例７の構成を示す回路図である。この入力状態検出回路は、ラッチ回路１４のインバータ２１の出力信号をコンピュータのプログラムカウンタ２８へ入力し、コンピュータのプログラム実行を制御するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５５】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力し、プログラムカウンタ２８へＬレベルが入力される。このとき、プログラムカウンタ２８は停止せず、プログラムの実行は続けられる。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力し、プログラムカウンタ２８へＨレベルが入力される。このとき、プログラムカウンタ２８は停止し、プログラムの実行は中断される。この状態で、外部入力専用端子１３の電位のフローティング状態が解消されたとき、ラッチ回路１４はＬレベルを出力し、プログラムカウンタ２８へＬレベルが入力されて、プログラムカウンタ２８は起動し、プログラムは中断されたところから実行される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子１３が存在する状態で（コンピュータの）半導体集積回路を作動させることを防止できる。
【００５６】
実施例８．
図１０は、本発明に係る入力状態検出回路の実施例８の構成を示す回路図である。この入力状態検出回路は、電源Ｖccの配線を入力状態検出回路以外の内部回路３０の電源Ｖccの配線とは別にしており、ラッチ回路１４のインバータ２１の出力は、内部回路３０及び電源Ｖccにドレイン及びソースが接続されたＰチャネル形ＦＥＴ２９のゲートに接続され、ラッチ回路１４の出力により、内部回路３０への電源供給を制御するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５７】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力し、Ｐチャネル形ＦＥＴ２９はオンになり、電源Ｖccから内部回路３０へ電源供給される。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力し、Ｐチャネル形ＦＥＴ２９はオフになり、電源Ｖccから内部回路３０への電源供給が遮断される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子１３が存在する状態で半導体集積回路を作動させることを防止できる。
【００５８】
実施例９．
図１１は、本発明に係る入力状態検出回路の実施例９の構成を示す回路図である。この入力状態検出回路は、外部端子４ａに入力されるリセット信号が外部からのみ与えられるようになっており、ラッチ回路１４のインバータ２１の出力は、ＯＲ回路３１の一方の入力端子に入力され、ＯＲ回路３１の出力は内部回路３０へ内部リセット信号として与えられる。ＯＲ回路３１の他方の入力端子３２には、内部回路３０の従来の内部リセット信号が入力されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５９】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。通常、従来の内部リセット信号はＬレベルであるので、ＯＲ回路３１の出力（内部リセット信号）はＬレベルとなり、内部回路３０はリセットされない。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力するので、ＯＲ回路３１の出力（内部リセット信号）はＨレベルとなり、内部回路３０はリセットされる。
ＯＲ回路３１の他方の入力端子３２に、Ｈレベルの従来の内部リセット信号が入力されるとき、ＯＲ回路３１の出力（内部リセット信号）はＨレベルとなり、内部回路３０はリセットされる。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子１３が存在する状態で半導体集積回路を作動させることを防止できる。
【００６０】
実施例１０．
図１２は、本発明に係る入力状態検出回路の実施例１０の構成を示す回路図である。この入力状態検出回路は、ドレインが外部入力専用端子１３に、ソースが接地電位Ｖssに接続されたＮチャネル形ＦＥＴ２２のゲートに、ラッチ回路１４のインバータ２１の出力が接続されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００６１】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、外部入力専用端子は、予めＨレベル又はＬレベルの電位が外部から印加されていなければならない。
半導体集積回路を作動させる際、外部入力専用端子にＨレベル又はＬレベルの電位が印加されているかチェックする為に、外部端子４に、例えば、パルス信号であるリセット信号を与える。このリセット信号により、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３はオンになる。
【００６２】
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。このとき、Ｎチャネル形ＦＥＴ２２のゲートへはＬレベルの電位が印加され、Ｎチャネル形ＦＥＴ２２はオンしない。
従って、外部入力専用端子１３は、既に印加されているＨレベル又はＬレベルの電位に保たれる。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力する。このとき、Ｎチャネル形ＦＥＴ２２のゲートへはＨレベルの電位が印加され、Ｎチャネル形ＦＥＴ２２はオンする。この為、外部入力専用端子１３は、接地されフローティング状態は解消される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
【００６３】
【発明の効果】
第１発明に係る入力状態検出回路によれば、外部入出力端子の入力端子又は出力端子への設定が自動的に行える入力状態検出回路を実現することができる。
【００６８】
第２発明に係る入力状態検出回路によれば、外部入力専用端子の入力開放状態に起因する半導体回路の誤動作を防止する措置が可能な入力状態検出回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る入力状態検出回路の実施例１の構成を示す回路図である。
【図２】レジスタの構成例を示す回路図である。
【図３】レジスタの動作を説明する為のタイムチャートである。
【図４】本発明に係る入力状態検出回路の実施例２の構成を示す回路図である。
【図５】本発明に係る入力状態検出回路の実施例３の構成を示す回路図である。
【図６】本発明に係る入力状態検出回路の実施例４の構成を示す回路図である。
【図７】本発明に係る入力状態検出回路の実施例５の構成を示す回路図である。
【図８】本発明に係る入力状態検出回路の実施例６の構成を示す回路図である。
【図９】本発明に係る入力状態検出回路の実施例７の構成を示す回路図である。
【図１０】本発明に係る入力状態検出回路の実施例８の構成を示す回路図である。
【図１１】本発明に係る入力状態検出回路の実施例９の構成を示す回路図である。
【図１２】本発明に係る入力状態検出回路の実施例１０の構成を示す回路図である。
【産業上の利用分野】
本発明は、半導体回路において、外部入出力端子のデータ入力状態を検出し、その検出結果に従って、外部入出力端子を入力端子又は出力端子に設定する入力状態検出回路と、外部入力専用端子が入力開放状態になることを防止する入力状態検出回路とに関するものである。
【０００２】
【従来の技術】
半導体集積回路においては、データの入出力が可能な外部入出力端子は、使用方法に合わせて、各端子毎に予め入力端子又は出力端子に設定する必要があるが、自動的に各端子毎に入力端子又は出力端子に設定することは、回路構成によってではできなかった。
また、外部入力専用端子においては、入力開放状態のとき、この端子からの入力配線の電圧レベルが高インピーダンス状態になり、入力開放状態のままで半導体集積回路を作動させると、この端子から入り込むノイズにより、入力レベルがＨレベルにもＬレベルにも不本意にまた容易に変化する為、内部回路が誤動作することがある。ところが、従来は、外部入力専用端子の入力状態を内部回路で検出する仕組みがなかった為、半導体集積回路が、外部入力専用端子の開放状態に起因する誤動作を起こしても、容易には原因を特定することができなかった。
【０００３】
【発明が解決しようとする課題】
本発明は、上述の事情に鑑みてなされたものであり、第１発明では、接続点に外部入出力端子が接続された異なる導電形の直列トランジスタ対と、このトランジスタ対を同時にオン／オフする為の外部端子と、外部入出力端子の電位を判別する判別回路と、その判別結果から、外部入出力端子を入力端子又は出力端子に設定する設定回路とを設け、判別回路に、出力反転の為の所定の閾値を有し、外部入出力端子の電位が入力される第１のインバータと、第１のインバータから入力される第２のインバータと、出力反転の為の所定の閾値を有し、外部入出力端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータから入力される一致回路とを設けることにより、外部入出力端子の入力端子又は出力端子への設定が自動的に行える入力状態検出回路を提供することを目的とする。
【０００６】
第２発明では、接続点に外部入力専用端子が接続された異なる導電形の直列トランジスタ対と、このトランジスタ対を同時にオン／オフする為の外部端子と、外部入力専用端子の電位を判別する判別回路と、該判別回路の出力を、前記外部端子に与えられた前記トランジスタ対をオン／オフする為の信号に従って、ラッチし出力するラッチ回路とを設け、前記判別回路に、出力反転の為の所定の閾値を有し、外部入力専用端子の電位が入力される第１のインバータと、第１のインバータから入力される第２のインバータと、出力反転の為の所定の閾値を有し、外部入力専用端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータから入力される一致回路とを設けることにより、外部入力専用端子の入力開放状態に起因する半導体回路の誤動作を防止する措置が可能な入力状態検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
第１発明に係る入力状態検出回路は、接続点に外部入出力端子が接続された異なる導電形の直列トランジスタ対と、該トランジスタ対を同時にオン／オフする為の信号が与えられるべき外部端子と、前記外部入出力端子の電位を判別しその判別結果を出力する判別回路と、その判別結果を受けて、前記外部入出力端子を入力端子又は出力端子に設定する設定回路とを備え、前記判別回路は、トランジスタ対が導通し外部入出力端子が開放状態のときの前記トランジスタ対の接続点の第１の電位より高い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第１のインバータと、第１のインバータから入力される第２のインバータと、第１の電位より低い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータから入力される一致回路とを有することを特徴とする。
【００１２】
第２発明に係る入力状態検出回路は、接続点に外部入力専用端子が接続された異なる導電形の直列トランジスタ対と、該トランジスタ対を同時にオン／オフする為の信号が与えられるべき外部端子と、前記外部入力専用端子の電位を判別しその判別結果を出力する判別回路と、該判別回路の出力を前記信号によりラッチし出力するラッチ回路とを備え、前記判別回路は、トランジスタ対が導通し外部入力専用端子が開放状態のときの前記トランジスタ対の接続点の第１の電位より高い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第１のインバータと、第１のインバータから入力される第２のインバータと、第１の電位より低い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータから入力される一致回路とを有することを特徴とする。
【００１５】
【作用】
第１発明に係る入力状態検出回路では、外部端子に与えられた信号により、トランジスタ対がオンになった場合、外部入出力端子の電位が第１固定電位のとき、トランジスタ対の接続点の電位は第１固定電位になる。外部入出力端子の電位が第２固定電位のとき、トランジスタ対の接続点の電位は第２固定電位になる。外部入出力端子が開放状態のとき、トランジスタ対の接続点の電位は第１固定電位及び第２固定電位の中間電位になる。判別回路は、これらの電位から外部入出力端子に固定電位が印加されているか、開放状態かを判別し、設定回路は、この判別結果が固定電位のときは、外部入出力端子を入力端子に、開放状態のときは、外部入出力端子を出力端子に設定する。
【００１６】
外部入出力端子の電位が第１固定電位のとき、第１のインバータは第２固定電位、第２のインバータは第１固定電位、第３のインバータは第２固定電位をそれぞれ出力するので、一致回路は第２固定電位を出力する。外部入出力端子の電位が第２固定電位のとき、第１のインバータは第１固定電位、第２のインバータは第２固定電位、第３のインバータは第１固定電位をそれぞれ出力するので、一致回路はこのときも第２固定電位を出力する。判別回路は、これにより、外部入出力端子に固定電位が印加されていることを判別する。
外部入出力端子が開放状態のとき、トランジスタ対の接続点の電位は第１固定電位及び第２固定電位の中間電位になる。その結果、判別回路の第１のインバータは第１固定電位、第２のインバータは第２固定電位、第３のインバータは第２固定電位を出力するので、一致回路は第１固定電位を出力する。判別回路は、これにより、外部入出力端子が開放状態であることを判別する。
【００１９】
第２発明に係る入力状態検出回路では、外部端子に与えられた信号により、トランジスタ対がオンになった場合、外部入力専用端子の電位が第１固定電位のとき、トランジスタ対の接続点の電位は第１固定電位になる。外部入力専用端子の電位が第２固定電位のとき、トランジスタ対の接続点の電位は第２固定電位になる。外部入力専用端子が開放状態のとき、トランジスタ対の接続点の電位は第１固定電位及び第２固定電位の中間電位になる。判別回路は、これらの電位から外部入力専用端子に固定電位が印加されているか、開放状態かを判別し出力する。ラッチ回路は、判別回路の出力を、外部端子に与えられたトランジスタ対がオンになる信号によりラッチし、外部端子に与えられたトランジスタ対がオフになる信号により出力する。
【００２０】
外部入力専用端子の電位が第１固定電位のとき、第１のインバータは第２固定電位、第２のインバータは第１固定電位、第３のインバータは第２固定電位をそれぞれ出力するので、一致回路は第２固定電位を出力する。外部入力専用端子の電位が第２固定電位のとき、第１のインバータは第１固定電位、第２のインバータは第２固定電位、第３のインバータは第１固定電位をそれぞれ出力するので、一致回路はこのときも第２固定電位を出力する。判別回路は、これにより、外部入力専用端子に固定電位が印加されていることを判別する。
外部入力専用端子が開放状態のとき、トランジスタ対の接続点の電位は第１固定電位及び第２固定電位の中間電位になる。その結果、判別回路の第１のインバータは第１固定電位、第２のインバータは第２固定電位、第３のインバータは第２固定電位を出力するので、一致回路は第１固定電位を出力する。ラッチ回路は、判別回路の出力を、外部端子に与えられたトランジスタ対がオンになる信号によりラッチし、外部端子に与えられたトランジスタ対がオフになる信号により出力する。
【００２２】
【実施例】
以下に、本発明の実施例を、それを示す図面を参照しながら説明する。
実施例１．
図１は、本発明に係る入力状態検出回路の実施例１の構成を示す回路図である。この入力状態検出回路は、ソースが電源電位Ｖccに、ドレインが外部入出力端子１に接続され、オン抵抗が大きいＰチャネル形ＦＥＴ２と、Ｐチャネル形ＦＥＴ２とオン抵抗が等しく、ソースが接地電位Ｖssに、ドレインが外部入出力端子１に接続されたＮチャネル形ＦＥＴ３とを備えて、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３をオン／オフする為の所定の信号が与えられる外部端子４が、Ｎチャネル形ＦＥＴ３のゲートに接続されると共にインバータ５を介してＰチャネル形ＦＥＴ２のゲートに接続されている。
【００２３】
また、電源電位Ｖｃｃの１／２より高い出力反転の為の閾値を有し、外部入出力端子１の電位を入力とするインバータ６と、インバータ６の出力を入力とするインバータ７と、電源電位Ｖｃｃの１／２より低い出力反転の為の閾値を有し、外部入出力端子１の電位を入力とするインバータ８と、インバータ７及びインバータ８の各出力を入力とするＥｘ．ＮＯＲ回路９（一致回路）とからなり、外部入出力端子１の入出力状態を判別する判別回路９ａを備えている。
【００２４】
また、Ｅｘ．ＮＯＲ回路９の出力値又はデータ線１２からの値を記憶するレジスタ１０と、レジスタ１０が記憶している値により作動の切り替え制御が行われ、作動時（入力バッファ１１ａは遮断される）にはデータ線１２からのデータを外部入出力端子１へ出力する出力バッファ１１と、作動時（出力バッファ１１は遮断される）には外部入出力端子１からのデータをデータ線１２に取り込む入力バッファ１１ａとを備え、Ｅｘ．ＮＯＲ回路９からの出力を受けて、外部入出力端子１を入力端子又は出力端子に設定する設定回路１０ａを備えている。レジスタ１０は、外部端子４に所定の信号が入力されたときに、Ｅｘ．ＮＯＲ回路９の出力値を記憶保持するが、所定の信号が入力されていないときは、プログラムによる書き換え要求信号ＷＲが与えられたときに、データ線１２からの値に記憶保持し直す。
【００２５】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、端子を入力端子として使用する場合は、予め当該端子にＨレベル又はＬレベルの電位を外部から印加している一方、出力端子として使用する場合は、予めフローティング状態（開放状態）にしている。
【００２６】
半導体集積回路を作動させる際、端子を入力端子又は出力端子として設定する為に、外部端子４に、例えば、パルス信号であるリセット信号（半導体集積回路を初期状態にセットする為の信号）を与える。このリセット信号により、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３はオンになる。
この状態で、外部入出力端子１にＨレベルの電位（電源電位Ｖｃｃ）が印加されているとき、Ｐチャネル形ＦＥＴ２には電流は流れず、Ｎチャネル形ＦＥＴ３のオン抵抗により、両ＦＥＴ２，３のドレインの共通接続点の電位はＨレベルになる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＨレベルのとき、インバータ６はＬレベル（接地電位Ｖｓｓ）、インバータ７はＨレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＬレベルの出力を記憶保持して、入力バッファ１１ａを作動させて（出力バッファ１１は遮断される）、外部入出力端子１を入力端子として設定する。
【００２７】
外部入出力端子１にＬレベルの電位が印加されているとき、Ｎチャネル形ＦＥＴ３には電流は流れず、Ｐチャネル形ＦＥＴ２のオン抵抗により、両ＦＥＴ２，３のドレインの共通接続点の電位はＬレベルになる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＬレベルのとき、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＨレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＬレベルの出力を記憶保持して、入力バッファ１１ａを作動させ（出力バッファ１１は遮断される）、外部入出力端子１を入力端子として設定する。
【００２８】
外部入出力端子１の電位がフローティング状態のとき、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３に電流が流れ、両ＦＥＴ２，３のオン抵抗の分配電圧により、両ＦＥＴ２，３のドレインの共通接続点の電位は、Ｈレベル及びＬレベルの中間電位になる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＨレベル及びＬレベルの中間電位のとき、それぞれの閾値により、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＨレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＨレベルの出力を記憶保持して、出力バッファ１１を作動させ（入力バッファ１１ａは遮断される）、外部入出力端子１を出力端子として設定する。
【００２９】
外部端子４にリセット信号が与えられず、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３がオフになっている状態では、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３の貫通電流は流れない。また、レジスタ１０は、リセット信号入力時の値を保持し、Ｅｘ．ＮＯＲ回路９の出力は受け入れないが、プログラムから書き換え要求信号ＷＲが与えられたときは、データ線１２からの値に記憶保持し直す。
【００３０】
図２は、レジスタ１０の構成例を示した回路図である。このレジスタ１０は、Ｅｘ．ＮＯＲ回路９の出力線及びデータ線１２がそれぞれバッファ３５及びバッファ３６を介してＤ端子に接続され、外部端子４及びプログラム信号線（ＷＲ）がＯＲ回路３７を介してクロック端子ＣＫに接続されたＤ型フリップフロップ３８で構成されている。Ｄ型フリップフロップ３８のＱ端子出力は出力バッファ１１へ、Ｑ端子の反転出力は入力バッファ１１ａへそれぞれ与えられ、出力バッファ１１及び入力バッファ１１ａの作動を切り替え制御する。また、外部端子４及びプログラム信号線（ＷＲ）は、それぞれバッファ３５及びバッファ３６にも接続され、それぞれバッファ３５及びバッファ３６を作動又は入出力端子間開放に切り替え制御する。
【００３１】
このようなレジスタ１０の動作を、図３に示す各部の信号波形のタイムチャートを参照しながら、以下に説明する。
外部端子４にリセット信号が入力されたとき（図３（ａ））、バッファ３５が作動状態になり、判別回路の出力信号（Ｅｘ．ＮＯＲ回路９の出力信号）（図３（ｂ））がＤ端子へ入力されると共に、ＯＲ回路３７を通じてクロック端子ＣＫへＨレベル信号が入力され、Ｄ型フリップフロップ３８は判別回路の出力信号（図３（ｂ））を記憶保持する（図３（ｃ））。この記憶保持した値はＱ端子から出力され、出力バッファ１１及び入力バッファ１１ａの作動を切り替え制御する。
【００３２】
外部端子４にリセット信号が入力されていないとき（図３（ａ））、バッファ３５の入出力端子間は開放状態になり、判別回路の出力信号はＤ端子へ入力されない。この状態で、プログラムによる書き換え要求信号ＷＲが与えられたとき（図３（ｄ））、バッファ３６が作動状態になり、データ線１２からの値（図３（ｅ））がＤ端子へ入力されると共に、ＯＲ回路３７を通じてクロック端子ＣＫへＨレベル信号が入力され、Ｄ型フリップフロップ３８はデータ線１２からの値（図３（ｅ））を記憶保持する（図３（ｃ））。この記憶保持した値はＱ端子から出力され、出力バッファ１１及び入力バッファ１１ａの作動を切り替え制御する。
【００３３】
実施例２．
図４は、本発明に係る入力状態検出回路の実施例２の構成を示す回路図である。この入力状態検出回路は、本発明に係る入力状態検出回路の実施例１の構成において、Ｐチャネル形ＦＥＴ２及びインバータ５を、一端が電源電位Ｖccに、他端が外部入出力端子１にそれぞれ接続された抵抗Ｒu に置き換え、Ｎチャネル形ＦＥＴ３を、一端が接地電位Ｖssに、他端が外部入出力端子１にそれぞれ接続された抵抗Ｒd （Ｒu ＝Ｒd ）に置き換えた構成になっている。その他の構成は、図１に示した本発明に係る入力状態検出回路の構成と同様なので説明を省略する。
【００３４】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、端子を入力端子として使用する場合は、予め当該端子にＨレベル又はＬレベルの電位を外部から印加している一方、出力端子として使用する場合は、予めフローティング状態にしている。
【００３５】
半導体集積回路を作動させる際、端子を入力端子又は出力端子として設定する為に、外部端子４に、例えば、パルス信号であるリセット信号を与える。
この状態で、外部入出力端子１にＨレベルの電位（電源電位Ｖｃｃ）が印加されているとき、抵抗Ｒｕ には電流は流れず、抵抗Ｒｄ により両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位はＨレベルになる。
両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位がＨレベルのとき、インバータ６はＬレベル（接地電位Ｖｓｓ）、インバータ７はＨレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＬレベルの出力を記憶保持して、入力バッファ１１ａを作動させ（出力バッファ１１は遮断される）、外部入出力端子１を入力端子として設定する。
【００３６】
外部入出力端子１にＬレベルの電位が印加されているとき、抵抗Ｒｄ には電流は流れず、抵抗Ｒｕ により両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位はＬレベルになる。
両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位がＬレベルのとき、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＨレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＬレベルの出力を記憶保持して、入力バッファ１１ａを作動させ（出力バッファ１１は遮断される）、外部入出力端子１を入力端子として設定する。
【００３７】
外部入出力端子１の電位がフローティング状態のとき、抵抗Ｒｕ 及び抵抗Ｒｄ に電流が流れ、両抵抗Ｒｕ ，Ｒｄ （Ｒｕ ＝Ｒｄ ）の分配電圧により、両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位は、Ｈレベル及びＬレベルの中間電位になる。
両抵抗Ｒｕ ，Ｒｄ の共通接続点の電位がＨレベル及びＬレベルの中間電位のとき、それぞれの閾値により、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＨレベルを出力する。レジスタ１０は、外部端子４に与えられたリセット信号により、Ｅｘ．ＮＯＲ回路９のＨレベルの出力を記憶保持して、出力バッファ１１を作動させ（入力バッファ１１ａは遮断される）、外部入出力端子１を出力端子として設定する。
【００３８】
外部端子４へリセット信号が入力されていない状態では、レジスタ１０は、直近のリセット信号入力時の値を保持し、Ｅｘ．ＮＯＲ回路９の出力は受け入れないが、プログラムから書き換え要求信号ＷＲが与えられたときは、データ線１２からの値に記憶保持し直す。
【００３９】
実施例３．
図５は、本発明に係る入力状態検出回路の実施例３の構成を示す回路図である。この入力状態検出回路は、ソースが電源電位Ｖccに、ドレインが外部入力専用端子１３に接続されたＰチャネル形ＦＥＴ２と、Ｐチャネル形ＦＥＴ２とオン抵抗が等しく、ソースが接地電位Ｖssに、ドレインが外部入力専用端子１３に接続されたＮチャネル形ＦＥＴ３とを備えて、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３をオン／オフする為のリセット信号（半導体集積回路を初期状態にセットする為の信号）が与えられる外部端子４が、Ｎチャネル形ＦＥＴ３のゲートに接続されると共にインバータ５を介してＰチャネル形ＦＥＴ２のゲートに接続されている。
【００４０】
また、電源電位Ｖｃｃの１／２より高い出力反転の為の閾値を有し、外部入力専用端子１３の電位を入力とするインバータ６と、インバータ６の出力を入力とするインバータ７と、電源電位Ｖｃｃの１／２より低い出力反転の為の閾値を有し、外部入力専用端子１３の電位を入力とするインバータ８と、インバータ７及びインバータ８の各出力を入力とするＥｘ．ＮＯＲ回路９（一致回路）とからなり、外部入力専用端子１３の入力状態を判別する判別回路９ａを備えている。
【００４１】
また、Ｅｘ．ＮＯＲ回路９の出力節点とドレインが接続され、ゲートに外部端子４からのリセット信号線が接続されたＮチャネル形ＦＥＴ１５及びゲートに外部端子４からのバーリセット信号線が接続されたＰチャネル形ＦＥＴ１６が並列接続されたトランスミッションゲートと、ゲートに外部端子４からのリセット信号線が接続されたＰチャネル形ＦＥＴ１９及びゲートに外部端子４からのバーリセット信号線が接続されたＮチャネル形ＦＥＴ２０が並列接続されたトランスミッションゲートと、両トランスミッションゲート間に互いに逆向きに接続された２個のインバータ１７，１８と、Ｐチャネル形ＦＥＴ１９のドレインに入力節点が接続されたインバータ２１とからなり、判別回路９ａの出力を、外部端子４に与えられたリセット信号によりラッチし、リセット信号オフ後に出力するラッチ回路１４を備えている。
【００４２】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、外部入力専用端子は、予めＨレベル又はＬレベルの電位が外部から印加されていなければならない。
半導体集積回路を作動させる際、外部入力専用端子にＨレベル又はＬレベルの電位が印加されているか否かをチェックする為に、外部端子４に、例えば、パルス信号であるリセット信号を与える。このリセット信号により、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３はオンになる。
この状態で、外部入力専用端子１３にＨレベルの電位が印加されているとき、Ｐチャネル形ＦＥＴ２には電流は流れず、Ｎチャネル形ＦＥＴ３のオン抵抗により、両ＦＥＴ２，３のドレインの共通接続点の電位はＨレベルになる。
【００４３】
両ＦＥＴ２，３のドレインの共通接続点の電位がＨレベルのとき、インバータ６はＬレベル、インバータ７はＨレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。このとき、リセット信号により、ＦＥＴ１５，１６からなるトランスミッションゲートは開いており、インバータ１８へＬレベルが入力され、インバータ１８はＨレベルを出力する。
この状態で、外部端子４のリセット信号がオフされるとき、ＦＥＴ１５，１６からなるトランスミッションゲートが閉じ、ＦＥＴ１９，２０からなるトランスミッションゲートが開いて、インバータ１８からのＨレベルが出力されるが、インバータ１７が接続されているので、このＨレベルの出力は保持される。
この為、インバータ２１は、Ｈレベルを入力され続け、Ｌレベルを出力し続ける。従って、ラッチ回路１４は、Ｅｘ．ＮＯＲ回路９のＬレベルの出力をラッチする。
【００４４】
外部入力専用端子１３にＬレベルの電位が印加されているとき、Ｎチャネル形ＦＥＴ３には電流は流れず、Ｐチャネル形ＦＥＴ２のオン抵抗により、両ＦＥＴ２，３のドレインの共通接続点の電位はＬレベルになる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＬレベルのとき、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＨレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＬレベルを出力する。これは、上述の外部入力専用端子１３にＨレベルの電位が印加されているときと同様であり、このときも、ラッチ回路１４は、上述と同様にＥｘ．ＮＯＲ回路９のＬレベルの出力をラッチする。
従って、外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。
【００４５】
外部入力専用端子１３の電位がフローティング状態のとき、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３に電流が流れ、両ＦＥＴ２，３のオン抵抗の分配電圧により、両ＦＥＴ２，３のドレインの共通接続点の電位は、Ｈレベル及びＬレベルの中間電位になる。
両ＦＥＴ２，３のドレインの共通接続点の電位がＨレベル及びＬレベルの中間電位のとき、それぞれの閾値により、インバータ６はＨレベル、インバータ７はＬレベル、インバータ８はＬレベルを出力するので、Ｅｘ．ＮＯＲ回路９はＨレベルを出力する。このとき、リセット信号により、ＦＥＴ１５，１６からなるトランスミッションゲートは開いており、インバータ１８へＨレベルが入力され、インバータ１８はＬレベルを出力する。
【００４６】
この状態で、外部端子４のリセット信号がオフされるとき、ＦＥＴ１５，１６からなるトランスミッションゲートが閉じ、ＦＥＴ１９，２０からなるトランスミッションゲートが開いて、インバータ１８からのＬレベルが出力されるが、インバータ１７が接続されているので、このＬレベルの出力は保持される。
この為、インバータ２１は、Ｌレベルを入力され続け、Ｈレベルを出力し続けるので、ラッチ回路１４としては、Ｅｘ．ＮＯＲ回路９のＨレベルの出力をラッチする。
従って、外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力する。
これにより、ラッチ回路１４の出力レベルをチェックすることで、外部入力専用端子１３の入力開放状態を逸早く発見することができる。
【００４７】
実施例４．
図６は、本発明に係る入力状態検出回路の実施例４の構成を示す回路図である。この入力状態検出回路は、ラッチ回路１４のインバータ２１の出力信号をＣＰＵ２３の割り込み端子へ入力するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００４８】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。このときは、ＣＰＵ２３には割り込みがかからない。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力する。このとき、ＣＰＵ２３に割り込みがかかり、ＣＰＵ２３はフェールセーフ等の必要な処理を割り込みで実行する。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例により、ＣＰＵ２３は、半導体集積回路がリセット状態から立ち上がるときに、自動的に外部入力専用端子１３の入力状態をチェックすることができる。
【００４９】
実施例５．
図７は、本発明に係る入力状態検出回路の実施例５の構成を示す回路図である。この入力状態検出回路は、ラッチ回路１４のインバータ２１の出力信号をステータスレジスタ２４へ入力するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５０】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。ステータスレジスタ２４へは、Ｌレベルが入力され、このとき、ステータスレジスタ２４はステータスフラグをセットせず、ステータスフラグはＬレベルである。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力する。このとき、ステータスレジスタ２４へは、Ｈレベルが入力され、ステータスレジスタ２４はステータスフラグをＨレベルにセットする。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、ステータスフラグの値を読み出すことにより、外部入力専用端子１３の入力状態をチェックすることができる。
【００５１】
実施例６．
図８は、本発明に係る入力状態検出回路の実施例６の構成を示す回路図である。この入力状態検出回路は、ラッチ回路１４のインバータ２１の出力信号をＮＯＲ回路２６の一方の入力端子へ入力し、ＮＯＲ回路２６の出力は、半導体集積回路の内部クロックの発振回路２７へ入力され、発振回路２７を起動／停止するようになっている。ＮＯＲ回路２６の他方の入力端子には、発振回路２７のストップ命令信号の入力端子２５が接続されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５２】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力し、ＮＯＲ回路２６の一方の入力端子へＬレベルが入力される。発振回路２７のストップ命令信号は通常、Ｌレベルになっているので、ＮＯＲ回路２６はＨレベルを出力する。このとき、発振回路２７は発振する。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力し、ＮＯＲ回路２６の一方の入力端子へＨレベルが入力される。発振回路２７のストップ命令信号は通常、Ｌレベルになっているので、ＮＯＲ回路２６はＬレベルを出力する。このとき、発振回路２７は発振を停止する。
【００５３】
発振回路２７のストップ命令が実行されるとき、ストップ命令信号はＨレベルになる。このとき、外部入力専用端子１３にはＨレベル又はＬレベルの電位が印加されており、ラッチ回路１４はＬレベルを出力するので、ＮＯＲ回路２６はＬレベルを出力する。このとき、発振回路２７は発振を停止する。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、外部入力専用端子１３の電位のフローティング状態が解消されない限り、半導体集積回路の内部クロックの発振回路２７を発振させず、半導体集積回路を作動させないようにしている。従って、電位がフローティング状態にある外部入力専用端子１３が存在する状態で半導体集積回路を作動させることを防止できる。
【００５４】
実施例７．
図９は、本発明に係る入力状態検出回路の実施例７の構成を示す回路図である。この入力状態検出回路は、ラッチ回路１４のインバータ２１の出力信号をコンピュータのプログラムカウンタ２８へ入力し、コンピュータのプログラム実行を制御するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５５】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力し、プログラムカウンタ２８へＬレベルが入力される。このとき、プログラムカウンタ２８は停止せず、プログラムの実行は続けられる。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力し、プログラムカウンタ２８へＨレベルが入力される。このとき、プログラムカウンタ２８は停止し、プログラムの実行は中断される。この状態で、外部入力専用端子１３の電位のフローティング状態が解消されたとき、ラッチ回路１４はＬレベルを出力し、プログラムカウンタ２８へＬレベルが入力されて、プログラムカウンタ２８は起動し、プログラムは中断されたところから実行される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子１３が存在する状態で（コンピュータの）半導体集積回路を作動させることを防止できる。
【００５６】
実施例８．
図１０は、本発明に係る入力状態検出回路の実施例８の構成を示す回路図である。この入力状態検出回路は、電源Ｖccの配線を入力状態検出回路以外の内部回路３０の電源Ｖccの配線とは別にしており、ラッチ回路１４のインバータ２１の出力は、内部回路３０及び電源Ｖccにドレイン及びソースが接続されたＰチャネル形ＦＥＴ２９のゲートに接続され、ラッチ回路１４の出力により、内部回路３０への電源供給を制御するようになっている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５７】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力し、Ｐチャネル形ＦＥＴ２９はオンになり、電源Ｖccから内部回路３０へ電源供給される。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力し、Ｐチャネル形ＦＥＴ２９はオフになり、電源Ｖccから内部回路３０への電源供給が遮断される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子１３が存在する状態で半導体集積回路を作動させることを防止できる。
【００５８】
実施例９．
図１１は、本発明に係る入力状態検出回路の実施例９の構成を示す回路図である。この入力状態検出回路は、外部端子４ａに入力されるリセット信号が外部からのみ与えられるようになっており、ラッチ回路１４のインバータ２１の出力は、ＯＲ回路３１の一方の入力端子に入力され、ＯＲ回路３１の出力は内部回路３０へ内部リセット信号として与えられる。ＯＲ回路３１の他方の入力端子３２には、内部回路３０の従来の内部リセット信号が入力されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００５９】
このような構成の入力状態検出回路の動作を以下に説明する。
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。通常、従来の内部リセット信号はＬレベルであるので、ＯＲ回路３１の出力（内部リセット信号）はＬレベルとなり、内部回路３０はリセットされない。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力するので、ＯＲ回路３１の出力（内部リセット信号）はＨレベルとなり、内部回路３０はリセットされる。
ＯＲ回路３１の他方の入力端子３２に、Ｈレベルの従来の内部リセット信号が入力されるとき、ＯＲ回路３１の出力（内部リセット信号）はＨレベルとなり、内部回路３０はリセットされる。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
本実施例では、電位がフローティング状態にある外部入力専用端子１３が存在する状態で半導体集積回路を作動させることを防止できる。
【００６０】
実施例１０．
図１２は、本発明に係る入力状態検出回路の実施例１０の構成を示す回路図である。この入力状態検出回路は、ドレインが外部入力専用端子１３に、ソースが接地電位Ｖssに接続されたＮチャネル形ＦＥＴ２２のゲートに、ラッチ回路１４のインバータ２１の出力が接続されている。その他の構成は、上述した本発明に係る入力状態検出回路の実施例３の構成と同様なので、説明を省略する。
【００６１】
このような構成の入力状態検出回路の動作を以下に説明する。
半導体集積回路では、外部入力専用端子は、予めＨレベル又はＬレベルの電位が外部から印加されていなければならない。
半導体集積回路を作動させる際、外部入力専用端子にＨレベル又はＬレベルの電位が印加されているかチェックする為に、外部端子４に、例えば、パルス信号であるリセット信号を与える。このリセット信号により、Ｐチャネル形ＦＥＴ２及びＮチャネル形ＦＥＴ３はオンになる。
【００６２】
外部入力専用端子１３にＨレベル又はＬレベルの電位が印加されているとき、ラッチ回路１４はＬレベルを出力する。このとき、Ｎチャネル形ＦＥＴ２２のゲートへはＬレベルの電位が印加され、Ｎチャネル形ＦＥＴ２２はオンしない。
従って、外部入力専用端子１３は、既に印加されているＨレベル又はＬレベルの電位に保たれる。
外部入力専用端子１３の電位がフローティング状態のとき、ラッチ回路１４はＨレベルを出力する。このとき、Ｎチャネル形ＦＥＴ２２のゲートへはＨレベルの電位が印加され、Ｎチャネル形ＦＥＴ２２はオンする。この為、外部入力専用端子１３は、接地されフローティング状態は解消される。その他の動作は、上述した本発明に係る入力状態検出回路の実施例３の動作と同様なので、説明を省略する。
【００６３】
【発明の効果】
第１発明に係る入力状態検出回路によれば、外部入出力端子の入力端子又は出力端子への設定が自動的に行える入力状態検出回路を実現することができる。
【００６８】
第２発明に係る入力状態検出回路によれば、外部入力専用端子の入力開放状態に起因する半導体回路の誤動作を防止する措置が可能な入力状態検出回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る入力状態検出回路の実施例１の構成を示す回路図である。
【図２】レジスタの構成例を示す回路図である。
【図３】レジスタの動作を説明する為のタイムチャートである。
【図４】本発明に係る入力状態検出回路の実施例２の構成を示す回路図である。
【図５】本発明に係る入力状態検出回路の実施例３の構成を示す回路図である。
【図６】本発明に係る入力状態検出回路の実施例４の構成を示す回路図である。
【図７】本発明に係る入力状態検出回路の実施例５の構成を示す回路図である。
【図８】本発明に係る入力状態検出回路の実施例６の構成を示す回路図である。
【図９】本発明に係る入力状態検出回路の実施例７の構成を示す回路図である。
【図１０】本発明に係る入力状態検出回路の実施例８の構成を示す回路図である。
【図１１】本発明に係る入力状態検出回路の実施例９の構成を示す回路図である。
【図１２】本発明に係る入力状態検出回路の実施例１０の構成を示す回路図である。
Claims (2)
- 半導体回路が有する外部入出力端子の入出力状態を検出し、前記外部入出力端子を入力端子又は出力端子に設定する入力状態検出回路であって、異なる固定電位を与えるべき端子間に直列接続され、その接続点に前記外部入出力端子が接続された異なる導電形のトランジスタ対と、該トランジスタ対を同時にオン／オフする為の信号が与えられるべき外部端子と、前記外部入出力端子の電位を判別しその判別結果を出力する判別回路と、該判別回路の判別結果を受けて、前記外部入出力端子を入力端子又は出力端子に設定する設定回路とを備え、前記判別回路は、トランジスタ対がオンし外部入出力端子が開放されているときの前記トランジスタ対の接続点の第１の電位より高い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第１のインバータと、第１のインバータの出力を入力とする第２のインバータと、第１の電位より低い出力反転の為の閾値を有し、前記外部入出力端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータの各出力を入力とする一致回路とを有することを特徴とする入力状態検出回路。
- 半導体回路が有する外部入力専用端子の入力状態を検出する入力状態検出回路であって、異なる固定電位を与えるべき端子間に直列接続され、その接続点に前記外部入力専用端子が接続された異なる導電形のトランジスタ対と、該トランジスタ対を同時にオン／オフする為の信号が与えられるべき外部端子と、前記外部入力専用端子の電位を判別しその判別結果を出力する判別回路と、該判別回路の出力を前記外部端子に与えられた前記トランジスタ対をオンする為の信号によりラッチし、前記トランジスタ対をオフする為の信号により出力するラッチ回路とを備え、前記判別回路は、トランジスタ対がオンし外部入力専用端子が開放されているときの前記トランジスタ対の接続点の第１の電位より高い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第１のインバータと、第１のインバータの出力を入力とする第２のインバータと、第１の電位より低い出力反転の為の閾値を有し、前記外部入力専用端子の電位を入力とする第３のインバータと、第２のインバータ及び第３のインバータの各出力を入力とする一致回路とを有することを特徴とする入力状態検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18728594A JP3632108B2 (ja) | 1994-08-09 | 1994-08-09 | 入力状態検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18728594A JP3632108B2 (ja) | 1994-08-09 | 1994-08-09 | 入力状態検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855102A JPH0855102A (ja) | 1996-02-27 |
| JP3632108B2 true JP3632108B2 (ja) | 2005-03-23 |
Family
ID=16203329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18728594A Expired - Fee Related JP3632108B2 (ja) | 1994-08-09 | 1994-08-09 | 入力状態検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3632108B2 (ja) |
-
1994
- 1994-08-09 JP JP18728594A patent/JP3632108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0855102A (ja) | 1996-02-27 |
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Legal Events
| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040113 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040311 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
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