JP3631384B2 - 液晶表示装置及び液晶表示装置の基板製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタ（ＴＦＴ）を用いたアクティブ・マトリクス液晶表示装置（ＡＭ−ＬＣＤ）に関するものである。
【０００２】
近年、パソコン等の電子機器にＡＭ−ＬＣＤが広く使用されている。ＡＭ−ＬＣＤは、高絶縁性基板上に薄膜トランジスタが形成されるため、その基板に静電気が帯電し易く、その静電気により薄膜トランジスタが破壊され易い。このため、ＡＭ−ＬＣＤの製造過程において基板上に発生する静電気による薄膜トランジスタの破壊を防止して、歩留り及び信頼性の向上を図り得るＡＭ−ＬＣＤの製造技術を開発することが必要となっている。
【０００３】
【従来の技術】
従来のＡＭ−ＬＣＤの静電破壊防止技術の一例を図７に示す。アモルファス・シリコン（ａ−Ｓｉ）基板１上には、多数の画素セル２が行方向及び列方向に画素セルアレイとして配列されている。前記画素セル２は、ＴＦＴ３と、液晶４と、蓄積容量５とから構成される。そして、ＴＦＴ３のドレインが液晶４及び蓄積容量５に接続される。
【０００４】
基板１上には、前記画素セル２の行方向に沿ってゲート制御線６が配設され、画素セル２の列方向に沿ってデータ線７が配設されている。そして、ＴＦＴ３のゲートがゲート制御線６に接続され、ＴＦＴ３のソースがデータ線７に接続される。
【０００５】
基板１の周囲には、ショートリング配線８が配設され、そのショートリング配線８にゲート制御線６及びデータ線７が接続される。このショートリング配線８は、ゲート制御線６を形成後データ線７を形成するプロセスと同一プロセスで形成され、画素セル２の生成工程終了後、パネル試験及びＴＡＢ実装工程に先立って、基板１の周囲がショートリング配線８の内側の切断線Ｐで切断されることにより、ゲート制御線６及びデータ線７と切り離される。
【０００６】
このような基板１では、ショートリング配線８が形成されてから、同ショートリング配線８がゲート制御線６及びデータ線７と切り離されるまでの間でのＡＭ−ＬＣＤ製造工程において、各ゲート制御線６及びデータ線７がショートリング配線８を介して短絡される。
【０００７】
従って、上記製造工程において、基板１上に静電気が帯電し、アンテナー効果によりゲート制御線６あるいはデータ線７のいずれかが高電圧となっても、ショートリング配線８によりＴＦＴ３のゲート・ソース間の電位差が解消されるので、ゲート電極とソース電極との間での静電破壊が防止される。
【０００８】
図１０は、ポリシリコン（ｐ-Ｓi）基板９を使用したＡＭ−ＬＣＤを示す。基板９上には、図９に示す基板１と同様な画素セル２とゲート制御線６及びデータ線７が形成される。
【０００９】
ゲート制御線６の一端は基板９の周辺部に形成されるゲート側制御回路１０に接続され、データ線７の一端は基板９の周辺部に形成される信号側制御回路１１に接続される。そして、ゲート制御線６及びデータ線７の他端は、ショートリング配線８に接続される。
【００１０】
ショートリング配線８は、アモルファス・シリコン基板１場合と同様に、画素セル２の生成工程終了後、パネル試験及びＴＡＢ実装工程に先立って、基板９の周囲がショートリング配線より内側の切断線Ｐで切断されることにより、ゲート制御線６及びデータ線７と切り離される。
【００１１】
そして、このようなＡＭ−ＬＣＤにおいても、ショートリング配線８により、ゲート電極とソース電極との間での静電破壊が防止される。
【００１２】
【発明が解決しようとする課題】
上記のようなショートリング配線８により画素セル２の静電破壊を防止するようにしたＡＭ−ＬＣＤでは、次に示すような問題点により十分な静電破壊防止効果を得ることはできない。
（１）ショートリング配線８によりＴＦＴ３のゲート・ソース間が短絡されるため、ゲート電極とソース電極との間での静電破壊を防止することができるが、液晶４及び蓄積容量５が接続されるドレイン電極とゲート電極との間の電位差を解消することはできない。
【００１３】
従って、依然としてドレイン電極とゲート電極との間での静電破壊を防止することはできない。
（２）ショートリング配線８は、ゲート制御線６及びデータ線７を形成した後、切断線Ｐでショートリング配線８とゲート制御線６及びデータ線７との接続を遮断するまでの工程で効果を発揮する。
【００１４】
ところが、ゲート制御線６とデータ線７とは異なる配線層で形成され、通常ゲート制御線６が形成された後にデータ線７が形成される。従って、ゲート制御線６が形成された後、データ線７を形成する工程において基板１，９に静電気が発生し、アンテナ効果によりゲート制御線６が高電圧となると、ＴＦＴ３のゲート電極とソース電極あるいはドレイン電極との間で静電破壊が発生するおそれがある。
（３）切断線Ｐにより基板１，９を切断して、ゲート制御線６及びデータ線７とショートリング配線８との接続を遮断すると、基板１，９の切断縁にゲート制御線６及びデータ線７が露出される。従って、基板１，９の実装工程で外部からゲート制御線６及びデータ線７に静電気が侵入して、ＴＦＴ３に静電破壊が生じるおそれがある。特に、近年の電子機器において小型化及び軽量化を図るために、基板１，９にフレームを取着しない構成が採用されているが、このような構成では、基板１，９の端縁に露出するゲート制御線６あるいはデータ線７から静電気が侵入し易い。
（４）ショートリング配線８の切断工程では、基板１，９の切断時に静電気が発生してＴＦＴ３が破壊されるおそれがある。また、ポリシリコン基板９のゲート制御線６は、ゲート制御回路１０の出力段に接続され、データ線７は信号側制御回路１１の出力段に接続されている。従って、ポリシリコン基板９ではショートリング配線８の切断工程で、ゲート制御回路１０あるいは信号側制御回路１１の出力段が静電破壊されるおそれがある。
（５）ショートリング配線８を基板１，９内においてレーザにより切断することにより、ゲート制御線６及びデータ線７が基板１，９端縁に露出しないようにする構成や、基板１，９の端縁を合成樹脂で封止して、電気的に絶縁する構成も提案されているが、製造コストが上昇するとともに、製造プロセスの変更が必要となる。
（６）ゲート制御線６及びデータ線７を静電気に対し抵抗として作用する素子を介して基板１，９の端縁に露出させる構成も提案されているが、静電破壊を防止するために十分な効果を得ることはできない。
【００１５】
この発明の目的は、液晶表示装置の製造過程において、基板上に形成された画素ＴＦＴの静電破壊を防止し得る液晶表示装置を提供することにある。
【００１６】
【課題を解決するための手段】
図１は請求項１の原理説明図である。すなわち、基板上に画素セルアレイと、該画素セルアレイを構成する画素ＴＦＴに接続されるゲート制御線及びデータ線とが形成された液晶表示装置で、前記ゲート制御線をゲート電極とし、ソース・ドレイン領域にはフローティング状態の金属電極が設けられ、前記ゲート電極の両側に前記画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されたアンテナーＴＦＴが備えられている。
【００１８】
請求項２では、前記ゲート制御線の終端部にアンテナーＴＦＴ設け、該ゲート制御線の終端部は前記基板の端縁に露出されない。
請求項３では、前記アンテナーＴＦＴは、前記ゲート制御線の両側にＰ型不純物半導体層及びＮ型不純物半導体層をそれぞれ形成したＣＭＯＳ型として構成される。
【００１９】
請求項４では、前記アンテナーＴＦＴは、前記ゲート制御線の両側にＰ型不純物半導体層を形成したＰＭＯＳ型若しくは前記ゲート制御線の両側にＮ型不純物半導体層を形成したＮＭＯＳ型のいずれかで構成される。
【００２０】
請求項５では、前記基板は、アモルファス・シリコンＴＦＴ素子で構成し、前記アンテナーＴＦＴは、前記基板上に形成されたゲート制御線の終端部に設けた。
請求項６では、前記基板上には、ポリシリコン素子からなるゲート側制御回路を形成し、前記アンテナーＴＦＴは、前記ゲート側制御回路に接続されるとともに、前記基板上に形成されたゲート制御線の終端部に設けた。
【００２１】
請求項７では、前記ゲート側制御回路は、前記ゲート制御線の両端部に接続し、前記アンテナーＴＦＴは、前記一方のゲート側制御回路と画素セルアレイとの間に配設した。
【００２２】
請求項８では、前記ゲート側制御回路は、前記ゲート制御線の両端部に接続し、前記アンテナーＴＦＴは、前記各ゲート側制御回路と画素セルアレイとの間にそれぞれ配設した。
【００２３】
請求項９では、ゲート電極の両側に画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されてなるアンテナーＴＦＴにおける前記ゲート電極となるゲート制御線を基板上に形成し、次いで画素ＴＦＴの不純物半導体層を形成する工程と同一工程で前記ゲート制御線の終端部にアンテナーＴＦＴの不純物半導体層を形成し、前記画素ＴＦＴのソース・ドレイン配線を形成する工程と同一工程で前記アンテナーＴＦＴの不純物半導体層上にフローティング状態の金属電極を形成する。
【００２５】
請求項１０では、ゲート電極の両側に画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されてなるアンテナーＴＦＴにおける前記ゲート電極となるゲート制御線を基板上に形成し、次いで前記画素ＴＦＴの不純物半導体層を形成する工程と同一工程で前記ゲート制御線の終端部に前記アンテナーＴＦＴの不純物半導体層を形成し、前記画素ＴＦＴのソース・ドレイン配線を形成する工程と同一工程で、前記アンテナーＴＦＴの不純物半導体層上にフローティング状態の金属電極を形成し、次いで該金属電極及び不純物半導体層を除去する。
【００２６】
【発明の実施の形態】
（第一の実施の形態）
図２及び図３は、この発明を具体化した第一の実施の形態を示す。図２に示すように、基板２１上の画素セルアレイ２１ａ内には、アモルファス・シリコン（ａ−Ｓｉ）ＴＦＴ素子で構成される多数の画素セル２２が行方向及び列方向に配列されている。前記画素セル２２は、画素ＴＦＴ２３と、液晶２４と、蓄積容量２５とから構成される。そして、前記画素ＴＦＴ２３のドレインが前記液晶２４及び蓄積容量２５に接続される。
【００２７】
前記基板２１上には、前記画素セル２２の行方向に沿って多数のゲート制御線２６が配設され、前記画素セル２２の列方向に沿って多数のデータ線２７が配設されている。そして、前記画素ＴＦＴ２３のゲートが前記ゲート制御線２６に接続され、前記画素ＴＦＴ２３のソースが前記データ線２７に接続される。
【００２８】
前記基板２１上において、前記画素セルアレイ２１ａの外部には多数のアンテナーＴＦＴ２８が形成される。すなわち、各ゲート制御線２６の終端部は、前記画素セルアレイ２１ａの外部まで延設され、図３に示すように、ゲート制御線２６の両側にＰ型不純物半導体層２９及びＮ型不純物半導体層３０がそれぞれ形成され、そのＰ型不純物半導体層２９及びＮ型不純物半導体層３０の面積は、前記画素セル２２を構成する画素ＴＦＴ２３の不純物半導体層の数十倍以上の面積で形成される。
【００２９】
このようなアンテナーＴＦＴ２８は、図４にその断面構造を示すように、基板２１上において、ゲート電極として動作する前記ゲート制御線２６の下方にゲート絶縁膜３１及び活性層３２が形成され、そのゲート制御線２６の両側に前記不純物半導体層２９，３０が形成され、前記ゲート制御線２６が層間絶縁膜３３で被覆され、前記不純物半導体層２９，３０上に形成されたコンタクトホール３４に金属電極３５が放電パッドとして形成される。従って、画素ＴＦＴ２３はＣＭＯＳ型ＴＦＴとして構成される。
【００３０】
上記のように形成されたアンテナーＴＦＴ２８の製造工程の概略を説明する。このアンテナーＴＦＴ２８は、画素セルアレイ２１ａ内の画素ＴＦＴ２３の製造工程と同一工程で同画素ＴＦＴ２３と並行して形成される。
【００３１】
まずシリコン基板２１上に前記活性層３２が形成され、次いで前記ゲート絶縁膜３１が窒化膜あるいは酸化膜により形成される。
次いで、前記ゲート電極すなわちゲート制御線２６が形成され、そのゲート制御線２６の両側にＰ型不純物半導体層２９及びＮ型不純物半導体層３０がソース・ドレイン領域として、ドーピング工程あるいはプラズマ工程により形成される。この不純物半導体層２９，３０は、Ｎ型不純物半導体層３０が先に形成される。
【００３２】
次いで、前記層間絶縁膜３３が窒化膜あるいは酸化膜により形成され、その層間絶縁膜３３にコンタクトホール３４が形成され、次いで前記金属電極３５が形成される。
【００３３】
この金属電極３５は、画素セルアレイ２１ａ内のデータ線２７を生成する工程において、他のアンテナーＴＦＴ２８の金属電極とは接続されないように、各不純物半導体層２９，３０上においてそれぞれ独立してフローティング状態となるようにパターニングされる。従って、各金属電極３５及び各不純物層２９，３０が放電パッドとして作用する。
【００３４】
上記のようなアンテナーＴＦＴ２８が形成された基板２１は、図３に示すように、画素セルアレイ２１ａ及びアンテナーＴＦＴ２８を形成した領域より外側で、かつゲート制御線２６の終端より外側に位置する切断線Ｐで切断される。
【００３５】
そして、基板２１上の各画素セル２２の動作をチェックするパネル試験が行われ、次いでＴＡＢ実装工程により周辺回路が接続され、組立工程を経て液晶表示装置が形成される。
【００３６】
上記のように構成された液晶表示装置では、次に示す作用効果を得ることができる。
（１）画素セル２２を構成する画素ＴＦＴ２３と、アンテナーＴＦＴ２８とがゲート制御線２６を共有し、かつアンテナーＴＦＴ２８のサイズが画素ＴＦＴ２３のサイズよりはるかに大きいため、ゲート制御線２６に静電気が帯電した場合には、まずアンテナーＴＦＴ２８のゲート電極からゲート絶縁膜３１及び活性層３２を介して不純物半導体層２９，３０との間で電荷が中和される。従って、ゲート制御線２６に静電気が帯電しても、画素ＴＦＴ２３の静電破壊を防止することができる。
（２）画素ＴＦＴ２３及びアンテナーＴＦＴ２８の形成後に、ゲート制御線２６のアンテナー効果により同ゲート制御線２６に帯電する静電気は、特に層間絶縁膜等を形成するためのプラズマ工程、各ＴＦＴ２３，２８の不純物半導体層すなわちソース・ドレイン領域にコンタクトホールを形成するための異方性エッチング工程、金属配線を形成するためのスパッタリング工程等で発生し易い。このような工程でゲート制御線２６に静電気が帯電しても、その電荷をアンテナーＴＦＴ２８にリークさせて、画素ＴＦＴ２３の静電破壊を防止することができる。
（３）アンテナーＴＦＴ２８は、Ｎ型及びＰ型の不純物半導体層２９，３０が隣接して形成されている。従って、ゲート制御線２６に帯電した静電気が正電位あるいは負電位であっても、その電荷をいずれかの不純物半導体層との間で中和させることができる。
（４）基板２１の切断後に、ゲート制御線２６の終端は基板２１の切断縁に露出されないので、基板２１の組立工程時にゲート制御線２６への静電気の侵入を防止することができる。
（５）プラズマ加工工程での異常放電等により、ゲート制御線２６に突発的な電気パルスが発生しても、その異常電流はアンテナーＴＦＴ２８の不純物半導体層２９，３０に流れて、そのアンテナーＴＦＴ２３が画素ＴＦＴ２３に先立って破壊される。従って、画素ＴＦＴ２３の破壊を未然に防止することができる。
（第二の実施の形態）
この実施の形態は、前記画素ＴＦＴ２３のソース・ドレイン配線の形成と同時に、アンテナーＴＦＴ２８の金属電極３５及び不純物半導体層２９，３０を除去することにより、実使用時においてアンテナーＴＦＴ２８によるゲート制御線２６に対する負荷を軽減するものである。
【００３７】
その製造工程を説明すると、図５（ａ）に示すように、基板２１上にゲート制御線２６及び不純物半導体層２９，３０が形成され、次いで層間絶縁膜３３が形成され、その層間絶縁膜３３にコンタクトホール３４が形成される。
【００３８】
次いで、図５（ｂ）に示すように、金属電極を形成するためのアルミニウム等の金属配線層３６が形成され、その後その金属配線層３６をエッチングしてソース・ドレイン配線を形成する工程で、図５（ｃ）に示すように、アンテナーＴＦＴ２８の不純物半導体層２９，３０上の金属配線層３６をドライエッチングにより除去するとともに、同一工程で不純物半導体層２９，３０も除去する。この工程では、塩素系エッチングガスを使用することにより、金属配線層３６及び基板２１上の不純物半導体層２９，３０がともにエッチングされる。
【００３９】
このとき、画素セルアレイ２１ａ内では画素ＴＦＴ２３のソース電極及びドレイン電極に接続される配線及びデータ線２７がパターニングされる。そして、この後の工程は、前記第一の実施の形態と同様である。
【００４０】
上記のような製造工程では、図５（ｂ）に示す工程までは、前記第一の実施の形態と同様である。図５（ｃ）に示すエッチング工程では、ゲート制御線２６に静電気が帯電するおそれがあるが、一般にエッチング工程ではその工程の開始時に集中して静電気が発生する。
【００４１】
しかし、エッチング工程の開始時にゲート制御線２６に静電気が帯電しても、その時にはアンテナーＴＦＴ２８の金属配線層３６及び不純物半導体層２９，３０が残っているため、ゲート制御線２６に帯電した静電気はアンテナーＴＦＴ２８の不純物半導体層２９，３０にリークする。従って、画素ＴＦＴ２３の静電破壊を未然に防止することができる。
【００４２】
以上のようにこの実施の形態では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、以下に示す作用効果を得ることができる。
（１）データ線２７の形成後は、アンテナーＴＦＴ２３はそのゲート電極のみを残して、ＴＦＴの構成を具備しない。従って、この基板２１の実使用時には、ゲート制御線２６に対して負荷となるアンテナーＴＦＴ２３が存在しないので、ゲート側制御回路によるゲート制御線２６の駆動速度を高速化することができる。
（第三の実施の形態）
図６は、第三の実施の形態を示す。この実施の形態は、基板３７にポリシリコン素子の画素セルアレイ３７ａと、ゲート側制御回路３８及び信号側制御回路３９が形成され、ゲート制御線２６の一方の終端部に前記第一の実施の形態あるいは第二の実施の形態による製造工程で形成されるアンテナーＴＦＴ２８による終端装置２８が形成される。
【００４３】
このような構成により、ポリシリコン素子によるＡＭ−ＬＣＤにおいて、前記第一の実施の形態あるいは第二の実施の形態と同様な作用効果を得ることができるとともに、ゲート制御線２６に帯電した静電気によるゲート側制御回路３８及び信号側制御回路３９の破壊を未然に防止することができる。
（第四の実施の形態）
図７は、第四の実施の形態を示す。この実施の形態では、前記第三の実施の形態のゲート制御線２６の両端にゲート側制御回路３８がそれぞれ形成され、一方のゲート制御回路３８と画素セルアレイ３７ａとの間において、ゲート制御線２６の終端部に前記終端装置２８が形成され、その他の構成は第三の実施の形態と同様である。
【００４４】
このような構成により、ゲート側制御回路３８に冗長機能を持たせたＡＭ−ＬＣＤにおいて、第三の実施の形態と同様な作用効果を得ることができる。
（第五の実施の形態）
図８は、第五の実施の形態を示す。この実施の形態では、前記第三の実施の形態のゲート制御線２６の両端にゲート側制御回路３８が形成され、各ゲート制御回路３８と画素セルアレイ３７ａとの間において、ゲート制御線２６の終端部に前記終端装置２８がそれぞれ形成され、その他の構成は第三の実施の形態と同様である。
【００４５】
このように画素セルアレイ３７ａの両側に終端装置２８及びゲート側制御回路３８を対称状に設けると、ゲート側制御回路３８に冗長機能を持たせたＡＭ−ＬＣＤにおいて、第三の実施の形態と同様な作用効果を得ることができるとともに、大型のＡＭ−ＬＣＤにおいて静電防止効果をさらに向上させることができる。
【００４６】
なお、前記各実施の形態のアンテナーＴＦＴ２８は、Ｐ型不純物半導体層のみを備えたＰ型ＴＦＴ、あるいはＮ型不純物半導体層のみを備えたＮ型ＴＦＴで構成してもよい。
【００４７】
【発明の効果】
以上詳述したように、この発明は液晶表示装置の製造過程において、基板上に形成された画素ＴＦＴの静電破壊を防止し得る液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態の終端装置を示す回路構成図である。
【図３】第一の実施の形態の終端装置を示す平面構成図である。
【図４】終端装置を構成するアンテナーＴＦＴを示す断面図である。
【図５】第二の実施の形態の終端装置の製造過程を示す断面図である。
【図６】第三の実施の形態の終端装置を示す回路構成図である。
【図７】第四の実施の形態の終端装置を示す回路構成図である。
【図８】第五の実施の形態の終端装置を示す回路構成図である。
【図９】従来例を示す回路構成図である。
【図１０】従来例を示す回路構成図である。
【符号の説明】
２１，３７ 基板
２１ａ，３７ａ 画素セルアレイ
２３ 画素ＴＦＴ
２６ ゲート制御線
２７ データ線
２８ 終端装置（アンテナーＴＦＴ）
【発明の属する技術分野】
この発明は、薄膜トランジスタ（ＴＦＴ）を用いたアクティブ・マトリクス液晶表示装置（ＡＭ−ＬＣＤ）に関するものである。
【０００２】
近年、パソコン等の電子機器にＡＭ−ＬＣＤが広く使用されている。ＡＭ−ＬＣＤは、高絶縁性基板上に薄膜トランジスタが形成されるため、その基板に静電気が帯電し易く、その静電気により薄膜トランジスタが破壊され易い。このため、ＡＭ−ＬＣＤの製造過程において基板上に発生する静電気による薄膜トランジスタの破壊を防止して、歩留り及び信頼性の向上を図り得るＡＭ−ＬＣＤの製造技術を開発することが必要となっている。
【０００３】
【従来の技術】
従来のＡＭ−ＬＣＤの静電破壊防止技術の一例を図７に示す。アモルファス・シリコン（ａ−Ｓｉ）基板１上には、多数の画素セル２が行方向及び列方向に画素セルアレイとして配列されている。前記画素セル２は、ＴＦＴ３と、液晶４と、蓄積容量５とから構成される。そして、ＴＦＴ３のドレインが液晶４及び蓄積容量５に接続される。
【０００４】
基板１上には、前記画素セル２の行方向に沿ってゲート制御線６が配設され、画素セル２の列方向に沿ってデータ線７が配設されている。そして、ＴＦＴ３のゲートがゲート制御線６に接続され、ＴＦＴ３のソースがデータ線７に接続される。
【０００５】
基板１の周囲には、ショートリング配線８が配設され、そのショートリング配線８にゲート制御線６及びデータ線７が接続される。このショートリング配線８は、ゲート制御線６を形成後データ線７を形成するプロセスと同一プロセスで形成され、画素セル２の生成工程終了後、パネル試験及びＴＡＢ実装工程に先立って、基板１の周囲がショートリング配線８の内側の切断線Ｐで切断されることにより、ゲート制御線６及びデータ線７と切り離される。
【０００６】
このような基板１では、ショートリング配線８が形成されてから、同ショートリング配線８がゲート制御線６及びデータ線７と切り離されるまでの間でのＡＭ−ＬＣＤ製造工程において、各ゲート制御線６及びデータ線７がショートリング配線８を介して短絡される。
【０００７】
従って、上記製造工程において、基板１上に静電気が帯電し、アンテナー効果によりゲート制御線６あるいはデータ線７のいずれかが高電圧となっても、ショートリング配線８によりＴＦＴ３のゲート・ソース間の電位差が解消されるので、ゲート電極とソース電極との間での静電破壊が防止される。
【０００８】
図１０は、ポリシリコン（ｐ-Ｓi）基板９を使用したＡＭ−ＬＣＤを示す。基板９上には、図９に示す基板１と同様な画素セル２とゲート制御線６及びデータ線７が形成される。
【０００９】
ゲート制御線６の一端は基板９の周辺部に形成されるゲート側制御回路１０に接続され、データ線７の一端は基板９の周辺部に形成される信号側制御回路１１に接続される。そして、ゲート制御線６及びデータ線７の他端は、ショートリング配線８に接続される。
【００１０】
ショートリング配線８は、アモルファス・シリコン基板１場合と同様に、画素セル２の生成工程終了後、パネル試験及びＴＡＢ実装工程に先立って、基板９の周囲がショートリング配線より内側の切断線Ｐで切断されることにより、ゲート制御線６及びデータ線７と切り離される。
【００１１】
そして、このようなＡＭ−ＬＣＤにおいても、ショートリング配線８により、ゲート電極とソース電極との間での静電破壊が防止される。
【００１２】
【発明が解決しようとする課題】
上記のようなショートリング配線８により画素セル２の静電破壊を防止するようにしたＡＭ−ＬＣＤでは、次に示すような問題点により十分な静電破壊防止効果を得ることはできない。
（１）ショートリング配線８によりＴＦＴ３のゲート・ソース間が短絡されるため、ゲート電極とソース電極との間での静電破壊を防止することができるが、液晶４及び蓄積容量５が接続されるドレイン電極とゲート電極との間の電位差を解消することはできない。
【００１３】
従って、依然としてドレイン電極とゲート電極との間での静電破壊を防止することはできない。
（２）ショートリング配線８は、ゲート制御線６及びデータ線７を形成した後、切断線Ｐでショートリング配線８とゲート制御線６及びデータ線７との接続を遮断するまでの工程で効果を発揮する。
【００１４】
ところが、ゲート制御線６とデータ線７とは異なる配線層で形成され、通常ゲート制御線６が形成された後にデータ線７が形成される。従って、ゲート制御線６が形成された後、データ線７を形成する工程において基板１，９に静電気が発生し、アンテナ効果によりゲート制御線６が高電圧となると、ＴＦＴ３のゲート電極とソース電極あるいはドレイン電極との間で静電破壊が発生するおそれがある。
（３）切断線Ｐにより基板１，９を切断して、ゲート制御線６及びデータ線７とショートリング配線８との接続を遮断すると、基板１，９の切断縁にゲート制御線６及びデータ線７が露出される。従って、基板１，９の実装工程で外部からゲート制御線６及びデータ線７に静電気が侵入して、ＴＦＴ３に静電破壊が生じるおそれがある。特に、近年の電子機器において小型化及び軽量化を図るために、基板１，９にフレームを取着しない構成が採用されているが、このような構成では、基板１，９の端縁に露出するゲート制御線６あるいはデータ線７から静電気が侵入し易い。
（４）ショートリング配線８の切断工程では、基板１，９の切断時に静電気が発生してＴＦＴ３が破壊されるおそれがある。また、ポリシリコン基板９のゲート制御線６は、ゲート制御回路１０の出力段に接続され、データ線７は信号側制御回路１１の出力段に接続されている。従って、ポリシリコン基板９ではショートリング配線８の切断工程で、ゲート制御回路１０あるいは信号側制御回路１１の出力段が静電破壊されるおそれがある。
（５）ショートリング配線８を基板１，９内においてレーザにより切断することにより、ゲート制御線６及びデータ線７が基板１，９端縁に露出しないようにする構成や、基板１，９の端縁を合成樹脂で封止して、電気的に絶縁する構成も提案されているが、製造コストが上昇するとともに、製造プロセスの変更が必要となる。
（６）ゲート制御線６及びデータ線７を静電気に対し抵抗として作用する素子を介して基板１，９の端縁に露出させる構成も提案されているが、静電破壊を防止するために十分な効果を得ることはできない。
【００１５】
この発明の目的は、液晶表示装置の製造過程において、基板上に形成された画素ＴＦＴの静電破壊を防止し得る液晶表示装置を提供することにある。
【００１６】
【課題を解決するための手段】
図１は請求項１の原理説明図である。すなわち、基板上に画素セルアレイと、該画素セルアレイを構成する画素ＴＦＴに接続されるゲート制御線及びデータ線とが形成された液晶表示装置で、前記ゲート制御線をゲート電極とし、ソース・ドレイン領域にはフローティング状態の金属電極が設けられ、前記ゲート電極の両側に前記画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されたアンテナーＴＦＴが備えられている。
【００１８】
請求項２では、前記ゲート制御線の終端部にアンテナーＴＦＴ設け、該ゲート制御線の終端部は前記基板の端縁に露出されない。
請求項３では、前記アンテナーＴＦＴは、前記ゲート制御線の両側にＰ型不純物半導体層及びＮ型不純物半導体層をそれぞれ形成したＣＭＯＳ型として構成される。
【００１９】
請求項４では、前記アンテナーＴＦＴは、前記ゲート制御線の両側にＰ型不純物半導体層を形成したＰＭＯＳ型若しくは前記ゲート制御線の両側にＮ型不純物半導体層を形成したＮＭＯＳ型のいずれかで構成される。
【００２０】
請求項５では、前記基板は、アモルファス・シリコンＴＦＴ素子で構成し、前記アンテナーＴＦＴは、前記基板上に形成されたゲート制御線の終端部に設けた。
請求項６では、前記基板上には、ポリシリコン素子からなるゲート側制御回路を形成し、前記アンテナーＴＦＴは、前記ゲート側制御回路に接続されるとともに、前記基板上に形成されたゲート制御線の終端部に設けた。
【００２１】
請求項７では、前記ゲート側制御回路は、前記ゲート制御線の両端部に接続し、前記アンテナーＴＦＴは、前記一方のゲート側制御回路と画素セルアレイとの間に配設した。
【００２２】
請求項８では、前記ゲート側制御回路は、前記ゲート制御線の両端部に接続し、前記アンテナーＴＦＴは、前記各ゲート側制御回路と画素セルアレイとの間にそれぞれ配設した。
【００２３】
請求項９では、ゲート電極の両側に画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されてなるアンテナーＴＦＴにおける前記ゲート電極となるゲート制御線を基板上に形成し、次いで画素ＴＦＴの不純物半導体層を形成する工程と同一工程で前記ゲート制御線の終端部にアンテナーＴＦＴの不純物半導体層を形成し、前記画素ＴＦＴのソース・ドレイン配線を形成する工程と同一工程で前記アンテナーＴＦＴの不純物半導体層上にフローティング状態の金属電極を形成する。
【００２５】
請求項１０では、ゲート電極の両側に画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されてなるアンテナーＴＦＴにおける前記ゲート電極となるゲート制御線を基板上に形成し、次いで前記画素ＴＦＴの不純物半導体層を形成する工程と同一工程で前記ゲート制御線の終端部に前記アンテナーＴＦＴの不純物半導体層を形成し、前記画素ＴＦＴのソース・ドレイン配線を形成する工程と同一工程で、前記アンテナーＴＦＴの不純物半導体層上にフローティング状態の金属電極を形成し、次いで該金属電極及び不純物半導体層を除去する。
【００２６】
【発明の実施の形態】
（第一の実施の形態）
図２及び図３は、この発明を具体化した第一の実施の形態を示す。図２に示すように、基板２１上の画素セルアレイ２１ａ内には、アモルファス・シリコン（ａ−Ｓｉ）ＴＦＴ素子で構成される多数の画素セル２２が行方向及び列方向に配列されている。前記画素セル２２は、画素ＴＦＴ２３と、液晶２４と、蓄積容量２５とから構成される。そして、前記画素ＴＦＴ２３のドレインが前記液晶２４及び蓄積容量２５に接続される。
【００２７】
前記基板２１上には、前記画素セル２２の行方向に沿って多数のゲート制御線２６が配設され、前記画素セル２２の列方向に沿って多数のデータ線２７が配設されている。そして、前記画素ＴＦＴ２３のゲートが前記ゲート制御線２６に接続され、前記画素ＴＦＴ２３のソースが前記データ線２７に接続される。
【００２８】
前記基板２１上において、前記画素セルアレイ２１ａの外部には多数のアンテナーＴＦＴ２８が形成される。すなわち、各ゲート制御線２６の終端部は、前記画素セルアレイ２１ａの外部まで延設され、図３に示すように、ゲート制御線２６の両側にＰ型不純物半導体層２９及びＮ型不純物半導体層３０がそれぞれ形成され、そのＰ型不純物半導体層２９及びＮ型不純物半導体層３０の面積は、前記画素セル２２を構成する画素ＴＦＴ２３の不純物半導体層の数十倍以上の面積で形成される。
【００２９】
このようなアンテナーＴＦＴ２８は、図４にその断面構造を示すように、基板２１上において、ゲート電極として動作する前記ゲート制御線２６の下方にゲート絶縁膜３１及び活性層３２が形成され、そのゲート制御線２６の両側に前記不純物半導体層２９，３０が形成され、前記ゲート制御線２６が層間絶縁膜３３で被覆され、前記不純物半導体層２９，３０上に形成されたコンタクトホール３４に金属電極３５が放電パッドとして形成される。従って、画素ＴＦＴ２３はＣＭＯＳ型ＴＦＴとして構成される。
【００３０】
上記のように形成されたアンテナーＴＦＴ２８の製造工程の概略を説明する。このアンテナーＴＦＴ２８は、画素セルアレイ２１ａ内の画素ＴＦＴ２３の製造工程と同一工程で同画素ＴＦＴ２３と並行して形成される。
【００３１】
まずシリコン基板２１上に前記活性層３２が形成され、次いで前記ゲート絶縁膜３１が窒化膜あるいは酸化膜により形成される。
次いで、前記ゲート電極すなわちゲート制御線２６が形成され、そのゲート制御線２６の両側にＰ型不純物半導体層２９及びＮ型不純物半導体層３０がソース・ドレイン領域として、ドーピング工程あるいはプラズマ工程により形成される。この不純物半導体層２９，３０は、Ｎ型不純物半導体層３０が先に形成される。
【００３２】
次いで、前記層間絶縁膜３３が窒化膜あるいは酸化膜により形成され、その層間絶縁膜３３にコンタクトホール３４が形成され、次いで前記金属電極３５が形成される。
【００３３】
この金属電極３５は、画素セルアレイ２１ａ内のデータ線２７を生成する工程において、他のアンテナーＴＦＴ２８の金属電極とは接続されないように、各不純物半導体層２９，３０上においてそれぞれ独立してフローティング状態となるようにパターニングされる。従って、各金属電極３５及び各不純物層２９，３０が放電パッドとして作用する。
【００３４】
上記のようなアンテナーＴＦＴ２８が形成された基板２１は、図３に示すように、画素セルアレイ２１ａ及びアンテナーＴＦＴ２８を形成した領域より外側で、かつゲート制御線２６の終端より外側に位置する切断線Ｐで切断される。
【００３５】
そして、基板２１上の各画素セル２２の動作をチェックするパネル試験が行われ、次いでＴＡＢ実装工程により周辺回路が接続され、組立工程を経て液晶表示装置が形成される。
【００３６】
上記のように構成された液晶表示装置では、次に示す作用効果を得ることができる。
（１）画素セル２２を構成する画素ＴＦＴ２３と、アンテナーＴＦＴ２８とがゲート制御線２６を共有し、かつアンテナーＴＦＴ２８のサイズが画素ＴＦＴ２３のサイズよりはるかに大きいため、ゲート制御線２６に静電気が帯電した場合には、まずアンテナーＴＦＴ２８のゲート電極からゲート絶縁膜３１及び活性層３２を介して不純物半導体層２９，３０との間で電荷が中和される。従って、ゲート制御線２６に静電気が帯電しても、画素ＴＦＴ２３の静電破壊を防止することができる。
（２）画素ＴＦＴ２３及びアンテナーＴＦＴ２８の形成後に、ゲート制御線２６のアンテナー効果により同ゲート制御線２６に帯電する静電気は、特に層間絶縁膜等を形成するためのプラズマ工程、各ＴＦＴ２３，２８の不純物半導体層すなわちソース・ドレイン領域にコンタクトホールを形成するための異方性エッチング工程、金属配線を形成するためのスパッタリング工程等で発生し易い。このような工程でゲート制御線２６に静電気が帯電しても、その電荷をアンテナーＴＦＴ２８にリークさせて、画素ＴＦＴ２３の静電破壊を防止することができる。
（３）アンテナーＴＦＴ２８は、Ｎ型及びＰ型の不純物半導体層２９，３０が隣接して形成されている。従って、ゲート制御線２６に帯電した静電気が正電位あるいは負電位であっても、その電荷をいずれかの不純物半導体層との間で中和させることができる。
（４）基板２１の切断後に、ゲート制御線２６の終端は基板２１の切断縁に露出されないので、基板２１の組立工程時にゲート制御線２６への静電気の侵入を防止することができる。
（５）プラズマ加工工程での異常放電等により、ゲート制御線２６に突発的な電気パルスが発生しても、その異常電流はアンテナーＴＦＴ２８の不純物半導体層２９，３０に流れて、そのアンテナーＴＦＴ２３が画素ＴＦＴ２３に先立って破壊される。従って、画素ＴＦＴ２３の破壊を未然に防止することができる。
（第二の実施の形態）
この実施の形態は、前記画素ＴＦＴ２３のソース・ドレイン配線の形成と同時に、アンテナーＴＦＴ２８の金属電極３５及び不純物半導体層２９，３０を除去することにより、実使用時においてアンテナーＴＦＴ２８によるゲート制御線２６に対する負荷を軽減するものである。
【００３７】
その製造工程を説明すると、図５（ａ）に示すように、基板２１上にゲート制御線２６及び不純物半導体層２９，３０が形成され、次いで層間絶縁膜３３が形成され、その層間絶縁膜３３にコンタクトホール３４が形成される。
【００３８】
次いで、図５（ｂ）に示すように、金属電極を形成するためのアルミニウム等の金属配線層３６が形成され、その後その金属配線層３６をエッチングしてソース・ドレイン配線を形成する工程で、図５（ｃ）に示すように、アンテナーＴＦＴ２８の不純物半導体層２９，３０上の金属配線層３６をドライエッチングにより除去するとともに、同一工程で不純物半導体層２９，３０も除去する。この工程では、塩素系エッチングガスを使用することにより、金属配線層３６及び基板２１上の不純物半導体層２９，３０がともにエッチングされる。
【００３９】
このとき、画素セルアレイ２１ａ内では画素ＴＦＴ２３のソース電極及びドレイン電極に接続される配線及びデータ線２７がパターニングされる。そして、この後の工程は、前記第一の実施の形態と同様である。
【００４０】
上記のような製造工程では、図５（ｂ）に示す工程までは、前記第一の実施の形態と同様である。図５（ｃ）に示すエッチング工程では、ゲート制御線２６に静電気が帯電するおそれがあるが、一般にエッチング工程ではその工程の開始時に集中して静電気が発生する。
【００４１】
しかし、エッチング工程の開始時にゲート制御線２６に静電気が帯電しても、その時にはアンテナーＴＦＴ２８の金属配線層３６及び不純物半導体層２９，３０が残っているため、ゲート制御線２６に帯電した静電気はアンテナーＴＦＴ２８の不純物半導体層２９，３０にリークする。従って、画素ＴＦＴ２３の静電破壊を未然に防止することができる。
【００４２】
以上のようにこの実施の形態では、前記第一の実施の形態と同様な作用効果を得ることができるとともに、以下に示す作用効果を得ることができる。
（１）データ線２７の形成後は、アンテナーＴＦＴ２３はそのゲート電極のみを残して、ＴＦＴの構成を具備しない。従って、この基板２１の実使用時には、ゲート制御線２６に対して負荷となるアンテナーＴＦＴ２３が存在しないので、ゲート側制御回路によるゲート制御線２６の駆動速度を高速化することができる。
（第三の実施の形態）
図６は、第三の実施の形態を示す。この実施の形態は、基板３７にポリシリコン素子の画素セルアレイ３７ａと、ゲート側制御回路３８及び信号側制御回路３９が形成され、ゲート制御線２６の一方の終端部に前記第一の実施の形態あるいは第二の実施の形態による製造工程で形成されるアンテナーＴＦＴ２８による終端装置２８が形成される。
【００４３】
このような構成により、ポリシリコン素子によるＡＭ−ＬＣＤにおいて、前記第一の実施の形態あるいは第二の実施の形態と同様な作用効果を得ることができるとともに、ゲート制御線２６に帯電した静電気によるゲート側制御回路３８及び信号側制御回路３９の破壊を未然に防止することができる。
（第四の実施の形態）
図７は、第四の実施の形態を示す。この実施の形態では、前記第三の実施の形態のゲート制御線２６の両端にゲート側制御回路３８がそれぞれ形成され、一方のゲート制御回路３８と画素セルアレイ３７ａとの間において、ゲート制御線２６の終端部に前記終端装置２８が形成され、その他の構成は第三の実施の形態と同様である。
【００４４】
このような構成により、ゲート側制御回路３８に冗長機能を持たせたＡＭ−ＬＣＤにおいて、第三の実施の形態と同様な作用効果を得ることができる。
（第五の実施の形態）
図８は、第五の実施の形態を示す。この実施の形態では、前記第三の実施の形態のゲート制御線２６の両端にゲート側制御回路３８が形成され、各ゲート制御回路３８と画素セルアレイ３７ａとの間において、ゲート制御線２６の終端部に前記終端装置２８がそれぞれ形成され、その他の構成は第三の実施の形態と同様である。
【００４５】
このように画素セルアレイ３７ａの両側に終端装置２８及びゲート側制御回路３８を対称状に設けると、ゲート側制御回路３８に冗長機能を持たせたＡＭ−ＬＣＤにおいて、第三の実施の形態と同様な作用効果を得ることができるとともに、大型のＡＭ−ＬＣＤにおいて静電防止効果をさらに向上させることができる。
【００４６】
なお、前記各実施の形態のアンテナーＴＦＴ２８は、Ｐ型不純物半導体層のみを備えたＰ型ＴＦＴ、あるいはＮ型不純物半導体層のみを備えたＮ型ＴＦＴで構成してもよい。
【００４７】
【発明の効果】
以上詳述したように、この発明は液晶表示装置の製造過程において、基板上に形成された画素ＴＦＴの静電破壊を防止し得る液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態の終端装置を示す回路構成図である。
【図３】第一の実施の形態の終端装置を示す平面構成図である。
【図４】終端装置を構成するアンテナーＴＦＴを示す断面図である。
【図５】第二の実施の形態の終端装置の製造過程を示す断面図である。
【図６】第三の実施の形態の終端装置を示す回路構成図である。
【図７】第四の実施の形態の終端装置を示す回路構成図である。
【図８】第五の実施の形態の終端装置を示す回路構成図である。
【図９】従来例を示す回路構成図である。
【図１０】従来例を示す回路構成図である。
【符号の説明】
２１，３７ 基板
２１ａ，３７ａ 画素セルアレイ
２３ 画素ＴＦＴ
２６ ゲート制御線
２７ データ線
２８ 終端装置（アンテナーＴＦＴ）
Claims (10)
- 基板上に画素セルアレイと、該画素セルアレイを構成する画素ＴＦＴに接続されるゲート制御線及びデータ線とを備えた液晶表示装置であって、
前記ゲート制御線の少なくともいずれかの終端部には、前記ゲート制御線をゲート電極とし、ソース・ドレイン領域にはフローティング状態の金属電極が設けられ、前記ゲート電極の両側に前記画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されたアンテナーＴＦＴを備えたことを特徴とする液晶表示装置。 - 前記ゲート制御線の終端部は前記基板の端縁に露出させないことを特徴とする請求項１記載の液晶表示装置。
- 前記アンテナーＴＦＴは、前記ゲート制御線の両側にＰ型不純物半導体層及びＮ型不純物半導体層をそれぞれ形成したＣＭＯＳ型としたことを特徴とする請求項１又は請求項２記載の液晶表示装置。
- 前記アンテナーＴＦＴは、前記ゲート制御線の両側にＰ型不純物半導体層を形成したＰＭＯＳ型若しくは前記ゲート制御線の両側にＮ型不純物半導体層を形成したＮＭＯＳ型のいずれかとしたことを特徴とする請求項１又は請求項２記載の液晶表示装置。
- 前記基板上には、アモルファス・シリコンＴＦＴ素子を形成し、前記アンテナーＴＦＴは、前記基板上に形成されたゲート制御線の終端部に設けたことを特徴とする請求項２乃至請求項４のうちいずれか１項に記載の液晶表示装置。
- 前記基板上にはポリシリコン素子からなるゲート側制御回路を形成し、前記アンテナーＴＦＴは、前記ゲート側制御回路に接続されるとともに、前記基板上に形成されたゲート制御線の終端部に設けたことを特徴とする請求項２乃至請求項４のうちいずれか１項に記載の液晶表示装置。
- 前記ゲート側制御回路は、前記ゲート制御線の両端部に接続し、前記アンテナーＴＦＴは、前記一方のゲート側制御回路と画素セルアレイとの間に配設したことを特徴とする請求項６記載の液晶表示装置。
- 前記ゲート側制御回路は、前記ゲート制御線の両端部に接続し、前記アンテナーＴＦＴは、前記各ゲート側制御回路と画素セルアレイとの間にそれぞれ配設したことを特徴とする請求項６記載の液晶表示装置。
- ゲート電極の両側に画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されてなるアンテナーＴＦＴにおける前記ゲート電極となるゲート制御線を基板上に形成し、次いで前記画素ＴＦＴの不純物半導体層を形成する工程と同一工程で前記ゲート制御線の終端部に前記アンテナーＴＦＴの不純物半導体層を形成し、前記画素ＴＦＴのソース・ドレイン配線を形成する工程と同一工程で前記アンテナーＴＦＴの不純物半導体層上にフローティング状態の金属電極を形成することを特徴とする液晶表示装置の基板製造方法。
- ゲート電極の両側に画素ＴＦＴのチャンネル領域よりサイズの大きい不純物半導体層が形成されてなるアンテナーＴＦＴにおける前記ゲート電極となるゲート制御線を基板上に形成し、次いで前記画素ＴＦＴの不純物半導体層を形成する工程と同一工程で前記ゲート制御線の終端部に前記アンテナーＴＦＴの不純物半導体層を形成し、前記画素ＴＦＴのソース・ドレイン配線を形成する工程と同一工程で、前記アンテナーＴＦＴの不純物半導体層上にフローティング状態の金属電極を形成し、次いで該金属電極及び不純物半導体層を除去することを特徴とする液晶表示装置の基板製造方法。
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