JP3616122B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【０００１】
【産業上の利用分野】
この発明は、一般に半導体装置の製造方法に関するものであり、より特定的には、シリサイド構造のトランジスタにおいて、リーク電流を防止することができるように改良された半導体装置に関する。この発明は、さらにそのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化に伴って、トランジスタのソース／ドレインを構成する不純物拡散層の抵抗上昇に起因した遅延が顕在化している。これを解決する手段として、サリサイド（Ｓａｌｉｃｉｄｅ，Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅの略）ＭＯＳトランジスタが提案されている。これは、ゲートポリシリコン上とソース・ドレイン上にのみ、自己整合的に高融点金属シリサイドを形成し、抵抗の低減を図ったトランジスタ構造のことである。
【０００３】
図２０〜図２５は、従来のサリサイド構造を有するＬＤＤＭＯＳトランジスタの製造方法の主要工程を示す図である。
【０００４】
図２０を参照して、シリコン基板１の主表面に、素子領域を他の素子領域から分離するための素子分離用絶縁膜２を形成する。素子領域の上に、ゲート絶縁膜３とゲート電極４を形成する。ゲート電極４をマスクにして、シリコン基板１の主表面にソース／ドレイン層５の低濃度不純物拡散層５ａ（１０１７〜１０１８ａｔｏｍｓ／ｃｍ３ ）を形成する。ゲート電極４の側壁にサイドウォールスペーサ６を形成する。ゲート電極４とサイドウォールスペーサ６をマスクにして、シリコン基板１の主表面に不純物イオンを注入し、ソース／ドレイン層５の高濃度不純物拡散層５ｂ（１０１９〜１０２０ａｔｏｍｓ／ｃｍ３ ）を形成する。
【０００５】
図２１を参照して、ソース／ドレイン層５の表面に接触するように金属膜８（膜厚１５０Å）を、スパッタリング法により、シリコン基板１の上に形成する。金属膜８には、たとえば、Ｃｏ膜を使用される。金属膜８の表面を被覆するように、金属窒化膜９を形成する。金属窒化膜９には、たとえば、ＴａＮ膜を使用する。
【０００６】
図２２を参照して、真空または不活性雰囲気（Ｎ２ ，Ａｒ等）下で、ランプアニールを行なうことにより（４５０〜５００℃，１分間）、シリコン基板１と金属膜８とが接触する部分をシリサイド化し、かつゲート電極４と金属膜８とが接触する部分をシリサイド化する。これにより、ソース／ドレイン層５の表面とゲート電極４の表面に、Ｃｏ２ ＳｉまたはＣｏＳｉから形成される第１の金属シリサイド膜１０を形成される。なお、金属窒化膜９は、アニール時に金属膜８が酸化されるのを防止するの働きがあり、さらに、サイドウォールスペーサ６の表面に、金属シリサイド膜が形成されるのを抑制する働きがある。
【０００７】
図２２と図２３を参照して、ウェットエッチングにより、金属窒化膜９と、金属膜８の未反応部分を除去する。
【０００８】
図２３と図２４（ａ）を参照して、真空または不活性雰囲気（Ｎ２ ，Ａｒ等）下で、ランプアニールを行なう（７００〜８００℃，１分間）ことにより、第１の金属シリサイド膜１０と、シリコン基板１のＳｉおよびゲート電極４のＳｉとをさらに反応させ、ＣｏＳｉ２ からなる、低抵抗（２０μΩｃｍ以下）の第２の金属シリサイド膜１１を形成する。なお、図２４（ｂ）は、第２の金属シリサイド膜１１の部分拡大図である。
【０００９】
図２５を参照して、層間絶縁膜３０をシリコン基板１の上に形成し、さらに、金属配線３１を形成し、半導体装置を完成させる。
【００１０】
なお、上記従来例では、図２１を参照して、金属窒化膜９を形成したのち、第１の金属シリサイド膜８を形成する場合を例示したが、金属窒化膜９を形成せずに、直接アニールし、第１のシリサイド膜１０を形成する、より先の従来技術も知られている。図２０〜図２５に示す従来の技術は、このより先の従来の技術を改良したものである。
【００１１】
【発明が解決しようとする課題】
サリサイド構造を有するトランジスタの従来の製造方法は、以上のように行われていたので、次のような問題点があった。
【００１２】
すなわち、図２４（ａ），（ｂ）を参照して、第２の金属シリサイド膜１１の表面および下面の凹凸が大きくなり、ひいては、第２の金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚ｔｍａｘ と、最も膜厚の小さい最小膜厚部分の膜厚ｔｍｉｎ との差が、３０〜５０ｎｍに達する。それゆえに、浅い接合（ｘｚ 〜０．１２μｍ）を有するトランジスタの場合、第２の金属シリサイド膜１１の一部が、点線で示す接合部にまで達し、ひいては、リーク電流が発生する。その結果、ダイオード特性が破壊され、かつトランジスタが正常に動作しないという問題点があった。
【００１３】
それゆえに、この発明の目的は、高速動作を可能とする、サリサイド構造を有するトランジスタを提供することにある。
【００１４】
この発明の他の目的は、サリサイド構造を有するトランジスタにおいて、リーク電流が発生しないように改良することにある。
【００１５】
この発明のさらに他の目的は、半導体装置の製造方法において、表面が平滑なシリサイド膜を形成する方法を提供することにある。
【００１６】
この発明のさらに他の目的は、浅い接合部を有するトランジスタにも適用できる、シリサイド膜の形成方法を提供することである。
【００２１】
【課題を解決するための手段】
この発明に従う半導体装置の製造方法においては、まず、シリコン基板の上にゲート電極を形成する。上記シリコン基板の主表面中であって、上記ゲート電極の両側に、一対のソース／ドレイン層を形成する。上記一対のソース／ドレイン層の表面に接触するように、金属膜を、上記シリコン基板の上に形成する。上記シリコン基板を第１の温度で熱処理し、それによって、上記一対のソース／ドレイン層の表面に、一般式Ｍｅ2ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）で示される第１の金属シリサイド膜を形成する。上記金属膜の未反応部分を除去する。上記第１の金属シリサイド膜に接触するように、上記シリコン基板の全面上に、該第１の金属シリサイド膜を上から押さえるプレス用膜を、第２の温度で形成する。上記プレス用膜を形成した後、上記シリコン基板を第３の温度で熱処理し、上記第１の金属シリサイド膜を一般式ＭｅＳｉ2（式中、Ｍｅは金属を表わす）で示される第２の金属シリサイド膜に変える。該第２の金属シリサイド膜に変える工程の後、上記プレス用膜を除去する。
【００２２】
この発明の好ましい実施態様によれば、上記第２の温度を、上記第３の温度よりも低くして行なう。
【００２３】
この発明のさらに好ましい実施態様によれば、上記プレス用膜は、金属窒化膜、金属カーバイド膜および金属ボライド膜からなる群より選ばれる。
【００２８】
【作用】
この発明に従う半導体装置の製造方法によれば、第１の金属シリサイド膜の上にプレス用膜を形成しているので、第１の金属シリサイド膜が第２の金属シリサイド膜に変化するとき、該第２の金属シリサイド膜に応力が加えられる。
【００３０】
【実施例】
以下、この発明の実施例を図について説明する。
【００３１】
実施例１
図１は、実施例１に係る、サリサイド構造を有するＬＤＤＭＯＳトランジスタの断面図である。当該ＬＤＤＭＯＳトランジスタは、シリコン基板１を備える。シリコン基板１の主表面中に、素子領域を他の素子領域から分離するための素子分離用絶縁膜２が設けられている。素子領域の上に、ゲート絶縁膜３とゲート電極４が設けられている。シリコン基板１の主表面中であって、かつゲート電極４の両側に、低濃度不純物拡散層５ａと高濃度不純物拡散層５ｂとからなる、ＬＤＤ構造のソース／ドレイン層５が設けられている。一対のソース／ドレイン層５およびゲート電極４の表面には、ＣｏＳｉ２ で形成された金属シリサイド膜１１が設けられている。金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差は、３０ｎｍ好ましくは２５ｎｍ以下にされている。ゲート電極４を覆うように、シリコン基板１の上に層間絶縁膜３０が設けられている。層間絶縁膜３０中に、ソース／ドレイン層５の表面に設けられた金属シリサイド膜１１の表面の一部を露出させるためのコンタクトホール３２が設けられている。コンタクトホール３２を通って、ソース／ドレイン層５の表面に形成された金属シリサイド膜１１に接続されるように、電極配線３３が形成されている。
【００３２】
本実施例によると、金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差が３０ｎｍ未満にされているので、金属シリサイド膜１１の下面のは凹凸が小さくなっている。それゆえに、浅い接合を有するトランジスタに適用しても、金属シリサイド膜１１は、接合部３４にまで達しない。その結果、リーク電流が発生しない。ひいては、ダイオード特性は破壊されず、かつ、トランジスタが正常に動作する。
【００３３】
図２〜図９は、図１に示す半導体装置の製造方法の順序の各工程における断面図である。
【００３４】
図２を参照して、シリコン１の主表面に、素子分離用絶縁膜２を形成する。シリコン基板１の上に、ゲート絶縁膜３とゲート電極４を形成する。ゲート電極４は、ポリシリコンで形成される。ゲート電極４をマスクにして、シリコン基板１の主表面に不純物イオンを注入し、それによって、ソース／ドレイン層５の低濃度不純物拡散層５ａをシリコン基板１の主表面に形成する。ゲート電極４の側壁にサイドウォールスペーサ６を形成する。サイドウォールスペーサ６をマスクにして、シリコン基板１の主表面に不純物イオンを注入し、それによって、ソース／ドレイン層５の高濃度不純物拡散層５ｂを形成する。
【００３５】
図３を参照して、ゲート電極４の表面とソース／ドレイン層５の表面に接触するように、シリコン基板１の上に、スパッタ法で金属膜８（たとえばＣｏ，厚さ１５ｎｍ）をスパッタ法で形成する。
【００３６】
図３と図４を参照して、ランプアニール処理（４５０〜５００℃）により、第１の金属シリサイド膜１０（Ｃｏ２ ＳｉまたはＣｏＳｉ）をゲート電極４の上およびソース／ドレイン層５の上に形成する。
【００３７】
図４と図５を参照して、未反応の金属膜８をウェットエッチングにより除去する。
【００３８】
図６を参照して、第１の金属シリサイド膜１０に接触するように、該第１の金属シリサイド膜１０を上から押さえる金属窒化膜１２（たとえば、ＴｉＮ，厚み１００ｎｍ）、シリコン基板１の上に、スパッタ法で形成する。
【００３９】
スパッタ条件は、基板温度が３００℃になるような低温で形成する。このように、金属窒化膜１２の形成を低温で行なうと、金属窒化膜１２の形成時に、さらなるシリサイド化（Ｃｏ２ ＳｉまたはＣｏＳｉ→ＣｏＳｉ２ ）は進まない。換言すれば、体積変化は全く生じない。
【００４０】
図７を参照して、ランプアニール処理（７００〜８００℃）を行なうことにより、第１の金属シリサイド膜１０とシリコン基板１のＳｉとを反応させて、第２のシリサイド膜１１（ＣｏＳｉ２ ）を形成する。このとき、ゲート電極４の上に形成されていた第１の金属シリサイド膜１０も、第２の金属シリサイド膜１１（ＣｏＳｉ２ ）に変化する。
【００４１】
６００℃以上の温度でアニール処理を行なうと、図２６を参照して、急激な体積膨張が生ずる。
【００４２】
もしも、金属窒化膜１２が存在しない場合には、第１のシリサイド膜１０は、シリコン基板１のＳｉと自由に反応する。しかし、金属窒化膜１２が存在しないと、体積膨張時、第１の金属シリサイド膜１０中の各部分の応力が一定に保たれない。
【００４３】
また、ＣｏとＳｉとの界面の状態、Ｃｏ膜中の酸素等の不純物濃度、Ｃｏ膜中のグレーンサイズが、第１の金属シリサイド膜１０の各部分で異なる。これらの条件が重なって、金属窒化膜１２が存在しない場合、さらなるシリサイド化（Ｃｏ２ Ｓｉ→ＣｏＳｉ２ ）の反応速度が、膜の各部分で異なってくる。ひいては、第２の金属シリサイド膜１１の膜厚が各部分で異なってくる。すなわち、金属窒化膜１２が存在しない場合、第２の金属シリサイド膜１１の表面および下面の凹凸は大きくなる。
【００４４】
これに対して、図６と図７を参照して、金属窒化膜１２が存在すると、シリサイド膜の体積膨張が発生した部分には、この金属窒化膜１１からの応力が加えられる。そのため、金属シリサイド膜の各部分で、応力が均一化される。ひいては、第２の金属シリサイド膜１１の膜厚のばらつきは抑制される。金属窒化膜１２の膜厚を３０ｎｍ以上にすると、第２の金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と最も膜厚の小さい最小膜厚部分の膜厚との差が、２５ｎｍ以下にされることが見い出された。
【００４５】
図７と図８を参照して、金属窒化膜１２を、Ｈ２ Ｏ２ 等の酸によりエッチング除去する。
【００４６】
図９を参照して、ゲート電極４を覆うように、層間絶縁膜３０を形成する。層間絶縁膜３０中に、ソース／ドレイン領域５の表面中に形成された第２の金属シリサイド膜１１の表面の一部を露出させるためのコンタクトホール３２を形成する。コンタクトホール３２を通って、ソース／ドレイン層５に、第２の金属シリサイド膜１１を介在させて電気的接続される電極配線３１を、シリコン基板１の上に形成する。
【００４７】
なお上記実施例では、金属膜８として、Ｃｏを例示したが、この発明はこれに限られるものではなく、Ｎｉ，Ｗ，Ｔａ，Ｔｉ，Ｍｏ，Ｐｔのような金属や、その他の遷移金属、またはこれらの合金またはこれらの複合膜であってもよい。
【００４８】
また、上記実施例では、金属窒化膜１２としてＴｉＮ膜を例示したが、この発明はこれに限られるものでなく、Ｗ，Ｍｏ，Ｔａ，Ｃｏや、その他の遷移金属の窒化膜であってもよい。また、金属窒化膜と同様の性質を備えた金属カーバイトや金属ボライドであってもよい。
【００４９】
また、上記実施例では、熱処理としてランプアニールによる熱処理を例示したが、この発明はこれに限られるものではなく、ファーネスアニールによる熱処理であってもよい。
【００５０】
なお、本実施例に関連して、従来の技術である図２２と図２３を参照して、金属窒化膜９を除去せずに、そのまま直接、ランプアニール処理を行なって、第２の金属シリサイド膜を形成すると、同じような結果が得られるのではないだろうかという疑問が生じるかもしれない。しかし、この方法においては、次の問題点が生じ、実用的でない。
【００５１】
すなわち、この方法によると、第２の金属シリサイド膜１１がサイドウォールスペーサ６の表面に沿って形成され、ソース／ドレイン層５とゲート電極４を短絡させるという第１の問題点がある。
【００５２】
従来の技術は、上記第１の問題点を解消するために、図２１〜図２４に示すように、２段階で金属シリサイド膜を形成しているが、この従来の技術には既に述べた問題点の他、第２の金属シリサイド膜１１のシート抵抗が増大するという問題点がある。この問題点は、金属膜８上に金属窒化膜９を形成した状態で、シリサイド化するという、この方法に共通する問題点である。これが第２の問題点である。
【００５３】
これについて、詳細に説明する。
すなわち、（１）シリコン基板の上に金属膜を形成して、金属シリサイド膜を形成した場合と、（２）シリコン基板の上に金属膜と金属窒化膜を形成して、金属シリサイド膜を形成した場合とを比較してみると、後者（２）から得られた金属シリサイド膜のシート抵抗が、前者（１）から得られた金属シリサイド膜のシート抵抗の１．２倍以上大きく、かつシート抵抗のばらつきも、後者（２）は前者（１）の２倍以上も大きいことがわかった。これは、上層に形成された金属窒化膜がシリサイド化を抑制するためと考えられる。シート抵抗のばらつきは、デバイスの性能、品質を悪化させ、歩留りを著しく低下させる。
【００５４】
これに対し、本実施例では、図５と図７を参照して、２段階のランプアニール処理によってシリサイド化を行なっている。すなわち、図６を参照して、２段階目のアニールの前に、第１の金属シリサイド膜１０の上に金属窒化膜１２を形成している。実施例のように、まず、第１のシリサイド膜１０を形成し（図５）、その後金属窒化膜１２を形成し（図６）、次いで、第２の金属シリサイド膜１１を形成する（図７）と、シート抵抗は増大しない。
【００５５】
これについて、さらに詳細に説明する。
図１０（ａ），（ｂ）は、ゲート配線幅と、ゲート配線のシート抵抗との関係を示す図である。
【００５６】
図１０（ａ）中、白丸は、次のようにして作られたサンプルのデータである。すなわち、図１１（ａ），（ｂ）を参照して、金属膜８の上にＴｉＮ膜９を形成する。図１１（ｃ）を参照して、熱処理し、一挙に、第２の金属シリサイド膜１１を形成する。その後、ＴｉＮ膜９を除去する。こうして得られたサンプルをもとに得られたデータが白丸のデータである。
【００５７】
図１０（ａ）中、黒丸は、従来の技術である図２０〜図２５の処理（すなわち、第２の金属シリサイド膜１１の形成時に、ＴｉＮ膜９が存在しない）を行なって得たサンプルのデータである。
【００５８】
白丸と黒丸のデータを比較して、第２の金属シリサイド膜１１の形成時にＴｉＮ膜９が存在すると、得られたゲート電極のシート抵抗は高くなる。
【００５９】
一方、図１０（ｂ）中、黒丸は、図２〜図８の処理（第１の金属シリサイド膜１０の形成後に、ＴｉＮ膜１２を形成し、その後熱処理により第２の金属シリサイド膜１１を形成する）を経て得られたサンプルのデータである。図１０（ｂ）中、白丸は、図２０〜２５の処理を行なって得たサンプルのデータである。図１０（ｂ）から明らかなように、両者には差異は認められない。
【００６０】
図１２（ａ）は、従来の方法、すなわち、図２０〜図２５の処理を経て得られたサンプルの、接合リーク電流の分布図を示す。図１２（ｂ）は、実施例１の方法、すなわち、図２〜図８の処理を経て得られたサンプルの、接合リーク電流の分布図を示す。
【００６１】
従来の方法、すなわち、第２の金属シリサイド膜の形成時にＴｉＮ膜を形成しなかった場合には、図１２（ａ）に示すように、ばらつきが大きくなる。また、数百ｐＡ以上のリーク電流を有する不良チップも多かった。
【００６２】
これに対して、図１２（ｂ）に示すように、ＴｉＮ膜を形成した後に、第２の金属シリサイド膜を形成した場合には、接合リーク電流は１２±６．１ｐＡとなり、ばらつきも少ない。
【００６３】
なお、いずれの場合も、測定に当たっては、拡散層の面積が０．２１ｍｍ２ のパターンが使用された。
【００６４】
実施例２
なお、実施例１では、金属窒化膜をすべて除去する場合を例示した。しかし、図１３に示すように、金属窒化膜１２の一部が残るように、パターニングしてもよい。残された金属窒化膜１２は、ソース／ドレイン層５と隣のゲート電極４とを接続する配線として利用される。このような配線は、ローカルインターコネクタと呼ばれている。
【００６５】
実施例３
本実施例は、本発明を適用したバイポーラトランジスタに係るものである。
【００６６】
図１４を参照して、当該バイポーラトランジスタは、シリコン基板１を備える。シリコン基板１の主表面中に、ベース領域１４と、エミッタ領域１６と、コレクタ領域１８が形成されている。シリコン基板１の上であって、かつエミッタ領域１６に接触するように、不純物が注入されたポリシリコンで形成されたエミッタ電極１３が設けられている。ベース領域１４およびコレクタ領域１８のそれぞれの表面に、一般式ＭｅＳｉ２ （式中、Ｍｅは金属を表わす）で示される金属シリサイド膜１１が設けられている。エミッタ電極１３の表面にも、一般式ＭｅＳｉ２ （式中、Ｍｅは金属を表わす）で示される金属シリサイド膜１１が設けられている。金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差は、３０ｎｍ未満にされている。
【００６７】
なお、図中、２は素子分離用絶縁膜であり、６はサイドウォールスペーサであり、１４はｐ− 拡散層（ボロン濃度：１０１７〜１０１８ａｔｏｍｓ／ｃｍ３ ）であり、１５はｐ＋ 拡散層（ボロン濃度：１０１８〜１０１９ａｔｏｍｓ／ｃｍ３ ）、１６はｎ＋ 拡散層（ヒ素濃度：１０２０ａｔｏｍｓ／ｃｍ３ ）であり、１７はｎ− 拡散層（ヒ素濃度：１０１５〜１０１６ａｔｏｍｓ／ｃｍ３ ）、１８はｎ＋ 拡散層（ヒ素濃度：１０１８〜１０１９ａｔｏｍｓ／ｃｍ３ ）である。
【００６８】
なお、エミッタ領域１６は、エミッタ電極１３（１０２１ａｔｏｍｓ／ｃｍ３ 以上の不純物がドープされている）中の不純物がシリコン基板１へ熱拡散することによって、形成される。また、他の拡散層は、イオン注入およびその後に続く熱拡散により形成される。サリサイドを形成するフローは、実施例１と全く同じである。また、本実施例では、ｎｐｎトランジスタの場合を例示したが、この発明はこれに限られるものでなく、ｐｎｐトランジスタであっても、同様の効果を奏する。
【００６９】
実施例４
実施例１〜３は、スパッタ法により金属窒化膜を形成した場合について例示した。しかし、実施例４は、これらの実施例よりも、安価に製造できる方法を提供する。
【００７０】
まず、図１５を参照して、実施例１と同様の方法で、ソース／ドレイン層５の表面およびゲート電極４の表面に、第１の金属シリサイド膜１０を形成する。
【００７１】
図１６を参照して、ソース／ドレイン層５の表面およびゲート電極４の表面を、窒化性雰囲気にさらす（条件：Ｎ２ 流量１００ｓｃｃｍ，圧力５０ｍＴｏｒｒ，温度４００℃，ＲＦパワー２００Ｗ（１３．５６ＭＨｚ），時間３分）。これによって、第１の金属シリサイド膜１０（Ｃｏ２ ＳｉまたはＣｏＳｉ）の表面に、窒化膜１９が形成される。
【００７２】
図１７を参照して、ランプアニール（７００℃）を行なうことにより、第１の金属シリサイド膜１０を第２の金属シリサイド膜（ＣｏＳｉ２ ）１１に変化させる。
【００７３】
その後、図１８を参照して、窒化膜１９を除去し、実施例１と同様の方法で、半導体装置を完成させる。このような実施例であっても、第２の金属シリサイド膜１１の最も膜厚の大きい最大膜厚部分の膜厚と、最も膜厚の小さい最小膜厚部分の膜厚との差が３０ｎｍ未満にされる。
【００７４】
なお、本実施例ではＮ２ ガスを用いる場合を例示したが、アンモニアガスを用いても、同様の結果が得られる。
【００７５】
実施例５
実施例５は、低抵抗のサリサイド構造を得る、他の方法に係るものである。
【００７６】
図１９は、実施例５に係るサリサイド構造を有するＭＯＳＦＥＴの製造方法の順序の各工程における半導体装置の断面図である。
【００７７】
図１９（ａ）は、図２〜図５までの工程を経て得られた、半導体装置の断面図である。
【００７８】
図１９（ｂ）を参照して、選択ＣＶＤ法により、ソース／ドレイン層５およびゲート電極４の上にのみ、タングステン膜（Ｗ）４０を形成する。タングステン膜４０の形成条件は、ＷＦ６ ＝２０ｓｃｃｍ，ＳｉＨ４ ＝１０ｓｃｃｍ，圧力＝８ｍＴｏｒｒ、温度＝３００℃、時間＝３０秒である。このような条件下を選ぶと、膜厚５０ｎｍのタングステン膜４０を、第１の金属シリサイド膜１０の上にのみ、選択的に、形成することができる。また、下地（１０）がコバルトシリサイドであるため、ＷＦ６ とシリコン基板１のＳｉとは反応しない。したがって、シリコン基板１の表面は浸食されず、ひいては、接合は破壊されない。また、コバルトシリサイドは、４２５℃、６分間、ＷＦ６ ガスにさらされても、コバルトシリサイドとＷＦ６ は反応しないことが、実験により確認されている。
【００７９】
なお、コバルトシリサイド（１０）の上にタングステン膜４０が選択的に形成されるのは、ＷＦ６ とＳｉＨ４ との反応の際、コバルトシリサイド（１０）の表面が触媒として働くためである。タングステン膜４０の抵抗は１５μΩｃｍと非常に低いため、ゲート電極４およびソース／ドレイン層５のシート抵抗を、３Ω／□程度に減少できる。
【００８０】
その後、図１９（ｃ）を参照して、タングステン膜４０を覆うように、シリコン基板１の上に層間絶縁膜３０を形成する。層間絶縁膜３０中に、タングステン膜４０の表面の一部を露出させるためのコンタクトホール３２を形成する。コンタクトホール３２を通って、タングステン膜４０および第１の金属シリサイド膜１０を介在させて、ソース／ドレイン層５に接続される金属配線３１を形成する。
【００８１】
本実施例によると、第１のシリサイド膜１０の上に、タングステン膜を選択的に成長させてサリサイド構造を形成している。したがって、実施例１のように第２の金属シリサイド膜を形成することによりサリサイド構造を形成する場合と異なり、シリサイド化に伴うＳｉの消費量も少ない。その結果、接合を破壊することはない。また、タングステン膜４０と第１の金属シリサイド膜１０とにより、ソース／ドレイン層５の抵抗を低くさせている。
【００８５】
【発明の効果】
この発明に従う半導体装置の製造方法によれば、第１の金属シリサイド膜の上にプレス用膜を形成しているので、第１の金属シリサイド膜が第２の金属シリサイド膜に変化するとき、第２の金属シリサイド膜に応力が加えられる。その結果、第２の金属シリサイド膜の膜厚のばらつきが抑制される。
【図面の簡単な説明】
【図１】実施例１に係る半導体装置の断面図である。
【図２】図１に示す半導体装置の製造方法の第１の工程における半導体装置の部分断面図である。
【図３】図１に示す半導体装置の製造方法の第２の工程における半導体装置の部分断面図である。
【図４】図１に示す半導体装置の製造方法の第３の工程における半導体装置の部分断面図である。
【図５】図１に示す半導体装置の製造方法の第４の工程における半導体装置の部分断面図である。
【図６】図１に示す半導体装置の製造方法の第５の工程における半導体装置の部分断面図である。
【図７】図１に示す半導体装置の製造方法の第６の工程における半導体装置の部分断面図である。
【図８】図１に示す半導体装置の製造方法の第７の工程における半導体装置の部分断面図である。
【図９】図１に示す半導体装置の製造方法の第８の工程における半導体装置の部分断面図である。
【図１０】（ａ）は、従来の半導体装置の製造方法を用いてシリサイドを形成したときの、ゲート電極のシート抵抗とゲート幅との関係図である。（ｂ）は、実施例１に係る方法を用いて、ゲート電極を形成したときの、ゲート電極のシート抵抗とゲート幅との関係図である。
【図１１】実施例１と比較するための、参考工程図である。
【図１２】（ａ）は、従来の方法で得た半導体装置の、接合リーク電流の分布図である。（ｂ）は、実施例１の方法で得た半導体装置の接合リーク電流の分布図である。
【図１３】実施例２に係る半導体装置の断面図である。
【図１４】実施例３に係る半導体装置の部分断面図である。
【図１５】実施例４に係る半導体装置の製造方法の第１の工程における半導体装置の部分断面図である。
【図１６】実施例４に係る半導体装置の製造方法の第２の工程における半導体装置の部分断面図である。
【図１７】実施例４に係る半導体装置の製造方法の第３の工程における半導体装置の部分断面図である。
【図１８】実施例４に係る半導体装置の製造方法の第４の工程における半導体装置の部分断面図である。
【図１９】実施例５に係る半導体装置の製造方法の順序の各工程における半導体装置の部分断面図である。
【図２０】従来の半導体装置の製造方法の第１の工程における半導体装置の部分断面図である。
【図２１】従来の半導体装置の製造方法の第２の工程における半導体装置の部分断面図である。
【図２２】従来の半導体装置の製造方法の第３の工程における半導体装置の部分断面図である。
【図２３】従来の半導体装置の製造方法の第４の工程における半導体装置の部分断面図である。
【図２４】従来の半導体装置の製造方法の第５の工程における半導体装置の部分断面図である。
【図２５】従来の半導体装置の製造方法の第６の工程における半導体装置の部分断面図である。
【図２６】Ｃｏのシリサイド化反応に伴う、ランプアニール温度と、ＣｏＳｉｘ 膜の膜厚との関係図である。
【符号の説明】
１ シリコン基板
４ ゲート電極
５ ソース／ドレイン層
１１ 金属シリサイド膜[0001]
[Industrial application fields]
The present invention generally relates to a method for manufacturing a semiconductor device, and more particularly to a semiconductor device improved in a silicide-structure transistor so that leakage current can be prevented. The present invention further relates to a method for manufacturing such a semiconductor device.
[0002]
[Prior art]
Along with the miniaturization of MOS transistors, a delay due to an increase in resistance of an impurity diffusion layer constituting the source / drain of the transistor has become apparent. As a means for solving this problem, a salicide (Self-Aligned Silicide) MOS transistor has been proposed. This is a transistor structure in which a refractory metal silicide is formed in a self-aligned manner only on the gate polysilicon and the source / drain to reduce the resistance.
[0003]
20 to 25 are diagrams showing main steps of a conventional method for manufacturing an LDDMOS transistor having a salicide structure.
[0004]
Referring to FIG. 20, element isolation insulating film 2 is formed on the main surface of silicon substrate 1 to separate the element region from other element regions. A gate insulating film 3 and a gate electrode 4 are formed on the element region. Using gate electrode 4 as a mask, low concentration impurity diffusion layer 5a (10) of source / drain layer 5 is formed on the main surface of silicon substrate 1.17-1018atoms / cm3). Sidewall spacers 6 are formed on the side walls of the gate electrode 4. Impurity ions are implanted into the main surface of the silicon substrate 1 using the gate electrode 4 and the sidewall spacer 6 as a mask, and a high concentration impurity diffusion layer 5b (1019-1020atoms / cm3).
[0005]
Referring to FIG. 21, a metal film 8 (thickness 150 mm) is formed on silicon substrate 1 by sputtering so as to be in contact with the surface of source / drain layer 5. For the metal film 8, for example, a Co film is used. A metal nitride film 9 is formed so as to cover the surface of the metal film 8. The metal nitride film 9 includes, for example,TaN filmIs used.
[0006]
Referring to FIG. 22, a vacuum or inert atmosphere (N2, Ar, etc.) by performing lamp annealing (450 to 500 ° C., 1 minute), the portion where the silicon substrate 1 and the metal film 8 are in contact is silicided, and the gate electrode 4 and the metal film 8 are in contact with each other. The portion to be silicided is silicided. Thereby, the surface of the source / drain layer 5 and the surface of the gate electrode 4 are coated with Co2A first metal silicide film 10 made of Si or CoSi is formed. The metal nitride film 9 has a function of preventing the metal film 8 from being oxidized during annealing, and further has a function of suppressing the formation of a metal silicide film on the surface of the sidewall spacer 6. .
[0007]
Referring to FIGS. 22 and 23, metal nitride film 9 and the unreacted portion of metal film 8 are removed by wet etching.
[0008]
Referring to FIGS. 23 and 24 (a), a vacuum or inert atmosphere (N2, Ar, etc.) under a lamp annealing (700 to 800 ° C. for 1 minute), the first metal silicide film 10 is further reacted with Si of the silicon substrate 1 and Si of the gate electrode 4 to obtain CoSi.2A second metal silicide film 11 having a low resistance (20 μΩcm or less) is formed. FIG. 24B is a partially enlarged view of the second metal silicide film 11.
[0009]
Referring to FIG. 25, interlayer insulating film 30 is formed on silicon substrate 1, and metal wiring 31 is further formed to complete the semiconductor device.
[0010]
In the above conventional example, the case where the first metal silicide film 8 is formed after the metal nitride film 9 is formed is illustrated with reference to FIG. A prior art for forming the first silicide film 10 by annealing is also known. The prior art shown in FIGS. 20 to 25 is an improvement over the prior art.
[0011]
[Problems to be solved by the invention]
Since the conventional manufacturing method of the transistor having the salicide structure has been performed as described above, there are the following problems.
[0012]
That is, with reference to FIGS. 24A and 24B, the unevenness of the surface and the lower surface of the second metal silicide film 11 is increased, and as a result, the maximum film having the largest film thickness of the second metal silicide film 11 is obtained. Thick part thickness tmaxAnd the film thickness t of the minimum film thickness portion with the smallest film thicknessminDifference reaches 30-50 nm. Therefore, the shallow junction (xzIn the case of a transistor having (˜0.12 μm), a part of the second metal silicide film 11 reaches the junction indicated by the dotted line, and as a result, a leak current is generated. As a result, there are problems that the diode characteristics are destroyed and the transistor does not operate normally.
[0013]
Therefore, an object of the present invention is to provide a transistor having a salicide structure that enables high-speed operation.
[0014]
Another object of the present invention is to improve a transistor having a salicide structure so that a leakage current does not occur.
[0015]
Still another object of the present invention is to provide a method for forming a silicide film having a smooth surface in a method for manufacturing a semiconductor device.
[0016]
Still another object of the present invention is to provide a method for forming a silicide film that can be applied to a transistor having a shallow junction.
[0021]
[Means for Solving the Problems]
This departureClearlyIn the semiconductor device manufacturing method according to the first embodiment, a gate electrode is first formed on a silicon substrate. A pair of source / drain layers are formed in the main surface of the silicon substrate on both sides of the gate electrode. A metal film is formed on the silicon substrate so as to be in contact with the surfaces of the pair of source / drain layers. The silicon substrate is heat-treated at a first temperature, whereby the surface of the pair of source / drain layers has a general formula Me.2A first metal silicide film represented by Si or MeSi (wherein Me represents a metal) is formed. Unreacted portions of the metal film are removed. The silicon substrate is in contact with the first metal silicide film.Entire surfaceA press film for pressing the first metal silicide film from above is formed at a second temperature. After forming the pressing film, the silicon substrate is heat-treated at a third temperature, and the first metal silicide film is represented by the general formula MeSi.2(In the formula, Me represents a metal). After the step of changing to the second metal silicide film, the pressing film is removed.
[0022]
According to a preferred embodiment of the present invention, the second temperature is set lower than the third temperature.
[0023]
According to a further preferred embodiment of the present invention, the pressing film is selected from the group consisting of a metal nitride film, a metal carbide film, and a metal boride film.
[0028]
[Action]
This departureClearlyAccording to the method for manufacturing a semiconductor device according to the present invention, since the pressing film is formed on the first metal silicide film, when the first metal silicide film changes to the second metal silicide film, the second metal silicide film Stress is applied to the metal silicide film.
[0030]
【Example】
Embodiments of the present invention will be described below with reference to the drawings.
[0031]
Example 1
FIG. 1 is a cross-sectional view of an LDDMOS transistor having a salicide structure according to the first embodiment. The LDDMOS transistor includes a silicon substrate 1. An element isolation insulating film 2 is provided in the main surface of the silicon substrate 1 to separate the element region from other element regions. A gate insulating film 3 and a gate electrode 4 are provided on the element region. A source / drain layer 5 having an LDD structure including a low-concentration impurity diffusion layer 5 a and a high-concentration impurity diffusion layer 5 b is provided in the main surface of the silicon substrate 1 and on both sides of the gate electrode 4. On the surfaces of the pair of source / drain layers 5 and the gate electrode 4, CoSi2The metal silicide film 11 formed in (1) is provided. The difference between the largest film thickness portion of the metal silicide film 11 having the largest film thickness and the smallest film thickness portion having the smallest film thickness is 30 nm, preferably 25 nm or less. An interlayer insulating film 30 is provided on the silicon substrate 1 so as to cover the gate electrode 4. A contact hole 32 for exposing a part of the surface of the metal silicide film 11 provided on the surface of the source / drain layer 5 is provided in the interlayer insulating film 30. An electrode wiring 33 is formed so as to be connected to the metal silicide film 11 formed on the surface of the source / drain layer 5 through the contact hole 32.
[0032]
According to the present embodiment, the difference between the maximum film thickness portion of the metal silicide film 11 with the largest film thickness and the minimum film thickness portion with the smallest film thickness is less than 30 nm. The unevenness of the lower surface of the silicide film 11 is small. Therefore, even when applied to a transistor having a shallow junction, the metal silicide film 11 does not reach the junction 34. As a result, no leakage current occurs. As a result, the diode characteristics are not destroyed and the transistor operates normally.
[0033]
2 to 9 are cross-sectional views in respective steps of the order of the method of manufacturing the semiconductor device shown in FIG.
[0034]
Referring to FIG. 2, element isolation insulating film 2 is formed on the main surface of silicon 1. A gate insulating film 3 and a gate electrode 4 are formed on the silicon substrate 1. The gate electrode 4 is made of polysilicon. Impurity ions are implanted into the main surface of the silicon substrate 1 using the gate electrode 4 as a mask, thereby forming a low concentration impurity diffusion layer 5 a of the source / drain layer 5 on the main surface of the silicon substrate 1. Sidewall spacers 6 are formed on the side walls of the gate electrode 4. Impurity ions are implanted into the main surface of silicon substrate 1 using sidewall spacer 6 as a mask, thereby forming high concentration impurity diffusion layer 5b of source / drain layer 5.
[0035]
Referring to FIG. 3, a metal film 8 (for example, Co, thickness 15 nm) is sputtered on silicon substrate 1 so as to be in contact with the surface of gate electrode 4 and the surface of source / drain layer 5. Form with.
[0036]
3 and 4, the first metal silicide film 10 (Co is formed by lamp annealing (450 to 500 ° C.).2Si or CoSi) is formed on the gate electrode 4 and the source / drain layer 5.
[0037]
4 and 5, the unreacted metal film 8 is removed by wet etching.
[0038]
Referring to FIG. 6, metal nitride film 12 (for example, TiN, thickness 100 nm) that holds down first metal silicide film 10 from above so as to be in contact with first metal silicide film 10 is formed on silicon substrate 1. And formed by sputtering.
[0039]
The sputtering conditions are such that the substrate temperature is 300 ° C. Thus, if the metal nitride film 12 is formed at a low temperature, further silicidation (Co2Si or CoSi → CoSi2) Does not advance. In other words, no volume change occurs.
[0040]
Referring to FIG. 7, by performing a lamp annealing process (700 to 800 ° C.), the first metal silicide film 10 reacts with Si of the silicon substrate 1 to thereby form the second silicide film 11 (CoSi).2). At this time, the first metal silicide film 10 formed on the gate electrode 4 is also the second metal silicide film 11 (CoSi2).
[0041]
When annealing is performed at a temperature of 600 ° C. or higher, rapid volume expansion occurs with reference to FIG.
[0042]
If the metal nitride film 12 does not exist, the first silicide film 10 reacts freely with Si of the silicon substrate 1. However, if the metal nitride film 12 is not present, the stress of each portion in the first metal silicide film 10 cannot be kept constant during volume expansion.
[0043]
Further, the state of the interface between Co and Si, the concentration of impurities such as oxygen in the Co film, and the grain size in the Co film are different in each part of the first metal silicide film 10. If these conditions overlap and the metal nitride film 12 does not exist, further silicidation (Co2Si → CoSi2), The reaction rate of each part of the membrane is different. As a result, the film thickness of the second metal silicide film 11 differs in each part. That is, when the metal nitride film 12 does not exist, the unevenness of the surface and the lower surface of the second metal silicide film 11 becomes large.
[0044]
On the other hand, referring to FIGS. 6 and 7, when metal nitride film 12 is present, stress from metal nitride film 11 is applied to the portion where the volume expansion of the silicide film occurs. Therefore, the stress is made uniform in each part of the metal silicide film. As a result, the variation in the film thickness of the second metal silicide film 11 is suppressed. When the thickness of the metal nitride film 12 is 30 nm or more, the difference between the thickness of the largest film thickness portion of the second metal silicide film 11 having the largest thickness and the thickness of the smallest film thickness portion having the smallest thickness is increased. It was found to be 25 nm or less.
[0045]
Referring to FIGS. 7 and 8, the metal nitride film 12 is made of H2O2Etching away with acid such as.
[0046]
Referring to FIG. 9, interlayer insulating film 30 is formed so as to cover gate electrode 4. A contact hole 32 for exposing a part of the surface of the second metal silicide film 11 formed in the surface of the source / drain region 5 is formed in the interlayer insulating film 30. An electrode wiring 31 that is electrically connected to the source / drain layer 5 through the contact hole 32 via the second metal silicide film 11 is formed on the silicon substrate 1.
[0047]
In the above embodiment, Co is exemplified as the metal film 8. However, the present invention is not limited to this, and metals such as Ni, W, Ta, Ti, Mo, and Pt, other transition metals, Or these alloys or these composite films may be sufficient.
[0048]
In the above embodiment, the TiN film is exemplified as the metal nitride film 12. However, the present invention is not limited to this, and may be a nitride film of W, Mo, Ta, Co or other transition metals. Good. Further, it may be a metal carbide or metal boride having the same properties as the metal nitride film.
[0049]
In the above embodiment, the heat treatment by lamp annealing is exemplified as the heat treatment, but the present invention is not limited to this and may be heat treatment by furnace annealing.
[0050]
In connection with the present embodiment, referring to FIGS. 22 and 23 which are the prior art, the second metal silicide is obtained by directly performing the lamp annealing without removing the metal nitride film 9. The question may arise that the formation of a film may yield similar results. However, this method has the following problems and is not practical.
[0051]
That is, according to this method, the second metal silicide film11Is formed along the surface of the side wall spacer 6, and there is a first problem that the source / drain layer 5 and the gate electrode 4 are short-circuited.
[0052]
In the conventional technique, in order to solve the first problem, a metal silicide film is formed in two stages as shown in FIGS. 21 to 24. However, the conventional technique has the problems described above. In addition to this, the sheet resistance of the second metal silicide film 11 is increased. This problem is a problem common to this method of silicidation in a state where the metal nitride film 9 is formed on the metal film 8. This is the second problem.
[0053]
This will be described in detail.
That is, (1) a metal film is formed on a silicon substrate to form a metal silicide film, and (2) a metal film and a metal nitride film are formed on the silicon substrate to form a metal silicide film. The sheet resistance of the metal silicide film obtained from the latter (2) is 1.2 times or more larger than the sheet resistance of the metal silicide film obtained from the former (1). As for the resistance variation, the latter (2) was found to be more than twice as large as the former (1). This is considered because the metal nitride film formed in the upper layer suppresses silicidation. Variation in sheet resistance deteriorates device performance and quality, and significantly reduces yield.
[0054]
In contrast, in this embodiment, referring to FIGS. 5 and 7, silicidation is performed by a two-step lamp annealing process. That is, referring to FIG. 6, metal nitride film 12 is formed on first metal silicide film 10 before the second-stage annealing. As in the embodiment, first, the first silicide film 10 is formed (FIG. 5), then the metal nitride film 12 is formed (FIG. 6), and then the second metal silicide film 11 is formed (FIG. 7). ) And sheet resistance does not increase.
[0055]
This will be described in more detail.
10 (a) and 10 (b)These are figures which show the relationship between gate wiring width and sheet resistance of gate wiring.
[0056]
In FIG. 10 (a), white circles are sample data created as follows. That is, referring to FIGS. 11A and 11B, the TiN film 9 is formed on the metal film 8. Referring to FIG. 11C, heat treatment is performed to form second metal silicide film 11 at once. Thereafter, the TiN film 9 is removed. Data obtained on the basis of the sample obtained in this way is white circle data.
[0057]
In FIG. 10A, black circles represent samples obtained by performing the processes of FIGS. 20 to 25 (that is, the TiN film 9 does not exist when the second metal silicide film 11 is formed), which is a conventional technique. It is data.
[0058]
Compare the data of the white circle and the black circle, the second metal silicide film11If the TiN film 9 is present during the formation, the sheet resistance of the obtained gate electrode is increased.
[0059]
On the other hand, in FIG. 10B, the black circles indicate the processes of FIGS. 2 to 8 (the TiN film 12 is formed after the formation of the first metal silicide film 10 and the second metal silicide film 11 is then formed by heat treatment. It is the data of the sample obtained through this. In FIG. 10B, white circles are sample data obtained by performing the processes of FIGS. As is clear from FIG. 10 (b), there is no difference between the two.
[0060]
FIG. 12A shows a distribution diagram of the junction leakage current of the sample obtained through the conventional method, that is, the processing of FIGS. FIG. 12B shows a distribution diagram of the junction leakage current of the sample obtained through the method of Example 1, that is, the processing of FIGS.
[0061]
In the conventional method, that is, when the TiN film is not formed at the time of forming the second metal silicide film, the variation becomes large as shown in FIG. In addition, many defective chips have a leakage current of several hundred pA or more.
[0062]
On the other hand, as shown in FIG. 12B, when the second metal silicide film is formed after the TiN film is formed, the junction leakage current is 12 ± 6.1 pA and there is little variation.
[0063]
In either case, the area of the diffusion layer is 0.21 mm in the measurement.2Pattern was used.
[0064]
Example 2
In the first embodiment, the case where all the metal nitride films are removed is illustrated. However, as shown in FIG. 13, patterning may be performed so that a part of the metal nitride film 12 remains. The remaining metal nitride film 12 is used as a wiring connecting the source / drain layer 5 and the adjacent gate electrode 4. Such wiring is called a local interconnector.
[0065]
Example 3
This embodiment relates to a bipolar transistor to which the present invention is applied.
[0066]
Referring to FIG. 14, the bipolar transistor includes a silicon substrate 1. Base region 14, emitter region 16, and collector region 18 are formed in the main surface of silicon substrate 1. An emitter electrode 13 made of polysilicon implanted with impurities is provided on the silicon substrate 1 and in contact with the emitter region 16. On the respective surfaces of the base region 14 and the collector region 18, the general formula MeSi2(Wherein Me represents a metal), a metal silicide film 11 is provided. The general formula MeSi is also applied to the surface of the emitter electrode 13.2A metal silicide film 11 represented by the formula (Me represents a metal) is provided. The difference between the largest film thickness portion of the metal silicide film 11 having the largest film thickness and the smallest film thickness portion having the smallest film thickness is less than 30 nm.
[0067]
In the figure, 2 is an element isolation insulating film, 6 is a sidewall spacer, and 14 is p.−Diffusion layer (Boron concentration: 1017-1018atoms / cm3) And 15 is p+Diffusion layer (Boron concentration: 1018-1019atoms / cm3), 16 is n+Diffusion layer (Arsenic concentration: 1020atoms / cm3) And 17 is n−Diffusion layer (Arsenic concentration: 1015-1016atoms / cm3), 18 is n+Diffusion layer (Arsenic concentration: 1018-1019atoms / cm3).
[0068]
The emitter region 16 has an emitter electrode 13 (1021atoms / cm3The impurities in the above (doped with the above impurities) are formed by thermal diffusion to the silicon substrate 1. The other diffusion layer is formed by ion implantation and subsequent thermal diffusion. The flow for forming salicide is exactly the same as in the first embodiment. In this embodiment, the case of an npn transistor has been illustrated. However, the present invention is not limited to this, and the same effect can be obtained even with a pnp transistor.
[0069]
Example 4
Examples 1 to 3 illustrated the case where a metal nitride film was formed by sputtering. However, Example 4 provides a method that can be manufactured at a lower cost than these Examples.
[0070]
First, referring to FIG. 15, first metal silicide film 10 is formed on the surface of source / drain layer 5 and the surface of gate electrode 4 by the same method as in the first embodiment.
[0071]
Referring to FIG. 16, the surface of source / drain layer 5 and the surface of gate electrode 4 are exposed to a nitriding atmosphere (condition: N2Flow rate 100 sccm, pressure 50 mTorr, temperature 400 ° C., RF power 200 W (13.56 MHz), time 3 minutes). As a result, the first metal silicide film 10 (Co2A nitride film 19 is formed on the surface of Si or CoSi.
[0072]
Referring to FIG. 17, lamp annealing (700 ° C.) is performed to convert first metal silicide film 10 into second metal silicide film (CoSi).2) Change to 11.
[0073]
Thereafter, referring to FIG. 18, nitride film 19 is removed, and the semiconductor device is completed by the same method as in the first embodiment. Even in such an embodiment, the difference between the maximum film thickness portion of the second metal silicide film 11 having the largest film thickness and the minimum film thickness portion of the smallest film thickness is less than 30 nm. To be.
[0074]
In this embodiment, N2Although the case where gas is used has been exemplified, similar results can be obtained even when ammonia gas is used.
[0075]
Example 5
Example 5 relates to another method for obtaining a low-resistance salicide structure.
[0076]
FIG. 19 is a cross-sectional view of the semiconductor device in each step in the order of the manufacturing method of the MOSFET having the salicide structure according to the fifth embodiment.
[0077]
FIG. 19A is a cross-sectional view of the semiconductor device obtained through the steps of FIGS.
[0078]
Referring to FIG. 19B, a tungsten film (W) 40 is formed only on source / drain layer 5 and gate electrode 4 by selective CVD. The formation condition of the tungsten film 40 is WF.6= 20 sccm, SiH4= 10 sccm, pressure = 8 mTorr, temperature = 300 ° C, time = 30 seconds. Under such conditions, the tungsten film 40 having a thickness of 50 nm can be selectively formed only on the first metal silicide film 10. Also, since the base (10) is cobalt silicide, WF6And Si of the silicon substrate 1 do not react. Therefore, the surface of the silicon substrate 1 is not eroded, and as a result, the junction is not destroyed. Cobalt silicide is WF at 425 ° C for 6 minutes.6Cobalt silicide and WF even when exposed to gas6It has been confirmed by experiments that does not react.
[0079]
Note that the tungsten film 40 is selectively formed on the cobalt silicide (10) because of WF.6And SiH4This is because the surface of cobalt silicide (10) acts as a catalyst during the reaction with. Since the resistance of the tungsten film 40 is as low as 15 μΩcm, the sheet resistance of the gate electrode 4 and the source / drain layer 5 can be reduced to about 3Ω / □.
[0080]
Thereafter, referring to FIG. 19C, an interlayer insulating film 30 is formed on the silicon substrate 1 so as to cover the tungsten film 40. A contact hole 32 for exposing part of the surface of the tungsten film 40 is formed in the interlayer insulating film 30. A metal wiring 31 connected to the source / drain layer 5 is formed through the contact hole 32 with the tungsten film 40 and the first metal silicide film 10 interposed therebetween.
[0081]
According to the present embodiment, a salicide structure is formed by selectively growing a tungsten film on the first silicide film 10. Therefore, unlike the case where the salicide structure is formed by forming the second metal silicide film as in the first embodiment, the consumption of Si accompanying silicidation is small. As a result, the joint is not destroyed. The resistance of the source / drain layer 5 is lowered by the tungsten film 40 and the first metal silicide film 10.
[0085]
【The invention's effect】
This departureClearlyAccording to the method for manufacturing a semiconductor device according to the first aspect, since the pressing film is formed on the first metal silicide film, when the first metal silicide film changes to the second metal silicide film, Stress is applied to the metal silicide film. As a result, variation in the film thickness of the second metal silicide film is suppressed.
[Brief description of the drawings]
1 is a cross-sectional view of a semiconductor device according to a first embodiment;
2 is a partial cross-sectional view of the semiconductor device in a first step of the method for manufacturing the semiconductor device shown in FIG. 1; FIG.
3 is a partial cross-sectional view of the semiconductor device in a second step of the method for manufacturing the semiconductor device shown in FIG. 1; FIG.
4 is a partial cross-sectional view of the semiconductor device in a third step of the method for manufacturing the semiconductor device shown in FIG. 1; FIG.
FIG. 5 is a partial cross-sectional view of the semiconductor device in a fourth step of the method for manufacturing the semiconductor device shown in FIG. 1;
6 is a partial cross-sectional view of the semiconductor device in a fifth step of the method for manufacturing the semiconductor device shown in FIG. 1; FIG.
7 is a partial cross-sectional view of the semiconductor device in a sixth step of the method for manufacturing the semiconductor device shown in FIG. 1; FIG.
FIG. 8 is a partial cross-sectional view of the semiconductor device in a seventh step of the method for manufacturing the semiconductor device shown in FIG. 1;
FIG. 9 is a partial cross-sectional view of the semiconductor device in an eighth step of the method for manufacturing the semiconductor device shown in FIG. 1;
FIG. 10(A) is a relational diagram between the sheet resistance of the gate electrode and the gate width when silicide is formed using the conventional method of manufacturing a semiconductor device. FIG. 6B is a relationship diagram between the sheet resistance of the gate electrode and the gate width when the gate electrode is formed by using the method according to the first embodiment.
FIG. 11FIG. 6 is a reference process diagram for comparison with Example 1.
FIG. 12A is a distribution diagram of junction leakage current of a semiconductor device obtained by a conventional method. FIG. 6B is a distribution diagram of junction leakage current of the semiconductor device obtained by the method of Example 1.
13 is a cross-sectional view of a semiconductor device according to Example 2. FIG.
14 is a partial cross-sectional view of a semiconductor device according to Example 3. FIG.
15 is a partial cross-sectional view of a semiconductor device in a first step of a method for manufacturing a semiconductor device according to Example 4. FIG.
FIG. 16 is a partial cross-sectional view of a semiconductor device in a second process of the method for manufacturing the semiconductor device according to the fourth embodiment.
FIG. 17 is a partial cross-sectional view of a semiconductor device in a third step of the method of manufacturing a semiconductor device according to the fourth embodiment.
FIG. 18 is a partial cross-sectional view of a semiconductor device in a fourth step of the method for manufacturing the semiconductor device according to the fourth embodiment.
FIG. 19 is a partial cross-sectional view of the semiconductor device in each step of the sequence of the manufacturing method of the semiconductor device according to the fifth embodiment.
FIG. 20 is a partial cross-sectional view of a semiconductor device in a first step of a conventional method of manufacturing a semiconductor device.
FIG. 21 is a partial cross-sectional view of a semiconductor device in a second step of the conventional method of manufacturing a semiconductor device.
FIG. 22 is a partial cross-sectional view of a semiconductor device in a third step of the conventional method of manufacturing a semiconductor device.
FIG. 23 is a partial cross-sectional view of a semiconductor device in a fourth step of the conventional method of manufacturing a semiconductor device.
FIG. 24 is a partial cross-sectional view of a semiconductor device in a fifth step of the conventional method of manufacturing a semiconductor device.
FIG. 25 is a partial cross-sectional view of a semiconductor device in a sixth step of the conventional method of manufacturing a semiconductor device.
FIG. 26 shows the lamp annealing temperature and CoSi accompanying the silicidation reaction of Co.xIt is a relationship figure with the film thickness of a film | membrane.
[Explanation of symbols]
1 Silicon substrate
4 Gate electrode
5 Source / drain layers
11 Metal silicide film

Claims (2)

シリコン基板の上にゲート電極を形成する工程と、
前記シリコン基板の主表面中であって前記ゲート電極の両側に一対のソース／ドレイン層を形成する工程と、
前記一対のソース／ドレイン層の表面に接触するように金属膜を、前記シリコン基板の上に形成する工程と、
前記シリコン基板を第１の温度で熱処理し、それによって、前記一対のソース／ドレイン層の表面に、一般式Ｍｅ2ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）で示される第１の金属シリサイド膜を形成する工程と、
前記金属膜の未反応部分を除去する工程と、
前記第１の金属シリサイド膜に接触するように、前記シリコン基板の全面上に、該第１の金属シリサイド膜を上から押さえるプレス用膜を、第２の温度で形成する工程と、
前記プレス用膜を形成した後、前記シリコン基板を第３の温度で熱処理し、前記第１の金属シリサイド膜を一般式ＭｅＳｉ2（式中、Ｍｅは金属を表わす）で示される第２の金属シリサイド膜に変える工程と、
前記第２の金属シリサイド膜に変える工程の後、前記プレス用膜を除去する工程と、
を備えた半導体装置の製造方法。Forming a gate electrode on the silicon substrate;
Forming a pair of source / drain layers on both sides of the gate electrode in the main surface of the silicon substrate;
Forming a metal film on the silicon substrate in contact with the surfaces of the pair of source / drain layers;
The silicon substrate is heat-treated at a first temperature, whereby a first metal represented by a general formula Me 2 Si or MeSi (where Me represents a metal) is formed on the surface of the pair of source / drain layers. Forming a silicide film;
Removing unreacted portions of the metal film;
Forming a pressing film for pressing the first metal silicide film from above on the entire surface of the silicon substrate at a second temperature so as to be in contact with the first metal silicide film;
After forming the pressing film, the silicon substrate is heat-treated at a third temperature, and the first metal silicide film is converted into a second metal represented by the general formula MeSi 2 (wherein Me represents a metal). Changing to a silicide film;
After the step of changing to the second metal silicide film, removing the pressing film;
A method for manufacturing a semiconductor device comprising: シリコン基板の上にゲート電極を形成する工程と、
前記シリコン基板の主表面中であって、前記ゲート電極の両側に一対のソース／ドレイン層を形成する工程と、
前記一対のソース／ドレイン層の表面に接触するように、金属膜を、前記シリコン基板の上に形成する工程と、
前記シリコン基板を第１の温度で熱処理し、それによって、前記一対のソース／ドレイン層の表面に、一般式Ｍｅ2ＳｉまたはＭｅＳｉ（式中、Ｍｅは金属を表わす）で示される第１の金属シリサイド膜を形成する工程と、
前記金属膜の未反応部分を除去する工程と、
前記第１の金属シリサイド膜に接触するように、前記シリコン基板の全面上に、該第１の金属シリサイド膜を上から押える導電性のプレス用膜を、第２の温度で形成する工程と、
前記導電性のプレス用膜を形成した後、前記シリコン基板を第３の温度で熱処理し、前記第１の金属シリサイド膜を一般式ＭｅＳｉ2（式中、Ｍｅは金属を表わす）で示される第２の金属シリサイド膜に変える工程と、
前記第２の金属シリサイド膜に変える工程の後、前記導電性のプレス用膜をパターニングし、配線膜を形成する工程と、を備えた半導体装置の製造方法。Forming a gate electrode on the silicon substrate;
Forming a pair of source / drain layers on both sides of the gate electrode in the main surface of the silicon substrate;
Forming a metal film on the silicon substrate in contact with the surfaces of the pair of source / drain layers;
The silicon substrate is heat-treated at a first temperature, whereby a first metal represented by a general formula Me 2 Si or MeSi (where Me represents a metal) is formed on the surface of the pair of source / drain layers. Forming a silicide film;
Removing unreacted portions of the metal film;
Forming a conductive pressing film for pressing the first metal silicide film from above on the entire surface of the silicon substrate at a second temperature so as to be in contact with the first metal silicide film;
After the formation of the conductive pressing film, the silicon substrate is heat-treated at a third temperature, and the first metal silicide film is represented by a general formula MeSi 2 (where Me represents a metal). A step of changing to a metal silicide film of 2,
And a step of patterning the conductive pressing film to form a wiring film after the step of changing to the second metal silicide film.
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