JP4724647B2 - Manufacturing method of semiconductor integrated circuit device - Google Patents

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Description

本発明は、半導体集積回路装置の製造技術に関し、特に、スパッタリング法によって成膜したＣｏ（コバルト）膜を使用したサリサイド(Salicide; self aligned silicide)プロセスに適用して有効な技術に関するものである。   The present invention relates to a technique for manufacturing a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a salicide (self aligned silicide) process using a Co (cobalt) film formed by sputtering.

従来、Ｓｉ（シリコン）基板上に形成される半導体集積回路の電極、配線材料には、主として多結晶シリコンやＡｌ（アルミニウム）が使用されてきた。しかし、近年の半導体素子の微細化に伴い、新たな電極、配線材料として、Ｓｉよりも低抵抗で、Ａｌよりもエレクトロマイグレーション耐性が高い特長を備えたＷ（タングステン）、Ｔｉ（チタン）、コバルトなどの高融点金属やそれらのシリサイド化合物の導入が進められている。   Conventionally, polycrystalline silicon and Al (aluminum) have been mainly used as electrodes and wiring materials for semiconductor integrated circuits formed on a Si (silicon) substrate. However, with the recent miniaturization of semiconductor elements, W (tungsten), Ti (titanium), cobalt, which have the features of lower resistance than Si and higher resistance to electromigration than Al as new electrodes and wiring materials. The introduction of refractory metals such as these and their silicide compounds is underway.

これらの電極、配線用高融点金属（シリサイド）膜は、高融点金属（シリサイド）の粉末を焼結して作製したターゲットをアルゴン中でスパッタすることによって、半導体ウエハ上に成膜される。   These electrodes and wiring refractory metal (silicide) films are formed on a semiconductor wafer by sputtering a target prepared by sintering refractory metal (silicide) powder in argon.

特開平６−１９２９７４号公報（特許文献１）、特開平６−１９２９７９号公報（特許文献２）および特開平７−３４８６号公報（特許文献３）は、不純物、特にＮｉ（ニッケル）とＦｅ（鉄）の含有量を低減した純度９９．９９９％（５Ｎ）以上の高純度Ｃｏを電解精製法により製造する技術を開示している。これらの高純度Ｃｏは、半導体デバイスの電極、配線（電極、ゲート、配線、素子、保護膜）に使用されるＣｏ膜を成膜するためのＣｏターゲットの製造に適用される。   JP-A-6-192974 (Patent Document 1), JP-A-6-192879 (Patent Document 2) and JP-A-7-3486 (Patent Document 3) describe impurities, particularly Ni (nickel) and Fe ( A technique for producing high purity Co having a purity of 99.999% (5N) or more with a reduced content of (iron) by an electrolytic purification method is disclosed. These high-purity Cos are applied to the production of a Co target for forming a Co film used for electrodes and wirings (electrodes, gates, wirings, elements, protective films) of semiconductor devices.

特開平５−１３７０号公報（特許文献４）は、電極、配線の断線や短絡などを引き起こす原因となるパーティクルの発生を抑制できるスパッタリング用高融点金属シリサイドターゲットの製造方法を開示している。高融点金属としては、Ｗ、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｔｉ、Ｃｏ、Ｃｒ（クロム）が例示されている。   Japanese Patent Application Laid-Open No. 5-1370 (Patent Document 4) discloses a method for manufacturing a refractory metal silicide target for sputtering that can suppress the generation of particles that cause disconnection or short circuit of electrodes and wiring. Examples of the refractory metal include W, Mo (molybdenum), Ta (tantalum), Ti, Co, and Cr (chromium).

高融点金属シリサイド膜は、上記のような高融点金属シリサイドのターゲットを使用して形成するほか、高融点金属膜とシリコンとを反応させることによって形成することも可能である。   The refractory metal silicide film can be formed by reacting the refractory metal film with silicon in addition to using the refractory metal silicide target as described above.

特開平７−３２１０６９号公報（特許文献５）は、Ｃｏなどの強磁性体材料２０ａｔｏｍ％と、Ｔｉなどの常磁性体材料８０ａｔｏｍ％とで構成される複合金属ターゲットを用いたマグネトロン・スパッタリング法により、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を形成した半導体基板全面にＣｏ−Ｔｉ膜を形成し、熱処理によって多結晶シリコンゲート上およびソース、ドレイン上にＣｏシリサイド−Ｔｉシリサイド混合層を形成した後、上記混合層の未反応部分をエッチングで除去し、次いで再度熱処理を行って混合層を低抵抗化する、いわゆるサリサイドプロセスを開示している。
特開平６−１９２９７４号公報 特開平６−１９２９７９号公報 特開平７−３４８６号公報 特開平５−１３７０号公報 特開平７−３２１０６９号公報 Japanese Patent Application Laid-Open No. 7-321069 (Patent Document 5) discloses a magnetron sputtering method using a composite metal target composed of 20 atom% of a ferromagnetic material such as Co and 80 atom% of a paramagnetic material such as Ti. After forming a Co-Ti film on the entire surface of the semiconductor substrate on which the MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed, and forming a Co silicide-Ti silicide mixed layer on the polycrystalline silicon gate and the source and drain by heat treatment, A so-called salicide process is disclosed in which unreacted portions of the mixed layer are removed by etching, and then heat treatment is performed again to reduce the resistance of the mixed layer.
JP-A-6-192974 Japanese Unexamined Patent Publication No. 6-192979 Japanese Patent Laid-Open No. 7-3486 JP-A-5-1370 JP 7-321069 A

ところで、０．２５μｍ以下といったディープ・サブミクロンの設計ルールで製造される微細なＭＯＳＦＥＴを使った大規模半導体デバイスの高速化、高性能化、低消費電力化を推進しようとする場合には、配線遅延の低減対策と並んでＭＯＳＦＥＴ単体の高速化対策が不可欠である。これは、ＭＯＳＦＥＴを微細化していくとソース、ドレインの抵抗が増大し、これがトランジスタの高速動作を阻害する大きな要因となるからである。特に、２Ｖ以下の低電圧でトランジスタを駆動する低消費電力デバイスの場合は、ＭＯＳＦＥＴ単体の高速化対策が重要な課題となる。   By the way, if you want to promote high speed, high performance, and low power consumption of large-scale semiconductor devices using fine MOSFETs manufactured with deep sub-micron design rules such as 0.25 μm or less, Along with measures to reduce delay, measures to increase the speed of a single MOSFET are indispensable. This is because when the MOSFET is miniaturized, the resistance of the source and drain increases, which becomes a major factor that hinders the high-speed operation of the transistor. In particular, in the case of a low power consumption device that drives a transistor with a low voltage of 2 V or less, a countermeasure for increasing the speed of a single MOSFET is an important issue.

また、ＭＯＳＦＥＴを２Ｖ以下の低電圧で駆動させる場合には、従来のｐチャネル型ＭＯＳＦＥＴのように、ゲート電極をｎ型の多結晶シリコンで構成する埋込みチャネル型構造では、しきい値電圧（Ｖｔｈ）を制御することが困難になるため、その対策も必要となる。   When the MOSFET is driven at a low voltage of 2 V or less, the buried channel type structure in which the gate electrode is made of n-type polycrystalline silicon like the conventional p-channel type MOSFET has a threshold voltage (Vth). ) Is difficult to control, and countermeasures are also required.

また、ＭＯＳＦＥＴを２Ｖ以下の低電圧で駆動させる場合には、従来のｐチャネル型ＭＯＳＦＥＴのように、ゲート電極をｎ型の多結晶シリコンで構成する埋込みチャネル型構造では、しきい値電圧（Ｖｔｈ）を制御することが困難になるため、その対策も必要となる。   When the MOSFET is driven at a low voltage of 2 V or less, the buried channel type structure in which the gate electrode is made of n-type polycrystalline silicon like the conventional p-channel type MOSFET has a threshold voltage (Vth). ) Is difficult to control, and countermeasures are also required.

本発明者らは、ＭＯＳＦＥＴの高速化対策として、多結晶シリコンゲート上およびソース、ドレイン上に低抵抗の高融点金属シリサイド層を形成するサリサイドプロセスの導入を検討した。高融点金属材料としては、１５μΩｃｍ程度の低抵抗シリサイドが得られるＣｏを選択した。一方、ＭＯＳＦＥＴのしきい値電圧制御対策として、ｐチャネル型ＭＯＳＦＥＴのゲート電極をｐ型多結晶シリコンで構成して表面チャネル型とし、ｎチャネル型ＭＯＳＦＥＴのゲート電極をｎ型多結晶シリコンで構成して表面チャネル型とするデュアルゲートＣＭＯＳ構造の導入を検討した。このデュアルゲートＣＭＯＳ構造を導入する場合には、ｐ型多結晶シリコンゲートとｎ型多結晶シリコンゲートとの接続方法が問題となるが、多結晶シリコンゲート上にシリサイド層を形成する上記サリサイドプロセスと組み合わせることでこの問題は解決できる。   The present inventors examined the introduction of a salicide process for forming a low-melting refractory metal silicide layer on a polycrystalline silicon gate, a source, and a drain as a countermeasure for increasing the speed of a MOSFET. As the refractory metal material, Co was selected which provides a low resistance silicide of about 15 μΩcm. On the other hand, as a countermeasure for controlling the threshold voltage of the MOSFET, the gate electrode of the p-channel MOSFET is made of p-type polycrystalline silicon to be a surface channel type, and the gate electrode of the n-channel MOSFET is made of n-type polycrystalline silicon. The introduction of a dual-gate CMOS structure with a surface channel type was studied. When this dual gate CMOS structure is introduced, the connection method between the p-type polycrystalline silicon gate and the n-type polycrystalline silicon gate becomes a problem, but the salicide process for forming a silicide layer on the polycrystalline silicon gate This problem can be solved by combining them.

ＭＯＳＦＥＴの多結晶シリコンゲート上およびソース、ドレイン上にＣｏシリサイド層を形成するプロセスは、以下の通りである。   The process for forming the Co silicide layer on the polycrystalline silicon gate and the source and drain of the MOSFET is as follows.

まず、ＭＯＳＦＥＴを形成した半導体基板上に、Ｃｏターゲットを用いたスパッタリング法でＣｏ膜を堆積した後、熱処理によってＣｏとＳｉとを反応させ、ゲート、ソースおよびドレインのそれぞれの表面にＣｏシリサイド層を形成する（第１熱処理）。このとき得られるＣｏシリサイドは、５０〜６０μΩｃｍと比較的高抵抗のモノシリサイド（ＣｏＳｉ）である。次に、未反応のＣｏ膜をウェットエッチングで除去した後、もう一度基板を熱処理して上記モノシリサイドを低抵抗のジシリサイド（ＣｏＳｉ２）に相転移させる（第２熱処理）。 First, a Co film is deposited on a semiconductor substrate on which a MOSFET is formed by a sputtering method using a Co target, and then Co and Si are reacted by heat treatment to form a Co silicide layer on each surface of the gate, source, and drain. Form (first heat treatment). Co silicide obtained at this time is monosilicide (CoSi) having a relatively high resistance of 50 to 60 μΩcm. Next, after removing the unreacted Co film by wet etching, the substrate is heat-treated again to cause the monosilicide to undergo phase transition to low-resistance disilicide (CoSi 2 ) (second heat treatment).

ところが、本発明者が純度９９．９％のＣｏターゲットを使って成膜したＣｏ膜に第１の熱処理を施したところ、得られたＣｏモノシリサイド（ＣｏＳｉ）層の膜厚は、熱処理の温度変化に対して高い依存性を示した。具体的には、熱処理温度が高いほど膜厚が厚く、低いほど薄くなるといった現象が見られ、膜厚を安定に制御することが困難であった。このような膜厚のばらつきが生じる主な原因は、Ｃｏターゲット中に含まれるＦｅやＮｉなどの不純物遷移金属の一部がシリサイド化するためと考えられる。   However, when the inventor performed the first heat treatment on the Co film formed using a Co target having a purity of 99.9%, the thickness of the obtained Co monosilicide (CoSi) layer was determined by the temperature of the heat treatment. High dependence on change. Specifically, the phenomenon that the film thickness is thicker as the heat treatment temperature is higher and the film thickness is thinner as the heat treatment temperature is low, and it is difficult to control the film thickness stably. It is considered that the main cause of such variation in film thickness is that part of impurity transition metals such as Fe and Ni contained in the Co target is silicided.

上記の検討結果から、低抵抗のＣｏシリサイド層を得るためには、第１熱処理温度を高く設定してモノシリサイド層の膜厚を十分に確保する必要がある。しかし、モノシリサイド層の膜厚を厚くすると、ソース、ドレインのｐｎ接合が０．３μｍよりも浅くなる０．２５μｍＭＯＳデバイスでは、接合リーク電流が増大してしまう。この接合リーク電流の増大は、基板中に侵入したＣｏとＳｉとの反応によって生じた過剰な格子間Ｓｉが集合、成長することによって生じると考えられる。   From the above examination results, in order to obtain a low-resistance Co silicide layer, it is necessary to set the first heat treatment temperature high to ensure a sufficient thickness of the monosilicide layer. However, when the thickness of the monosilicide layer is increased, the junction leakage current increases in a 0.25 μm MOS device in which the source and drain pn junctions are shallower than 0.3 μm. This increase in junction leakage current is considered to be caused by the accumulation and growth of excess interstitial Si generated by the reaction between Co and Si that has entered the substrate.

また、第１熱処理温度を高くすると、ソース、ドレインの端部において不所望なシリサイド化反応が起こり易くなるために、シリサイド層がフィールド絶縁膜上やゲート側壁絶縁膜上に延びる、いわゆる「はい上がり」が生じる結果、微細なＭＯＳＦＥＴでは、ソース、ドレインとゲート間や、隣り合ったＭＯＳＦＥＴのソース、ドレイン同士で短絡が発生する。特に、デュアルゲートＣＭＯＳに適用した場合には、ｐチャネル型ＭＯＳＦＥＴのゲート電極を構成するｐ型多結晶シリコン中の不純物であるＢ（ホウ素）がゲート酸化膜中に拡散し易くなるために、トランジスタの電気特性が変動するという問題も生じる。   In addition, when the first heat treatment temperature is increased, an undesired silicidation reaction is likely to occur at the ends of the source and drain, so that the silicide layer extends on the field insulating film or the gate sidewall insulating film. As a result, in a fine MOSFET, a short circuit occurs between the source, drain and gate, or between the source and drain of adjacent MOSFETs. In particular, when applied to a dual gate CMOS, B (boron), which is an impurity in p-type polycrystalline silicon constituting the gate electrode of a p-channel MOSFET, is likely to diffuse into the gate oxide film. There also arises a problem that the electrical characteristics of the fluctuate.

他方、接合リーク電流の増大を回避するために第１熱処理温度を低めに設定してモノシリサイド層の膜厚を薄くした場合は、シリサイド層の抵抗が増大してしまう。また、熱処理温度が低いとシリサイド化反応の進行も遅くなるので、シリサイド層の抵抗が一層増大する。さらに、Ｃｏシリサイド層の膜厚が薄くなるとその耐熱性が低下するために、ＭＯＳＦＥＴ形成後の熱処理工程（例えばＮａ（ナトリウム）などの金属をゲッタリングするためにＰ（リン）をドープした酸化シリコン膜をＭＯＳＦＥＴの上部に堆積し、次いでこの酸化シリコン膜を高温でシンタリングする工程）でＣｏシリサイドの結晶粒が凝集する現象（アグロメレーション）が起こって抵抗が異常に増大する虞れがある。   On the other hand, when the thickness of the monosilicide layer is reduced by setting the first heat treatment temperature lower in order to avoid an increase in junction leakage current, the resistance of the silicide layer increases. Further, if the heat treatment temperature is low, the silicidation reaction proceeds more slowly, so that the resistance of the silicide layer is further increased. Furthermore, since the heat resistance of the Co silicide layer decreases as the thickness of the Co silicide layer decreases, a heat treatment step after MOSFET formation (for example, silicon oxide doped with P (phosphorus) to getter metal such as Na (sodium)) The film is deposited on top of the MOSFET, and then this silicon oxide film is sintered at a high temperature), causing a phenomenon (agglomeration) in which Co silicide crystal grains agglomerate and the resistance may increase abnormally. .

本発明の目的は、低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供することにある。   An object of the present invention is to provide a salicide process capable of forming a Co silicide layer with low resistance and low junction leakage current.

本発明の前記ならびにその他の目的と新規な特徴は、明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of the specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）ウエハの第１の主面のシリコン部材表面に素子分離溝を形成することにより、前記シリコン部材表面を第１の領域および第２の領域に分割する工程；
（ｂ）前記シリコン部材表面上および前記素子分離溝内に、化学気相成膜により、第１の絶縁膜を形成する工程；
（ｃ）前記素子分離溝外の前記第１の絶縁膜を、化学機械研磨により除去することにより、前記第１の主面を平坦化する工程；
（ｄ）前記第１の領域および前記第２の領域上に、それぞれｎ型ゲートおよびｐ型ゲートとなるべき二つのゲート電極を形成する工程、
ここで、前記それぞれのゲート電極は、多結晶シリコン膜となるべきシリコン部材膜を有する；
（ｅ）前記第１の領域にｎ型のソース・ドレイン領域を形成する工程、
ここで、前記ｎ型のソース・ドレイン領域は、接合深さが０．３μｍ以下であって、前記ｎ型のゲート電極とともに、第１の絶縁ゲート型ＦＥＴを構成する；
（ｆ）前記第２の領域にｐ型のソース・ドレイン領域を形成する工程、
ここで、前記ｐ型のソース・ドレイン領域は、接合深さが０．３μｍ以下であって、前記ｐ型のゲート電極とともに、第２の絶縁ゲート型ＦＥＴを構成する；
（ｇ）前記ｎ型およびｐ型のソース・ドレイン領域上の前記シリコン部材表面上、および、それぞれ前記ｎ型およびｐ型のソース・ドレイン領域からサイドウォールによって分離された前記ｎ型およびｐ型ゲート電極上面に、コバルトターゲットを用いたスパッタリングにより、コバルト膜を形成する工程、
ここで、前記コバルトターゲットの組成は、炭素および酸素不純物を除き、少なくとも９９．９９重量％以上の純度を持ち、鉄およびニッケルの含有率は、５０重量ｐｐｍ以下である；
（ｈ）前記コバルト膜が形成された前記第１の主面に対して、第１の温度で、第１のラピッド・サーマル・アニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルト・モノシリサイド膜を形成する工程、
ここで、前記第１の温度は、摂氏４７５度から５２５度である；
（ｉ）ウエット（湿式）エッチングにより、前記ｎ型およびｐ型のソース・ドレイン領域上面と、前記ｎ型およびｐ型ゲート電極上面の前記（ｈ）工程で反応しなかった前記コバルト膜を除去する工程；
（ｊ）前記工程（ｉ）の後、前記第１の主面に対して、前記第１の温度よりも高い第２の温度で、第２のラピッド・サーマル・アニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルト・ジシリサイド膜を形成する工程。 A manufacturing method of a semiconductor integrated circuit device according to the present invention includes the following steps.
(A) a step of dividing the surface of the silicon member into a first region and a second region by forming an element isolation groove on the surface of the silicon member of the first main surface of the wafer;
(B) forming a first insulating film on the surface of the silicon member and in the element isolation trench by chemical vapor deposition;
(C) planarizing the first main surface by removing the first insulating film outside the element isolation trench by chemical mechanical polishing;
(D) forming two gate electrodes to be an n-type gate and a p-type gate on the first region and the second region, respectively;
Wherein each of the gate electrodes has a silicon member film to be a polycrystalline silicon film;
(E) forming n-type source / drain regions in the first region;
Here, the n-type source / drain region has a junction depth of 0.3 μm or less, and constitutes a first insulated gate FET together with the n-type gate electrode;
(F) forming a p-type source / drain region in the second region;
Here, the p-type source / drain region has a junction depth of 0.3 μm or less, and constitutes a second insulated gate FET together with the p-type gate electrode;
(G) The n-type and p-type gates on the surface of the silicon member on the n-type and p-type source / drain regions and separated from the n-type and p-type source / drain regions by sidewalls, respectively. Forming a cobalt film on the upper surface of the electrode by sputtering using a cobalt target;
Here, the composition of the cobalt target has a purity of at least 99.99% by weight excluding carbon and oxygen impurities, and the content of iron and nickel is 50 ppm by weight or less;
(H) performing a first rapid thermal annealing at a first temperature on the first main surface on which the cobalt film is formed, so that the top surface of the silicon member and the top surface of the gate electrode Forming a cobalt monosilicide film thereon,
Wherein the first temperature is 475 to 525 degrees Celsius;
(I) The cobalt film that has not reacted in the step (h) on the upper surfaces of the n-type and p-type source / drain regions and the upper surface of the n-type and p-type gate electrodes is removed by wet (wet) etching. Process;
(J) after the step (i), by performing a second rapid thermal annealing on the first main surface at a second temperature higher than the first temperature, Forming a cobalt disilicide film on the surface of the silicon member and on the upper surface of the gate electrode;

本発明による半導体集積回路装置の製造方法は、以下の工程（ａ）〜（ｄ）を含んでいる。
（ａ）ウエハの主面にＭＯＳＦＥＴを形成する工程、
（ｂ）高純度のＣｏターゲットを用いたスパッタリング法によって、前記ウエハの主面上の少なくとも前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの上部を含む領域にＣｏ膜を堆積する工程、
（ｃ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面にＣｏシリサイド層を形成する工程、
（ｄ）前記Ｃｏ膜の未反応部分を除去した後、前記ウエハに第２の熱処理を施して前記Ｃｏシリサイド層を低抵抗化する工程。 The method for manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps (a) to (d).
(A) forming a MOSFET on the main surface of the wafer;
(B) a step of depositing a Co film in a region including at least the gate electrode, the source and the drain of the MOSFET on the main surface of the wafer by a sputtering method using a high-purity Co target;
(C) forming a Co silicide layer on each surface of the gate electrode, the source and the drain of the MOSFET by reacting Co and Si by performing a first heat treatment on the wafer;
(D) A step of reducing the resistance of the Co silicide layer by removing a non-reacted portion of the Co film and then subjecting the wafer to a second heat treatment.

また、本発明による半導体集積回路装置の製造方法は、ＣｏとＳｉとの反応によってシリコンの表面にＣｏＳｉ２層を形成するに際し、少なくとも第１熱処理温度依存性が小さく、膜厚制御性が向上したＣｏＳｉ層が得られる高純度Ｃｏターゲットを用いてＣｏ膜を堆積することにより、ＣｏＳｉ２層のシート抵抗を１０Ω／□以下とするものである。 In the method of manufacturing a semiconductor integrated circuit device according to the present invention, when forming the CoSi 2 layer on the silicon surface by the reaction of Co and Si, at least the first heat treatment temperature dependency is small and the film thickness controllability is improved. By depositing a Co film using a high-purity Co target from which a CoSi layer can be obtained, the sheet resistance of the CoSi 2 layer is 10 Ω / □ or less.

本発明で使用する高純度Ｃｏターゲットは、少なくともＣｏ純度が９９．９９％以上で、ＦｅまたはＮｉの含有量が１０ｐｐｍ以下、あるいはＦｅおよびＮｉの含有量が５０ｐｐｍ以下である。より好ましくは、Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下のもの、さらに好ましくはＣｏ純度が９９．９９９％のものを使用する。   The high purity Co target used in the present invention has a Co purity of at least 99.99% and an Fe or Ni content of 10 ppm or less, or an Fe and Ni content of 50 ppm or less. More preferably, the Co purity is 99.99% or more and the Fe and Ni contents are 10 ppm or less, more preferably the Co purity is 99.999%.

本発明において「ウエハ」とは、主にその表面領域に半導体集積回路装置を作り込む少なくとも一定の工程の後には、少なくとも一部が単一のまたは複数の単結晶領域（ここでは主にシリコン）からなる板状物をいう。また、本発明において「半導体集積回路装置」とは、通常の単結晶ウエハ上に作られたものの他、ＴＦＴ液晶などのような他の基板上に作られたものも含むものとする。   In the present invention, the term “wafer” refers to a single or a plurality of single crystal regions (mainly silicon in this case) at least partly after at least a certain step for forming a semiconductor integrated circuit device mainly on the surface region. A plate-like product consisting of In the present invention, the “semiconductor integrated circuit device” includes not only those manufactured on a normal single crystal wafer but also those manufactured on another substrate such as a TFT liquid crystal.

その他、本願に記載された発明の概要を項分けして説明すれば以下の通りである。   In addition, the outline of the invention described in the present application will be described as follows.

（１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む；
（ａ）ウエハの主面にＭＯＳＦＥＴを形成する工程、
（ｂ）高純度のＣｏターゲットを用いたスパッタリング法によって、前記ウエハの主面上の少なくとも前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの上部を含む領域にＣｏ膜を堆積する工程、
（ｃ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面にＣｏシリサイド層を形成する工程、
（ｄ）前記Ｃｏ膜の未反応部分を除去した後、前記ウエハに第２の熱処理を施して前記Ｃｏシリサイド層を低抵抗化する工程。 (1) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps;
(A) forming a MOSFET on the main surface of the wafer;
(B) a step of depositing a Co film in a region including at least the gate electrode, the source and the drain of the MOSFET on the main surface of the wafer by a sputtering method using a high-purity Co target;
(C) forming a Co silicide layer on each surface of the gate electrode, the source and the drain of the MOSFET by reacting Co and Si by performing a first heat treatment on the wafer;
(D) A step of reducing the resistance of the Co silicide layer by removing a non-reacted portion of the Co film and then subjecting the wafer to a second heat treatment.

（２）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅまたはＮｉの含有量が１０ｐｐｍ以下である。   (2) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the Co target has a Co purity of 99.99% or more and an Fe or Ni content of 10 ppm or less.

（３）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅおよびＮｉの含有量が５０ｐｐｍ以下である。   (3) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the Co target has a Co purity of 99.99% or more and an Fe and Ni content of 50 ppm or less.

（４）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下である。   (4) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the Co target has a Co purity of 99.99% or more and an Fe and Ni content of 10 ppm or less.

（５）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９９％である。   (5) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the Co target has a Co purity of 99.999%.

（６）本発明の半導体集積回路装置の製造方法は、前記第１の熱処理の温度が４７５℃〜５２５℃である。   (6) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the temperature of the first heat treatment is 475 ° C. to 525 ° C.

（７）本発明の半導体集積回路装置の製造方法は、前記第２の熱処理の温度が６５０℃〜８００℃である。   (7) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the temperature of the second heat treatment is 650 ° C. to 800 ° C.

（８）本発明の半導体集積回路装置の製造方法は、前記Ｃｏ膜の膜厚が１８〜６０ｎｍである。   (8) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the Co film has a thickness of 18 to 60 nm.

（９）本発明の半導体集積回路装置の製造方法は、前記第２の熱処理を施した後の前記Ｃｏシリサイド層のシート抵抗が１０Ω／□以下である。   (9) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the sheet resistance of the Co silicide layer after the second heat treatment is 10Ω / □ or less.

（１０）本発明の半導体集積回路装置の製造方法は、前記ソース、ドレインの接合深さが０．３μｍ以下である。   (10) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the junction depth of the source and drain is 0.3 μm or less.

（１１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む；
（ａ）ゲート絶縁膜を形成したウエハの主面上に多結晶シリコン膜および第１絶縁膜を堆積した後、前記第１絶縁膜および前記多結晶シリコン膜をパターニングすることにより、前記ウエハの第１領域に第１ゲート電極パターンを形成し、第２領域に第２ゲート電極パターンを形成する工程、
（ｂ）前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして、前記第１ゲート電極パターンの両側の前記ウエハに低不純物濃度の第１導電型半導体領域を形成し、前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして、前記第２ゲート電極パターンの両側の前記ウエハに低不純物濃度の第２導電型半導体領域を形成する工程、
（ｃ）前記ウエハの主面上に堆積した第２絶縁膜をパターニングして、前記第１および第２ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成すると共に、前記第１および第２ゲート電極パターンのそれぞれの前記第１絶縁膜を除去することにより、前記多結晶シリコン膜の表面を露出させる工程、
（ｄ）前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして、前記第１ゲート電極パターンの前記多結晶シリコン膜で第１導電型の第１ゲート電極を形成すると共に、前記第１ゲート電極の両側の前記ウエハに高不純物濃度の第１導電型半導体領域を形成し、前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして、前記第２ゲート電極パターンの前記多結晶シリコン膜で第２導電型の第２ゲート電極を形成すると共に、前記第２ゲート電極の両側の前記ウエハに高不純物濃度の第２導電型半導体領域を形成する工程、
（ｅ）高純度のＣｏターゲットを用いたスパッタリング法によって、前記ウエハの主面上にＣｏ膜を堆積する工程、
（ｆ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより、前記第１および第２ゲート電極の表面と、前記高不純物濃度の第１および第２導電型半導体領域の表面とにＣｏシリサイド層を形成する工程、
（ｇ）前記Ｃｏ膜の未反応部分を除去した後、前記ウエハに第２の熱処理を施して前記Ｃｏシリサイド層を低抵抗化する工程。 (11) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps;
(A) depositing a polycrystalline silicon film and a first insulating film on the main surface of the wafer on which the gate insulating film is formed, and then patterning the first insulating film and the polycrystalline silicon film, thereby Forming a first gate electrode pattern in one region and forming a second gate electrode pattern in a second region;
(B) Ions of a first conductivity type are ion-implanted into a first region of the wafer to form a first conductivity type semiconductor region having a low impurity concentration on the wafer on both sides of the first gate electrode pattern; Ion-implanting a second conductivity type impurity into the second region of the second region to form a second impurity semiconductor region having a low impurity concentration on the wafer on both sides of the second gate electrode pattern;
(C) patterning the second insulating film deposited on the main surface of the wafer to form side wall spacers on the respective side walls of the first and second gate electrode patterns, and the first and second gates; Removing the first insulating film of each of the electrode patterns to expose the surface of the polycrystalline silicon film;
(D) Implanting a first conductivity type impurity into the first region of the wafer to form a first conductivity type first gate electrode with the polycrystalline silicon film of the first gate electrode pattern; A first conductivity type semiconductor region having a high impurity concentration is formed on the wafer on both sides of the first gate electrode, and a second conductivity type impurity is ion-implanted into the second region of the wafer to form the second gate electrode pattern. Forming a second conductive type second gate electrode from the polycrystalline silicon film, and forming a second conductive type semiconductor region having a high impurity concentration on the wafer on both sides of the second gate electrode;
(E) depositing a Co film on the main surface of the wafer by sputtering using a high-purity Co target;
(F) The wafer is subjected to a first heat treatment to cause Co and Si to react with each other, whereby the surfaces of the first and second gate electrodes and the first and second conductive semiconductor regions having the high impurity concentration Forming a Co silicide layer on the surface;
(G) After removing unreacted portions of the Co film, the wafer is subjected to a second heat treatment to reduce the resistance of the Co silicide layer.

（１２）本発明の半導体集積回路装置の製造方法は、前記ＭＯＳＦＥＴの動作電源電圧は、２Ｖ以下である。   (12) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the operating power supply voltage of the MOSFET is 2V or less.

（１３）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅまたはＮｉの含有量が１０ｐｐｍ以下である。   (13) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the Co target has a Co purity of 99.99% or more and an Fe or Ni content of 10 ppm or less.

（１４）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅおよびＮｉの含有量が５０ｐｐｍ以下である。   (14) In the method for manufacturing a semiconductor integrated circuit device of the present invention, the Co target has a Co purity of 99.99% or more and an Fe and Ni content of 50 ppm or less.

（１５）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９％以上であり、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下である。   (15) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the Co target has a Co purity of 99.99% or more and an Fe and Ni content of 10 ppm or less.

（１６）本発明の半導体集積回路装置の製造方法は、前記ＣｏターゲットのＣｏ純度が９９．９９９％である。   (16) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the Co target has a Co purity of 99.999%.

（１７）本発明の半導体集積回路装置の製造方法は、以下の工程を含む；
（ａ）ウエハの主面にＭＯＳＦＥＴを形成した後、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面を露出させる工程、
（ｂ）高純度のＣｏターゲットを用いたスパッタリング法によって、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面を含む前記ウエハの主面上にＣｏ膜を堆積する工程、
（ｃ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより、前記ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面に、主としてＣｏモノシリサイドからなるＣｏシリサイド層を形成する工程、
（ｄ）前記Ｃｏ膜の未反応部分を除去した後、第２の熱処理を施して前記Ｃｏシリサイド層を主としてＣｏジシリサイドからなるＣｏシリサイド層に相転移させる工程、
（ｅ）前記ＭＯＳＦＥＴの上部に金属不純物をゲッタリングするための不純物ををドープした酸化シリコン膜を堆積した後、前記酸化シリコン膜に第３の熱処理を施す工程。 (17) A manufacturing method of a semiconductor integrated circuit device of the present invention includes the following steps;
(A) after forming the MOSFET on the main surface of the wafer, exposing the respective surfaces of the gate electrode, source and drain of the MOSFET;
(B) depositing a Co film on the main surface of the wafer including the respective surfaces of the gate electrode, source and drain of the MOSFET by sputtering using a high-purity Co target;
(C) The wafer is subjected to a first heat treatment to cause Co and Si to react, thereby forming a Co silicide layer mainly made of Co monosilicide on the surfaces of the gate electrode, source and drain of the MOSFET. Process,
(D) removing a non-reacted portion of the Co film, and then performing a second heat treatment to cause the Co silicide layer to phase change to a Co silicide layer mainly made of Co disilicide;
(E) A step of performing a third heat treatment on the silicon oxide film after depositing a silicon oxide film doped with impurities for gettering metal impurities on the MOSFET.

（１８）本発明の半導体集積回路装置の製造方法は、前記不純物をドープした酸化シリコン膜がＰＳＧ膜である。   (18) In the method of manufacturing a semiconductor integrated circuit device of the present invention, the silicon oxide film doped with the impurity is a PSG film.

（１９）本発明の半導体集積回路装置の製造方法は、前記第３の熱処理の温度が７００℃〜８００℃である。   (19) In the method of manufacturing a semiconductor integrated circuit device of the present invention, the temperature of the third heat treatment is 700 ° C. to 800 ° C.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

Ｃｏシリサイド層の膜厚制御性が向上し、低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層が得られる。   The film thickness controllability of the Co silicide layer is improved, and a Co silicide layer with low resistance and low junction leakage current can be obtained.

本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。   In order to describe the present invention in more detail, it will be described with reference to the accompanying drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

本実施の形態は、設計ルールが０．２５μｍで動作電源電圧が２ＶのデュアルゲートＣＭＯＳプロセスに適用したものであるが、本発明がこの実施の形態によって限定されるものでないことは勿論である。   Although the present embodiment is applied to a dual gate CMOS process having a design rule of 0.25 μm and an operating power supply voltage of 2 V, it is needless to say that the present invention is not limited to this embodiment.

デュアルゲート構造のＣＭＯＳＦＥＴを形成するには、まず図１に示すように、比抵抗が１０Ωｃｍ程度のｐ−型単結晶シリコンからなる半導体基板１の表面を熱酸化して膜厚１０ｎｍの酸化シリコン膜２を形成した後、この酸化シリコン膜２上にＣＶＤ法で膜厚１００ｎｍの窒化シリコン膜３を堆積する。次に、フォトレジストをマスクにしたドライエッチングで窒化シリコン膜３をパターニングして、素子分離領域の窒化シリコン膜３を除去する。 In order to form a CMOSFET having a dual gate structure, first, as shown in FIG. 1, the surface of the semiconductor substrate 1 made of p − type single crystal silicon having a specific resistance of about 10 Ωcm is thermally oxidized to form a silicon oxide film having a thickness of 10 nm. 2 is formed, a silicon nitride film 3 having a thickness of 100 nm is deposited on the silicon oxide film 2 by a CVD method. Next, the silicon nitride film 3 is patterned by dry etching using a photoresist as a mask to remove the silicon nitride film 3 in the element isolation region.

次に、図２に示すように、上記窒化シリコン膜３をマスクにして酸化シリコン膜２と半導体基板１とをエッチングすることにより、素子分離領域の半導体基板１に深さ３５０ｎｍの溝４ａを形成する。   Next, as shown in FIG. 2, by etching the silicon oxide film 2 and the semiconductor substrate 1 using the silicon nitride film 3 as a mask, a trench 4a having a depth of 350 nm is formed in the semiconductor substrate 1 in the element isolation region. To do.

次に、図３に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜５を堆積した後、ＣＭＰ法でその表面を平坦化して溝４ａの内部に酸化シリコン膜５を残すことにより、素子分離溝４を形成する。続いて、１０００℃の熱処理を施して素子分離溝４の内部の酸化シリコン膜５をデンシファイした後、熱リン酸を用いたウェットエッチングで窒化シリコン膜３を除去する。   Next, as shown in FIG. 3, after the silicon oxide film 5 is deposited on the semiconductor substrate 1 by the CVD method, the surface is planarized by the CMP method to leave the silicon oxide film 5 inside the trench 4a. Element isolation trenches 4 are formed. Subsequently, after heat treatment at 1000 ° C. to densify the silicon oxide film 5 inside the element isolation trench 4, the silicon nitride film 3 is removed by wet etching using hot phosphoric acid.

次に、図４に示すように、半導体基板１にｎ型ウエル６ｎおよびｐ型ウエル６ｐを形成する。まず、ｐチャネル型ＭＯＳＦＥＴの形成領域を開孔したフォトレジストをマスクにして半導体基板１にｎ型ウエルを形成するための不純物をイオン打ち込みし、さらにｐチャネル型ＭＯＳＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込みする。ｎ型ウエル形成用の不純物は、例えばＰ（リン）を使用し、エネルギー＝３６０ｋｅＶ、ドーズ量＝１．５×１０１３／ｃｍ２でイオン打ち込みする。また、しきい値電圧調整用の不純物は、例えばＰを使用し、エネルギー＝４０ｋｅＶ、ドーズ量＝２×１０１２／ｃｍ２でイオン打ち込みする。次に、上記フォトレジストを除去した後、ｎチャネル型ＭＯＳＦＥＴの形成領域を開孔したフォトレジストをマスクにして半導体基板１にｐ型ウエルを形成するための不純物をイオン打ち込みし、さらにｎチャネル型ＭＯＳＦＥＴのしきい値電圧を調整するための不純物をイオン打ち込みする。ｐ型ウエル形成用の不純物は、例えばＢ（ホウ素）を使用し、エネルギー＝２００ｋｅＶ、ドーズ量＝１．０×１０１３／ｃｍ２でイオン打ち込みする。また、しきい値電圧調整用の不純物は、例えばフッ化ホウ素（ＢＦ２）を使用し、エネルギー＝４０ｋｅＶ、ドーズ量＝２×１０１２／ｃｍ２でイオン打ち込みする。その後、半導体基板１を９５０℃で１分間熱処理して上記不純物を活性化することにより、ｎ型ウエル６ｎおよびｐ型ウエル６ｐを形成する。 Next, as shown in FIG. 4, an n-type well 6 n and a p-type well 6 p are formed in the semiconductor substrate 1. First, an impurity for forming an n-type well is ion-implanted into the semiconductor substrate 1 using a photoresist having a p-channel MOSFET formation region as a mask, and the threshold voltage of the p-channel MOSFET is adjusted. Impurities for ion implantation. As an impurity for forming an n-type well, for example, P (phosphorus) is used, and ion implantation is performed with energy = 360 keV and dose = 1.5 × 10 13 / cm 2 . Further, for example, P is used as an impurity for adjusting the threshold voltage, and ion implantation is performed with energy = 40 keV and dose = 2 × 10 12 / cm 2 . Next, after removing the photoresist, an impurity for forming a p-type well is ion-implanted in the semiconductor substrate 1 using the photoresist having a hole formed in the formation region of the n-channel MOSFET as a mask. Impurities for adjusting the threshold voltage of the MOSFET are ion-implanted. As an impurity for forming the p-type well, for example, B (boron) is used, and ion implantation is performed with energy = 200 keV and dose = 1.0 × 10 13 / cm 2 . As the threshold voltage adjusting impurity, for example, boron fluoride (BF 2 ) is used, and ion implantation is performed with an energy = 40 keV and a dose = 2 × 10 12 / cm 2 . Thereafter, the semiconductor substrate 1 is heat-treated at 950 ° C. for 1 minute to activate the impurities, thereby forming the n-type well 6n and the p-type well 6p.

次に、図５に示すように、半導体基板１を熱酸化してｎ型ウエル６ｎ、ｐ型ウエル６ｐのそれぞれの活性領域の表面に膜厚４ｎｍのゲート酸化膜７を形成した後、半導体基板１上にＣＶＤ法で膜厚２５０ｎｍの多結晶シリコン膜８を堆積し、さらに、この多結晶シリコン膜８上にＣＶＤ法で酸化シリコン膜９を堆積する。この多結晶シリコン膜８にはｎ型不純物もｐ型不純物もドープしない。   Next, as shown in FIG. 5, the semiconductor substrate 1 is thermally oxidized to form a gate oxide film 7 having a film thickness of 4 nm on the surface of each active region of the n-type well 6n and the p-type well 6p. A polycrystalline silicon film 8 having a film thickness of 250 nm is deposited on the polycrystalline silicon film 1 and a silicon oxide film 9 is deposited on the polycrystalline silicon film 8 by the CVD method. This polycrystalline silicon film 8 is not doped with n-type impurities or p-type impurities.

次に、図６に示すように、フォトレジストをマスクにして酸化シリコン膜９および多結晶シリコン膜８をエッチングすることにより、ｐ型ウエル６ｐ上にｎチャネル型ＭＯＳＦＥＴのゲート電極８ｎを形成し、ｎ型ウエル上にｐチャネル型ＭＯＳＦＥＴのゲート電極８ｐを形成する。ゲート電極８ｎおよびゲート電極８ｐは、ゲート長＝０．２５μｍで形成する。   Next, as shown in FIG. 6, the gate electrode 8n of the n-channel MOSFET is formed on the p-type well 6p by etching the silicon oxide film 9 and the polycrystalline silicon film 8 using a photoresist as a mask. A gate electrode 8p of a p-channel MOSFET is formed on the n-type well. The gate electrode 8n and the gate electrode 8p are formed with a gate length of 0.25 μm.

次に、フォトレジストおよびゲート電極８ｐをマスクにしてｎ型ウエル６ｎにｐ型不純物（ＢＦ２）をエネルギー＝２０ｋｅＶ、ドーズ量＝７．０×１０１３／ｃｍ２でイオン打ち込みした後、フォトレジストおよびゲート電極８ｎをマスクにしてｐ型ウエル６ｐにエネルギー＝２０ｋｅＶ、ドーズ量＝３．０×１０１４／ｃｍ２でｎ型不純物（ヒ素（Ａｓ））をイオン打ち込みする。続いて、半導体基板１を１０００℃、１０秒間熱処理して上記不純物を活性化することにより、ゲート電極８ｐの両側のｎ型ウエル６ｎにｐ−型半導体領域１０を形成し、ゲート電極８ｎの両側のｐ型ウエル６ｐにｎ−型半導体領域１１を形成する。 Next, a p-type impurity (BF 2 ) is ion-implanted into the n-type well 6n with energy = 20 keV and dose = 7.0 × 10 13 / cm 2 using the photoresist and the gate electrode 8p as a mask. Then, an n-type impurity (arsenic (As)) is ion-implanted into the p-type well 6p with energy = 20 keV and dose amount = 3.0 × 10 14 / cm 2 using the gate electrode 8n as a mask. Subsequently, the semiconductor substrate 1 is heat treated at 1000 ° C. for 10 seconds to activate the impurities, thereby forming the p − type semiconductor regions 10 in the n type wells 6n on both sides of the gate electrode 8p, and both sides of the gate electrode 8n. An n − type semiconductor region 11 is formed in the p type well 6p.

次に、図７に示すように、ゲート電極８ｎ、８ｐの側壁にゲート長方向の膜厚が０．１μｍのサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜を反応性イオンエッチング法で異方的にエッチングして形成する。このエッチングを行うとき、ゲート電極８ｎ、８ｐの上部の酸化シリコン膜９も同時にエッチングしてゲート電極８ｎ、８ｐの表面を露出させる。   Next, as shown in FIG. 7, sidewall spacers 12 having a thickness of 0.1 μm in the gate length direction are formed on the sidewalls of the gate electrodes 8n and 8p. The sidewall spacer 12 is formed by anisotropically etching a silicon oxide film deposited on the semiconductor substrate 1 by a CVD method using a reactive ion etching method. When this etching is performed, the silicon oxide film 9 above the gate electrodes 8n and 8p is also etched simultaneously to expose the surfaces of the gate electrodes 8n and 8p.

次に、フォトレジストをマスクにしてｎ型ウエル６ｎおよびゲート電極７ｐにｐ型不純物（Ｂ）をエネルギー＝２０ｋｅＶ、ドーズ量＝１．０×１０１４／ｃｍ２でイオン打ち込みした後、再度ｐ型不純物（Ｂ）をエネルギー＝５ｋｅＶ、ドーズ量＝２．０×１０１５／ｃｍ２でイオン打ち込みする。次に、フォトレジストをマスクにしてｐ型ウエル６ｐおよびゲート電極８ｎにｎ型不純物（Ｐ）をエネルギー＝４０ｋｅＶ、ドーズ量＝２．０×１０１４／ｃｍ２でイオン打ち込みした後、ｎ型不純物（Ａｓ）をエネルギー＝６０ｋｅＶ、ドーズ量＝３．０×１０１５／ｃｍ２でイオン打ち込みする。続いて、半導体基板１を１０００℃、１０秒間熱処理して上記不純物を活性化することにより、ｎ型ウエル６ｎにｐ＋型半導体領域（ソース、ドレイン）１３を形成すると共にゲート電極８ｐの導電型をｐ型にする。また、ｐ型ウエル６ｐにｎ＋型半導体領域（ソース、ドレイン）１４を形成すると共にゲート電極８ｎの導電型をｎ型にする。ｐ＋型半導体領域１３およびｎ＋型半導体領域１４は、それぞれ０．２〜０．１μｍの接合深さで形成する。 Next, a p-type impurity (B) is ion-implanted into the n-type well 6n and the gate electrode 7p with energy = 20 keV and dose = 1.0 × 10 14 / cm 2 using the photoresist as a mask, and then again p-type. Impurity (B) is ion-implanted with energy = 5 keV and dose = 2.0 × 10 15 / cm 2 . Next, an n-type impurity (P) is ion-implanted into the p-type well 6p and the gate electrode 8n with an energy = 40 keV and a dose = 2.0 × 10 14 / cm 2 using a photoresist as a mask, and then an n-type impurity. (As) is ion-implanted with energy = 60 keV and dose = 3.0 × 10 15 / cm 2 . Subsequently, the semiconductor substrate 1 is heat-treated at 1000 ° C. for 10 seconds to activate the impurities, thereby forming a p + type semiconductor region (source, drain) 13 in the n-type well 6n and the conductivity type of the gate electrode 8p. To p-type. Further, an n + type semiconductor region (source, drain) 14 is formed in the p type well 6p, and the conductivity type of the gate electrode 8n is changed to n type. The p + type semiconductor region 13 and the n + type semiconductor region 14 are each formed with a junction depth of 0.2 to 0.1 μm.

なお、上記ｎ型不純物およびｐ型不純物を活性化するための熱処理（１０００℃、１０秒）に先だって、半導体基板１を７５０℃、３０分間熱処理することにより、図８に示すように、ｎ＋型半導体領域１４の（ｎ＋／ｐ）接合リークを低減することができる。これは、イオン打ち込みの際に半導体基板１に導入された点欠陥がこの熱処理で回復するためである。この場合、ｐ＋型半導体領域１３も同様の効果が期待できるが、ｐ＋型半導体領域１３の不純物（Ｂ）は拡散速度が大きいため、この程度の温度の熱処理でもある程度拡散してしまう。それを防ぐために、まずｎ＋型半導体領域１４を形成するためのイオン打ち込みを行った直後に７５０℃、３０分の熱処理を行い、次に、ｐ＋型半導体領域１３を形成するためのイオン打ち込みを行った後に１０００℃、１０秒の熱処理を行ってもよい。 The heat treatment for activating the n-type impurity and p-type impurities (1000 ° C., 10 seconds) prior to the semiconductor substrate 1 750 ° C., by heat treatment for 30 minutes, as shown in FIG. 8, n + The (n + / p) junction leakage of the type semiconductor region 14 can be reduced. This is because point defects introduced into the semiconductor substrate 1 during ion implantation are recovered by this heat treatment. In this case, the p + -type Although semiconductor region 13 is also the same effect can be expected, the impurity of the p + -type semiconductor region 13 (B) has a large diffusion rate, resulting in somewhat diffused in the heat treatment of this degree of temperature. In order to prevent this, first, ion implantation for forming the n + type semiconductor region 14 is performed immediately after heat treatment at 750 ° C. for 30 minutes, and then ion implantation for forming the p + type semiconductor region 13 is performed. After performing, heat treatment at 1000 ° C. for 10 seconds may be performed.

次に、ｐ＋型半導体領域１３、ｎ＋型半導体領域１４のそれぞれの表面のゲート酸化膜７をフッ酸（ＨＦ）を用いたウェットエッチングで除去した後、図９に示すように、Ｃｏターゲットを用いたスパッタリング法で半導体基板１上に膜厚１５ｎｍのＣｏ膜１６を堆積し、さらにＣｏ膜１６上に膜厚１０〜１５ｎｍの酸化防止膜１７を堆積する。酸化防止膜１７は、例えばスパッタリング法で堆積したＴｉＮ膜を使用する。Ｃｏ膜１６の膜厚は、１８〜６０ｎｍの範囲とすることが好ましい。膜厚が１８ｎｍ以下ではＣｏシリサイド層のシート抵抗を１０Ω／□以下に低減することが困難になり、６０ｎｍ以上ではソース、ドレインの接合リーク電流が大きくなる。 Next, after removing the gate oxide film 7 on the surface of each of the p + type semiconductor region 13 and the n + type semiconductor region 14 by wet etching using hydrofluoric acid (HF), as shown in FIG. A Co film 16 having a film thickness of 15 nm is deposited on the semiconductor substrate 1 by a sputtering method using, and an antioxidant film 17 having a film thickness of 10 to 15 nm is deposited on the Co film 16. As the antioxidant film 17, for example, a TiN film deposited by a sputtering method is used. The thickness of the Co film 16 is preferably in the range of 18 to 60 nm. If the film thickness is 18 nm or less, it is difficult to reduce the sheet resistance of the Co silicide layer to 10 Ω / □ or less, and if it is 60 nm or more, the source / drain junction leakage current increases.

図１０は、上記Ｃｏ膜１６の堆積に用いるスパッタリング装置のチャンバの概略図である。このチャンバ１００は、その内部が真空排気されるようになっており、成膜時にはＡｒガスが導入されて圧力が数ｍＴｏｒｒ程度に維持される。半導体基板１（ウエハ）を載置するホルダ１０１の上方には、スパッタ電極１０２に保持されたＣｏターゲット１０３が半導体基板１に対向して配置されており、このＣｏターゲット１０３に接続されたスパッタ電源１０４が作動して定常放電が開始されると、Ｃｏターゲット１０３に印加された負の高電圧によって、Ｃｏターゲット１０３と半導体基板１との隙間にプラズマ１０５が形成される。そして、このプラズマ１０５からＣｏターゲット１０３に向かって加速されたＡｒイオンがＣｏターゲット１０３の表面を衝撃すると、ターゲット構成材料（Ｃｏ）が分子（原子）レベルで飛散して半導体基板１の表面にＣｏ膜１６が堆積する。   FIG. 10 is a schematic view of a chamber of a sputtering apparatus used for depositing the Co film 16. The interior of the chamber 100 is evacuated, and Ar gas is introduced during film formation to maintain the pressure at about several mTorr. Above the holder 101 on which the semiconductor substrate 1 (wafer) is placed, a Co target 103 held by the sputter electrode 102 is disposed facing the semiconductor substrate 1, and a sputtering power source connected to the Co target 103. When 104 is activated and steady discharge is started, a plasma 105 is formed in the gap between the Co target 103 and the semiconductor substrate 1 by a negative high voltage applied to the Co target 103. Then, when Ar ions accelerated from the plasma 105 toward the Co target 103 bombard the surface of the Co target 103, the target constituent material (Co) is scattered at the molecular (atomic) level and Co is deposited on the surface of the semiconductor substrate 1. A film 16 is deposited.

図１１は、上記Ｃｏターゲット１０３の斜視図である。本実施の形態で使用するＣｏターゲット１０３は、少なくともＣｏ純度が９９．９９％以上で、ＦｅまたはＮｉの含有量が１０ｐｐｍ以下、あるいはＦｅおよびＮｉの含有量が５０ｐｐｍ以下である。より好ましくは、Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下のもの、さらに好ましくはＣｏ純度が９９．９９９％のものを使用する。このような高純度のＣｏターゲット１０３は、電解法などを用いて上記のＣｏ純度が得られるまで精製した原料Ｃｏ粉末をホットプレスにより焼結体とし、これを例えば円盤状に機械加工することにより製造する。   FIG. 11 is a perspective view of the Co target 103. The Co target 103 used in the present embodiment has a Co purity of at least 99.99% and an Fe or Ni content of 10 ppm or less, or an Fe and Ni content of 50 ppm or less. More preferably, the Co purity is 99.99% or more and the Fe and Ni contents are 10 ppm or less, more preferably the Co purity is 99.999%. Such a high-purity Co target 103 is obtained by hot-pressing a raw material Co powder refined until the above-mentioned Co purity is obtained by using an electrolysis method or the like, and machining this into, for example, a disk shape. To manufacture.

次に、図１２に示すように、ＣｏとＳｉとを反応させるための第１の熱処理を行うことにより、ｐ＋型半導体領域１３、ｎ＋型半導体領域１４、ゲート電極８ｎ、８Ｐのそれぞれの表面にＣｏＳｉ層１６ａを形成する。第１の熱処理は、ＲＴＡ(Rapid Thermal Anneal)装置を用い、窒素雰囲気中、基板温度を５２５℃以下に設定して３０秒程度行う。ただし、熱処理温度が低すぎるとシリサイド化反応の進行が阻害されるため、基板温度は少なくとも４７５℃以上に設定することが好ましい。 Next, as shown in FIG. 12, by performing a first heat treatment for reacting Co and Si, each of the p + type semiconductor region 13, the n + type semiconductor region 14, and the gate electrodes 8n and 8P is performed. A CoSi layer 16a is formed on the surface. The first heat treatment is performed for about 30 seconds using a RTA (Rapid Thermal Anneal) apparatus and setting the substrate temperature to 525 ° C. or lower in a nitrogen atmosphere. However, since the progress of the silicidation reaction is hindered if the heat treatment temperature is too low, the substrate temperature is preferably set to at least 475 ° C. or higher.

次に、ＮＨ４ＯＨ＋Ｈ２Ｏ２水溶液、続いてＨＣｌ＋Ｈ２Ｏ２水溶液を用いたウェットエッチングによって、酸化防止膜１７および未反応のＣｏ膜１６を除去した後、図１３に示すように、第２の熱処理を行うことにより、ＣｏＳｉ層１６ａをＣｏＳｉ２層１６ｂに相転移させる。第２の熱処理は、ＲＴＡ装置を用い、窒素雰囲気中、基板温度を６５０〜８００℃に設定して１分程度行う。 Next, after removing the antioxidant film 17 and the unreacted Co film 16 by wet etching using an NH 4 OH + H 2 O 2 aqueous solution and subsequently an HCl + H 2 O 2 aqueous solution, as shown in FIG. By performing the heat treatment, the CoSi layer 16a is phase-shifted to the CoSi 2 layer 16b. The second heat treatment is performed for about 1 minute by using an RTA apparatus and setting the substrate temperature at 650 to 800 ° C. in a nitrogen atmosphere.

図１４は、ゲート電極、ソースおよびドレインのそれぞれの表面にＣｏＳｉ２層１６ｂを形成したｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴの拡大図、図１５は、ＣｏＳｉ２層１６ｂのシート抵抗と第１の熱処理温度との関係を示すグラフである。Ｃｏターゲットは、Ｃｏ純度が９９．９９８％の高純度品（ターゲットＢ）と、９９．９％の低純度品（ターゲットＡ）とを使用した。ターゲットＡ、Ｂに含まれる不純物種とその含有量を表１に示す。 FIG. 14 is an enlarged view of an n-channel MOSFET and a p-channel MOSFET in which a CoSi 2 layer 16b is formed on each surface of a gate electrode, a source, and a drain, and FIG. 15 is a diagram showing sheet resistance of the CoSi 2 layer 16b and the first resistance. It is a graph which shows the relationship with heat processing temperature. As the Co target, a high-purity product (target B) having a Co purity of 99.998% and a low-purity product (target A) having a 99.9% purity were used. Table 1 shows the impurity species contained in the targets A and B and their contents.

Figure 0004724647
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図示のように、純度９９．９９８％の高純度ターゲットＢから得られたＣｏＳｉ２層１６ｂは、ＣｏＳｉ層１６ａの第１熱処理温度依存性が小さく、５００〜６００℃の温度範囲でほぼ均一になるために、この温度範囲全域で約４Ω／□前後の低いシート抵抗が得られた。 As shown in the figure, the CoSi 2 layer 16b obtained from the high-purity target B having a purity of 99.998% is less dependent on the first heat treatment temperature of the CoSi layer 16a and becomes almost uniform in the temperature range of 500 to 600 ° C. Therefore, a low sheet resistance of about 4Ω / □ was obtained over the entire temperature range.

これにより、第１熱処理温度を低く設定してもシート抵抗の低いＣｏＳｉ２層１６ｂが得られた。また、熱処理温度の低温化によってシリサイド化反応の速度が小さくなり、熱処理時間による膜厚制御性が向上するために、ＣｏＳｉ２層１６ｂの膜厚を接合リーク電流が増加しない範囲に設定することが容易になった。さらに、熱処理温度の低温化によって、ＣｏＳｉ２層１６ｂのはい上がりを防止することができた。 Thereby, even if the first heat treatment temperature was set low, a CoSi 2 layer 16b having a low sheet resistance was obtained. In addition, the temperature of the silicidation reaction is reduced by lowering the heat treatment temperature, and the film thickness controllability by the heat treatment time is improved. Therefore, the thickness of the CoSi 2 layer 16b may be set in a range in which the junction leakage current does not increase. It became easy. Furthermore, the rise of the CoSi 2 layer 16b could be prevented by lowering the heat treatment temperature.

他方、純度９９．９％のターゲットＡから得られたＣｏＳｉ２層は、熱処理温度が低いときにはＣｏ膜の膜厚が薄くなるためにシート抵抗が著しく増大した。また、高純度ターゲットＢから得られたＣｏＳｉ２層と同等のシート抵抗を得るためには、第１熱処理温度を６００℃まで高くしなければならなかった。 On the other hand, in the CoSi 2 layer obtained from the target A having a purity of 99.9%, the sheet resistance was remarkably increased because the thickness of the Co film was reduced when the heat treatment temperature was low. Further, in order to obtain a sheet resistance equivalent to that of the CoSi 2 layer obtained from the high purity target B, the first heat treatment temperature had to be increased to 600 ° C.

このように、スパッタリング法で堆積したＣｏ膜をシリサイド化して、ＭＯＳＦＥＴのゲート電極、ソースおよびドレインのそれぞれの表面にＣｏＳｉ２層を形成するに際し、Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いる本実施の形態によれば、低抵抗で接合リーク電流の少ないＣｏシリサイド層１６ｂが得られるので、ゲート長が０．２５μｍの微細なＣＭＯＳＦＥＴを使ったデバイスの高速化、高性能化、低消費電力化を推進することができる。 Thus, when the Co film deposited by the sputtering method is silicided to form a CoSi 2 layer on the respective surfaces of the gate electrode, the source and the drain of the MOSFET, the Co purity is 99.99% or more, Fe and Ni According to the present embodiment using a high-purity Co target having a content of 10 ppm or less, more preferably a Co purity of 99.999%, a Co silicide layer 16b having a low resistance and a small junction leakage current can be obtained. High speed, high performance and low power consumption of a device using a fine CMOSFET having a length of 0.25 μm can be promoted.

次に、図１６に示すように、半導体基板１上に常圧ＣＶＤ法で膜厚１００ｎｍの酸化シリコン膜１８を堆積し、さらにプラズマＣＶＤ法で膜厚３００〜５００ｎｍの酸化シリコン膜１９を堆積した後、化学的機械研磨(Chemical Mechanical Polishing；ＣＭＰ）法で酸化シリコン膜１９を研磨してその表面を平坦化する。続いて、モノシラン＋酸素＋フォスフィンをソースガスに用いたＣＶＤ法で酸化シリコン膜１９上に膜厚２００ｎｍのＰＳＧ膜２０を堆積した後、ＰＳＧ膜２０中の水分を除去するための熱処理（シンタリング）を７００〜８００℃の温度範囲で行う。本実施の形態では、ＣｏＳｉ２層１６ｂの膜厚を十分に確保することができるので、高温のシンタリングを行った場合でもＣｏＳｉ２層１６ｂの凝集が抑制されるので、ＣｏＳｉ２層１６ｂのシート抵抗の増大を防止できると共に、プロセスマージンを向上できる。 Next, as shown in FIG. 16, a silicon oxide film 18 having a thickness of 100 nm is deposited on the semiconductor substrate 1 by atmospheric pressure CVD, and a silicon oxide film 19 having a thickness of 300 to 500 nm is further deposited by plasma CVD. Thereafter, the silicon oxide film 19 is polished by chemical mechanical polishing (CMP) to flatten the surface. Subsequently, a PSG film 20 having a film thickness of 200 nm is deposited on the silicon oxide film 19 by a CVD method using monosilane + oxygen + phosphine as a source gas, and then heat treatment (sintering) for removing moisture in the PSG film 20. ) In the temperature range of 700-800 ° C. In this embodiment, it is possible to sufficiently secure the thickness of the CoSi 2 layer 16b, since the aggregation of CoSi 2 layer 16b even when subjected to high temperature sintering is suppressed, the CoSi 2 layer 16b sheets The increase in resistance can be prevented and the process margin can be improved.

次に、図１７に示すように、フォトレジストをマスクにしてＰＳＧ膜２０、酸化シリコン膜１９、１８をエッチングすることにより、ｐ＋型半導体領域１３およびｎ＋型半導体領域１４のそれぞれの上部に接続孔２１を形成した後、ＰＳＧ膜２０の上部に第１層配線２２を形成する。第１層配線２２を形成するには、ＰＳＧ膜２０の上部にＣＶＤ法で第１のＴｉＮ膜を薄く堆積し、その上部にＷ膜を厚く堆積した後、Ｗ膜をエッチバックして接続孔２１の内部に残す。続いて、第１のＴｉＮ膜上にスパッタリング法でＡｌ膜および第２のＴｉＮ膜を堆積した後、フォトレジストをマスクにして第２のＴｉＮ膜、Ａｌ膜および第１のＴｉＮ膜をパターニングする。 Next, as shown in FIG. 17, the PSG film 20 and the silicon oxide films 19 and 18 are etched using the photoresist as a mask, so that the p + type semiconductor region 13 and the n + type semiconductor region 14 are respectively formed on the upper portions. After the connection hole 21 is formed, a first layer wiring 22 is formed on the PSG film 20. In order to form the first layer wiring 22, a first TiN film is deposited thinly on the PSG film 20 by a CVD method, and a W film is deposited thickly on the upper part, and then the W film is etched back to form connection holes. 21 is left inside. Subsequently, after depositing an Al film and a second TiN film on the first TiN film by a sputtering method, the second TiN film, the Al film, and the first TiN film are patterned using a photoresist as a mask.

次に、図１８に示すように、第１層配線２２の上部に第１層間絶縁膜２３を形成し、化学的機械研磨法でその表面を平坦化した後、第１層間絶縁膜２３に接続孔２４を形成する。続いて、第１層間絶縁膜２３の上部に第２層配線２５を形成することにより、第２層配線２５と第１層配線２２とを電気的に接続する。第１層間絶縁膜２３は、プラズマＣＶＤ法で堆積した酸化シリコン膜で構成し、第２層配線２５は、第１層配線２２と同じ材料で構成する。   Next, as shown in FIG. 18, a first interlayer insulating film 23 is formed on the first layer wiring 22, and its surface is planarized by a chemical mechanical polishing method, and then connected to the first interlayer insulating film 23. Hole 24 is formed. Subsequently, the second layer wiring 25 is formed on the first interlayer insulating film 23 to electrically connect the second layer wiring 25 and the first layer wiring 22. The first interlayer insulating film 23 is composed of a silicon oxide film deposited by plasma CVD, and the second layer wiring 25 is composed of the same material as the first layer wiring 22.

次に、図１９に示すように、上記と同様にして第２層配線２５の上部に第２層間絶縁膜２６を形成し、表面の平坦化および接続孔２７の形成を行った後、第２層間絶縁膜２６の上部に第３層配線２８を形成する。   Next, as shown in FIG. 19, the second interlayer insulating film 26 is formed on the second layer wiring 25 in the same manner as described above, the surface is planarized, and the connection hole 27 is formed. A third layer wiring 28 is formed on the interlayer insulating film 26.

その後、図２０に示すように、第３層配線２５の上部に第３層間絶縁膜２９を形成し、表面の平坦化および接続孔３０の形成を行った後、第３層間絶縁膜２９の上部に第４層配線３１を形成し、さらに第４層配線３１の上部に第４層間絶縁膜３２を形成し、表面の平坦化および接続孔３３の形成を行った後、第４層間絶縁膜３２の上部に第５層配線３４を形成することにより、本実施の形態の半導体集積回路装置がほぼ完成する。   Thereafter, as shown in FIG. 20, a third interlayer insulating film 29 is formed on the upper part of the third layer wiring 25, and after planarizing the surface and forming the connection hole 30, the upper part of the third interlayer insulating film 29 is formed. A fourth layer wiring 31 is formed on the first layer, and a fourth interlayer insulating film 32 is formed on the fourth layer wiring 31. After planarizing the surface and forming the connection hole 33, the fourth interlayer insulating film 32 is formed. By forming the fifth layer wiring 34 on the upper part of the semiconductor integrated circuit device, the semiconductor integrated circuit device of the present embodiment is almost completed.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

高純度Ｃｏターゲットを使用する本発明の製造方法は、例えばＭＯＳＦＥＴのソース、ドレインの表面のみをＣｏシリサイド化する場合にも適用することができる。   The manufacturing method of the present invention using a high-purity Co target can be applied, for example, to the case where only the source and drain surfaces of a MOSFET are silicided.

本発明の半導体集積回路装置の製造方法は、Ｃｏターゲットを用いたサリサイドプロセスに適用して好適なものである。   The method for manufacturing a semiconductor integrated circuit device of the present invention is suitable for application to a salicide process using a Co target.

本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 不純物を活性化するための７５０℃、３０分の熱処理とこの不純物により形成されるソース、ドレインのリーク電流の関係を示すグラフである。It is a graph which shows the relationship between the heat current for 750 degreeC and 30 minutes for activating an impurity, and the leak current of the source and drain formed with this impurity. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. Ｃｏ膜の堆積に用いるスパッタリング装置のチャンバの概略図である。It is the schematic of the chamber of the sputtering device used for deposition of Co film | membrane. Ｃｏターゲットの斜視図である。It is a perspective view of a Co target. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. ゲート電極、ソースおよびドレインのそれぞれの表面にＣｏシリサイド層を形成したｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴの拡大図である。FIG. 4 is an enlarged view of an n-channel MOSFET and a p-channel MOSFET in which a Co silicide layer is formed on each surface of a gate electrode, a source, and a drain. Ｃｏシリサイド層のシート抵抗と第１の熱処理温度との関係を示すグラフである。It is a graph which shows the relationship between the sheet resistance of a Co silicide layer, and 1st heat processing temperature. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention. 本発明の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate which shows the manufacturing method of the semiconductor integrated circuit device which is embodiment of this invention.

符号の説明Explanation of symbols

１ 半導体基板
２ 酸化シリコン膜
３ 窒化シリコン膜
４ 素子分離溝
４ａ 溝
５ 酸化シリコン膜
６ｎ ｎ型ウエル
６ｐ ｐ型ウエル
７ ゲート酸化膜
８ 多結晶シリコン膜
８ｎ、８ｐ ゲート電極
９ 酸化シリコン膜
１０ ｐ−型半導体領域
１１ ｎ−型半導体領域
１２ サイドウォールスペーサ
１３ ｐ＋型半導体領域（ソース、ドレイン）
１４ ｎ＋型半導体領域（ソース、ドレイン）
１６ Ｃｏ膜
１６ａ ＣｏＳｉ層
１６ｂ ＣｏＳｉ２層
１７ 酸化防止膜
１８、１９ 酸化シリコン膜
２０ ＰＳＧ膜
２１ 接続孔
２２ 第１層配線
２３ 第１層間絶縁膜
２４ 接続孔
２５ 第２層配線
２６ 第２層間絶縁膜
２７ 接続孔
２８ 第３層配線
２９ 第３層間絶縁膜
３０ 接続孔
３１ 第４層配線
３２ 第４層間絶縁膜
３３ 接続孔
３４ 第５層配線
１０１ ホルダ
１０２ スパッタ電極
１０３ Ｃｏターゲット
１０４ スパッタ電源
１０５ プラズマ DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Silicon oxide film 3 Silicon nitride film 4 Element isolation groove 4a Groove 5 Silicon oxide film 6n N type well 6p P type well 7 Gate oxide film 8 Polycrystalline silicon film 8n, 8p Gate electrode 9 Silicon oxide film 10 p − Type semiconductor region 11 n − type semiconductor region 12 sidewall spacer 13 p + type semiconductor region (source, drain)
14 n + type semiconductor region (source, drain)
16 Co film 16 a CoSi layer 16 b CoSi 2 layer 17 Antioxidation film 18, 19 Silicon oxide film 20 PSG film 21 Connection hole 22 First layer wiring 23 First interlayer insulating film 24 Connection hole 25 Second layer wiring 26 Second interlayer insulation Film 27 Connection hole 28 Third layer wiring 29 Third interlayer insulating film 30 Connection hole 31 Fourth layer wiring 32 Fourth interlayer insulating film 33 Connection hole 34 Fifth layer wiring 101 Holder 102 Sputter electrode 103 Co target 104 Sputter power supply 105 Plasma

Claims (3)

以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面のシリコン部材表面に素子分離溝を形成することにより、前記シリコン部材表面を第１の領域および第２の領域に分割する工程；
（ｂ）前記シリコン部材表面上および前記素子分離溝内に、化学気相成膜により、第１の絶縁膜を形成する工程；
（ｃ）前記素子分離溝外の前記第１の絶縁膜を、化学機械研磨により除去することにより、前記第１の主面を平坦化する工程；
（ｄ）前記第１の領域および前記第２の領域上に、それぞれｎ型ゲートおよびｐ型ゲートとなるべき二つのゲート電極を形成する工程、
ここで、前記それぞれのゲート電極は、多結晶シリコン膜となるべきシリコン部材膜を有する；
（ｅ）前記第１の領域にｎ型のソース・ドレイン領域を形成する工程、
ここで、前記ｎ型のソース・ドレイン領域は、接合深さが０．３μｍ以下であって、前記ｎ型のゲート電極とともに、第１の絶縁ゲート型ＦＥＴを構成する；
（ｆ）前記第２の領域にｐ型のソース・ドレイン領域を形成する工程、
ここで、前記ｐ型のソース・ドレイン領域は、接合深さが０．３μｍ以下であって、前記ｐ型のゲート電極とともに、第２の絶縁ゲート型ＦＥＴを構成する；
（ｇ）前記ｎ型およびｐ型のソース・ドレイン領域上の前記シリコン部材表面上、および、それぞれ前記ｎ型およびｐ型のソース・ドレイン領域からサイドウォールによって分離された前記ｎ型およびｐ型ゲート電極上面に、コバルトターゲットを用いたスパッタリングにより、コバルト膜を形成する工程、
ここで、前記コバルトターゲットの組成は、炭素および酸素不純物を除き、少なくとも９９．９９重量％以上の純度を持ち、鉄およびニッケルの含有率は、５０重量ｐｐｍ以下である；
（ｈ）前記コバルト膜が形成された前記第１の主面に対して、第１の温度で、第１のラピッド・サーマル・アニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルト・モノシリサイド膜を形成する工程、
ここで、前記第１の温度は、摂氏４７５度から５２５度である；
（ｉ）ウエット（湿式）エッチングにより、前記ｎ型およびｐ型のソース・ドレイン領域上面と、前記ｎ型およびｐ型ゲート電極上面の前記（ｈ）工程で反応しなかった前記コバルト膜を除去する工程；
（ｊ）前記工程（ｉ）の後、前記第１の主面に対して、前記第１の温度よりも高い第２の温度で、第２のラピッド・サーマル・アニーリングを実行することによって、前記シリコン部材表面上および前記ゲート電極上面上にコバルト・ジシリサイド膜を形成する工程。 A method of manufacturing a semiconductor integrated circuit device including the following steps:
(A) a step of dividing the surface of the silicon member into a first region and a second region by forming an element isolation groove on the surface of the silicon member of the first main surface of the wafer;
(B) forming a first insulating film on the surface of the silicon member and in the element isolation trench by chemical vapor deposition;
(C) planarizing the first main surface by removing the first insulating film outside the element isolation trench by chemical mechanical polishing;
(D) forming two gate electrodes to be an n-type gate and a p-type gate on the first region and the second region, respectively;
Wherein each of the gate electrodes has a silicon member film to be a polycrystalline silicon film;
(E) forming n-type source / drain regions in the first region;
Here, the n-type source / drain region has a junction depth of 0.3 μm or less, and constitutes a first insulated gate FET together with the n-type gate electrode;
(F) forming a p-type source / drain region in the second region;
Here, the p-type source / drain region has a junction depth of 0.3 μm or less, and constitutes a second insulated gate FET together with the p-type gate electrode;
(G) The n-type and p-type gates on the surface of the silicon member on the n-type and p-type source / drain regions and separated from the n-type and p-type source / drain regions by sidewalls, respectively. Forming a cobalt film on the upper surface of the electrode by sputtering using a cobalt target;
Here, the composition of the cobalt target has a purity of at least 99.99% by weight excluding carbon and oxygen impurities, and the content of iron and nickel is 50 ppm by weight or less;
(H) performing a first rapid thermal annealing at a first temperature on the first main surface on which the cobalt film is formed, so that the top surface of the silicon member and the top surface of the gate electrode Forming a cobalt monosilicide film thereon,
Wherein the first temperature is 475 to 525 degrees Celsius;
(I) The cobalt film that has not reacted in the step (h) on the upper surfaces of the n-type and p-type source / drain regions and the upper surface of the n-type and p-type gate electrodes is removed by wet (wet) etching. Process;
(J) after the step (i), by performing a second rapid thermal annealing on the first main surface at a second temperature higher than the first temperature, Forming a cobalt disilicide film on the surface of the silicon member and on the upper surface of the gate electrode; 前記コバルトターゲットの鉄およびニッケルの含有量の和は、１０重量ｐｐｍ以下である請求項１記載の半導体集積回路装置の製造方法。   2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the sum of the contents of iron and nickel in the cobalt target is 10 ppm by weight or less. 前記コバルトターゲットの鉄およびニッケルを除いたコバルト純度は、９９．９９９重量％以上である請求項１記載の半導体集積回路装置の製造方法。   2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the cobalt target excluding iron and nickel has a purity of 99.999% by weight or more.
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