JP3611690B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（以下、「ＩＣ」という）で構成された多段増幅回路を有する半導体装置、特に高周波用の容量結合された増幅回路のテスト機能に関するものである。
【０００２】
【従来の技術】
ＩＣの製造過程において、半導体ウエハ上にＩＣが形成された段階で、不良ＩＣを発見するために、このＩＣに設けられたパッドに探針（プローブ）を接触させ、回路動作を試験するプロービングが行われている。このため、ＩＣには、外部の入出力信号や電源を接続するためのパッドのほかに、プロービングのためのテスト用パッドが設けられている。
図２は、ＩＣで構成された多段増幅回路を有する従来の半導体装置の概略の構成図である。
この半導体装置は、入力信号ＩＮが印加されるパッド１を有しており、このパッド１には増幅回路２の入力側が接続されている。増幅回路２の出力側は、直流分を遮断するための結合コンデンサ３を介して、増幅回路４の入力側に接続されている。増幅回路４の出力側は、出力信号ＯＵＴを出力するためのパッド５に接続されている。増幅回路２，４には、それぞれ電源に接続するためのパッド６，７が共通接続されている。更に、増幅回路２の出力側には、テスト用のパッド８、増幅回路４の入力側にはテスト用のパッド９が接続されている。
【０００３】
プロービングにおいて、図示しない試験装置から、パッド１，５〜９にそれぞれプローブが接触される。これらのプローブによって、パッド６，７には、電源電圧が印加され、パッド１には、入力信号ＩＮが与えられる。また、パッド５には測定器が接続され、増幅回路２及び増幅回路４によって増幅されて出力される出力信号ＯＵＴが測定される。このようなプロービングによる測定では、高周波信号による試験には限界があり、一定周波数以下（例えば、１ＭＨｚ以下）での測定になる。しかし、例えば１００ＭＨｚの高周波増幅器用に設計された半導体装置の場合、このような低い周波数では、結合コンデンサ３のインピーダンスが高くなり、増幅回路２の出力信号が増幅回路４へ正常に入力されなくなる。
このため、増幅回路２の出力側に設けられたパッド８によって、この増幅回路２の出力信号を測定する。また、増幅回路４には、パッド９から入力信号を与えて、パッド５に出力される出力信号ＯＵＴを測定する。このように、増幅回路２，４をそれぞれ別々に試験して、半導体装置の試験を行うようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、次の（１），（２）のような課題があった。
（１） 結合コンデンサ３で結合された増幅回路２，４を別々に試験しなければならず、試験に時間がかかる。
（２） 増幅回路２，４毎にテスト用のパッド８，９を設けなければならず、ＩＣの所要面積が大きくなる。
本発明は、前記従来技術が持っていた課題を解決し、試験が簡単で、かつテスト用のパッド数を削減できる半導体装置を提供するものである。
【０００５】
【課題を解決するための手段】
前記課題を解決するため、本発明のうちの第１の発明は、半導体装置において、第１の増幅回路と、前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを中間ノードへ出力する直流遮断手段と、前記直流遮断手段に並列に接続され、テスト時に与えられるテスト信号によりオン状態となって前記第１の増幅回路の出力信号を前記中間ノードへバイパスするスイッチ手段と、前記中間ノードより入力信号を受ける第２の増幅回路とを有している。
【０００６】
第２の発明は、半導体装置において、電源電位が印加され、アナログ信号を増幅して出力する第１の増幅回路と、前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを出力する結合コンデンサと、前記電源電位が印加され、前記結合コンデンサの出力信号を増幅して出力する第２の増幅回路と、前記電源電位を分圧する第１と第２の抵抗値を有し、該第１の抵抗値の時には第１のバイアス電位を、該第２の抵抗値の時には該第１のバイアス電位よりも高い第２のバイアス電位を、前記第２の増幅回路の入力側に与えるバイアス抵抗と、前記第１及び第２の増幅回路のテスト時にテスト信号が入力されるパッドと、スイッチ回路と、ダイオードとを有している。
前記スイッチ回路は、前記パッドに接続され、前記テスト時には前記テスト信号によりオン状態になって、前記バイアス抵抗を前記第１の抵抗値に設定し、非テスト時にはオフ状態になって該バイアス抵抗を前記第２の抵抗値に設定するものである。また、前記ダイオードは、前記結合コンデンサに並列に接続され、前記第２の増幅回路の入力側が前記第１のバイアス電位の時にはオン状態になって前記第１の増幅回路の出力信号を該第２の増幅回路の入力側にバイパスし、該第２の増幅回路の入力側が前記第２のバイアス電位の時にはオフ状態になる回路素子である。
【０００７】
第３の発明は、半導体装置において、電源電位が印加され、アナログ信号を増幅して出力する第１の増幅回路と、前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを出力する結合コンデンサと、前記電源電位が印加され、前記結合コンデンサの出力信号を増幅して出力する第２の増幅回路と、前記第１の増幅回路に印加される電源電位を降圧する第１と第２の抵抗値を有し、該第１の抵抗値の時には該第１の増幅回路の出力電位を第１の出力電位に、該第２の抵抗値の時には該第１の増幅回路の出力電位を該第１の出力電位よりも低い第２の出力電位に変える負荷抵抗と、前記第１及び第２の増幅回路のテスト時にテスト信号が入力されるパッドと、スイッチ回路と、ダイオードとを有している。
前記スイッチ回路は、前記パッドに接続され、前記テスト時には前記テスト信号によりオン状態になって、前記負荷抵抗を前記第１の抵抗値に設定し、非テスト時にはオフ状態になって該負荷抵抗を前記第２の抵抗値に設定するものである。また、前記ダイオードは、前記結合コンデンサに並列に接続され、前記第１の増幅回路の出力側が前記第１の出力電位の時にはオン状態になって該第１の増幅回路の出力信号を前記第２の増幅回路の入力側にバイパスし、該第１の増幅回路の出力側が前記第２の出力電位の時にはオフ状態になる回路素子である。
【０００８】
第１の発明によれば、以上のように半導体装置を構成したので、次のような作用が行われる。
テスト時にスイッチ手段にテスト信号が与えられると、このスイッチ手段がオン状態になって、第１の増幅回路の出力信号はすべて第２の増幅回路の入力側にバイパスされる。非テスト時には、スイッチ手段はオフ状態になり、第１の増幅回路の出力信号のうちの交流成分のみが直流遮断手段を介して第２の増幅回路の入力側に与えられる。
【０００９】
第２の発明によれば、次のような作用が行われる。
テスト時にパッドからテスト信号が入力されると、スイッチ回路はオン状態になり、バイアス抵抗は第１の抵抗値に設定される。これにより、第２の増幅回路の入力側には第１のバイアス電位が与えられ、この第１のバイアス電位によって、ダイオードはオン状態になり、第１の増幅回路の出力信号はすべて第２の増幅回路の入力側にバイパスされる。非テスト時には、スイッチ回路はオフ状態になり、バイアス抵抗は第２の抵抗値に設定される。これにより、第２の増幅回路の入力側には第１のバイアス電位よりも高い第２のバイアス電位が与えられ、この第２のバイアス電位によって、ダイオードはオフ状態になる。そして、第１の増幅回路の出力信号のうちの交流成分のみが結合コンデンサを介して第２の増幅回路の入力側に与えられる。
【００１０】
第３の発明によれば、次のような作用が行われる。
テスト時にパッドからテスト信号が入力されると、スイッチ回路はオン状態になり、負荷抵抗は第１の抵抗値に設定される。これにより、第１の増幅回路の出力側には第１の出力電位が与えられ、この第１の出力電位によって、ダイオードはオン状態になり、第１の増幅回路の出力信号はすべて第２の増幅回路の入力側にバイパスされる。非テスト時には、スイッチ回路はオフ状態になり、負荷抵抗は第２の抵抗値に設定される。これにより、第１の増幅回路の出力側には第１の出力電位よりも低い第２の出力電位が与えられ、この第２の出力電位によって、ダイオードはオフ状態になる。そして、第１の増幅回路の出力信号のうちの交流成分のみが結合コンデンサを介して第２の増幅回路の入力側に与えられる。
【００１１】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すもので、高周波用の容量結合された増幅回路を有する半導体装置の回路図である。
この半導体装置は、半導体基板上にアナログＩＣで形成されており、第１の増幅回路（例えば、差動増幅回路）１０を有している。差動増幅回路１０は、トランジスタ１１，１２，１６，１７、負荷抵抗１３，１４，１８，１９、及び定電流源１５で構成されている。トランジスタ１１のベースは、入力信号ＩＮが入力される入力パッド１１ａに接続され、トランジスタ１２のベースは、図示しない基準電圧源に接続され、基準電圧Ｖｒｅｆ が与えられている。トランジスタ１１，１２のコレクタは、それぞれ負荷抵抗１３，１４を介して電源電位ＶＣＣに接続されている。また、トランジスタ１１，１２のエミッタは共通接続され、定電流源１５を介して接地電位ＧＮＤに接続されている。トランジスタ１１，１２のコレクタは、それぞれバッファ用のトランジスタ１６，１７のベースに接続されている。トランジスタ１６，１７のコレクタは、電源電位ＶＣＣに接続されている。また、トランジスタ１６，１７のエミッタは、それぞれ負荷抵抗１８，１９を介して接地電位ＧＮＤに接続されるとともに、これらのエミッタは、差動増幅回路１０の出力信号を出力する出力ノードＮ１，Ｎ２に、それぞれ接続されている。
【００１２】
出力ノードＮ１，Ｎ２には、それぞれ直流遮断手段（例えば、結合コンデンサ）２１，２２の一端が接続され、これらの結合コンデンサ２１，２２の他端は、それぞれ入力ノードＮ３，Ｎ４に接続されている。更に、出力ノードＮ１，Ｎ２には、それぞれスイッチ手段（例えば、ダイオード）２３，２４の陽極が接続され、これらのダイオード２３，２４の陰極は、それぞれ入力ノードＮ３，Ｎ４に接続されている。
入力ノードＮ３，Ｎ４は、それぞれバイアス抵抗３１，３２を通して電源電位ＶＣＣに接続されるとともに、それぞれバイアス抵抗３３，３４を通して制御ノードＮ５に接続されている。制御ノードＮ５と接地電位ＧＮＤの間には、バイアス抵抗３５とスイッチ回路４０とが並列に接続されている。
【００１３】
スイッチ回路４０は、トランジスタ４１と、このトランジスタ４１のベースとエミッタとの間に接続された抵抗４２とで構成されている。トランジスタ４１のコレクタが制御ノードＮ５に接続され、エミッタが接地電位ＧＮＤに接続されている。また、トランジスタ４１のベースは、テスト信号ＴＳが与えられるテストパッド４３に接続されている。
入力ノードＮ３，Ｎ４には、第２の増幅回路（例えば、差動増幅回路）５０が接続されている。差動増幅回路５０は、トランジスタ５１，５２、負荷抵抗５３，５４、及び定電流源５５で構成されており、このトランジスタ５１，５２のベースが入力ノードＮ３，Ｎ４に接続されている。トランジスタ５１，５２のコレクタはそれぞれ負荷抵抗５３，５４を介して電源電位ＶＣＣに接続され、エミッタは共通接続されて定電流源５５を介して接地電位ＧＮＤに接続されている。そして、トランジスタ５１のコレクタには、出力信号ＯＵＴを出力するための出力パッド５６が接続されている。
【００１４】
次に、このように構成された半導体装置の、（Ｉ）プロービングによるテスト時の動作と、（ＩＩ）パッケージに組み立てられた時の通常の動作について説明する。
（Ｉ）テスト時の動作
ここで、図１の半導体装置の回路定数は次のように設定されているものとする。
定電流源１５の電流Ｉ１５＝０．４［ｍＡ］
負荷抵抗１３，１４の抵抗値Ｒ１３＝Ｒ１４＝２［ｋΩ］
バイアス抵抗３１，３２の抵抗値Ｒ３１＝Ｒ３２＝３［ｋΩ］
バイアス抵抗３３，３４の抵抗値Ｒ３３＝Ｒ３４＝２［ｋΩ］
バイアス抵抗３５の抵抗値Ｒ３５＝６［ｋΩ］
トランジスタ１６，１７のベース・エミッタ電圧ＶＢＥ＝０．８［Ｖ］
図１の半導体装置の入力パッド１１ａ、テストパッド４３、出力パッド５６、及び図示しない電源用のパッドに、図示しない試験装置のプローブを接触させ、電源用のパッドに電源電位ＶＣＣの５［Ｖ］の直流電圧を供給する。また、入力パッド１１ａに所定の直流レベルに、例えば１［ＭＨｚ］の交流信号が重畳された入力信号ＩＮを印加する。更に、テストパッド４３には、電源電位ＶＣＣに等しいテスト信号ＴＳを印加する。
【００１５】
これにより、例えば、トランジスタ１１，１２には、直流的にバランスが取れた電流、即ち、それぞれＩ１５／２＝０．２［ｍＡ］が流れ、出力ノードＮ１，Ｎ２の平均電位ＶＮ１，ＶＮ２は、次の（１）式のようになる。
一方、入力ノードＮ３，Ｎ４のバイアス電位ＶＮ３，ＶＮ４は、仮にダイオード２３，２４が接続されていないと考えた場合、トランジスタ４１がオン状態になっているので、それぞれ次の（２）式のようになる。
ＶＮ３＝ＶＮ４＝ＶＣＣ×Ｒ３３／（Ｒ３１＋Ｒ３３）＝２［Ｖ］・・・（２）
従って、出力ノードＮ１と入力ノードＮ３の電位差ＶＮ１３ 、及び出力ノードＮ２と入力ノードＮ４の電位差ＶＮ２４ は、次の（３）式のようになる。
ＶＮ１３ ＝ＶＮ２４ ＝ＶＮ２−ＶＮ４＝３．８−２＝１．８［Ｖ］・・（３）
（３）式の値は、ダイオード２３，２４をオン状態にするための順方向電流を流すのに十分な電位差であり、入力ノードＮ１及び出力ノードＮ３の間と、入力ノードＮ２及び出力ノードＮ４の間は、それぞれオン状態になったダイオード２３，２４によって、直流的に接続される。
【００１６】
これにより、１ＭＨｚの入力信号ＩＮは増幅回路１０で増幅され、ダイオード２３，２４によって結合コンデンサ２１，２２をバイパスして、差動増幅回路５０に与えられ、この差動増幅回路５０で更に増幅されて出力パッド５６に出力信号ＯＵＴとして出力される。出力パッド５６に接触したプローブで出力信号ＯＵＴを取り出し、図示しない測定器で、この出力信号ＯＵＴの波形等を測定することにより、半導体装置の動作を確認する。
このように、テスト信号をテストパッド４３に入力することにより、ダイオード２３，２４がオン状態になるので、所定の動作点に対して若干の動作点のずれが生ずるが、縦続接続された差動増幅回路１０，５０の概略の動作試験をすることが可能になる。これにより、プロービングによる試験のための所要時間及び手数が半減するという利点がある。
更に、差動増幅回路１０，５０を個別に試験する場合に比べて試験用のパッドを削減することができるので、ＩＣの面積を小さくできるという利点がある。
【００１７】
（ＩＩ）通常の動作
プロービングによる動作試験に合格したＩＣは、半導体ウエハから個々のＩＣチップに切断されて、ケースにマウントされる。更に、チップ上の電源パッドや入出力パッドとケースのピンとの間がワイヤでボンディングされた後、ケースにキャップが溶着密封されてＩＣパッケージが完成する。このボンディング工程において、テストパッド４３はケースのピンに接続されずに放置される。
従って、ＩＣパッケージとして完成した図１の半導体装置の通常動作時には、トランジスタ４１のベース電位は抵抗４２を介して接地電位ＧＮＤになっているので、このトランジスタ４１はオフ状態となる。このため、入力ノードＮ３，Ｎ４のバイアス電位ＶＮ３，ＶＮ４は、それぞれ次の（４）式のようになる。
一方、出力ノードＮ１，Ｎ２の平均電位ＶＮ１，ＶＮ２は、（１）式で示されるように、３．８［Ｖ］となっている。従って、出力ノードＮ１と入力ノードＮ３の電位差ＶＮ１３ 、及び出力ノードＮ２と入力ノードＮ４の電位差ＶＮ２４ は、次の（５）式のようになる。
このため、ダイオード２３，２４はオフ状態になり、例えば１００［ＭＨｚ］の高周波信号は結合コンデンサ２１，２２を通して差動増幅回路１０から差動増幅回路５０へ伝達される。これにより、差動増幅回路１０，５０は、ダイオード２３，２４に影響されずに、所定の動作点で動作することが可能になる。
【００１８】
第２の実施形態
図３は、本発明の第２の実施形態を示すもので、高周波用の容量結合された増幅回路を有する半導体装置の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
この第２の実施形態の半導体装置は、図１と同様に半導体基板上にアナログＩＣで形成されているが、図１の半導体装置と、次の（ｉ）〜（ｉｉｉ）の点が相違している。
（ｉ） 差動増幅回路１０に代えて、これと異なる構成の差動増幅回路１０Ａを設けている。差動増幅回路１０Ａは、トランジスタ１１，１２の負荷抵抗１３，１４を制御ノードＮ６に接続し、この制御ノードＮ６を共通の負荷抵抗２０を介して電源電位ＶＣＣに接続した構成になっている。
（ｉｉ） 負荷抵抗２０と並列に、スイッチ回路４０Ａを接続している。このスイッチ回路４０Ａは、負荷抵抗２０の両端にトランジスタ４１ａのコレクタとエミッタを接続し、更にこのトランジスタ４１ａのベースとエミッタ間に抵抗４２ａを接続した回路である。トランジスタ４１ａのベースは、テストパッド４３に接続されている。
【００１９】
（ｉｉｉ） 図１のスイッチ回路４０及び抵抗３５を削除するとともに、制御ノードＮ５を接地電位ＧＮＤに接続している。
このように構成された図３の半導体装置において、プロービングによるテスト時の動作は、次のようになる。
テストパッド４３に電源電位ＶＣＣと同じ電位のテスト信号ＴＳが与えられる。これにより、トランジスタ４１ａはオン状態になり、負荷抵抗２０はこのトランジスタ４１ａによって短絡されて、制御ノードＮ６の電位は、電源電位ＶＣＣにほぼ等しい電位まで上昇する。
制御ノードＮ６の電位の上昇により、トランジスタ１１，１２のコレクタの電位も上昇する。トランジスタ１１，１２のコレクタの電位の上昇により、トランジスタ１６，１７のベースの電位が上昇し、これにより、差動増幅回路１０Ａの出力ノードＮ１，Ｎ２の出力電位が上昇する。出力ノードＮ１，Ｎ２の出力電位の上昇により、ダイオード２３，２４には順方向電圧が印加され、これらのダイオード２３，２４はオン状態になり、差動増幅回路１０ａで増幅された入力信号ＩＮはこれらのダイオード２３，２４によって結合コンデンサ２１，２２をバイパスして差動増幅回路５０に入力される。
【００２０】
このように、図３の半導体装置は、第１の実施形態を示す図１の半導体装置と同様に、テスト信号ＴＳをテストパッド４３に入力することにより、ダイオード２３，２４がオン状態になるような負荷抵抗１３，１４，２０の抵抗値を設定しておくことにより、所定の動作点に対して若干の動作点のずれが生ずるが、縦続接続された差動増幅回路１０Ａ，５０の概略の動作試験をすることが可能になる。
また、ＩＣパッケージとして完成した図３の半導体装置の通常動作時には、テストパッド４３にはテスト信号ＴＳが印加されないので、スイッチ回路４０Ａはオフ状態となり、制御ノードＮ６は負荷抵抗２０を介して電源電位ＶＣＣに接続される。これにより、差動増幅回路１０Ａの出力ノードＮ１，Ｎ２の出力電位は低下し、ダイオード２３，２４はオフ状態となる。このため、例えば、１００［ＭＨｚ］の高周波信号は結合コンデンサ２１，２２を通して差動増幅回路１０Ａから差動増幅回路５０へ伝達される。
このように、図３の半導体装置は、第１の実施形態と回路構成は異なるが、同様の利点がある。従って、ＩＣの配置配線設計において、いずれの回路構成も選択することができるので、ＩＣ設計上の融通性を増すことができる。
【００２１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
（ａ） 図１及び図３では、差動増幅回路１０，５０を用いているが、どの様な型の増幅回路に対しても適用可能である。
（ｂ） 増幅回路の段数は２段に限らず、３段以上の構成でも同様に適用可能である。
（ｃ） 図１のスイッチ回路４０は、接地電位ＧＮＤ側に設けているが、電源電位ＶＣＣ側に設けることも可能である。例えば、入力ノードＮ３，Ｎ４側のバイアス電位が出力ノードＮ１，Ｎ２側の出力電位よりも低い場合には、ダイオード２３，２４の極性を逆に接続するとともに、電源ＶＣＣ側にスイッチ回路４０を設けて、テスト時に入力ノードＮ３，Ｎ４側のバイアス電位を高くする。これにより、図１と同様の効果が得られる。
（ｄ） スイッチ手段として、ダイオード２３，２４を用いているが、例えばトランジスタのように、テスト信号ＴＳによってオン／オフ動作を行うスイッチング素子を用いて構成することも可能である。
（ｅ） 高周波用の増幅回路を有する半導体装置について説明したが、プロービングに使用する試験装置の試験信号の周波数が特に低い場合は、低周波用の半導体装置に対して適用することも可能である。
【００２２】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、テスト時にはオン状態になり、非テスト時にはオフ状態になるスイッチ手段を直流遮断手段に並列に接続したので、テスト時には、直流成分を含む低周波信号を使用して、第１及び第２の増幅回路の総合的な動作試験をすることができる。
第２の発明によれば、第１及び第２の増幅回路を接続する結合コンデンサに並列に接続されたダイオードと、この第２の増幅回路にバイアス電位を与えるバイアス抵抗の抵抗値を切替えるスイッチ回路とを設けている。これにより、テスト時にダイオードがオン状態になるようなバイアス電位を与えることにより、第１の発明と同様の動作試験をすることができる。
第３の発明によれば、第１及び第２の増幅回路を接続する結合コンデンサに並列に接続されたダイオードと、この第１の増幅回路の出力電位を定める負荷抵抗の抵抗値を切替えるスイッチ回路とを設けている。これにより、テスト時にダイオードがオン状態になるような出力電位を与えることにより、第１の発明と同様の動作試験をすることができる。
また、第１〜第３の発明によれば、半導体装置の動作試験を一括して行うことができるので、テスト時間が短縮できるとともに、テスト用のパッドを削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体装置の回路図である。
【図２】従来の半導体装置の構成図である。
【図３】本発明の第２の実施形態を示す半導体装置の回路図である。
【符号の説明】
１０，１０Ａ，５０ 差動増幅回路
１１，１２，１６，１７，４１，４１ａ，５１，５２ トランジスタ
１１ａ 入力パッド
１３，１４，１８，１９，２０，５３，５４ 負荷抵抗
１５，５５ 定電流源
４２，４２ａ 抵抗
２１，２２ 結合コンデンサ
２３，２４ ダイオード
３１，３２，３３，３４，３５ バイアス抵抗
４０，４０Ａ スイッチ回路
４３ テストパッド
５６ 出力パッド
【発明の属する技術分野】
本発明は、半導体集積回路（以下、「ＩＣ」という）で構成された多段増幅回路を有する半導体装置、特に高周波用の容量結合された増幅回路のテスト機能に関するものである。
【０００２】
【従来の技術】
ＩＣの製造過程において、半導体ウエハ上にＩＣが形成された段階で、不良ＩＣを発見するために、このＩＣに設けられたパッドに探針（プローブ）を接触させ、回路動作を試験するプロービングが行われている。このため、ＩＣには、外部の入出力信号や電源を接続するためのパッドのほかに、プロービングのためのテスト用パッドが設けられている。
図２は、ＩＣで構成された多段増幅回路を有する従来の半導体装置の概略の構成図である。
この半導体装置は、入力信号ＩＮが印加されるパッド１を有しており、このパッド１には増幅回路２の入力側が接続されている。増幅回路２の出力側は、直流分を遮断するための結合コンデンサ３を介して、増幅回路４の入力側に接続されている。増幅回路４の出力側は、出力信号ＯＵＴを出力するためのパッド５に接続されている。増幅回路２，４には、それぞれ電源に接続するためのパッド６，７が共通接続されている。更に、増幅回路２の出力側には、テスト用のパッド８、増幅回路４の入力側にはテスト用のパッド９が接続されている。
【０００３】
プロービングにおいて、図示しない試験装置から、パッド１，５〜９にそれぞれプローブが接触される。これらのプローブによって、パッド６，７には、電源電圧が印加され、パッド１には、入力信号ＩＮが与えられる。また、パッド５には測定器が接続され、増幅回路２及び増幅回路４によって増幅されて出力される出力信号ＯＵＴが測定される。このようなプロービングによる測定では、高周波信号による試験には限界があり、一定周波数以下（例えば、１ＭＨｚ以下）での測定になる。しかし、例えば１００ＭＨｚの高周波増幅器用に設計された半導体装置の場合、このような低い周波数では、結合コンデンサ３のインピーダンスが高くなり、増幅回路２の出力信号が増幅回路４へ正常に入力されなくなる。
このため、増幅回路２の出力側に設けられたパッド８によって、この増幅回路２の出力信号を測定する。また、増幅回路４には、パッド９から入力信号を与えて、パッド５に出力される出力信号ＯＵＴを測定する。このように、増幅回路２，４をそれぞれ別々に試験して、半導体装置の試験を行うようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、次の（１），（２）のような課題があった。
（１） 結合コンデンサ３で結合された増幅回路２，４を別々に試験しなければならず、試験に時間がかかる。
（２） 増幅回路２，４毎にテスト用のパッド８，９を設けなければならず、ＩＣの所要面積が大きくなる。
本発明は、前記従来技術が持っていた課題を解決し、試験が簡単で、かつテスト用のパッド数を削減できる半導体装置を提供するものである。
【０００５】
【課題を解決するための手段】
前記課題を解決するため、本発明のうちの第１の発明は、半導体装置において、第１の増幅回路と、前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを中間ノードへ出力する直流遮断手段と、前記直流遮断手段に並列に接続され、テスト時に与えられるテスト信号によりオン状態となって前記第１の増幅回路の出力信号を前記中間ノードへバイパスするスイッチ手段と、前記中間ノードより入力信号を受ける第２の増幅回路とを有している。
【０００６】
第２の発明は、半導体装置において、電源電位が印加され、アナログ信号を増幅して出力する第１の増幅回路と、前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを出力する結合コンデンサと、前記電源電位が印加され、前記結合コンデンサの出力信号を増幅して出力する第２の増幅回路と、前記電源電位を分圧する第１と第２の抵抗値を有し、該第１の抵抗値の時には第１のバイアス電位を、該第２の抵抗値の時には該第１のバイアス電位よりも高い第２のバイアス電位を、前記第２の増幅回路の入力側に与えるバイアス抵抗と、前記第１及び第２の増幅回路のテスト時にテスト信号が入力されるパッドと、スイッチ回路と、ダイオードとを有している。
前記スイッチ回路は、前記パッドに接続され、前記テスト時には前記テスト信号によりオン状態になって、前記バイアス抵抗を前記第１の抵抗値に設定し、非テスト時にはオフ状態になって該バイアス抵抗を前記第２の抵抗値に設定するものである。また、前記ダイオードは、前記結合コンデンサに並列に接続され、前記第２の増幅回路の入力側が前記第１のバイアス電位の時にはオン状態になって前記第１の増幅回路の出力信号を該第２の増幅回路の入力側にバイパスし、該第２の増幅回路の入力側が前記第２のバイアス電位の時にはオフ状態になる回路素子である。
【０００７】
第３の発明は、半導体装置において、電源電位が印加され、アナログ信号を増幅して出力する第１の増幅回路と、前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを出力する結合コンデンサと、前記電源電位が印加され、前記結合コンデンサの出力信号を増幅して出力する第２の増幅回路と、前記第１の増幅回路に印加される電源電位を降圧する第１と第２の抵抗値を有し、該第１の抵抗値の時には該第１の増幅回路の出力電位を第１の出力電位に、該第２の抵抗値の時には該第１の増幅回路の出力電位を該第１の出力電位よりも低い第２の出力電位に変える負荷抵抗と、前記第１及び第２の増幅回路のテスト時にテスト信号が入力されるパッドと、スイッチ回路と、ダイオードとを有している。
前記スイッチ回路は、前記パッドに接続され、前記テスト時には前記テスト信号によりオン状態になって、前記負荷抵抗を前記第１の抵抗値に設定し、非テスト時にはオフ状態になって該負荷抵抗を前記第２の抵抗値に設定するものである。また、前記ダイオードは、前記結合コンデンサに並列に接続され、前記第１の増幅回路の出力側が前記第１の出力電位の時にはオン状態になって該第１の増幅回路の出力信号を前記第２の増幅回路の入力側にバイパスし、該第１の増幅回路の出力側が前記第２の出力電位の時にはオフ状態になる回路素子である。
【０００８】
第１の発明によれば、以上のように半導体装置を構成したので、次のような作用が行われる。
テスト時にスイッチ手段にテスト信号が与えられると、このスイッチ手段がオン状態になって、第１の増幅回路の出力信号はすべて第２の増幅回路の入力側にバイパスされる。非テスト時には、スイッチ手段はオフ状態になり、第１の増幅回路の出力信号のうちの交流成分のみが直流遮断手段を介して第２の増幅回路の入力側に与えられる。
【０００９】
第２の発明によれば、次のような作用が行われる。
テスト時にパッドからテスト信号が入力されると、スイッチ回路はオン状態になり、バイアス抵抗は第１の抵抗値に設定される。これにより、第２の増幅回路の入力側には第１のバイアス電位が与えられ、この第１のバイアス電位によって、ダイオードはオン状態になり、第１の増幅回路の出力信号はすべて第２の増幅回路の入力側にバイパスされる。非テスト時には、スイッチ回路はオフ状態になり、バイアス抵抗は第２の抵抗値に設定される。これにより、第２の増幅回路の入力側には第１のバイアス電位よりも高い第２のバイアス電位が与えられ、この第２のバイアス電位によって、ダイオードはオフ状態になる。そして、第１の増幅回路の出力信号のうちの交流成分のみが結合コンデンサを介して第２の増幅回路の入力側に与えられる。
【００１０】
第３の発明によれば、次のような作用が行われる。
テスト時にパッドからテスト信号が入力されると、スイッチ回路はオン状態になり、負荷抵抗は第１の抵抗値に設定される。これにより、第１の増幅回路の出力側には第１の出力電位が与えられ、この第１の出力電位によって、ダイオードはオン状態になり、第１の増幅回路の出力信号はすべて第２の増幅回路の入力側にバイパスされる。非テスト時には、スイッチ回路はオフ状態になり、負荷抵抗は第２の抵抗値に設定される。これにより、第１の増幅回路の出力側には第１の出力電位よりも低い第２の出力電位が与えられ、この第２の出力電位によって、ダイオードはオフ状態になる。そして、第１の増幅回路の出力信号のうちの交流成分のみが結合コンデンサを介して第２の増幅回路の入力側に与えられる。
【００１１】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すもので、高周波用の容量結合された増幅回路を有する半導体装置の回路図である。
この半導体装置は、半導体基板上にアナログＩＣで形成されており、第１の増幅回路（例えば、差動増幅回路）１０を有している。差動増幅回路１０は、トランジスタ１１，１２，１６，１７、負荷抵抗１３，１４，１８，１９、及び定電流源１５で構成されている。トランジスタ１１のベースは、入力信号ＩＮが入力される入力パッド１１ａに接続され、トランジスタ１２のベースは、図示しない基準電圧源に接続され、基準電圧Ｖｒｅｆ が与えられている。トランジスタ１１，１２のコレクタは、それぞれ負荷抵抗１３，１４を介して電源電位ＶＣＣに接続されている。また、トランジスタ１１，１２のエミッタは共通接続され、定電流源１５を介して接地電位ＧＮＤに接続されている。トランジスタ１１，１２のコレクタは、それぞれバッファ用のトランジスタ１６，１７のベースに接続されている。トランジスタ１６，１７のコレクタは、電源電位ＶＣＣに接続されている。また、トランジスタ１６，１７のエミッタは、それぞれ負荷抵抗１８，１９を介して接地電位ＧＮＤに接続されるとともに、これらのエミッタは、差動増幅回路１０の出力信号を出力する出力ノードＮ１，Ｎ２に、それぞれ接続されている。
【００１２】
出力ノードＮ１，Ｎ２には、それぞれ直流遮断手段（例えば、結合コンデンサ）２１，２２の一端が接続され、これらの結合コンデンサ２１，２２の他端は、それぞれ入力ノードＮ３，Ｎ４に接続されている。更に、出力ノードＮ１，Ｎ２には、それぞれスイッチ手段（例えば、ダイオード）２３，２４の陽極が接続され、これらのダイオード２３，２４の陰極は、それぞれ入力ノードＮ３，Ｎ４に接続されている。
入力ノードＮ３，Ｎ４は、それぞれバイアス抵抗３１，３２を通して電源電位ＶＣＣに接続されるとともに、それぞれバイアス抵抗３３，３４を通して制御ノードＮ５に接続されている。制御ノードＮ５と接地電位ＧＮＤの間には、バイアス抵抗３５とスイッチ回路４０とが並列に接続されている。
【００１３】
スイッチ回路４０は、トランジスタ４１と、このトランジスタ４１のベースとエミッタとの間に接続された抵抗４２とで構成されている。トランジスタ４１のコレクタが制御ノードＮ５に接続され、エミッタが接地電位ＧＮＤに接続されている。また、トランジスタ４１のベースは、テスト信号ＴＳが与えられるテストパッド４３に接続されている。
入力ノードＮ３，Ｎ４には、第２の増幅回路（例えば、差動増幅回路）５０が接続されている。差動増幅回路５０は、トランジスタ５１，５２、負荷抵抗５３，５４、及び定電流源５５で構成されており、このトランジスタ５１，５２のベースが入力ノードＮ３，Ｎ４に接続されている。トランジスタ５１，５２のコレクタはそれぞれ負荷抵抗５３，５４を介して電源電位ＶＣＣに接続され、エミッタは共通接続されて定電流源５５を介して接地電位ＧＮＤに接続されている。そして、トランジスタ５１のコレクタには、出力信号ＯＵＴを出力するための出力パッド５６が接続されている。
【００１４】
次に、このように構成された半導体装置の、（Ｉ）プロービングによるテスト時の動作と、（ＩＩ）パッケージに組み立てられた時の通常の動作について説明する。
（Ｉ）テスト時の動作
ここで、図１の半導体装置の回路定数は次のように設定されているものとする。
定電流源１５の電流Ｉ１５＝０．４［ｍＡ］
負荷抵抗１３，１４の抵抗値Ｒ１３＝Ｒ１４＝２［ｋΩ］
バイアス抵抗３１，３２の抵抗値Ｒ３１＝Ｒ３２＝３［ｋΩ］
バイアス抵抗３３，３４の抵抗値Ｒ３３＝Ｒ３４＝２［ｋΩ］
バイアス抵抗３５の抵抗値Ｒ３５＝６［ｋΩ］
トランジスタ１６，１７のベース・エミッタ電圧ＶＢＥ＝０．８［Ｖ］
図１の半導体装置の入力パッド１１ａ、テストパッド４３、出力パッド５６、及び図示しない電源用のパッドに、図示しない試験装置のプローブを接触させ、電源用のパッドに電源電位ＶＣＣの５［Ｖ］の直流電圧を供給する。また、入力パッド１１ａに所定の直流レベルに、例えば１［ＭＨｚ］の交流信号が重畳された入力信号ＩＮを印加する。更に、テストパッド４３には、電源電位ＶＣＣに等しいテスト信号ＴＳを印加する。
【００１５】
これにより、例えば、トランジスタ１１，１２には、直流的にバランスが取れた電流、即ち、それぞれＩ１５／２＝０．２［ｍＡ］が流れ、出力ノードＮ１，Ｎ２の平均電位ＶＮ１，ＶＮ２は、次の（１）式のようになる。
ＶＮ３＝ＶＮ４＝ＶＣＣ×Ｒ３３／（Ｒ３１＋Ｒ３３）＝２［Ｖ］・・・（２）
従って、出力ノードＮ１と入力ノードＮ３の電位差ＶＮ１３ 、及び出力ノードＮ２と入力ノードＮ４の電位差ＶＮ２４ は、次の（３）式のようになる。
ＶＮ１３ ＝ＶＮ２４ ＝ＶＮ２−ＶＮ４＝３．８−２＝１．８［Ｖ］・・（３）
（３）式の値は、ダイオード２３，２４をオン状態にするための順方向電流を流すのに十分な電位差であり、入力ノードＮ１及び出力ノードＮ３の間と、入力ノードＮ２及び出力ノードＮ４の間は、それぞれオン状態になったダイオード２３，２４によって、直流的に接続される。
【００１６】
これにより、１ＭＨｚの入力信号ＩＮは増幅回路１０で増幅され、ダイオード２３，２４によって結合コンデンサ２１，２２をバイパスして、差動増幅回路５０に与えられ、この差動増幅回路５０で更に増幅されて出力パッド５６に出力信号ＯＵＴとして出力される。出力パッド５６に接触したプローブで出力信号ＯＵＴを取り出し、図示しない測定器で、この出力信号ＯＵＴの波形等を測定することにより、半導体装置の動作を確認する。
このように、テスト信号をテストパッド４３に入力することにより、ダイオード２３，２４がオン状態になるので、所定の動作点に対して若干の動作点のずれが生ずるが、縦続接続された差動増幅回路１０，５０の概略の動作試験をすることが可能になる。これにより、プロービングによる試験のための所要時間及び手数が半減するという利点がある。
更に、差動増幅回路１０，５０を個別に試験する場合に比べて試験用のパッドを削減することができるので、ＩＣの面積を小さくできるという利点がある。
【００１７】
（ＩＩ）通常の動作
プロービングによる動作試験に合格したＩＣは、半導体ウエハから個々のＩＣチップに切断されて、ケースにマウントされる。更に、チップ上の電源パッドや入出力パッドとケースのピンとの間がワイヤでボンディングされた後、ケースにキャップが溶着密封されてＩＣパッケージが完成する。このボンディング工程において、テストパッド４３はケースのピンに接続されずに放置される。
従って、ＩＣパッケージとして完成した図１の半導体装置の通常動作時には、トランジスタ４１のベース電位は抵抗４２を介して接地電位ＧＮＤになっているので、このトランジスタ４１はオフ状態となる。このため、入力ノードＮ３，Ｎ４のバイアス電位ＶＮ３，ＶＮ４は、それぞれ次の（４）式のようになる。
【００１８】
第２の実施形態
図３は、本発明の第２の実施形態を示すもので、高周波用の容量結合された増幅回路を有する半導体装置の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
この第２の実施形態の半導体装置は、図１と同様に半導体基板上にアナログＩＣで形成されているが、図１の半導体装置と、次の（ｉ）〜（ｉｉｉ）の点が相違している。
（ｉ） 差動増幅回路１０に代えて、これと異なる構成の差動増幅回路１０Ａを設けている。差動増幅回路１０Ａは、トランジスタ１１，１２の負荷抵抗１３，１４を制御ノードＮ６に接続し、この制御ノードＮ６を共通の負荷抵抗２０を介して電源電位ＶＣＣに接続した構成になっている。
（ｉｉ） 負荷抵抗２０と並列に、スイッチ回路４０Ａを接続している。このスイッチ回路４０Ａは、負荷抵抗２０の両端にトランジスタ４１ａのコレクタとエミッタを接続し、更にこのトランジスタ４１ａのベースとエミッタ間に抵抗４２ａを接続した回路である。トランジスタ４１ａのベースは、テストパッド４３に接続されている。
【００１９】
（ｉｉｉ） 図１のスイッチ回路４０及び抵抗３５を削除するとともに、制御ノードＮ５を接地電位ＧＮＤに接続している。
このように構成された図３の半導体装置において、プロービングによるテスト時の動作は、次のようになる。
テストパッド４３に電源電位ＶＣＣと同じ電位のテスト信号ＴＳが与えられる。これにより、トランジスタ４１ａはオン状態になり、負荷抵抗２０はこのトランジスタ４１ａによって短絡されて、制御ノードＮ６の電位は、電源電位ＶＣＣにほぼ等しい電位まで上昇する。
制御ノードＮ６の電位の上昇により、トランジスタ１１，１２のコレクタの電位も上昇する。トランジスタ１１，１２のコレクタの電位の上昇により、トランジスタ１６，１７のベースの電位が上昇し、これにより、差動増幅回路１０Ａの出力ノードＮ１，Ｎ２の出力電位が上昇する。出力ノードＮ１，Ｎ２の出力電位の上昇により、ダイオード２３，２４には順方向電圧が印加され、これらのダイオード２３，２４はオン状態になり、差動増幅回路１０ａで増幅された入力信号ＩＮはこれらのダイオード２３，２４によって結合コンデンサ２１，２２をバイパスして差動増幅回路５０に入力される。
【００２０】
このように、図３の半導体装置は、第１の実施形態を示す図１の半導体装置と同様に、テスト信号ＴＳをテストパッド４３に入力することにより、ダイオード２３，２４がオン状態になるような負荷抵抗１３，１４，２０の抵抗値を設定しておくことにより、所定の動作点に対して若干の動作点のずれが生ずるが、縦続接続された差動増幅回路１０Ａ，５０の概略の動作試験をすることが可能になる。
また、ＩＣパッケージとして完成した図３の半導体装置の通常動作時には、テストパッド４３にはテスト信号ＴＳが印加されないので、スイッチ回路４０Ａはオフ状態となり、制御ノードＮ６は負荷抵抗２０を介して電源電位ＶＣＣに接続される。これにより、差動増幅回路１０Ａの出力ノードＮ１，Ｎ２の出力電位は低下し、ダイオード２３，２４はオフ状態となる。このため、例えば、１００［ＭＨｚ］の高周波信号は結合コンデンサ２１，２２を通して差動増幅回路１０Ａから差動増幅回路５０へ伝達される。
このように、図３の半導体装置は、第１の実施形態と回路構成は異なるが、同様の利点がある。従って、ＩＣの配置配線設計において、いずれの回路構成も選択することができるので、ＩＣ設計上の融通性を増すことができる。
【００２１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
（ａ） 図１及び図３では、差動増幅回路１０，５０を用いているが、どの様な型の増幅回路に対しても適用可能である。
（ｂ） 増幅回路の段数は２段に限らず、３段以上の構成でも同様に適用可能である。
（ｃ） 図１のスイッチ回路４０は、接地電位ＧＮＤ側に設けているが、電源電位ＶＣＣ側に設けることも可能である。例えば、入力ノードＮ３，Ｎ４側のバイアス電位が出力ノードＮ１，Ｎ２側の出力電位よりも低い場合には、ダイオード２３，２４の極性を逆に接続するとともに、電源ＶＣＣ側にスイッチ回路４０を設けて、テスト時に入力ノードＮ３，Ｎ４側のバイアス電位を高くする。これにより、図１と同様の効果が得られる。
（ｄ） スイッチ手段として、ダイオード２３，２４を用いているが、例えばトランジスタのように、テスト信号ＴＳによってオン／オフ動作を行うスイッチング素子を用いて構成することも可能である。
（ｅ） 高周波用の増幅回路を有する半導体装置について説明したが、プロービングに使用する試験装置の試験信号の周波数が特に低い場合は、低周波用の半導体装置に対して適用することも可能である。
【００２２】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、テスト時にはオン状態になり、非テスト時にはオフ状態になるスイッチ手段を直流遮断手段に並列に接続したので、テスト時には、直流成分を含む低周波信号を使用して、第１及び第２の増幅回路の総合的な動作試験をすることができる。
第２の発明によれば、第１及び第２の増幅回路を接続する結合コンデンサに並列に接続されたダイオードと、この第２の増幅回路にバイアス電位を与えるバイアス抵抗の抵抗値を切替えるスイッチ回路とを設けている。これにより、テスト時にダイオードがオン状態になるようなバイアス電位を与えることにより、第１の発明と同様の動作試験をすることができる。
第３の発明によれば、第１及び第２の増幅回路を接続する結合コンデンサに並列に接続されたダイオードと、この第１の増幅回路の出力電位を定める負荷抵抗の抵抗値を切替えるスイッチ回路とを設けている。これにより、テスト時にダイオードがオン状態になるような出力電位を与えることにより、第１の発明と同様の動作試験をすることができる。
また、第１〜第３の発明によれば、半導体装置の動作試験を一括して行うことができるので、テスト時間が短縮できるとともに、テスト用のパッドを削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体装置の回路図である。
【図２】従来の半導体装置の構成図である。
【図３】本発明の第２の実施形態を示す半導体装置の回路図である。
【符号の説明】
１０，１０Ａ，５０ 差動増幅回路
１１，１２，１６，１７，４１，４１ａ，５１，５２ トランジスタ
１１ａ 入力パッド
１３，１４，１８，１９，２０，５３，５４ 負荷抵抗
１５，５５ 定電流源
４２，４２ａ 抵抗
２１，２２ 結合コンデンサ
２３，２４ ダイオード
３１，３２，３３，３４，３５ バイアス抵抗
４０，４０Ａ スイッチ回路
４３ テストパッド
５６ 出力パッド
Claims (3)
- 第１の増幅回路と、
前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを中間ノードへ出力する直流遮断手段と、
前記直流遮断手段に並列に接続され、テスト時に与えられるテスト信号によりオン状態となって前記第１の増幅回路の出力信号を前記中間ノードへバイパスするスイッチ手段と、
前記中間ノードより入力信号を受ける第２の増幅回路とを、
有することを特徴とする半導体装置。 - 電源電位が印加され、アナログ信号を増幅して出力する第１の増幅回路と、
前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを出力する結合コンデンサと、
前記電源電位が印加され、前記結合コンデンサの出力信号を増幅して出力する第２の増幅回路と、
前記電源電位を分圧する第１と第２の抵抗値を有し、該第１の抵抗値の時には第１のバイアス電位を、該第２の抵抗値の時には該第１のバイアス電位よりも高い第２のバイアス電位を、前記第２の増幅回路の入力側に与えるバイアス抵抗と、
前記第１及び第２の増幅回路のテスト時にテスト信号が入力されるパッドと、 前記パッドに接続され、前記テスト時には前記テスト信号によりオン状態になって前記バイアス抵抗を前記第１の抵抗値に設定し、非テスト時にはオフ状態になって該バイアス抵抗を前記第２の抵抗値に設定するスイッチ回路と、
前記結合コンデンサに並列に接続され、前記第２の増幅回路の入力側が前記第１のバイアス電位の時にはオン状態になって、前記第１の増幅回路の出力信号を該第２の増幅回路の入力側にバイパスし、該第２の増幅回路の入力側が前記第２のバイアス電位の時にはオフ状態になるダイオードとを、
有することを特徴とする半導体装置。 - 電源電位が印加され、アナログ信号を増幅して出力する第１の増幅回路と、
前記第１の増幅回路の出力信号のうちの直流成分を遮断して交流成分のみを出力する結合コンデンサと、
前記電源電位が印加され、前記結合コンデンサの出力信号を増幅して出力する第２の増幅回路と、
前記第１の増幅回路に印加される電源電位を降圧する第１と第２の抵抗値を有し、該第１の抵抗値の時には該第１の増幅回路の出力電位を第１の出力電位に、該第２の抵抗値の時には該第１の増幅回路の出力電位を該第１の出力電位よりも低い第２の出力電位に変える負荷抵抗と、
前記第１及び第２の増幅回路のテスト時にテスト信号が入力されるパッドと、 前記パッドに接続され、前記テスト時には前記テスト信号によりオン状態になって前記負荷抵抗を前記第１の抵抗値に設定し、非テスト時にはオフ状態になって該負荷抵抗を前記第２の抵抗値に設定するスイッチ回路と、
前記結合コンデンサに並列に接続され、前記第１の増幅回路の出力側が前記第１の出力電位の時にはオン状態になって、該第１の増幅回路の出力信号を前記第２の増幅回路の入力側にバイパスし、該第１の増幅回路の出力側が前記第２の出力電位の時にはオフ状態になるダイオードとを、
有することを特徴とする半導体装置。
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| JP2003037457A (ja) * | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | 増幅回路 |
| EP1441439A1 (en) * | 2003-01-23 | 2004-07-28 | Infineon Technologies AG | Analogue amplifier with multiplexing capability |
| KR100784889B1 (ko) | 2005-11-29 | 2007-12-11 | 주식회사 하이닉스반도체 | 프로빙 패드 제어 장치 및 방법 |
| JP4757231B2 (ja) * | 2007-06-01 | 2011-08-24 | 富士通株式会社 | 送信装置 |
| DE102012204960A1 (de) * | 2012-03-28 | 2013-10-02 | Robert Bosch Gmbh | Interlockdetektor mit Selbstdiagnosefunktion für einen Interlockkreis und ein Verfahren zur Selbstdiagnose des Interlockdetektors |
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| US3651421A (en) * | 1970-06-08 | 1972-03-21 | Rca Corp | Gated amplifier |
| US3831099A (en) * | 1972-01-27 | 1974-08-20 | Babcock & Wilcox Co | Controller having gain selectable independently of controller output |
| US4086432A (en) * | 1975-12-17 | 1978-04-25 | The Post Office | Switching circuit useful in telephone conference systems |
-
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