JPH01227467A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01227467A JPH01227467A JP5339888A JP5339888A JPH01227467A JP H01227467 A JPH01227467 A JP H01227467A JP 5339888 A JP5339888 A JP 5339888A JP 5339888 A JP5339888 A JP 5339888A JP H01227467 A JPH01227467 A JP H01227467A
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- 230000002950 deficient Effects 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- 230000003405 preventing effect Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 26
- 238000012360 testing method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
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- 238000005259 measurement Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路(IC)に関し、特にウェハ
バーンイン用ウェハにおけるチップの回路構成の改良に
関するものである。
バーンイン用ウェハにおけるチップの回路構成の改良に
関するものである。
第2図は従来のウェハバーンイン用のICウェハを示し
、図において、1はウェハ、2はチップ、3a及び3b
はスクライプライン、4aはバーンイン用の電源ライン
、4bはバーンイン用のGNDライン、5aはバーンイ
ン用の電源給電パッド、5bはバーンイン用のGND給
電パッドである。
、図において、1はウェハ、2はチップ、3a及び3b
はスクライプライン、4aはバーンイン用の電源ライン
、4bはバーンイン用のGNDライン、5aはバーンイ
ン用の電源給電パッド、5bはバーンイン用のGND給
電パッドである。
第3図は第2図のチップ2の拡大図であり、図中第2図
と同一符号は同一のものを示し、6はダイオード、7は
抵抗、8aはチップの電源パッド、8bはチップのGN
Dパフドである。
と同一符号は同一のものを示し、6はダイオード、7は
抵抗、8aはチップの電源パッド、8bはチップのGN
Dパフドである。
次に動作について説明する。
バーンイン用バイアスとしては第2図において、給電パ
ッド5a、バーンイン用電源ライン4aを介し、さらに
第3図のダイオード6、抵抗7を通してチップの電源パ
ッド8aへ電源電圧(例えば+5v)が印加される。ま
た第2図のGND給電パッド5b、バーンイン用GND
ライン4bを介して第3図のGNDパフド8bへGND
電圧(例えばOV)が印加される。
ッド5a、バーンイン用電源ライン4aを介し、さらに
第3図のダイオード6、抵抗7を通してチップの電源パ
ッド8aへ電源電圧(例えば+5v)が印加される。ま
た第2図のGND給電パッド5b、バーンイン用GND
ライン4bを介して第3図のGNDパフド8bへGND
電圧(例えばOV)が印加される。
(発明が解決しようとする課題〕
従来のウェハバーンイン用のウェハは以上のようにバー
ンイン用電源ラインから各チップの抵抗を介して内部電
源ラインへの配線が施されており、上記抵抗は電源電流
を流し得るように抵抗値を低い値に定めなければならな
い、一方1枚のウェハには通常10%〜70%の不良チ
ップが存在し、一般に不良チップには大きな電源電流が
流れるため、該ウェハ全体としては非常に大きな電源電
流が流れることになり、バーンイン用電源の電流容量不
足や、該ウェハのバーンイン用電源ラインの容量不足、
さらに大電流によるウェハの発熱という問題があった。
ンイン用電源ラインから各チップの抵抗を介して内部電
源ラインへの配線が施されており、上記抵抗は電源電流
を流し得るように抵抗値を低い値に定めなければならな
い、一方1枚のウェハには通常10%〜70%の不良チ
ップが存在し、一般に不良チップには大きな電源電流が
流れるため、該ウェハ全体としては非常に大きな電源電
流が流れることになり、バーンイン用電源の電流容量不
足や、該ウェハのバーンイン用電源ラインの容量不足、
さらに大電流によるウェハの発熱という問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、バーンイン用電源から不良チップへの電流を
完全になくし、良品チップへのみ電流を流すことができ
るとともに、該ウェハ上の各チップを1チツプづづ試験
する場合、バーンイン用電源ラインを介しての他のチッ
プからの影響を完全に防止することができる半導体集積
回路を得ることを目的とする。
たもので、バーンイン用電源から不良チップへの電流を
完全になくし、良品チップへのみ電流を流すことができ
るとともに、該ウェハ上の各チップを1チツプづづ試験
する場合、バーンイン用電源ラインを介しての他のチッ
プからの影響を完全に防止することができる半導体集積
回路を得ることを目的とする。
この発明に係る半導体集積回路は、ゲート電位をチップ
内部及び外部より定めることができるトランジスタを、
バーンイン用電源ラインと各チップの電源ラインとの間
に各チップごとに設けたものである。
内部及び外部より定めることができるトランジスタを、
バーンイン用電源ラインと各チップの電源ラインとの間
に各チップごとに設けたものである。
この発明においては、バーンイン用電源ラインと各チッ
プの電源ラインとの間に各チップごとにスイッチ用トラ
ンジスタを設けたから、バーンイン用電源ラインと各チ
ップの電源ラインとを電気的に接続または切断すること
ができ、これによりバーンイン用電源から不良チップへ
の電流を完全になくし、良品チップへのみ電流を流すこ
とができるとともに、該ウェハ上の各チップを1チツプ
づづ試験する場合、バーンイン用電源ラインを介しての
他のチップからの影響を完全に除去することができる。
プの電源ラインとの間に各チップごとにスイッチ用トラ
ンジスタを設けたから、バーンイン用電源ラインと各チ
ップの電源ラインとを電気的に接続または切断すること
ができ、これによりバーンイン用電源から不良チップへ
の電流を完全になくし、良品チップへのみ電流を流すこ
とができるとともに、該ウェハ上の各チップを1チツプ
づづ試験する場合、バーンイン用電源ラインを介しての
他のチップからの影響を完全に除去することができる。
以下、この発明の一実施例を図について説明する。
第1図は本発明の一実施例による半導体集積回路を説明
するための図であり、図において、第2図と同一符号は
同一のものを示し、9はバーンイン用電源ライン4aに
設けたチエツク用パッド、10はPチャンネルトランジ
スタで、そのドレインはチエツク用パッド9に、ソース
はチップ2の電源パッド8aに接続されている。11a
はトランジスタ10のゲートに接続されたパッドである
。
するための図であり、図において、第2図と同一符号は
同一のものを示し、9はバーンイン用電源ライン4aに
設けたチエツク用パッド、10はPチャンネルトランジ
スタで、そのドレインはチエツク用パッド9に、ソース
はチップ2の電源パッド8aに接続されている。11a
はトランジスタ10のゲートに接続されたパッドである
。
11b、11Cはそれぞれパッドllaと細い(例えば
3μm幅)アルミパターンで接続されたパッドである。
3μm幅)アルミパターンで接続されたパッドである。
12aはチップ2のGNDパフド8bとパッドllbと
の間に設けられた抵抗であり、その抵抗値は比較的低い
値(例えば10にΩ)となっている、12bはチエツク
用パッド9とパッドIICとの間に設けられた抵抗であ
り、その抵抗値は比較的高い(!(例えば100にΩ)
となっている。
の間に設けられた抵抗であり、その抵抗値は比較的低い
値(例えば10にΩ)となっている、12bはチエツク
用パッド9とパッドIICとの間に設けられた抵抗であ
り、その抵抗値は比較的高い(!(例えば100にΩ)
となっている。
次に動作について説明する。
まずバーンイン前のウェハテストについて第1図に用い
て説明する。
て説明する。
外部測定袋!(図示せず)に接続された固定プローブ針
(図示せず)でチップ2のパッド3a。
(図示せず)でチップ2のパッド3a。
8 b、 9. 11 a、 1 l b、 1
1 c及びその他の必要パッド(図示せず)ヘブロービ
ングする。外部測定装置によりパッド8aに電源電圧、
パッド8b及びパッド9をGND、パッドllaに“H
”レベルをあたえる。上記条件のもとでは該チップのト
ランジスタ10はオフ状態であるため、パッド8aとパ
ッド9との間に電流は流れずチップ2の試験が可能であ
る。試験結果、該チップが良品であれば直ちに次のチッ
プへ移動し、不良品であれば、パッドllaとパッドl
lbとの間に外部測定装置により大電流(例えば100
mA)を流してパッドllaとパッドllbとの間の細
いアルミパターンを溶断させた後、次のチップへ移動す
る。
1 c及びその他の必要パッド(図示せず)ヘブロービ
ングする。外部測定装置によりパッド8aに電源電圧、
パッド8b及びパッド9をGND、パッドllaに“H
”レベルをあたえる。上記条件のもとでは該チップのト
ランジスタ10はオフ状態であるため、パッド8aとパ
ッド9との間に電流は流れずチップ2の試験が可能であ
る。試験結果、該チップが良品であれば直ちに次のチッ
プへ移動し、不良品であれば、パッドllaとパッドl
lbとの間に外部測定装置により大電流(例えば100
mA)を流してパッドllaとパッドllbとの間の細
いアルミパターンを溶断させた後、次のチップへ移動す
る。
次にバーンインについて説明する。
バーンインにおける電源電圧は第2図の電源給電パッド
5aから、第1図のバーンイン用電源ライン4 a %
チエツク用バッド9を介してトランジスタ10のドレイ
ンに供給される。またバーンインのGND電圧は第2図
のGND給電バッド5bから第1図のバーンイン用GN
Dライン4bを介してチップ2に供給される。この場合
チップ2がバーンイン前の試験で良品判定されていたも
のであれば、トランジスタ10のゲート電位は抵抗12
a、12bの比により決定される。ここでは抵抗12a
に比して抵抗12bの方の抵抗値が十分大きいためゲー
ト電位は“L°レベルとなりトランジスタ10はオン状
態となる。そのためバーンイン電圧はトランジスタlO
を通してチップの電源パッド8aへ供給される。
5aから、第1図のバーンイン用電源ライン4 a %
チエツク用バッド9を介してトランジスタ10のドレイ
ンに供給される。またバーンインのGND電圧は第2図
のGND給電バッド5bから第1図のバーンイン用GN
Dライン4bを介してチップ2に供給される。この場合
チップ2がバーンイン前の試験で良品判定されていたも
のであれば、トランジスタ10のゲート電位は抵抗12
a、12bの比により決定される。ここでは抵抗12a
に比して抵抗12bの方の抵抗値が十分大きいためゲー
ト電位は“L°レベルとなりトランジスタ10はオン状
態となる。そのためバーンイン電圧はトランジスタlO
を通してチップの電源パッド8aへ供給される。
一方該チツブがバーンイン前の試験で不良品判定されて
いたものであれば、パッドllaとパッドllbとの間
は溶断されているため、トランジスタlOのゲート電位
は“H”レベルとなりトランジスタlOはオフ状態とな
る。そのためバーンイン電圧はチップ2の電源パッド8
aに供給されず電流は全く流れない0以上により該ウェ
ハの全良品チップのみのバーンインが可能となる。
いたものであれば、パッドllaとパッドllbとの間
は溶断されているため、トランジスタlOのゲート電位
は“H”レベルとなりトランジスタlOはオフ状態とな
る。そのためバーンイン電圧はチップ2の電源パッド8
aに供給されず電流は全く流れない0以上により該ウェ
ハの全良品チップのみのバーンインが可能となる。
次にバーンイン後のウェハテストについて第1図にて説
明する。
明する。
先に説明したバーンイン前のウェハテストと同様にして
該チップの試験が完了すると、その結果が良品判定の場
合、パッドllaとパッドllbの間に測定装置より大
電流(例えば100mA)を流してパッドll’aとパ
ッドttbの間の細いアルミパターンを溶断させる。同
様にパッド11aとパッド、11Cの間の細いアルミパ
ターンも溶断させる。一方試験結果が不良判定の場合は
アルミパターンを溶断させる必要はない。
該チップの試験が完了すると、その結果が良品判定の場
合、パッドllaとパッドllbの間に測定装置より大
電流(例えば100mA)を流してパッドll’aとパ
ッドttbの間の細いアルミパターンを溶断させる。同
様にパッド11aとパッド、11Cの間の細いアルミパ
ターンも溶断させる。一方試験結果が不良判定の場合は
アルミパターンを溶断させる必要はない。
次にダイシング以降のアセンブリについて説明する。
パッド8aとパッドllaとを電源ピンへ、パッド8b
をGNDピンへワイヤボンドする。パッドllb、ll
c、9は開放またはGNDへワイヤボンドする。その他
のパッド(図示せず)も該当ピンへワイヤボンドする0
以上の配線によりトランジスタ10はオフ状態となり、
バーンイン用電源ライン4aがスクライブライン部分や
その他の部分でGNDヘシッートしてもチップの電源パ
ッド8aから電流が流れることはな(、ICの機能を損
なうことはない。
をGNDピンへワイヤボンドする。パッドllb、ll
c、9は開放またはGNDへワイヤボンドする。その他
のパッド(図示せず)も該当ピンへワイヤボンドする0
以上の配線によりトランジスタ10はオフ状態となり、
バーンイン用電源ライン4aがスクライブライン部分や
その他の部分でGNDヘシッートしてもチップの電源パ
ッド8aから電流が流れることはな(、ICの機能を損
なうことはない。
このように本実施例では、バーンイン用電源ライン4a
とチップ2の電源パッド8aとの間に、スイッチ用トラ
ンジスタ10を設けたので、バーンイン用電源ラインと
各チップの電源ラインとを電気的に接続または切断する
ことができ、これによりバーンイン用電源から不良チッ
プへの電流を完全になくし、良品チップへのみ電流を流
すことができる。また該ウェハ上の各チップを1チツプ
づづ試験する場合、バーンイン用電源ラインを介しての
他のチップからの影響を完全に防止することができる。
とチップ2の電源パッド8aとの間に、スイッチ用トラ
ンジスタ10を設けたので、バーンイン用電源ラインと
各チップの電源ラインとを電気的に接続または切断する
ことができ、これによりバーンイン用電源から不良チッ
プへの電流を完全になくし、良品チップへのみ電流を流
すことができる。また該ウェハ上の各チップを1チツプ
づづ試験する場合、バーンイン用電源ラインを介しての
他のチップからの影響を完全に防止することができる。
なお、上記実施例ではトランジスタ10にPチャンネル
型のものを用いたが、これはNチャンネル型のものでも
よ(、この場合バーンイン電圧は0.7V程度高く設定
してトランジスタによる電圧降下分を補正し、またトラ
ンジスタのゲート電位はPチャンネルトランジスタの場
合と“H″。
型のものを用いたが、これはNチャンネル型のものでも
よ(、この場合バーンイン電圧は0.7V程度高く設定
してトランジスタによる電圧降下分を補正し、またトラ
ンジスタのゲート電位はPチャンネルトランジスタの場
合と“H″。
L”レベルを逆にし、抵抗12a、12bの値もPチャ
ンネルトランジスタの場合と逆にする必要がある。
ンネルトランジスタの場合と逆にする必要がある。
以上のようにこの発明によれば、バーンイン用電源ライ
ンとチップの電源ラインとの間にトランジスタを設け、
そのトランジスタのゲート電圧を外部からのブロービン
グやチップ内部バイアスにより設定し、・トランジスタ
の動作を制御できるようにしたので□、レーザカッタの
ような高価な装置を必要とせずにウェハバーンインを可
能とできるとともに、ウェハ内の各チップごとのりエバ
テストもできる半、、導体集積、回路を得ることができ
る。。
ンとチップの電源ラインとの間にトランジスタを設け、
そのトランジスタのゲート電圧を外部からのブロービン
グやチップ内部バイアスにより設定し、・トランジスタ
の動作を制御できるようにしたので□、レーザカッタの
ような高価な装置を必要とせずにウェハバーンインを可
能とできるとともに、ウェハ内の各チップごとのりエバ
テストもできる半、、導体集積、回路を得ることができ
る。。
第1図はこの発明の一実″施例によるウェハバーンイン
用ウェハの半導体集積回路を説明するための図、第2図
はこの発明及び従来のウェハバーンイン用ウェハを示す
図、第3図は従来のウェハバーンイン用ウェハのチップ
を説明するための図である。 1・・・ウェハ、2・・・チップ、3a、3b・・・、
スクライプライン、4a・・・バーンイン用電源ライン
、4b・・・バーンイン用GNDライン、5a・・・バ
ーンイン用電源給電パッド、5b・・・バーンイン用G
ND給電パッド、8a・・・チップの電源バンド、8b
・・・チップのGNDパッド、9・・・チエツク用パッ
ド、10−)ランジスタ、lla、llb、 11c
・・・パッド、’12a、12b・・・抵抗。 なお、図中同一符号は同−又は相当部分を示す。
用ウェハの半導体集積回路を説明するための図、第2図
はこの発明及び従来のウェハバーンイン用ウェハを示す
図、第3図は従来のウェハバーンイン用ウェハのチップ
を説明するための図である。 1・・・ウェハ、2・・・チップ、3a、3b・・・、
スクライプライン、4a・・・バーンイン用電源ライン
、4b・・・バーンイン用GNDライン、5a・・・バ
ーンイン用電源給電パッド、5b・・・バーンイン用G
ND給電パッド、8a・・・チップの電源バンド、8b
・・・チップのGNDパッド、9・・・チエツク用パッ
ド、10−)ランジスタ、lla、llb、 11c
・・・パッド、’12a、12b・・・抵抗。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)各チップを互いに電気的に接続する信号ラインを
有するウェハバーンイン用ウェハの半導体集積回路にお
いて、 上記信号ラインと、各チップ内部の内部信号ラインとの
間に、ゲート電位をチップ内部及び外部よりコントロー
ル可能なトランジスタを設けたことを特徴とする半導体
集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5339888A JPH01227467A (ja) | 1988-03-07 | 1988-03-07 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5339888A JPH01227467A (ja) | 1988-03-07 | 1988-03-07 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01227467A true JPH01227467A (ja) | 1989-09-11 |
Family
ID=12941721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5339888A Pending JPH01227467A (ja) | 1988-03-07 | 1988-03-07 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01227467A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6005401A (en) * | 1993-12-16 | 1999-12-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
-
1988
- 1988-03-07 JP JP5339888A patent/JPH01227467A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6005401A (en) * | 1993-12-16 | 1999-12-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
US6323663B1 (en) | 1993-12-16 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer package, method and apparatus for connecting testing IC terminals of semiconductor wafer and probe terminals, testing method of a semiconductor integrated circuit, probe card and its manufacturing method |
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