JP3609805B2 - ブロック間インタフェース回路およびシステムｌｓｉ - Google Patents
ブロック間インタフェース回路およびシステムｌｓｉ Download PDFInfo
- Publication number
- JP3609805B2 JP3609805B2 JP2002202850A JP2002202850A JP3609805B2 JP 3609805 B2 JP3609805 B2 JP 3609805B2 JP 2002202850 A JP2002202850 A JP 2002202850A JP 2002202850 A JP2002202850 A JP 2002202850A JP 3609805 B2 JP3609805 B2 JP 3609805B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- circuit
- gate
- power
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000008054 signal transmission Effects 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 4
- 238000012544 monitoring process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ブロック間インタフェース回路およびシステムＬＳＩに関する。
【０００２】
【従来の技術】
携帯電話のような消費電力の低減要求が厳しい機器において、消費電力を削減するために、回路を低消費電力モードとする技術がある。
【０００３】
一般に、全体の回路の電源を完全に遮断してしまうと、消費電力は零にはなるが、電源を再投入したときに、回路が動作可能となるまでの待ち時間が必要となる。
【０００４】
よって、低消費電力モードにおいては、回路が非動作状態としたり（信号入力を遮断して、信号線のレベル変化を禁止するなど）、あるいは、回路の一部の電源供給を停止するに止まり、回路の全体（例えば、一つのマクロブロック全体）の電源をオフすることはしない、というのが一般的な考え方である。
【０００５】
【発明が解決しようとする課題】
近年、システムＬＳＩの大規模化が進展し、従来、個別にＩＣ化されていた種類の異なる複数の回路が、一つの半導体基板に集積される傾向が顕著となってきた。
【０００６】
システムＬＳＩの大規模化は実装面積の縮小にきわめて有効であり、サイズの縮小化がすすむにつれて、同時に、消費電力のよりいっそうの削減も期待されている。例えば、携帯電話のような移動体端末では、多機能化や高速化が加速している分、バッテリー（電池）寿命が短くなる傾向があり、市場における低消費電力化の要求は、さらに厳しさを増している。
【０００７】
したがって、移動体端末等に搭載される大規模システムＬＳＩでは、従来の低消費電力モードの技術を踏襲するだけでは、消費電力の削減要求に十分に応えることができないおそれがある。
【０００８】
このため、本発明の発明者は、従来の常識を破って、システムＬＳＩに集積されている種類の異なる複数のブロック（マクロブロック）の各々の電源供給自体をきめ細かく制御して、ブロック全体の電源オフを実現することで、消費電力削減機能を強化することを検討した。
【０００９】
システムＬＳＩの場合、種類の異なる複数の機能ブロックが集積されているため、各ブロックの用途や各ブロックの連携動作の必要性などに応じて、同時にオンさせる必要のないブロックが存在する可能性が高いため、そのようなブロックの電源をきめ細かく制御してタイムリーにオフしていけば、消費電力の削減効果を高めることができると考えられる。
【００１０】
また、近年の電源電圧は３Ｖを下回るものもあり、単一５Ｖ電源の時代に比べて、電源電圧低下の傾向が著しいため、一旦オフした電源をオンさせる場合も、所定の電圧に達するまでに要する時間が短縮され、この点も、各ブロックの電源を個別にオン／オフ制御することに有利に働くものと考えられる。
【００１１】
しかし、各ブロックの電源を独立にオン／オフさせた場合、例えば、隣接するブロック間で信号の授受を行なうための経路が存在する場合に、電源がオフしたブロックの回路がすべて停止することによって、上述の経路の電位が不定になり、このことが、ＣＭＯＳインバータを構成する２つのトランジスタの同時オンなどを引き起こし、貫通電流を生じさせる原因となるおそれがある。
【００１２】
このような場合の対策としては、信号経路にゲート回路を設けて、そのゲート回路の出力を強制的に固定する技術が知られているが、このような技術を利用するためには、ゲート回路の電源として、常時オンしている電源（つまり、オン／オフされない電源）が必須である。
【００１３】
しかし、常時オンの電源の存在は、低消費電力化の要請と矛盾し、また、そのような電源の配線（電源配線）の引き回しはレイアウト上の制約を多くし、チップサイズの増大の原因ともなる。
【００１４】
さらに、一つの基板に集積されている各ブロックが不定期にオン／オフされるため、オフしているブロックとオンしているブロックの相対的な関係は、常に変化していく。この点も、対策を講じる際の障害になる。
【００１５】
本発明は、このような検討に基づいてなされたものであり、その目的は、ブロック間の信号伝達があり、かつ、独立にブロックの電源が遮断されるようなＬＳＩにおいて、ブロックの電源オフに起因する不都合（配線の電位不定等に起因して貫通電流が生じることなど）を簡単な回路でもって、効果的に防止することにある。
【００１６】
【課題を解決するための手段】
本発明のブロック間インタフェース回路は、ブロック間の信号伝達経路をもつ第１および第２のブロックのそれぞれにゲート回路を配置し、電源がオンしているブロックのそのオン電源（ブロックの内部電源）を用いて、そのブロックに設けられているゲート回路（第１または第２のゲート回路のいずれか）の出力レベルを強制的に固定する。
【００１７】
信号送出側のブロックの電源がオフとなった場合、そのブロックに属するゲート回路の出力はハイインピーダンス状態となるが、信号受信側のブロックに属するゲート回路の出力が、そのブロックの電源を利用して所定レベルに固定されるため、不安定な電位とならず、貫通電流が発生しない。
【００１８】
一方、信号受信側のブロックの電源がオフとなった場合、そのブロックに属するゲート回路も非動作となり、その出力端がハイインピーダンス状態となるが、このとき、この非動作のゲート回路の入力レベルが不定であると、何らかの原因によってゲート回路の出力端のレベルが変動し、あるいは、信号受信側のブロックの電源が再投入された直後に、ＣＭＯＳトランジスタの同時オンを引き起こし、貫通電流が流れる危険性がある。
【００１９】
この点、本発明のブロック間インタフェース回路の場合、電源がオンとなっている信号送出側のブロックに属するゲート回路の出力が、強制的に所定レベルに固定されるため、上述の不都合は生じない。
【００２０】
ゲート回路の入力レベルの固定（結果的に出力レベルの固定）を実現する方法としては、ゲート回路の出力レベルを固定する機能をもつ回路自体が、自ブロックの電源のオン／オフを検出する方式、各ブロックの電源供給の状態を監視して、これに応じてゲート回路の入力レベルを固定する方式、あるいはその回路自体が電源供給制御も兼ねる方式がある。
【００２１】
異なるブロックに属するゲート回路の組み合わせ（一組のゲート回路の組み合わせ）としては、一組のノアゲート、一組のオアゲート、一組のアンドゲート、一組のナンドゲート、一組のノアゲートとナンドゲート、一組のオアゲートとアンドゲートという組み合わせが考えられる。
【００２２】
本発明は構成が容易であり、自ブロックの電源を利用するため、常時オンの電源を別に設ける必要がなく、電源配線の引き回しによるチップサイズの増大の問題が生じず、また、消費電力の増大の問題も発生しない。本発明により、システムＬＳＩの効果的な低消費電力化が可能となる。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１にかかるシステムＬＳＩおよび電源系の全体構成を示す図である。
【００２５】
図示されるように、システムＬＳＩ（システムＬＳＩチップ）１００には、アナログ／デジタル混在回路ブロック１２と、ＤＳＰブロック１４と、メモリブロック１６と、ＣＰＵブロック１８と、が集積されている。
【００２６】
各ブロックには電源パッドＰＡ１〜ＰＡ４が設けられており、各電源パッドＰＡ１〜ＰＡ４を介して、電源制御回路（電源制御ＬＳＩ）２００から電源電圧が供給される。
【００２７】
電源制御回路（電源制御ＬＳＩ）２００は、各ブロック１２〜１８のオン／オフを、別個独立に制御する。例えば、携帯電話のＴＤＤ（時分割多重）モードの通信において、相手側の通信タイミングにおいては、自機の送信回路（例えば、図１のアナログ／デジタル混在回路１２に属する）の電源をオフさせたり、携帯端末を用いてホームネットワークを制御する際、制御に必要な機能をもつブロックを残して、他のブロックの電源をオフさせたりする。
【００２８】
図１の各ブロック１２〜１８は、各ブロック間で、相互に信号の伝達を行う。図１中、点線で囲んで示される部分（ＩＮＣ１〜ＩＮＣ４）には、本発明のブロック間インタフェース回路を構成する一組のゲート回路が設けられている。
【００２９】
図２（ａ），（ｂ）を用いて、本実施の形態のブロック間インタフェース回路の構成と動作を説明する。
【００３０】
図２（ａ）は、信号送出側のブロック１２の電源がオフし、信号受信側のブロック１４の電源がオンしている状態を示しており、図２（ｂ）は、信号送出側のブロック１２の電源がオンし、信号受信側のブロック１４の電源がオフしている状態を示している。
【００３１】
なお、図２（ａ），（ｂ）では、説明の便宜上、ブロック１２とブロック１４間のインタフェース回路を図示している。他のブロックとの間のインタフェースも同様である。
【００３２】
図示されるとおり、ブロック１２には内部電源配線ＢＳ１が設けられ、ブロック１４には内部電源配線ＢＳ２が設けられている。図１の電源パッド（ＰＡ１〜ＰＡ４）からの電源電圧は、内部電源端子１０，２０および内部電源配線ＢＳ１，ＢＳ２を経由して、各回路（ゲート回路７０，８０，回路３０，４０，電位固定回路５０，６０等）に与えられる。
【００３３】
ブロック１２に設けられている回路３０は、ブロック１４に設けられている回路４０に対して、一組のゲート回路（ＩＮＣ１：アンドゲート７０および８０で構成される）を介して信号を送信する。
【００３４】
なお、一組のゲート回路としては、種々のバリエーションが考えられるが、この点については、実施の形態４にて説明する。
【００３５】
電位固定回路５０，６０は、各々が属するブロックの電源電圧を常に検出すると共に、相手方のブロックの電源のオン／オフ情報を受け（この情報を生成する部分は図示しないが、例えば、各ブロックの外部に設けられた、各ブロックの電源のオン／オフ状態を監視する回路によってこの情報が生成される）、自ブロックの電源がオンで、かつ相手方のブロックの電源がオフのときに、ローレベル（Ｌ）の出力をゲート回路７０，８０に与え、各ゲート回路７０，８０の出力レベルをローレベル（Ｌ）に強制的に固定する。
【００３６】
なお、電位固定回路５０，６０は、自ブロックおよび相手方のブロックの双方の電源がオンのときは、ゲート回路７０，８０にハイレベル（Ｈ）の出力を供給する。これにより、ブロック１２の回路３０は、一組のゲート回路（ＩＮＣ１）を介して、ブロック１４の回路４０に自由に信号を送信することができる。
【００３７】
図２（ａ）では、ブロック１２の電源がオフであるため、ゲート回路７０の出力端の電位はハイインピーダンス状態（図中、Ｚと記載する）となる。しかし、ブロック１４側のゲート回路（アンドゲート）８０の一方の入力が、電位固定回路６０の働きによってローレベルに固定されるため、ゲート回路８０の出力端の電位がローレベルに強制的に固定される。
【００３８】
これにより、ＣＭＯＳ回路（不図示）の両トランジスタの同時オンによって貫通電流が流れることが、確実に防止される。
【００３９】
また、図２（ｂ）では、ブロック１２の電源がオンし、ブロック１４の電源がオフしている。
【００４０】
この場合、ブロック１４側のゲート回路８０の出力端はハイインピーダンス状態（Ｚ状態）となる。
【００４１】
一方、ブロック１２側のゲート回路７０の出力端がローレベル（Ｌ）に強制的に固定される。これにより、電源がオフして電位が不安定になっているブロック１４側の回路４０において、電源の再投入の場合でも、貫通電流が流れる心配がない。
【００４２】
このように、本実施の形態のブロック間インタフェース回路では、簡易な構成の回路を用い、電源がオンしているブロックの電源（内部電源）を利用して所定の部位の電位固定を行うため、常時オンの電源が不要であり、配線の引き回しによるチップサイズの増大や消費電力の増大の不都合が生じない。
【００４３】
本発明のブロック間インタフェースを用いると、図１に示すようなシステムＬＳＩの各ブロックの電源のオン／オフを、各ブロック毎に自由に、安心して制御することができ、システムＬＳＩの消費電力を効率的に削減することができる。
【００４４】
（実施の形態２）
図３，図４を用いて、実施の形態２にかかるシステムＬＳＩの構成と、ブロック間インタフェース回路の構成および動作を説明する。
【００４５】
図３のシステムＬＳＩの構成は、図１とほとんど同じである。但し、インタフェース制御回路３００が設けられ、このインタフェース制御回路３００から出力される制御信号により、一組のゲート回路（ＩＮＣ１〜ＩＮＣ４）の入力レベルの強制固定を行う点が異なる。
【００４６】
インタフェース制御回路３００は、電源制御回路（電源制御ＬＳＩ）２００から各ブロックの電源の制御に関する情報を受け取り、その情報に基づいて、制御信号を生成する。
【００４７】
なお、インタフェース制御回路３００は、システムＬＳＩ１００内に設けてもよく、あるいは、システムＬＳＩ１００の外部に設けてもよい。
【００４８】
図４（ａ）に示すように、ブロック１２の電源がオフ，ブロック１４の電源がオンのときは、インタフェース制御回路３００は、ブロック１４側のゲート回路８０の一方の入力信号レベルをローレベルに固定する。
【００４９】
これにより、他方の入力信号がハイインピーダンス状態（電位不定）であっても、ゲート回路（アンドゲート）８０の出力レベルはローレベル（Ｌ）に固定される。よって、貫通電流が確実に防止される。
【００５０】
また、図４（ｂ）のように、ブロック１２の電源がオンし、ブロック１４の電源がオフした場合には、ブロック１２側のゲート回路７０の出力端がローレベル（Ｌ）に強制的に固定される。これにより、電源がオフして電位が不安定になっているブロック１４側の回路４０において、電源の再投入の場合でも貫通電流が流れる心配がない。
【００５１】
本実施の形態の場合、インタフェース制御回路３００が、電源制御回路（電源制御ＬＳＩ）２００の制御情報に基づき、ブロック間インタフェース回路のゲート回路の入力を、適応的にきわめて正確に制御できる。
【００５２】
（実施の形態３）
図５，図６を用いて、実施の形態３にかかるシステムＬＳＩの構成と、ブロック間インタフェース回路の構成および動作を説明する。
【００５３】
図５のシステムＬＳＩの構成は、図１と基本的に同じである。但し、各ブロック１２〜１８に、ブロック内部の電源供給および一組のゲート回路の入力レベルの固定の双方を制御するための、電源・インタフェース制御回路４００ａ〜４００ｄが設けられている点で異なる。
【００５４】
図６（ａ）に示すように、ブロック４００ａ，４００ｂにおける内部電源電圧の供給／遮断は、電源・インタフェース制御回路４００ａ，４００ｂにより制御される。
【００５５】
また、ゲート回路７０，８０の入力レベルの固定も、電源・インタフェース制御回路４００ａ，４００ｂにより制御される。
【００５６】
ブロック１２の電源がオフ，ブロック１４の電源がオンのときは、電源・インタフェース制御回路４００ｂは、ブロック１４側のゲート回路８０の一方の入力信号レベルをローレベルに固定する。
【００５７】
これにより、他方の入力信号がハイインピーダンス状態（電位不定）であっても、ゲート回路（アンドゲート）８０の出力レベルはローレベル（Ｌ）に固定される。よって、貫通電流が確実に防止される。
【００５８】
また、図６（ｂ）のように、ブロック１２の電源がオンし、ブロック１４の電源がオフした場合には、ブロック１２側のゲート回路７０の出力端がローレベル（Ｌ）に強制的に固定される。
【００５９】
これにより、電源がオフして電位が不安定になっているブロック１４側の回路４０において、電源の再投入の場合でも、貫通電流が流れる心配がない。
【００６０】
なお、図５，図６（ａ），（ｂ）の例では、電源制御回路（電源制御ＬＳＩ）２００と、各ブロックに設けられた電源・インタフェース制御回路４００ａ〜４００ｄを併用しているが、電源制御回路（電源制御ＬＳＩ）２００自体に、図３のインタフェース制御回路３００と同様の機能を追加し、各ブロック内の電源・インタフェース制御回路４００ａ〜４００ｄを削除するような構成も採用することができる。
【００６１】
本実施の形態の場合、各ブロックの内部電源制御を行う回路が、ブロック間インタフェース回路の制御も同時に行うため、各ブロックの電源のオン／オフとブロック間インタフェースの制御を、容易に、かつ正確に対応づけることができるという利点がある。
【００６２】
（実施の形態４）
図７（図７（ａ），（ｂ）〜図１２（図１２（ａ），（ｂ））は、ブロック間インタフェース回路を構成する一組のゲート回路の、種々のバリエーションを示す回路図である。
【００６３】
図２等と同様に、（ａ）はブロック１２がオフし、ブロック１４がオンしている状態を示し、（ｂ）は、ブロック１２がオンし、ブロック１４がオフしている状態を示す。
【００６４】
図７（ａ），（ｂ）では、一組のゲート回路として、アンドゲート５１とオアゲート５３を用いる。
【００６５】
図７（ａ）では、オアゲート５３の一方の入力レベルを“Ｈ”に固定し、結果的に、オアゲート５３の出力レベルを“Ｈ”に固定する。また、図７（ｂ）では、アンドゲート５１の一方の入力レベルを“Ｌ”に固定し、結果的に、オアゲート５１の出力レベルを“Ｌ”に固定する。
【００６６】
これにより、所定部位の電位が不定となることに起因する貫通電流の発生を防止することができる。
【００６７】
図８（ａ），（ｂ）では、一組のゲート回路として、オアゲート６１とアンドゲート６３を用いる。
【００６８】
図８（ａ）では、アンドゲート６３の一方の入力レベルを“Ｌ”に固定し、結果的に、アンドゲート６３の出力レベルを“Ｌ”に固定する。
【００６９】
図８（ｂ）では、オアゲート６１の一方の入力レベルを“Ｈ”に固定し、結果的に、オアゲート６１の出力レベルを“Ｈ”に固定する。
【００７０】
図９（ａ），（ｂ）では、一組のゲート回路として、ナンドゲート７１とナンドゲート７３を用いる。
【００７１】
図９（ａ）では、ナンドゲート７３の一方の入力レベルを“Ｌ”に固定し、結果的に、ナンドゲート７３の出力レベルを“Ｈ”に固定する。
【００７２】
図９（ｂ）では、ナンドゲート７１の一方の入力レベルを“Ｌ”に固定し、結果的に、ナンドゲート７１の出力レベルを“Ｈ”に固定する。
【００７３】
図１０（ａ），（ｂ）では、一組のゲート回路として、ナンドゲート８１とノアゲート８３を用いる。
【００７４】
図１０（ａ）では、ノアゲート８３の一方の入力レベルを“Ｈ”に固定し、結果的に、ノアゲート８３の出力レベルを“Ｌ”に固定する。
【００７５】
図１０（ｂ）では、ナンドゲート８１の一方の入力レベルを“Ｌ”に固定し、結果的に、ナンドゲート８１の出力レベルを“Ｈ”に固定する。
【００７６】
図１１（ａ），（ｂ）では、一組のゲート回路として、ノアゲート９１とノアゲート９３を用いる。
【００７７】
図１１（ａ）では、ノアゲート９３の一方の入力レベルを“Ｈ”に固定し、結果的に、ノアゲート９３の出力レベルを“Ｌ”に固定する。
【００７８】
図１１（ｂ）では、ノアゲート９１の一方の入力レベルを“Ｈ”に固定し、結果的に、ノアゲート９１の出力レベルを“Ｌ”に固定する。
【００７９】
図１２（ａ），（ｂ）では、一組のゲート回路として、ノアゲート１０１とナンドゲート１０３を用いる。
【００８０】
図１２（ａ）では、ナンドゲート１０３の一方の入力レベルを“Ｌ”に固定し、結果的に、ナンドゲート１０３の出力レベルを“Ｈ”に固定する。
【００８１】
図１２（ｂ）では、ノアゲート１０１の一方の入力レベルを“Ｈ”に固定し、結果的に、ノアゲート１０１の出力レベルを“Ｌ”に固定する。
【００８２】
貫通電流の防止という効果の点では、どれも差はない。但し、トランジスタ回路では、ソース接地（バイポーラトランジスタならエミッタ接地）の出力段トランジスタを用いることが多く、この場合には、入力レベルに対して出力レベルは反転する。
【００８３】
よって、オアやアンドのような正論理のゲートよりも、ノアやナンドといった負論理のゲートの組み合わせを採用することで、インバータによる信号の反転を伴わない分、ゲート数（トランジスタ数）を減らすことができる。
【００８４】
【発明の効果】
以上説明したように、本発明によれば、ブロック間の信号伝達があり、かつ、独立にブロックの電源が遮断されるようなＬＳＩにおいて、ブロックの電源オフに起因する不都合（配線の電位不定等に起因して貫通電流が生じることなど）を簡単な回路でもって、効果的に防止することができる。
【００８５】
つまり、本発明のブロック間インタフェース回路は構成が容易であり、自ブロックの電源を利用するため、常時オンの電源を別に設ける必要がなく、電源配線の引き回しによるチップサイズの増大の問題が生じず、また、消費電力の増大の問題も発生しない。
【００８６】
本発明のブロック間インタフェース回路を採用することにより、システムＬＳＩに集積される複数のブロックの電源のオン／オフを、貫通電流の発生等の不都合を心配することなく、各ブロック毎にダイナミックに変更することができ、これにより、効果的な低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるシステムＬＳＩおよび電源系の全体構成を示す
ブロック図
【図２】（ａ）実施の形態１におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている状態における回路動作を説明するための図
（ｂ）実施の形態１におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている状態における回路動作を説明するための図
【図３】本発明の実施の形態２にかかるシステムＬＳＩの構成を示すブロック図
【図４】（ａ）実施の形態２におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている状態における回路動作を説明するための図
（ｂ）実施の形態２におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている状態における回路動作を説明するための図
【図５】本発明の実施の形態３にかかるシステムＬＳＩの構成を示すブロック図
【図６】（ａ）実施の形態３におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている状態における特徴的な回路動作を説明するための図
（ｂ）実施の形態３におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている状態における特徴的な回路動作を説明するための図
【図７】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路のバリエーションの一例の構成、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路のバリエーションの他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図８】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図９】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図１０】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図１１】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図１２】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【符号の説明】
１２ アナログ／デジタル混在回路ブロック
１４ ＤＳＰブロック
１６ メモリブロック
１８ ＣＰＵブロック
１００ システムＬＳＩ
２００ 電源制御回路（電源制御ＬＳＩ，電源系）
３０，４０ 内部回路
５０，６０ 電位固定回路
ＰＡ１〜ＰＡ４ 電源パッド
ＢＳ１，ＢＳ２ 内部電源配線
ＩＮＣ１〜ＩＮＣ４ ブロック間インタフェース回路を構成する一組のゲート回路
【発明の属する技術分野】
本発明は、ブロック間インタフェース回路およびシステムＬＳＩに関する。
【０００２】
【従来の技術】
携帯電話のような消費電力の低減要求が厳しい機器において、消費電力を削減するために、回路を低消費電力モードとする技術がある。
【０００３】
一般に、全体の回路の電源を完全に遮断してしまうと、消費電力は零にはなるが、電源を再投入したときに、回路が動作可能となるまでの待ち時間が必要となる。
【０００４】
よって、低消費電力モードにおいては、回路が非動作状態としたり（信号入力を遮断して、信号線のレベル変化を禁止するなど）、あるいは、回路の一部の電源供給を停止するに止まり、回路の全体（例えば、一つのマクロブロック全体）の電源をオフすることはしない、というのが一般的な考え方である。
【０００５】
【発明が解決しようとする課題】
近年、システムＬＳＩの大規模化が進展し、従来、個別にＩＣ化されていた種類の異なる複数の回路が、一つの半導体基板に集積される傾向が顕著となってきた。
【０００６】
システムＬＳＩの大規模化は実装面積の縮小にきわめて有効であり、サイズの縮小化がすすむにつれて、同時に、消費電力のよりいっそうの削減も期待されている。例えば、携帯電話のような移動体端末では、多機能化や高速化が加速している分、バッテリー（電池）寿命が短くなる傾向があり、市場における低消費電力化の要求は、さらに厳しさを増している。
【０００７】
したがって、移動体端末等に搭載される大規模システムＬＳＩでは、従来の低消費電力モードの技術を踏襲するだけでは、消費電力の削減要求に十分に応えることができないおそれがある。
【０００８】
このため、本発明の発明者は、従来の常識を破って、システムＬＳＩに集積されている種類の異なる複数のブロック（マクロブロック）の各々の電源供給自体をきめ細かく制御して、ブロック全体の電源オフを実現することで、消費電力削減機能を強化することを検討した。
【０００９】
システムＬＳＩの場合、種類の異なる複数の機能ブロックが集積されているため、各ブロックの用途や各ブロックの連携動作の必要性などに応じて、同時にオンさせる必要のないブロックが存在する可能性が高いため、そのようなブロックの電源をきめ細かく制御してタイムリーにオフしていけば、消費電力の削減効果を高めることができると考えられる。
【００１０】
また、近年の電源電圧は３Ｖを下回るものもあり、単一５Ｖ電源の時代に比べて、電源電圧低下の傾向が著しいため、一旦オフした電源をオンさせる場合も、所定の電圧に達するまでに要する時間が短縮され、この点も、各ブロックの電源を個別にオン／オフ制御することに有利に働くものと考えられる。
【００１１】
しかし、各ブロックの電源を独立にオン／オフさせた場合、例えば、隣接するブロック間で信号の授受を行なうための経路が存在する場合に、電源がオフしたブロックの回路がすべて停止することによって、上述の経路の電位が不定になり、このことが、ＣＭＯＳインバータを構成する２つのトランジスタの同時オンなどを引き起こし、貫通電流を生じさせる原因となるおそれがある。
【００１２】
このような場合の対策としては、信号経路にゲート回路を設けて、そのゲート回路の出力を強制的に固定する技術が知られているが、このような技術を利用するためには、ゲート回路の電源として、常時オンしている電源（つまり、オン／オフされない電源）が必須である。
【００１３】
しかし、常時オンの電源の存在は、低消費電力化の要請と矛盾し、また、そのような電源の配線（電源配線）の引き回しはレイアウト上の制約を多くし、チップサイズの増大の原因ともなる。
【００１４】
さらに、一つの基板に集積されている各ブロックが不定期にオン／オフされるため、オフしているブロックとオンしているブロックの相対的な関係は、常に変化していく。この点も、対策を講じる際の障害になる。
【００１５】
本発明は、このような検討に基づいてなされたものであり、その目的は、ブロック間の信号伝達があり、かつ、独立にブロックの電源が遮断されるようなＬＳＩにおいて、ブロックの電源オフに起因する不都合（配線の電位不定等に起因して貫通電流が生じることなど）を簡単な回路でもって、効果的に防止することにある。
【００１６】
【課題を解決するための手段】
本発明のブロック間インタフェース回路は、ブロック間の信号伝達経路をもつ第１および第２のブロックのそれぞれにゲート回路を配置し、電源がオンしているブロックのそのオン電源（ブロックの内部電源）を用いて、そのブロックに設けられているゲート回路（第１または第２のゲート回路のいずれか）の出力レベルを強制的に固定する。
【００１７】
信号送出側のブロックの電源がオフとなった場合、そのブロックに属するゲート回路の出力はハイインピーダンス状態となるが、信号受信側のブロックに属するゲート回路の出力が、そのブロックの電源を利用して所定レベルに固定されるため、不安定な電位とならず、貫通電流が発生しない。
【００１８】
一方、信号受信側のブロックの電源がオフとなった場合、そのブロックに属するゲート回路も非動作となり、その出力端がハイインピーダンス状態となるが、このとき、この非動作のゲート回路の入力レベルが不定であると、何らかの原因によってゲート回路の出力端のレベルが変動し、あるいは、信号受信側のブロックの電源が再投入された直後に、ＣＭＯＳトランジスタの同時オンを引き起こし、貫通電流が流れる危険性がある。
【００１９】
この点、本発明のブロック間インタフェース回路の場合、電源がオンとなっている信号送出側のブロックに属するゲート回路の出力が、強制的に所定レベルに固定されるため、上述の不都合は生じない。
【００２０】
ゲート回路の入力レベルの固定（結果的に出力レベルの固定）を実現する方法としては、ゲート回路の出力レベルを固定する機能をもつ回路自体が、自ブロックの電源のオン／オフを検出する方式、各ブロックの電源供給の状態を監視して、これに応じてゲート回路の入力レベルを固定する方式、あるいはその回路自体が電源供給制御も兼ねる方式がある。
【００２１】
異なるブロックに属するゲート回路の組み合わせ（一組のゲート回路の組み合わせ）としては、一組のノアゲート、一組のオアゲート、一組のアンドゲート、一組のナンドゲート、一組のノアゲートとナンドゲート、一組のオアゲートとアンドゲートという組み合わせが考えられる。
【００２２】
本発明は構成が容易であり、自ブロックの電源を利用するため、常時オンの電源を別に設ける必要がなく、電源配線の引き回しによるチップサイズの増大の問題が生じず、また、消費電力の増大の問題も発生しない。本発明により、システムＬＳＩの効果的な低消費電力化が可能となる。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１にかかるシステムＬＳＩおよび電源系の全体構成を示す図である。
【００２５】
図示されるように、システムＬＳＩ（システムＬＳＩチップ）１００には、アナログ／デジタル混在回路ブロック１２と、ＤＳＰブロック１４と、メモリブロック１６と、ＣＰＵブロック１８と、が集積されている。
【００２６】
各ブロックには電源パッドＰＡ１〜ＰＡ４が設けられており、各電源パッドＰＡ１〜ＰＡ４を介して、電源制御回路（電源制御ＬＳＩ）２００から電源電圧が供給される。
【００２７】
電源制御回路（電源制御ＬＳＩ）２００は、各ブロック１２〜１８のオン／オフを、別個独立に制御する。例えば、携帯電話のＴＤＤ（時分割多重）モードの通信において、相手側の通信タイミングにおいては、自機の送信回路（例えば、図１のアナログ／デジタル混在回路１２に属する）の電源をオフさせたり、携帯端末を用いてホームネットワークを制御する際、制御に必要な機能をもつブロックを残して、他のブロックの電源をオフさせたりする。
【００２８】
図１の各ブロック１２〜１８は、各ブロック間で、相互に信号の伝達を行う。図１中、点線で囲んで示される部分（ＩＮＣ１〜ＩＮＣ４）には、本発明のブロック間インタフェース回路を構成する一組のゲート回路が設けられている。
【００２９】
図２（ａ），（ｂ）を用いて、本実施の形態のブロック間インタフェース回路の構成と動作を説明する。
【００３０】
図２（ａ）は、信号送出側のブロック１２の電源がオフし、信号受信側のブロック１４の電源がオンしている状態を示しており、図２（ｂ）は、信号送出側のブロック１２の電源がオンし、信号受信側のブロック１４の電源がオフしている状態を示している。
【００３１】
なお、図２（ａ），（ｂ）では、説明の便宜上、ブロック１２とブロック１４間のインタフェース回路を図示している。他のブロックとの間のインタフェースも同様である。
【００３２】
図示されるとおり、ブロック１２には内部電源配線ＢＳ１が設けられ、ブロック１４には内部電源配線ＢＳ２が設けられている。図１の電源パッド（ＰＡ１〜ＰＡ４）からの電源電圧は、内部電源端子１０，２０および内部電源配線ＢＳ１，ＢＳ２を経由して、各回路（ゲート回路７０，８０，回路３０，４０，電位固定回路５０，６０等）に与えられる。
【００３３】
ブロック１２に設けられている回路３０は、ブロック１４に設けられている回路４０に対して、一組のゲート回路（ＩＮＣ１：アンドゲート７０および８０で構成される）を介して信号を送信する。
【００３４】
なお、一組のゲート回路としては、種々のバリエーションが考えられるが、この点については、実施の形態４にて説明する。
【００３５】
電位固定回路５０，６０は、各々が属するブロックの電源電圧を常に検出すると共に、相手方のブロックの電源のオン／オフ情報を受け（この情報を生成する部分は図示しないが、例えば、各ブロックの外部に設けられた、各ブロックの電源のオン／オフ状態を監視する回路によってこの情報が生成される）、自ブロックの電源がオンで、かつ相手方のブロックの電源がオフのときに、ローレベル（Ｌ）の出力をゲート回路７０，８０に与え、各ゲート回路７０，８０の出力レベルをローレベル（Ｌ）に強制的に固定する。
【００３６】
なお、電位固定回路５０，６０は、自ブロックおよび相手方のブロックの双方の電源がオンのときは、ゲート回路７０，８０にハイレベル（Ｈ）の出力を供給する。これにより、ブロック１２の回路３０は、一組のゲート回路（ＩＮＣ１）を介して、ブロック１４の回路４０に自由に信号を送信することができる。
【００３７】
図２（ａ）では、ブロック１２の電源がオフであるため、ゲート回路７０の出力端の電位はハイインピーダンス状態（図中、Ｚと記載する）となる。しかし、ブロック１４側のゲート回路（アンドゲート）８０の一方の入力が、電位固定回路６０の働きによってローレベルに固定されるため、ゲート回路８０の出力端の電位がローレベルに強制的に固定される。
【００３８】
これにより、ＣＭＯＳ回路（不図示）の両トランジスタの同時オンによって貫通電流が流れることが、確実に防止される。
【００３９】
また、図２（ｂ）では、ブロック１２の電源がオンし、ブロック１４の電源がオフしている。
【００４０】
この場合、ブロック１４側のゲート回路８０の出力端はハイインピーダンス状態（Ｚ状態）となる。
【００４１】
一方、ブロック１２側のゲート回路７０の出力端がローレベル（Ｌ）に強制的に固定される。これにより、電源がオフして電位が不安定になっているブロック１４側の回路４０において、電源の再投入の場合でも、貫通電流が流れる心配がない。
【００４２】
このように、本実施の形態のブロック間インタフェース回路では、簡易な構成の回路を用い、電源がオンしているブロックの電源（内部電源）を利用して所定の部位の電位固定を行うため、常時オンの電源が不要であり、配線の引き回しによるチップサイズの増大や消費電力の増大の不都合が生じない。
【００４３】
本発明のブロック間インタフェースを用いると、図１に示すようなシステムＬＳＩの各ブロックの電源のオン／オフを、各ブロック毎に自由に、安心して制御することができ、システムＬＳＩの消費電力を効率的に削減することができる。
【００４４】
（実施の形態２）
図３，図４を用いて、実施の形態２にかかるシステムＬＳＩの構成と、ブロック間インタフェース回路の構成および動作を説明する。
【００４５】
図３のシステムＬＳＩの構成は、図１とほとんど同じである。但し、インタフェース制御回路３００が設けられ、このインタフェース制御回路３００から出力される制御信号により、一組のゲート回路（ＩＮＣ１〜ＩＮＣ４）の入力レベルの強制固定を行う点が異なる。
【００４６】
インタフェース制御回路３００は、電源制御回路（電源制御ＬＳＩ）２００から各ブロックの電源の制御に関する情報を受け取り、その情報に基づいて、制御信号を生成する。
【００４７】
なお、インタフェース制御回路３００は、システムＬＳＩ１００内に設けてもよく、あるいは、システムＬＳＩ１００の外部に設けてもよい。
【００４８】
図４（ａ）に示すように、ブロック１２の電源がオフ，ブロック１４の電源がオンのときは、インタフェース制御回路３００は、ブロック１４側のゲート回路８０の一方の入力信号レベルをローレベルに固定する。
【００４９】
これにより、他方の入力信号がハイインピーダンス状態（電位不定）であっても、ゲート回路（アンドゲート）８０の出力レベルはローレベル（Ｌ）に固定される。よって、貫通電流が確実に防止される。
【００５０】
また、図４（ｂ）のように、ブロック１２の電源がオンし、ブロック１４の電源がオフした場合には、ブロック１２側のゲート回路７０の出力端がローレベル（Ｌ）に強制的に固定される。これにより、電源がオフして電位が不安定になっているブロック１４側の回路４０において、電源の再投入の場合でも貫通電流が流れる心配がない。
【００５１】
本実施の形態の場合、インタフェース制御回路３００が、電源制御回路（電源制御ＬＳＩ）２００の制御情報に基づき、ブロック間インタフェース回路のゲート回路の入力を、適応的にきわめて正確に制御できる。
【００５２】
（実施の形態３）
図５，図６を用いて、実施の形態３にかかるシステムＬＳＩの構成と、ブロック間インタフェース回路の構成および動作を説明する。
【００５３】
図５のシステムＬＳＩの構成は、図１と基本的に同じである。但し、各ブロック１２〜１８に、ブロック内部の電源供給および一組のゲート回路の入力レベルの固定の双方を制御するための、電源・インタフェース制御回路４００ａ〜４００ｄが設けられている点で異なる。
【００５４】
図６（ａ）に示すように、ブロック４００ａ，４００ｂにおける内部電源電圧の供給／遮断は、電源・インタフェース制御回路４００ａ，４００ｂにより制御される。
【００５５】
また、ゲート回路７０，８０の入力レベルの固定も、電源・インタフェース制御回路４００ａ，４００ｂにより制御される。
【００５６】
ブロック１２の電源がオフ，ブロック１４の電源がオンのときは、電源・インタフェース制御回路４００ｂは、ブロック１４側のゲート回路８０の一方の入力信号レベルをローレベルに固定する。
【００５７】
これにより、他方の入力信号がハイインピーダンス状態（電位不定）であっても、ゲート回路（アンドゲート）８０の出力レベルはローレベル（Ｌ）に固定される。よって、貫通電流が確実に防止される。
【００５８】
また、図６（ｂ）のように、ブロック１２の電源がオンし、ブロック１４の電源がオフした場合には、ブロック１２側のゲート回路７０の出力端がローレベル（Ｌ）に強制的に固定される。
【００５９】
これにより、電源がオフして電位が不安定になっているブロック１４側の回路４０において、電源の再投入の場合でも、貫通電流が流れる心配がない。
【００６０】
なお、図５，図６（ａ），（ｂ）の例では、電源制御回路（電源制御ＬＳＩ）２００と、各ブロックに設けられた電源・インタフェース制御回路４００ａ〜４００ｄを併用しているが、電源制御回路（電源制御ＬＳＩ）２００自体に、図３のインタフェース制御回路３００と同様の機能を追加し、各ブロック内の電源・インタフェース制御回路４００ａ〜４００ｄを削除するような構成も採用することができる。
【００６１】
本実施の形態の場合、各ブロックの内部電源制御を行う回路が、ブロック間インタフェース回路の制御も同時に行うため、各ブロックの電源のオン／オフとブロック間インタフェースの制御を、容易に、かつ正確に対応づけることができるという利点がある。
【００６２】
（実施の形態４）
図７（図７（ａ），（ｂ）〜図１２（図１２（ａ），（ｂ））は、ブロック間インタフェース回路を構成する一組のゲート回路の、種々のバリエーションを示す回路図である。
【００６３】
図２等と同様に、（ａ）はブロック１２がオフし、ブロック１４がオンしている状態を示し、（ｂ）は、ブロック１２がオンし、ブロック１４がオフしている状態を示す。
【００６４】
図７（ａ），（ｂ）では、一組のゲート回路として、アンドゲート５１とオアゲート５３を用いる。
【００６５】
図７（ａ）では、オアゲート５３の一方の入力レベルを“Ｈ”に固定し、結果的に、オアゲート５３の出力レベルを“Ｈ”に固定する。また、図７（ｂ）では、アンドゲート５１の一方の入力レベルを“Ｌ”に固定し、結果的に、オアゲート５１の出力レベルを“Ｌ”に固定する。
【００６６】
これにより、所定部位の電位が不定となることに起因する貫通電流の発生を防止することができる。
【００６７】
図８（ａ），（ｂ）では、一組のゲート回路として、オアゲート６１とアンドゲート６３を用いる。
【００６８】
図８（ａ）では、アンドゲート６３の一方の入力レベルを“Ｌ”に固定し、結果的に、アンドゲート６３の出力レベルを“Ｌ”に固定する。
【００６９】
図８（ｂ）では、オアゲート６１の一方の入力レベルを“Ｈ”に固定し、結果的に、オアゲート６１の出力レベルを“Ｈ”に固定する。
【００７０】
図９（ａ），（ｂ）では、一組のゲート回路として、ナンドゲート７１とナンドゲート７３を用いる。
【００７１】
図９（ａ）では、ナンドゲート７３の一方の入力レベルを“Ｌ”に固定し、結果的に、ナンドゲート７３の出力レベルを“Ｈ”に固定する。
【００７２】
図９（ｂ）では、ナンドゲート７１の一方の入力レベルを“Ｌ”に固定し、結果的に、ナンドゲート７１の出力レベルを“Ｈ”に固定する。
【００７３】
図１０（ａ），（ｂ）では、一組のゲート回路として、ナンドゲート８１とノアゲート８３を用いる。
【００７４】
図１０（ａ）では、ノアゲート８３の一方の入力レベルを“Ｈ”に固定し、結果的に、ノアゲート８３の出力レベルを“Ｌ”に固定する。
【００７５】
図１０（ｂ）では、ナンドゲート８１の一方の入力レベルを“Ｌ”に固定し、結果的に、ナンドゲート８１の出力レベルを“Ｈ”に固定する。
【００７６】
図１１（ａ），（ｂ）では、一組のゲート回路として、ノアゲート９１とノアゲート９３を用いる。
【００７７】
図１１（ａ）では、ノアゲート９３の一方の入力レベルを“Ｈ”に固定し、結果的に、ノアゲート９３の出力レベルを“Ｌ”に固定する。
【００７８】
図１１（ｂ）では、ノアゲート９１の一方の入力レベルを“Ｈ”に固定し、結果的に、ノアゲート９１の出力レベルを“Ｌ”に固定する。
【００７９】
図１２（ａ），（ｂ）では、一組のゲート回路として、ノアゲート１０１とナンドゲート１０３を用いる。
【００８０】
図１２（ａ）では、ナンドゲート１０３の一方の入力レベルを“Ｌ”に固定し、結果的に、ナンドゲート１０３の出力レベルを“Ｈ”に固定する。
【００８１】
図１２（ｂ）では、ノアゲート１０１の一方の入力レベルを“Ｈ”に固定し、結果的に、ノアゲート１０１の出力レベルを“Ｌ”に固定する。
【００８２】
貫通電流の防止という効果の点では、どれも差はない。但し、トランジスタ回路では、ソース接地（バイポーラトランジスタならエミッタ接地）の出力段トランジスタを用いることが多く、この場合には、入力レベルに対して出力レベルは反転する。
【００８３】
よって、オアやアンドのような正論理のゲートよりも、ノアやナンドといった負論理のゲートの組み合わせを採用することで、インバータによる信号の反転を伴わない分、ゲート数（トランジスタ数）を減らすことができる。
【００８４】
【発明の効果】
以上説明したように、本発明によれば、ブロック間の信号伝達があり、かつ、独立にブロックの電源が遮断されるようなＬＳＩにおいて、ブロックの電源オフに起因する不都合（配線の電位不定等に起因して貫通電流が生じることなど）を簡単な回路でもって、効果的に防止することができる。
【００８５】
つまり、本発明のブロック間インタフェース回路は構成が容易であり、自ブロックの電源を利用するため、常時オンの電源を別に設ける必要がなく、電源配線の引き回しによるチップサイズの増大の問題が生じず、また、消費電力の増大の問題も発生しない。
【００８６】
本発明のブロック間インタフェース回路を採用することにより、システムＬＳＩに集積される複数のブロックの電源のオン／オフを、貫通電流の発生等の不都合を心配することなく、各ブロック毎にダイナミックに変更することができ、これにより、効果的な低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるシステムＬＳＩおよび電源系の全体構成を示す
ブロック図
【図２】（ａ）実施の形態１におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている状態における回路動作を説明するための図
（ｂ）実施の形態１におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている状態における回路動作を説明するための図
【図３】本発明の実施の形態２にかかるシステムＬＳＩの構成を示すブロック図
【図４】（ａ）実施の形態２におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている状態における回路動作を説明するための図
（ｂ）実施の形態２におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている状態における回路動作を説明するための図
【図５】本発明の実施の形態３にかかるシステムＬＳＩの構成を示すブロック図
【図６】（ａ）実施の形態３におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている状態における特徴的な回路動作を説明するための図
（ｂ）実施の形態３におけるブロック間インタフェース回路の構成と、信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている状態における特徴的な回路動作を説明するための図
【図７】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路のバリエーションの一例の構成、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路のバリエーションの他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図８】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図９】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図１０】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図１１】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【図１２】（ａ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオフし、信号受信側のブロックの電源がオンしている場合における特徴的な回路動作を説明するための図
（ｂ）ブロック間インタフェース回路を構成する一組のゲート回路の他の構成例、ならびに信号送出側のブロックの電源がオンし、信号受信側のブロックの電源がオフしている場合における特徴的な回路動作を説明するための図
【符号の説明】
１２ アナログ／デジタル混在回路ブロック
１４ ＤＳＰブロック
１６ メモリブロック
１８ ＣＰＵブロック
１００ システムＬＳＩ
２００ 電源制御回路（電源制御ＬＳＩ，電源系）
３０，４０ 内部回路
５０，６０ 電位固定回路
ＰＡ１〜ＰＡ４ 電源パッド
ＢＳ１，ＢＳ２ 内部電源配線
ＩＮＣ１〜ＩＮＣ４ ブロック間インタフェース回路を構成する一組のゲート回路
Claims (6)
- 一つの基板に集積された、種類の異なる複数のブロックの電源のオン／オフを各ブロック毎に制御する場合において、前記複数のブロックの各々の間で信号授受を行うための信号経路中の所定箇所における電位の不定状態を防止するために設けられるブロック間インタフェース回路であって、
信号を送出する側の第１のブロックに設けられた、その第１のブロックの電源により動作する第１のゲート回路と、前記信号を受ける側の第２のブロックに設けられた、その第２のブロックの電源により動作する第２のゲート回路と、からなる一組のゲート回路と、
前記第１のブロックまたは前記第２のブロックのいずれかの電源がオンであり、かつ他のブロックの電源がオフのとき、その電源オンのブロックの電源を用いて、その電源オンのブロックに設けられた前記第１または第２のゲート回路の入力レベルを強制的に固定し、その結果としてそのゲート回路の出力端の電位を強制的に固定する機能をもつ回路と、
を有することを特徴とするブロック間インタフェース回路。 - 請求項１において、
前記ゲート回路の出力端の電位を強制的に固定する機能をもつ回路は、前記第１および第２のブロックのそれぞれに設けられており、それらの回路の各々は、前記第１または第２のブロックの電源オンを検出して、前記第１または第２のゲート回路の入力レベルを強制的に固定することを特徴とするブロック間インタフェース回路。 - 請求項１において、
前記ゲート回路の出力端の電位を強制的に固定する機能をもつ回路は、前記第１または第２のブロックにおける電源のオン／オフを監視し、電源がオンしているブロックに設けられている前記一組のゲート回路のうちの少なくとも一つの入力レベルを固定するための信号を供給することを特徴とするブロック間インタフェース回路。 - 請求項１において、
前記ゲート回路の出力端の電位を強制的に固定する機能をもつ回路は、前記第１または第２のブロックの電源のオン／オフを制御する電源制御回路の機能と、前記電源がオンしているブロックに設けられている前記一組のゲート回路の少なくとも一つの入力レベルを固定するための信号を供給する機能と、を併せ持つことを特徴とするブロック間インタフェース回路。 - 請求項１において、
前記一組のゲート回路は、一組のノアゲート、一組のオアゲート、一組のアンドゲート、一組のナンドゲート、一組のノアゲートとナンドゲート、一組のオアゲートとアンドゲートのいずれかで構成されることを特徴とするブロック間インタフェース回路。 - 一つの基板に集積された、種類の異なる複数のブロックの電源のオン／オフを各ブロック毎に独立に制御すると共に、常時オンの電源を持たないシステムＬＳＩであって、
前記複数のブロックの各々の間で信号授受を行うための信号経路中の所定箇所における電位の不定状態を、請求項１〜請求項５のいずれかに記載のブロック間インタフェース回路を用いて防止することを特徴とするシステムＬＳＩ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202850A JP3609805B2 (ja) | 2002-07-11 | 2002-07-11 | ブロック間インタフェース回路およびシステムｌｓｉ |
| US10/460,175 US6882175B2 (en) | 2002-07-11 | 2003-06-13 | Inter-block interface circuit and system LSI |
| CN03145387.2A CN1249564C (zh) | 2002-07-11 | 2003-07-07 | 块间接口电路和***大规模集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202850A JP3609805B2 (ja) | 2002-07-11 | 2002-07-11 | ブロック間インタフェース回路およびシステムｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004048370A JP2004048370A (ja) | 2004-02-12 |
| JP3609805B2 true JP3609805B2 (ja) | 2005-01-12 |
Family
ID=30112650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002202850A Expired - Fee Related JP3609805B2 (ja) | 2002-07-11 | 2002-07-11 | ブロック間インタフェース回路およびシステムｌｓｉ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6882175B2 (ja) |
| JP (1) | JP3609805B2 (ja) |
| CN (1) | CN1249564C (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7136888B2 (en) * | 2000-08-04 | 2006-11-14 | Arithmatica Limited | Parallel counter and a logic circuit for performing multiplication |
| GB2373602B (en) * | 2001-03-22 | 2004-11-17 | Automatic Parallel Designs Ltd | A multiplication logic circuit |
| US7205684B2 (en) * | 2002-11-18 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for designing the same |
| US7260595B2 (en) * | 2002-12-23 | 2007-08-21 | Arithmatica Limited | Logic circuit and method for carry and sum generation and method of designing such a logic circuit |
| US7042246B2 (en) * | 2003-02-11 | 2006-05-09 | Arithmatica Limited | Logic circuits for performing threshold functions |
| US7206949B2 (en) | 2003-03-18 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | System and method for controlling a clock oscillator and power supply voltage based on the energy consumed for processing a predetermined amount of data |
| US7279927B2 (en) * | 2004-02-06 | 2007-10-09 | Agere Systems Inc. | Integrated circuit with multiple power domains |
| JP4562456B2 (ja) * | 2004-08-20 | 2010-10-13 | パナソニック株式会社 | 半導体集積回路 |
| JP2006100991A (ja) * | 2004-09-28 | 2006-04-13 | Matsushita Electric Ind Co Ltd | 不揮発性論理回路及びそれを有するシステムｌｓｉ |
| GB0519363D0 (en) * | 2005-09-22 | 2005-11-02 | Advanced Risc Mach Ltd | Error propagation in integrated circuits |
| JP2007251329A (ja) * | 2006-03-14 | 2007-09-27 | Matsushita Electric Ind Co Ltd | プログラマブルロジックデバイス |
| JP2010283544A (ja) * | 2009-06-03 | 2010-12-16 | Panasonic Corp | 半導体集積回路 |
| JP2011102764A (ja) * | 2009-11-11 | 2011-05-26 | Renesas Electronics Corp | 半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラム |
| JP2012059991A (ja) * | 2010-09-10 | 2012-03-22 | Toshiba Corp | 半導体集積回路 |
| US9936037B2 (en) * | 2011-08-17 | 2018-04-03 | Perftech, Inc. | System and method for providing redirections |
| CN102684659B (zh) * | 2012-05-23 | 2014-05-14 | 永济新时速电机电器有限责任公司 | 利用cpld实现dsp中断复用的装置 |
| US11264989B1 (en) | 2020-08-07 | 2022-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112123A (en) | 1980-02-12 | 1981-09-04 | Nec Corp | Input circuit |
| JPS6181660A (ja) | 1984-09-28 | 1986-04-25 | Fujitsu Ltd | 半導体装置 |
| JPS61134821A (ja) | 1984-12-06 | 1986-06-21 | Matsushita Electric Ind Co Ltd | 電源回路 |
| JPH023272A (ja) | 1988-06-20 | 1990-01-08 | Oki Electric Ind Co Ltd | 過電流保護機能付き半導体集積回路 |
| JP2853718B2 (ja) | 1991-12-18 | 1999-02-03 | 日本電気株式会社 | 出力制御回路 |
| US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| JPH1084274A (ja) | 1996-09-09 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 半導体論理回路および回路レイアウト構造 |
| DE69716308T2 (de) | 1997-05-01 | 2003-03-06 | Mitsubishi Electric Corp | Ausgangspufferschaltung |
| US6208171B1 (en) * | 1998-04-20 | 2001-03-27 | Nec Corporation | Semiconductor integrated circuit device with low power consumption and simple manufacturing steps |
| JP2000207884A (ja) | 1999-01-11 | 2000-07-28 | Hitachi Ltd | 半導体集積回路装置 |
| JP2000299436A (ja) | 1999-04-13 | 2000-10-24 | Hitachi Ltd | 半導体装置 |
| JP2001093275A (ja) * | 1999-09-20 | 2001-04-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6275096B1 (en) * | 1999-12-14 | 2001-08-14 | International Business Machines Corporation | Charge pump system having multiple independently activated charge pumps and corresponding method |
-
2002
- 2002-07-11 JP JP2002202850A patent/JP3609805B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-13 US US10/460,175 patent/US6882175B2/en not_active Expired - Lifetime
- 2003-07-07 CN CN03145387.2A patent/CN1249564C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040010726A1 (en) | 2004-01-15 |
| CN1472623A (zh) | 2004-02-04 |
| US6882175B2 (en) | 2005-04-19 |
| CN1249564C (zh) | 2006-04-05 |
| JP2004048370A (ja) | 2004-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3609805B2 (ja) | ブロック間インタフェース回路およびシステムｌｓｉ | |
| US6639454B2 (en) | Multiple circuit blocks with interblock control and power conservation | |
| US7855593B2 (en) | Semiconductor integrated circuit device | |
| JP4950285B2 (ja) | パッケージを用いたシリコン切り換え電力引き渡しのシステム及び方法 | |
| US6107830A (en) | Integrated circuit device including CMOS tri-state drivers suitable for powerdown | |
| US8395410B2 (en) | Semiconductor integrated circuit and system of controlling the same | |
| JP2001211640A (ja) | 電子装置と半導体集積回路及び情報処理システム | |
| KR100604543B1 (ko) | 모드간 전환 회로를 포함하는 듀얼모드 단말기 | |
| JPH11145397A (ja) | 半導体集積回路装置 | |
| KR101824518B1 (ko) | 전자 기기에서 디바이스 제어 방법 및 장치 | |
| JPH06232349A (ja) | 半導体集積回路 | |
| JP4115973B2 (ja) | 半導体装置および制御方法 | |
| JP2013016573A (ja) | 半導体集積回路装置 | |
| JP2024052214A (ja) | 半導体装置 | |
| JP2002217371A (ja) | 集積回路装置 | |
| JP3895994B2 (ja) | 半導体集積回路 | |
| JP2006059838A (ja) | 半導体装置とそれを使用する電子装置 | |
| US20070191072A1 (en) | Wireless communication device with circuit for unconnecting data input and method thereof | |
| JP2005093796A (ja) | 半導体集積回路の設計手法及び半導体集積回路 | |
| JP2003015790A (ja) | 半導体集積回路 | |
| JPH07226759A (ja) | バス接続制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040901 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041014 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071022 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081022 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091022 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101022 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111022 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121022 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |