JPH023272A - 過電流保護機能付き半導体集積回路 - Google Patents
過電流保護機能付き半導体集積回路Info
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- JPH023272A JPH023272A JP63151400A JP15140088A JPH023272A JP H023272 A JPH023272 A JP H023272A JP 63151400 A JP63151400 A JP 63151400A JP 15140088 A JP15140088 A JP 15140088A JP H023272 A JPH023272 A JP H023272A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000009993 protective function Effects 0.000 title 1
- 230000007257 malfunction Effects 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract 3
- 230000004927 fusion Effects 0.000 abstract 2
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000006378 damage Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体集積回路においてラッチアップ等によ
る電源電流増大による破壊を防止する職能を備えた過電
流保護機能付き半導体集積回路に関するものである。
る電源電流増大による破壊を防止する職能を備えた過電
流保護機能付き半導体集積回路に関するものである。
(従来の技術)
従来、このような分野の技術としては、日経エレクトロ
ニクス、(1982−6−21>日経マグロウヒル社、
P、197−201に記載されるものがあった。
ニクス、(1982−6−21>日経マグロウヒル社、
P、197−201に記載されるものがあった。
相補型MOSトランジスタ(以下、0MO3という)等
を有する半導体集積回路(以下、ICという)では、ラ
ッチアップの発生や、出力端ショート等によって電源電
流が増大することがある。
を有する半導体集積回路(以下、ICという)では、ラ
ッチアップの発生や、出力端ショート等によって電源電
流が増大することがある。
大電流が定常的に流れるようになると、配線の断線や、
素子の破壊を招くことになる。そこで、過電流保護のた
めに種々の提案がなされている。
素子の破壊を招くことになる。そこで、過電流保護のた
めに種々の提案がなされている。
前記文献では、ラッチアップ防止対策について記載され
ている。ラッチアップ現象とは、IC内にできる奇生ト
ランジスタで構成されるPNPトランジスタ及びNPN
トランジスタによるサイリスタ素子が、外部からのサー
ジ、ノイズ等の外乱要因、あるいはIC自身のスイッチ
ングにおいて生じる雑音電流等の内部要因によって導通
状態により、−旦導通すると、電源端子間に大電流が流
れ、そのまま放置すれば、配線の断線、素子の破壊を起
こすという現象である。
ている。ラッチアップ現象とは、IC内にできる奇生ト
ランジスタで構成されるPNPトランジスタ及びNPN
トランジスタによるサイリスタ素子が、外部からのサー
ジ、ノイズ等の外乱要因、あるいはIC自身のスイッチ
ングにおいて生じる雑音電流等の内部要因によって導通
状態により、−旦導通すると、電源端子間に大電流が流
れ、そのまま放置すれば、配線の断線、素子の破壊を起
こすという現象である。
このラッチアップ現象を回避するために、サージの入り
にくい構造のシャーシを用いたり、あるいはコンデンサ
及びフィルタによるノイズカットによって外乱要因によ
るラッチアップを防止している。また、ラッチアップを
起こしにくいICを作るため、前記文献にも記載されて
いるように、奇生トランジスタの電流増幅率を下げるよ
う、CMOSデバイスであれば、Pウェルの深さを深く
したり、P”−Pウェル間の距離を大きくしたり、ある
いは基板抵抗を下げる等の提案がなされている。
にくい構造のシャーシを用いたり、あるいはコンデンサ
及びフィルタによるノイズカットによって外乱要因によ
るラッチアップを防止している。また、ラッチアップを
起こしにくいICを作るため、前記文献にも記載されて
いるように、奇生トランジスタの電流増幅率を下げるよ
う、CMOSデバイスであれば、Pウェルの深さを深く
したり、P”−Pウェル間の距離を大きくしたり、ある
いは基板抵抗を下げる等の提案がなされている。
(発明が解決しようとする課題)
しかしながら、上記構成の回路では、次のような課題が
あった。
あった。
プロセスによる対策や、ICパターンによる対策では、
プロセスコストの増大、チップ面積の増加が問題となり
、ざらにIC自体を外部から守るためのシャーシやフィ
ルタはそれだけでコスト高につながる。また、それらの
対策のいずれにせよ、ラッチアップ耐量は向上しても、
限界点は必ずあり、それを越えるサージ印加や雑音電流
が発生した場合にはラッチアップ等の異常現象を起こし
、ICの重大欠陥にいたることは避けられず、それらを
的確に防止することが困難であった。
プロセスコストの増大、チップ面積の増加が問題となり
、ざらにIC自体を外部から守るためのシャーシやフィ
ルタはそれだけでコスト高につながる。また、それらの
対策のいずれにせよ、ラッチアップ耐量は向上しても、
限界点は必ずあり、それを越えるサージ印加や雑音電流
が発生した場合にはラッチアップ等の異常現象を起こし
、ICの重大欠陥にいたることは避けられず、それらを
的確に防止することが困難であった。
本発明は前記従来技術が持っていた課題として、ラッチ
アップ等による電源電流増大によってICの破壊や誤動
作が生じ、それらを的確に防止することが困難である点
について解決した過電流保護機能付きICを提供するも
のである。
アップ等による電源電流増大によってICの破壊や誤動
作が生じ、それらを的確に防止することが困難である点
について解決した過電流保護機能付きICを提供するも
のである。
(課題を解決するための手段)
本発明は前記課題を解決するために、電源電圧供給ノー
ドに供給される電源電圧により動作するICにおいて、
電源供給制御素子及び判定回路を備えた保護回路を内蔵
させたものでおる。ここで、電源供給制御素子は、第1
または第2の電源端子と前記電源電圧供給ノードとの間
に接続され、制御信号によりオン、オフ動作して電源電
流を制御する素子である。判定回路は、初期状態設定信
号により初期設定されて前記電源供給制御素子をオン状
態にし、かつ電源供給制御素子間の電圧を検出しその電
圧が所定値以下であれば前記電源供給制御素子をオン状
態にし、所定値以上であれば前記電源供給制御素子をオ
フ状態に保護するような前記制御信号を出力する回路で
ある。
ドに供給される電源電圧により動作するICにおいて、
電源供給制御素子及び判定回路を備えた保護回路を内蔵
させたものでおる。ここで、電源供給制御素子は、第1
または第2の電源端子と前記電源電圧供給ノードとの間
に接続され、制御信号によりオン、オフ動作して電源電
流を制御する素子である。判定回路は、初期状態設定信
号により初期設定されて前記電源供給制御素子をオン状
態にし、かつ電源供給制御素子間の電圧を検出しその電
圧が所定値以下であれば前記電源供給制御素子をオン状
態にし、所定値以上であれば前記電源供給制御素子をオ
フ状態に保護するような前記制御信号を出力する回路で
ある。
(作 用)
本発明によれば、以上のように過電流保護機能付きIC
を構成したので、判定回路は、電源供給制御素子の端子
間電圧の変化より、過電流状態を検出してその電源供給
制御素子をオフ状態にし、IC内部回路への電源供給を
遮断するように働く。
を構成したので、判定回路は、電源供給制御素子の端子
間電圧の変化より、過電流状態を検出してその電源供給
制御素子をオフ状態にし、IC内部回路への電源供給を
遮断するように働く。
これにより、簡易、的確に過電流に対するICの保護が
行える。従って前記課題を解決できるのである。
行える。従って前記課題を解決できるのである。
(実施例)
第1図は、本発明の第1の実施例を示す過電流保護機能
付きICの構成図である。
付きICの構成図である。
このICは、電源電圧Vdd用の第1の電源端子1、接
地電位用の第2の電源端子2、及びCM OS等の動作
素子を有するIC内部回路3を備え、それに保護回路を
付加したものである。保護回路は電源供給制御素子10
.初期状態設定回路20、及び判定回路30より構成さ
れている。
地電位用の第2の電源端子2、及びCM OS等の動作
素子を有するIC内部回路3を備え、それに保護回路を
付加したものである。保護回路は電源供給制御素子10
.初期状態設定回路20、及び判定回路30より構成さ
れている。
電源供給制御素子10は、第1の電源端子1から電源電
圧供給ノードN1を通してIC内部回路3へ供給される
電源電流を制御信号S30によりオン、オフする機能を
有し、例えばソースが第1の電源端子1に、ドレインが
電源電圧供給ノードN1に、ゲートが制御信号S30に
より接続されたPチャネルMOSトランジスタ(以下、
1) M OSという)11で構成されている。初期状
態設定回路20は、電源電圧Vddの印加時に初期状態
設定信@320を出力して判定回路30を初期設定する
は能を有し、例えば第1の電源端子1とノードN2間に
接続された抵抗21と、ノードN2と接地電位間に接続
されたコンデンサ22とで構成されている。
圧供給ノードN1を通してIC内部回路3へ供給される
電源電流を制御信号S30によりオン、オフする機能を
有し、例えばソースが第1の電源端子1に、ドレインが
電源電圧供給ノードN1に、ゲートが制御信号S30に
より接続されたPチャネルMOSトランジスタ(以下、
1) M OSという)11で構成されている。初期状
態設定回路20は、電源電圧Vddの印加時に初期状態
設定信@320を出力して判定回路30を初期設定する
は能を有し、例えば第1の電源端子1とノードN2間に
接続された抵抗21と、ノードN2と接地電位間に接続
されたコンデンサ22とで構成されている。
判定回路30は、初期設定時に制御信号S30によりP
MO311をオン状態にし、その後、電源電圧供給ノー
ドN1の電圧が所定°値よりも大きいか否かを検出し、
それに応じた制御信号S30でPMO311をオン、オ
フ制御する機能を有し、例えばインバータ31及び2人
力のナントゲート(以下、NANDゲートという)32
よりなるラッチ回路で構成されている。インバータ31
はその入力側がノードN1に、出力側がPMO311の
ゲート及びNANDゲート32の一方の入力側にそれぞ
れ接続されている。NANDゲート32はその他方の入
力側がノードN2に、出力側がインバータ31の入力側
にそれぞれ接続されている。
MO311をオン状態にし、その後、電源電圧供給ノー
ドN1の電圧が所定°値よりも大きいか否かを検出し、
それに応じた制御信号S30でPMO311をオン、オ
フ制御する機能を有し、例えばインバータ31及び2人
力のナントゲート(以下、NANDゲートという)32
よりなるラッチ回路で構成されている。インバータ31
はその入力側がノードN1に、出力側がPMO311の
ゲート及びNANDゲート32の一方の入力側にそれぞ
れ接続されている。NANDゲート32はその他方の入
力側がノードN2に、出力側がインバータ31の入力側
にそれぞれ接続されている。
これらのインバータ31及びNANDゲート32は、第
1の電源端子1及び接地電位にそれぞれ接続されて常時
、動作状態にある。
1の電源端子1及び接地電位にそれぞれ接続されて常時
、動作状態にある。
次に、動作を説明する。
電源投入の際は、初期状態設定回路20により、そのノ
ードN2が充電されていく過程において、ノードN2上
の初期状態設定信号320で判定回路30の初期設定を
行う。即ち、判定回路30においてインバータ31の出
力は低レベル(以下、パビ′という)となり、それがN
ANDゲート32を通してラッチされるため、゛ビ′の
制御信号S30でPMO311がオン状態となり、IC
内部回路3に電源が供給されるモードとなる。この状態
で、IC内部回路3は所定の動作を行う。
ードN2が充電されていく過程において、ノードN2上
の初期状態設定信号320で判定回路30の初期設定を
行う。即ち、判定回路30においてインバータ31の出
力は低レベル(以下、パビ′という)となり、それがN
ANDゲート32を通してラッチされるため、゛ビ′の
制御信号S30でPMO311がオン状態となり、IC
内部回路3に電源が供給されるモードとなる。この状態
で、IC内部回路3は所定の動作を行う。
つまり、IC外から見ると、何ら従来のICとは変わら
ない動作をする。
ない動作をする。
この状態において、IC内部回路3に接続された人、出
力端子からのノイズ、サージ等により、ラッチアップが
発生した時の動作を、第2図を参照しつつ説明する。な
お、第2図はPMO3の電圧−電流特性例を示す図であ
る。
力端子からのノイズ、サージ等により、ラッチアップが
発生した時の動作を、第2図を参照しつつ説明する。な
お、第2図はPMO3の電圧−電流特性例を示す図であ
る。
ラッチアップが発生すると、第1と第2の電源端子1,
2間に大電流が流れ、PMO311のドレイン・ソース
間電圧Vdsが大きくなっていく。
2間に大電流が流れ、PMO311のドレイン・ソース
間電圧Vdsが大きくなっていく。
これは、第2図に示すPMO3の電圧−電流特性により
決められる値で、プロセス及び設計するトランジスタの
物理的寸法により決められる。
決められる値で、プロセス及び設計するトランジスタの
物理的寸法により決められる。
例えば、ある寸法のPMO311の時、第2図のような
電圧−電流特性であった場合、電流が5mA程度のとき
は、l Vds l =0.5V程度の電位降下である
が、15mAのときは、3■もの電位降下が発生するこ
とになる。
電圧−電流特性であった場合、電流が5mA程度のとき
は、l Vds l =0.5V程度の電位降下である
が、15mAのときは、3■もの電位降下が発生するこ
とになる。
このように、電流に対応した電位降下か得られるため、
ラッチアップによってノードN1の電圧が変化し、それ
がインバータ31の閾値レベルVtを越えると、そのイ
ンバータ31の出力制御信号S30が反転して高レベル
(以下、“Hllという)となり、電源を供給している
PMO311がオフする。そのため、電源経路が切れ、
IC内部回路3への電源供給が停止する。ここで、イン
バータ31及びNANDゲート32は電源電圧Vddが
印加されているため、動作を続け、IC内部回路3への
電流経路を遮断した状態を保持する。従って、IC内部
回路3のワイヤ断線、アルミニウム配線の溶断、素子の
破壊等といった永久破壊や、ICの誤動作を防止できる
。その上、付加する保護回路は、回路構成が簡単で、小
スペースに形成可能であるため、低コストで突環できる
。
ラッチアップによってノードN1の電圧が変化し、それ
がインバータ31の閾値レベルVtを越えると、そのイ
ンバータ31の出力制御信号S30が反転して高レベル
(以下、“Hllという)となり、電源を供給している
PMO311がオフする。そのため、電源経路が切れ、
IC内部回路3への電源供給が停止する。ここで、イン
バータ31及びNANDゲート32は電源電圧Vddが
印加されているため、動作を続け、IC内部回路3への
電流経路を遮断した状態を保持する。従って、IC内部
回路3のワイヤ断線、アルミニウム配線の溶断、素子の
破壊等といった永久破壊や、ICの誤動作を防止できる
。その上、付加する保護回路は、回路構成が簡単で、小
スペースに形成可能であるため、低コストで突環できる
。
PMO311のオフ状態を解除するには、−度電源をオ
フし、再度電源を投入することにより、元の状態に復帰
させることができる。
フし、再度電源を投入することにより、元の状態に復帰
させることができる。
第3図は本発明の第2の実施例を示すICの構成図であ
り、第1図中の要素と共通の要素には同一の符号か付さ
れている。
り、第1図中の要素と共通の要素には同一の符号か付さ
れている。
このICでは、電源供給制御素子10をPNPトランジ
スタ12で構成すると共に、判定回路30内においてイ
ンバータ31の出力側にバッファ33を追加接続してい
る。バッファ33でインバータ31の出力を駆動してP
NPトランジスタ12をオン、オフ制御することにより
、第1の実施例と同様の作用、効果が得られる。
スタ12で構成すると共に、判定回路30内においてイ
ンバータ31の出力側にバッファ33を追加接続してい
る。バッファ33でインバータ31の出力を駆動してP
NPトランジスタ12をオン、オフ制御することにより
、第1の実施例と同様の作用、効果が得られる。
第4図は本発明の第3の実施例を示すIC構成図であり
、第1図中の要素と共通の要素には同一の符号が付され
ている。
、第1図中の要素と共通の要素には同一の符号が付され
ている。
このICでは、第1図の電源供給制御素子10が、電源
電圧供給ノードN1と接地電位の第2の電源端子2との
間に接続され、さらにその電源供給制御素子10がNチ
ャネルMOSトランジスタ(以下、NMO3という)1
3で構成されている。
電圧供給ノードN1と接地電位の第2の電源端子2との
間に接続され、さらにその電源供給制御素子10がNチ
ャネルMOSトランジスタ(以下、NMO3という)1
3で構成されている。
これに対応して判定回路30は、ノードN1゜N2にN
ANDゲート32の入力側が接続され、そのNANDゲ
ート32の出力側が、インバータ31を介して該NAN
Dゲート32の一方の入力側に接続されると共に、NM
O313のゲートに接続されている。
ANDゲート32の入力側が接続され、そのNANDゲ
ート32の出力側が、インバータ31を介して該NAN
Dゲート32の一方の入力側に接続されると共に、NM
O313のゲートに接続されている。
以上の構成において、判定回路30は、初期状態設定回
路20から出力される初期状態設定信号S20により初
期設定され、制御信号S30でNMO313をオン状態
にする。その後、判定回路30はノードN1上の電圧が
所定値以上になると、NANDゲート32から出力する
制御信号S30によりNMO313をオフ状態にするた
め、第1図とほぼ同様の利点が1qられる。なお、判定
回路30による検出電流値は、NMO313のナイスと
該判定回路30の閾値レベルの設定により、決定される
。
路20から出力される初期状態設定信号S20により初
期設定され、制御信号S30でNMO313をオン状態
にする。その後、判定回路30はノードN1上の電圧が
所定値以上になると、NANDゲート32から出力する
制御信号S30によりNMO313をオフ状態にするた
め、第1図とほぼ同様の利点が1qられる。なお、判定
回路30による検出電流値は、NMO313のナイスと
該判定回路30の閾値レベルの設定により、決定される
。
第5図は本発明の第4の実施例を示すICの構成図であ
る。
る。
このICでは、第4図の電源供給制御素子10をNPN
トランジスタ14で構成すると共に、判定回路30内に
おいてNANDゲート32の出力側にバッファ34を追
加接続している。バッファ34でNANDゲート32の
出力を駆動してNPNトランジスタ14をオン、オフ制
御することにより、第4図と同様の作用、効果が得られ
る。
トランジスタ14で構成すると共に、判定回路30内に
おいてNANDゲート32の出力側にバッファ34を追
加接続している。バッファ34でNANDゲート32の
出力を駆動してNPNトランジスタ14をオン、オフ制
御することにより、第4図と同様の作用、効果が得られ
る。
第6図は本発明の第5の実施例を示すICの構成図であ
る。
る。
このICは、第1図におけるIC内部回路3の出力端子
3a、3bのうち、一方の出力端子3aと第1の電源端
子1との間にプルアップ抵抗41を接続したり、あるい
は他方の出力端子3bと第2の電源端子2どの間にプル
ダウン抵抗42を接続したものである。
3a、3bのうち、一方の出力端子3aと第1の電源端
子1との間にプルアップ抵抗41を接続したり、あるい
は他方の出力端子3bと第2の電源端子2どの間にプル
ダウン抵抗42を接続したものである。
判定回路30が大電流を検出してPMO311をオフし
た後は、IC内部回路3の出力端子3a。
た後は、IC内部回路3の出力端子3a。
3bがオープン状態となるが、これを防止するために、
プルアップ抵抗41を接続することにより、一方の出力
端子3aを“H″に固定したり、あるいはプルダウン抵
抗42を接続することにより、他方の出力端子3bを“
ビ′に固定することができる。これは、IC内部回路3
をフェイル・セーフモードに固定するような場合に、有
効な手段である。
プルアップ抵抗41を接続することにより、一方の出力
端子3aを“H″に固定したり、あるいはプルダウン抵
抗42を接続することにより、他方の出力端子3bを“
ビ′に固定することができる。これは、IC内部回路3
をフェイル・セーフモードに固定するような場合に、有
効な手段である。
また、第6図においてNANDゲート32の入力側に外
部端子43を接続してもよい。1度ラッチアップ等を検
出してPMO311をオフし、IC内部回路3への電源
供給を停止した後、外部端子43に信号を供給してPM
O311を強制的にオンすることにより、電源をオフす
ることなく、71j度IC内部回路3への電源供給を開
始することが可能となる。なお、初期状態設定回路20
を省略して、外部端子43のみにより、外部から判定回
路30の初期状態を設定する回路構成にしてもよい。
部端子43を接続してもよい。1度ラッチアップ等を検
出してPMO311をオフし、IC内部回路3への電源
供給を停止した後、外部端子43に信号を供給してPM
O311を強制的にオンすることにより、電源をオフす
ることなく、71j度IC内部回路3への電源供給を開
始することが可能となる。なお、初期状態設定回路20
を省略して、外部端子43のみにより、外部から判定回
路30の初期状態を設定する回路構成にしてもよい。
このように本発明は図示の実施例に限定されず、さらに
電源供給制御素子10、初期状態設定回路20及び判定
回路30、図示以外の回路で構成する等、種々の変形が
可能である。
電源供給制御素子10、初期状態設定回路20及び判定
回路30、図示以外の回路で構成する等、種々の変形が
可能である。
(発明の効果)
以上詳細に説明したように、本発明によれば、電源ライ
ンに電源供給制御素子を設け、その素子を、判定回路に
よる過電流検出によりオフする構成にしたので、大電流
によるアルミニウム配線の溶断、ワイヤ断線等の永久破
壊や、ICの誤動作を簡易、的確に防止でき、それによ
ってICの信頼性が向上する。ここで、CMOSデバイ
スにおけるラッチアップはもちろんのこと、出力端子の
ショート等、他の要因による電源電流過大によるトンプ
ルも回避することができる。その上、本発明によるIC
は、特別な外部回路が不要であり、通常のICと同様に
使用できるため、あらゆる分野で容易に適用可能である
。また、プルアップ抵抗やプルダウン抵抗を付加すれば
、ICの出力状態の設定、つまりフェルール・セーフモ
ードの設定も可能になる。
ンに電源供給制御素子を設け、その素子を、判定回路に
よる過電流検出によりオフする構成にしたので、大電流
によるアルミニウム配線の溶断、ワイヤ断線等の永久破
壊や、ICの誤動作を簡易、的確に防止でき、それによ
ってICの信頼性が向上する。ここで、CMOSデバイ
スにおけるラッチアップはもちろんのこと、出力端子の
ショート等、他の要因による電源電流過大によるトンプ
ルも回避することができる。その上、本発明によるIC
は、特別な外部回路が不要であり、通常のICと同様に
使用できるため、あらゆる分野で容易に適用可能である
。また、プルアップ抵抗やプルダウン抵抗を付加すれば
、ICの出力状態の設定、つまりフェルール・セーフモ
ードの設定も可能になる。
第1図は本発明の第1の実施例を示すICの構成図、第
2図はPMO3の電圧−電流特性例を示す図、第3図、
第4図、第5図、第6図は本発明の第2、第3、第4、
第5の実施例を示すICの構成図でおる。 1.2・・・・・・第1、第2の電源端子、3・・・・
・・IC内部回路、10・・・・・・電源供給制御素子
、20・・・・・・初期状態設定回路、30・・・・・
・判定回路。
2図はPMO3の電圧−電流特性例を示す図、第3図、
第4図、第5図、第6図は本発明の第2、第3、第4、
第5の実施例を示すICの構成図でおる。 1.2・・・・・・第1、第2の電源端子、3・・・・
・・IC内部回路、10・・・・・・電源供給制御素子
、20・・・・・・初期状態設定回路、30・・・・・
・判定回路。
Claims (1)
- 【特許請求の範囲】 電源電圧供給ノードに供給される電源電圧により動作す
る半導体集積回路において、 第1または第2の電源端子と前記電源電圧供給ノードと
の間に接続され制御信号によりオン、オフ動作して電源
電流を制御する電源供給制御素子と、 初期状態設定信号により初期設定されて前記電源供給制
御素子をオン状態にし、かつ前記電源供給制御素子間の
電圧を検出しその電圧が所定値以下であれば前記電源供
給制御素子をオン状態にし、所定値以上であれば前記電
源供給制御素子をオフ状態に保護するような前記制御信
号を出力する判定回路とを、 備えた保護回路を設けたことを特徴とする過電流保護機
能付き半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63151400A JPH023272A (ja) | 1988-06-20 | 1988-06-20 | 過電流保護機能付き半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63151400A JPH023272A (ja) | 1988-06-20 | 1988-06-20 | 過電流保護機能付き半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH023272A true JPH023272A (ja) | 1990-01-08 |
Family
ID=15517762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63151400A Pending JPH023272A (ja) | 1988-06-20 | 1988-06-20 | 過電流保護機能付き半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH023272A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07182896A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 自己過電流保護回路 |
US6882175B2 (en) | 2002-07-11 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Inter-block interface circuit and system LSI |
JP2015504594A (ja) * | 2011-11-01 | 2015-02-12 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 埋込型静電気放電(esd)保護および適応ボディバイアスを用いるブロック電源スイッチ |
-
1988
- 1988-06-20 JP JP63151400A patent/JPH023272A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07182896A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 自己過電流保護回路 |
US6882175B2 (en) | 2002-07-11 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Inter-block interface circuit and system LSI |
JP2015504594A (ja) * | 2011-11-01 | 2015-02-12 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 埋込型静電気放電(esd)保護および適応ボディバイアスを用いるブロック電源スイッチ |
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