KR100606246B1 - Method for forming high purity co thin film having excellent step coverage and low resistivity and method for forming contact plug of semiconductor device using the same - Google Patents

Method for forming high purity co thin film having excellent step coverage and low resistivity and method for forming contact plug of semiconductor device using the same Download PDF

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KR100606246B1 KR1020050012863A KR20050012863A KR100606246B1 KR 100606246 B1 KR100606246 B1 KR 100606246B1 KR 1020050012863 A KR1020050012863 A KR 1020050012863A KR 20050012863 A KR20050012863 A KR 20050012863A KR 100606246 B1 KR100606246 B1 KR 100606246B1
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Abstract

본 발명은 저온, 저압에서 전구체로 Co2(CO)8를 사용하여 Co 박막을 CVD 증착시킴에 의해 종횡비가 매우 큰 3차원 구조물 및 트렌치 구조에 우수한 도포성과 낮은 비저항을 보유하며, 박막 내부에 불순물이 존재하지 않는 고순도 Co 박막의 형성방법과 이를 이용한 반도체 장치의 콘택 플러그 형성방법에 관한 것이다.The present invention has excellent applicability and low resistivity to 3D structure and trench structure with very high aspect ratio by CVD deposition of Co thin film using Co 2 (CO) 8 as precursor at low temperature and low pressure. The present invention relates to a method for forming a high purity Co thin film which does not exist and a method for forming a contact plug of a semiconductor device using the same.

본 발명에 따른 종횡비가 큰 트렌치 내부에 Co 박막을 형성하는 방법은 전구체로 Co2(CO)8(dicobalt octacarbonyl)를 사용하여 40-100℃ 사이의 공정 온도, 0.0001-1Torr 사이의 공정압력으로 Co 박막을 CVD 방법으로 증착하는 것을 특징으로 한다. 상기 Co 박막 형성방법을 이용하여 반도체 장치의 콘택 플러그를 형성할 때 콘택홀 내부에 먼저 Co 박막을 형성하고 후속공정에서 열처리를 진행하면 Co 박막과의 접촉계면에 비저항이 낮은 Co 실리사이드를 형성할 수 있다. According to the present invention, a method of forming a Co thin film in a trench having a high aspect ratio is performed using Co 2 (CO) 8 (dicobalt octacarbonyl) as a precursor, a process temperature of 40-100 ° C., and a process pressure of 0.0001-1 Torr. The thin film is deposited by CVD. When forming a contact plug of a semiconductor device using the Co thin film forming method, first forming a Co thin film in a contact hole and performing heat treatment in a subsequent process may form Co silicide having a low specific resistance on the contact interface with the Co thin film. have.

딥 트렌치, Co 실리사이드, 저온/저압 증착, 접촉 저항 Deep Trench, Co Silicide, Low Temperature / Low Pressure Deposition, Contact Resistance

Description

우수한 도포성과 낮은 비저항을 갖는 고순도 Ｃｏ 박막의 형성방법과 이를 이용한 반도체 장치의 콘택 플러그 형성방법{Method for Forming High Purity Co Thin Film Having Excellent Step Coverage and Low Resistivity and Method for Forming Contact Plug of Semiconductor Device Using the Same}Method for Forming High Purity Co Thin Film Having Excellent Step Coverage and Low Resistivity and Method for Forming Contact Plug of Semiconductor Device Using the Same}

도 1a 내지 도 1f는 종래의 p+ 확산영역에 대한 딥 트렌치 콘택 플러그 구조에서 Ti 실리사이드 제조 공정을 설명하기 위한 공정 단면도,1A to 1F are cross-sectional views illustrating a Ti silicide manufacturing process in a deep trench contact plug structure for a conventional p + diffusion region;

도 2는 공정 압력에 따른 흡착계수의 온도 의존성을 나타낸 그래프,2 is a graph showing the temperature dependence of the adsorption coefficient according to the process pressure,

도 3a 및 도 3b는 공정 압력에 따른 흡착계수의 변화와 도포성의 변화를 나타낸 그래프, 3a and 3b is a graph showing the change in the adsorption coefficient and the coating property according to the process pressure,

도 4a 내지 도 4f는 본 발명의 바람직한 일실시예에 따른 p+ 확산영역에 대한 딥 트렌치 콘택 플러그 구조에서 Co 실리사이드 제조공정을 설명하기 위한 공정 단면도,4A to 4F are cross-sectional views illustrating a process of manufacturing Co silicide in a deep trench contact plug structure for a p + diffusion region according to an exemplary embodiment of the present invention;

도 5는 공정압력과 증착온도에 따른 Co 박막의 잠복기를 나타낸 그래프,5 is a graph showing the latency of the Co thin film according to the process pressure and deposition temperature,

도 6은 증착온도와 공정압력에 따른 Co 박막의 증착율을 나타낸 그래프,6 is a graph showing the deposition rate of Co thin film according to deposition temperature and process pressure;

도 7a 내지 도 7c는 트렌치 구조물에서 공정압력이 0.2Torr이고, 증착온도가 각각 50℃, 60℃, 70℃로 증가할 때의 도포성을 확인하기 위한 SEM 사진,7A to 7C are SEM photographs for confirming applicability when the process pressure is 0.2 Torr in the trench structure and the deposition temperature is increased to 50 ° C., 60 ° C., and 70 ° C., respectively.

도 8a 내지 도 8d는 트렌치 구조물에서 공정압력이 0.03Torr이고, 증착온도 가 각각 50℃, 60℃, 70℃ 및 80℃로 증가할 때의 도포성을 확인하기 위한 SEM 사진,8A to 8D are SEM photographs for confirming applicability when the process pressure is 0.03 Torr in the trench structure and the deposition temperature is increased to 50 ° C., 60 ° C., 70 ° C. and 80 ° C., respectively.

도 9는 증착온도에 따른 Co층의 비저항을 나타낸 그래프,9 is a graph showing the specific resistance of the Co layer according to the deposition temperature,

도 10은 Co 박막 내부의 불순물을 조사한 AES 결과 그래프,10 is a graph showing the results of AES investigation of impurities in a Co thin film;

도 11은 열처리 온도에 따른 Co 박막의 비저항을 나타낸 그래프,11 is a graph showing the specific resistance of the Co thin film according to the heat treatment temperature,

도 12는 열처리 온도에 따른 Co 박막의 XRD 결과를 나타낸 그래프이다.12 is a graph showing the XRD results of the Co thin film according to the heat treatment temperature.

* 도면의 주요부분에 때한 부호설명 ** Explanation of Codes on Major Parts of Drawings

21 ; Si 기판 22 ; p+ 확산영역21; Si substrate 22; p + diffusion

23 ; 층간절연막 24 ; 콘택홀23; Interlayer insulating film 24; Contact hole

25 ; Co 박막 26 ; TiN막25; Co thin film 26; TiN film

27 ; 금속막 27a ; 콘택 플러그27; Metal film 27a; Contact plug

28 ; Ti 배리어막 29 ; 배선막28; Ti barrier film 29; Wiring film

30 ; 반사방지막 31 ; Co 실리사이드30; Antireflection film 31; Co silicide

본 발명은 반도체 장치의 콘택 플러그 형성방법에 관한 것으로, 특히 저온, 저압에서 전구체로 Co2(CO)8를 사용하여 Co 박막을 CVD 증착시킴에 의해 종횡비가 매우 큰 3차원 구조물 및 트렌치 구조에 우수한 도포성과 낮은 비저항을 보유하며, 박막 내부에 불순물이 존재하지 않는 고순도 Co 박막의 형성방법과 이를 이용한 반도체 장치의 콘택 플러그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact plug of a semiconductor device. In particular, by using CVD deposition of a Co thin film using Co 2 (CO) 8 as a precursor at a low temperature and low pressure, it is excellent in a 3D structure and a trench structure having a very high aspect ratio. The present invention relates to a method for forming a high purity Co thin film having applicability and low specific resistance and free of impurities in a thin film, and a method for forming a contact plug of a semiconductor device using the same.

일반적으로 반도체 소자의 금속배선으로 비저항이 낮은 알루미늄(Al)을 사용하고 있다. 그러나, 반도체 소자의 고집적화에 따라 금속배선 형성을 위한 콘택홀의 깊이가 증가되고 콘택홀의 폭은 감소됨에 따라 알루미늄 만으로는 스탭 커버리지(step coverage)가 좋지 않아 스탭 커버리지가 우수한 텅스텐(W)이 금속배선을 위한 재료로 사용되고 있다. 이 경우 텅스텐은 알루미늄 보다 비저항이 높다는 단점을 갖고 있다.In general, aluminum (Al) having low specific resistance is used as metal wiring of semiconductor devices. However, as the integration of semiconductor devices increases, the depth of contact holes for forming metal interconnections increases and the width of contact holes decreases, resulting in poor step coverage with aluminum alone. It is used as a material. In this case, tungsten has a higher specific resistance than aluminum.

한국공개특허공보 제2001-60973호에는 콘택홀 내부에 채워진 W막을 에치백한 후 라이너층으로 형성된 Ti/TiN막이 반도체 소자의 리프레시 특성을 악화시키는 문제점을 고려하여 콘택홀 내부에 장벽금속막, 텅스텐막, 알루미늄막을 연속하여 형성하고 이를 패턴닝하여 금속배선 패턴을 형성함에 의해 금속배선의 열화없이 공정단계를 감소시키고 리프레시 특성을 개선한 기술이 개시되어 있다.Korean Patent Publication No. 2001-60973 discloses a barrier metal film and a tungsten layer in a contact hole in consideration of a problem that a Ti / TiN film formed of a liner layer deteriorates the refresh characteristics of a semiconductor device after etching back the W film filled in the contact hole. By forming a metal wiring pattern by continuously forming a film and an aluminum film and patterning the same, a technique of reducing a process step and improving refresh characteristics without deterioration of metal wiring is disclosed.

이 종래 기술에서는 장벽금속막으로 Ti/TiN막을 사용하고 있다. 그런데 이러한 종래 금속배선 형성방법은 그후 열처리에 의해 PMOS인 경우 하지층이 p+ 확산영역의 보론(B)이 Ti와 반응하여 Ti 보라이드를 형성함에 따라 p+ 확산영역에 보론이 결핍하게 되어 확산영역의 기능이 악화되는 문제가 존재하고 있다.In this prior art, a Ti / TiN film is used as the barrier metal film. However, in the conventional metal wiring forming method, in the case of PMOS by heat treatment, as the boron (B) in the p + diffusion region reacts with Ti to form Ti boride, boron is deficient in the p + diffusion region. There is a problem of deteriorating function.

또한, 콘택홀의 종횡비가 약 5이상 증가됨에 따라 콘택홀을 도전막으로 채우는 과정에서 보이드(void) 등이 발생되는 문제점이 있다. 특히, 메탈 콘택을 형성함에 있어서, 반도체 장치에 요구되는 콘택 저항을 유지시키기 위해 콘택홀 내부에 배리어 메탈로서 Ti/TiN막을 CVD(화학기상증착법)으로 형성하게 되는데, 이러한 배리어 메탈을 형성할 경우 스텝 커버리지 특성이 나빠 콘택홀 상부에 오버행(overhang)이 형성되고, 이로 인하여 콘택홀 상부의 임계치수가 감소되어 콘택홀 내부에 도전막이 채워지지 않아 콘택 저항이 높아지는 문제점을 고려하여, 배리어 메탈을 형성하기 전, 다이렉트 콘택 또는 메탈 콘택 등을 형성하기 위한 콘택홀 내부에 스퍼터링 방식으로 코발트(Co) 실리사이드막을 형성하고 콘택홀 하부 이외의 실리사이드막을 제거한 후에 결과물 상부에 배리어막을 증착하고 콘택홀 내부에 도전물을 충진하는 반도체 장치의 콘택홀 제조 방법 기술이 제시되어 있다.In addition, as the aspect ratio of the contact hole is increased by about 5 or more, there is a problem in that voids are generated in the process of filling the contact hole with the conductive film. In particular, in forming a metal contact, a Ti / TiN film is formed by CVD (chemical vapor deposition) as a barrier metal in the contact hole in order to maintain a contact resistance required for a semiconductor device. Due to poor coverage characteristics, an overhang is formed on the upper part of the contact hole, which reduces the critical dimension of the upper part of the contact hole, thereby preventing the conductive layer from filling in the contact hole, thereby increasing the contact resistance. Cobalt (Co) silicide film is formed in the contact hole for forming a direct contact or a metal contact by sputtering, and after removing the silicide film other than the bottom of the contact hole, the barrier film is deposited on the resultant and the conductive material is filled in the contact hole. A method for manufacturing a contact hole in a semiconductor device is disclosed.

한편, 한국공개특허공보 제2001-77133호에는 콘택홀의 종횡비(Aspect Ratio)에 상관없이 배리어 금속막을 용이하게 형성하기 위한 반도체 소자의 금속배선 형성방법이 개시되어 있다. 이 종래의 금속배선 형성방법은 반도체 기판상에 절연막을 형성하고, 절연막을 선택적으로 제거하여 콘택홀을 형성한 후, 노출된 반도체 기판의 표면에만 배리어 금속막을 형성하고, 배리어 금속막상에 금속 플러그를 형성하는 것을 특징으로 하고 있다.Meanwhile, Korean Laid-Open Patent Publication No. 2001-77133 discloses a method for forming a metal wiring of a semiconductor device for easily forming a barrier metal film regardless of an aspect ratio of a contact hole. In this conventional metal wiring forming method, an insulating film is formed on a semiconductor substrate, and the insulating film is selectively removed to form a contact hole, a barrier metal film is formed only on the exposed surface of the semiconductor substrate, and a metal plug is formed on the barrier metal film. It is characterized by forming.

또한, 한국공개특허공보 제2001-58825호에는 콘택홀의 깊이가 증가함에 따라 콘택 플러그를 2단으로 중첩하여 형성한 기술이 개시되어 있다.In addition, Korean Laid-Open Patent Publication No. 2001-58825 discloses a technology in which contact plugs are formed in two stages as contact depths increase.

더욱이, 반도체 메모리 소자가 고집적화 됨에 따라서 빠른 동작 속도가 요구되는 소자가 연구개발 되어지고 있다. 특히 빠른 동작 속도를 요구하는 소자에서는 배선용 금속 콘택층과 능동소자의 실리콘 확산영역 계면간의 콘택 저항을 낮추기 위하여 비저항이 낮은 물질로써 실리사이드를 사용한다. 이러한 저 저항 물질로서 Ti 실리사이드(silicide)를 현재 사용하고 있다. Furthermore, as semiconductor memory devices are highly integrated, devices that require fast operating speeds have been researched and developed. Particularly, in a device requiring a high operating speed, silicide is used as a material having a low specific resistance to lower the contact resistance between the wiring metal contact layer and the silicon diffusion region interface of the active device. Ti silicide is currently used as such a low resistance material.

도 1a 내지 도 1f를 참고하여 상기한 Ti 실리사이드를 이용한 반도체 소자의 콘택 플러그 구조를 설명한다.1A to 1F, a contact plug structure of a semiconductor device using Ti silicide will be described.

도 1a와 같이 종횡비가 13:1 이상으로 매우 큰 트렌치(trench)(4) 구조를 SiO2로 이루어진 층간절연막(3)에 형성한 후, 도 1b와 같이 트렌치(4) 내부를 포함한 전체 표면에 Ti 배리어막(5)을 증착한다. 이 경우, 종래의 공정에서는 실리사이드 형성에 필요한 Ti은 스퍼터링 방법으로 증착하는데 종횡비가 큰 구조에서는 트렌치 구조의 하부에 까지 증착하는 것이 어렵기 때문에 도포성이 매우 우수한 CVD 증착 공정이 개발되어야 하지만 Ti는 CVD로 증착하는 것이 어려운 물질이다.A trench 4 structure having a very high aspect ratio of more than 13: 1 as shown in FIG. 1A is formed in the interlayer insulating film 3 made of SiO 2 , and then the entire surface including the inside of the trench 4 as shown in FIG. 1B. The Ti barrier film 5 is deposited. In this case, in the conventional process, Ti required for silicide formation is deposited by sputtering method, but in a structure having a large aspect ratio, it is difficult to deposit down to the bottom of the trench structure, so a CVD deposition process having excellent coating property should be developed, but Ti is used as CVD. It is a difficult material to deposit with.

그후, 도 1c와 같이 증착된 Ti막(5)위에 금속 배리어층(6)으로서 TiN을 증착한 후, 도 1d와 같이 트렌치(4) 내부에 금속 콘택층(7)으로서 Al을 증착한다.Thereafter, TiN is deposited as the metal barrier layer 6 on the Ti film 5 deposited as shown in FIG. 1C, and then Al is deposited as the metal contact layer 7 inside the trench 4 as shown in FIG. 1D.

이어서, 도 1e와 같이 CMP(chemical mechanical polishing)를 실시하여 상부면을 평탄화하고, Ti 배리어막(8), Al 배선막(9) 및 TiN 반사방지막(10)을 순차적으로 형성한 후 패턴닝한다. 이러한 공정으로 패터닝된 배선층을 열처리하면 도 1f와 같이, 실리콘 기판(1)에 형성된 p+ 확산영역(2)이 Ti 배리어막(5)과 반응하여 접촉계면에 Ti 실리사이드(11)가 형성된다. Subsequently, the upper surface is planarized by performing chemical mechanical polishing (CMP) as shown in FIG. 1E, and the Ti barrier film 8, the Al wiring film 9, and the TiN antireflection film 10 are sequentially formed and then patterned. . When the wiring layer patterned by this process is heat-treated, as shown in FIG. 1F, the p + diffusion region 2 formed in the silicon substrate 1 reacts with the Ti barrier layer 5 to form Ti silicide 11 on the contact interface.

그러나, 공정온도가 700℃ 이상이기 때문에 상기한 콘택 영역에서는 사용될 수 있지만 비아(via)와 같이 하지층이 같은 금속으로 이루어진 경우에는 사용하기가 힘든 문제가 있다. 결정적으로 p+ 확산영역에서는 Ti이 p+ 확산영역에 주입되어 있는 보론(B)과 반응하여 Ti 보라이드(boride)를 형성하여 p+ 확산영역내의 보론이 결핍되는 문제가 있어서 이에 대한 해결이 절실히 요구되고 있다.However, since the process temperature is 700 ° C. or more, it may be used in the contact region, but it is difficult to use when the underlying layer is made of the same metal as the via. Critically, in the p + diffusion region, Ti reacts with boron (B) injected into the p + diffusion region to form Ti boride, and thus boron in the p + diffusion region is deficient. .

이러한 이유로 콘택 저항이 낮은 Co 실리사이드를 적용하려는 연구가 활발히 연구되어지고 있다. 이미 CCTBA(DiCobalt HexaCarbonyl t-Butylacetylene) [Co2(CO)6(CH3)3CCCH]과 같은 전구체가 우수한 도포성(step coverage)을 가지고 180-200℃ 온도에서 증착이 가능한 것으로 발표되었다. 그러나, 이러한 전구체를 사용하여 증착되는 Co 박막은 박막 내부에 탄소(C)와 같은 불순물이 3-20at%로 남아 있어 비저항이 높은 문제점이 대두되고 있다.For this reason, studies are being actively conducted to apply Co silicide having a low contact resistance. Already CCTBA (DiCobalt HexaCarbonyl t-Butylacetylene) It has been reported that precursors such as [Co 2 (CO) 6 (CH 3 ) 3 CCCH] can be deposited at temperatures of 180-200 ° C. with good step coverage. However, the Co thin film deposited using such a precursor has a high specific resistance because impurities such as carbon (C) remain in the thin film at 3-20 at%.

따라서, 본 발명은 이러한 종래기술의 문제점을 해결하기 위해서 도출된 것으로, 그 목적은 Co2(CO)8(dicobalt octacarbonyl) 전구체(precursor)를 사용하여 CVD 방법으로 100℃ 이하의 저온, 저압으로 동종(homogeneous) 반응과 기상(gas phase) 반응을 억제시킴에 의해 종횡비가 매우 큰 3차원 구조물 및 트렌치 구조에 우수한 도포성과 낮은 비저항을 보유하며, 박막 내부에 불순물이 존재하지 않는 고순도 Co 박막의 형성방법을 제공하는 데 있다.Therefore, the present invention was derived to solve the problems of the prior art, and its object is homogeneous at low temperature and low pressure of 100 ° C. or lower by CVD method using a Co 2 (CO) 8 (dicobalt octacarbonyl) precursor (precursor). Method of forming high purity Co thin film which has excellent applicability and low specific resistance to 3D structure and trench structure with very high aspect ratio by suppressing (homogeneous) reaction and gas phase reaction. To provide.

본 발명의 다른 목적은 우수한 도포성과 낮은 비저항을 보유한 Co 박막의 형성방법을 이용하여 종횡비가 매우 큰 딥 트렌치(deep trench) 구조의 콘택홀에 대한 증착이 용이하게 이루어질 수 있는 반도체 장치의 콘택 플러그 형성방법을 제공하는 데 있다.Another object of the present invention is to form a contact plug of a semiconductor device which can be easily deposited on contact holes having a deep trench structure having a very high aspect ratio by using a method of forming a Co thin film having excellent applicability and low resistivity. To provide a way.

본 발명의 또 다른 목적은 종횡비가 매우 큰 딥 트렌치 구조에서 p+ 확산영역에 대한 콘택 플러그를 형성할 때 Ti 배리어막이 p+ 확산영역의 보론과 반응하여 Ti 보라이드를 형성함에 따라 p+ 확산영역의 보론이 결핍되는 현상을 방지할 수 있는 반도체 장치의 콘택 플러그 형성방법을 제공하는 데 있다.It is still another object of the present invention to form a boride in a p + diffusion region as a Ti barrier film reacts with boron in a p + diffusion region to form a contact plug for a p + diffusion region in a deep trench structure having a very high aspect ratio. The present invention provides a method for forming a contact plug of a semiconductor device capable of preventing a phenomenon of deficiency.

상기와 같은 목적을 달성하기 위해, 본 발명은 종횡비가 큰 트렌치 내부에 Co 박막을 형성하는 방법에 있어서, 전구체로 Co2(CO)8(dicobalt octacarbonyl)를 사용하여 40-100℃ 사이의 공정 온도, 0.0001-1Torr 사이의 공정압력으로 Co 박막을 CVD 방법으로 증착하는 것을 특징으로 하는 트렌치 내부에 Co 박막 형성방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a Co thin film inside the trench having a high aspect ratio, using a Co 2 (CO) 8 (dicobalt octacarbonyl) as a precursor process temperature between 40-100 ℃ The present invention provides a method of forming a Co thin film in a trench, wherein the Co thin film is deposited by a CVD method at a process pressure of 0.0001-1 Torr.

본 발명의 다른 특징에 따르면, 본 발명은 반도체 장치의 하지층에 대한 콘택 플러그 형성방법에 있어서, 상기 하지층 위에 층간절연막을 형성하고 콘택 플러그가 형성될 부분의 하지층을 노출시키기 위해 콘택홀을 형성하는 제1단계와; 상기 제1단계가 완료된 결과물의 표면을 따라 전구체로 Co2(CO)8를 사용하여 100℃ 이하의 낮은 온도, 1Torr 이하의 낮은 공정압력으로 Co 박막을 CVD 방법으로 증착하는 제2단계와; 상기 Co 박막이 형성된 전체 구조 상부에 배리어 막을 형성하는 제3단계와; 상기 배리어 막이 형성된 전체 구조 상부에 콘택 플러그로 이용될 금속막을 형성하는 제4단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법을 제공한다.According to another aspect of the invention, the present invention provides a method for forming a contact plug for an underlayer of a semiconductor device, the contact hole is formed to form an interlayer insulating film on the underlayer and expose the underlayer of the portion where the contact plug is to be formed. Forming a first step; Depositing a Co thin film by a CVD method at a low temperature below 100 ° C. and a low process pressure below 1 Torr using Co 2 (CO) 8 as a precursor along the surface of the resultant of the first step; Forming a barrier film on the entire structure of the Co thin film; And a fourth step of forming a metal film to be used as a contact plug on the entire structure on which the barrier film is formed.

상기 하지층은 반도체 장치의 게이트 전극 및/또는 소스/드레인 확산영역이 가능하며, 또한 상기 소스/드레인 확산영역은 보론(B)이 도우프되어 있는 p+ 확산영역일 수 있다.The underlayer may be a gate electrode and / or a source / drain diffusion region of a semiconductor device, and the source / drain diffusion region may be a p + diffusion region doped with boron (B).

더욱이, 상기 콘택 플러그 형성은 상기 콘택홀의 상부로 노출된 Co 박막, 배리어막 및 콘택 플러그로 이용될 금속막을 평탄화하여 콘택 플러그를 정의하는 단계와; 상기 콘택 플러그 위에 금속 배선을 형성하는 단계와; 상기 결과물을 열처리하여 상기 Co 박막과 접촉하는 하지층에 Co 실리사이드를 형성하는 단계를 더 포함한다.Further, the contact plug formation may include: defining a contact plug by planarizing a Co thin film, a barrier film, and a metal film to be used as a contact plug exposed to the upper portion of the contact hole; Forming a metal wire on the contact plug; And heat treating the resultant to form Co silicide in an underlying layer in contact with the Co thin film.

일반적으로 Co2(CO)8는 비저항이 낮고 저온에서 증착이 가능하지만 대다수의 사용자가 가능한 한 공정시간을 단축하기 위하여 주지된 200℃ 이상의 공정조건으로 증착을 실시하였으며, 이 경우 도포성이 매우 불량하여 공정 적용이 어려운 문제가 있다. 본 발명은 이러한 Co2(CO)8를 이용하여 종횡비가 매우 큰 트렌치 구조에서 매우 낮은 비저항을 보유함과 동시에 우수한 도포성을 확보하는 공정기술을 제안하고자 한다. In general, Co 2 (CO) 8 has a low specific resistance and can be deposited at low temperatures, but most of the users have carried out deposition under a well-known process condition of 200 ° C. or more in order to reduce the process time as much as possible, in which case coating property is very poor. Therefore, there is a problem in that the process application is difficult. The present invention uses this Co 2 (CO) 8 In the trench structure having a very high aspect ratio, we propose a process technology that has a very low resistivity and at the same time ensures excellent coating properties.

일반적으로 Co 박막의 CVD 공정에서 발생하는 흡착 과정을 일차원 확산 모델에 적용시키면, 바닥 도포성(Bt: bottom coverage)은 다음 수학식 1로 표현될 수 있다(Y. Akiama, N. Imaishi, "Applicability of one-dimensional diffusion model for step coverage analysis-Comparison with a simple Monte Carlo method", Appl. Phys. Lett, Vol. 67, No. 5, pp. 620-622, (1995) 참조).In general, if the adsorption process generated in the CVD process of the Co thin film is applied to the one-dimensional diffusion model, the bottom coverage (Bt) may be expressed by the following equation (Y. Akiama, N. Imaishi, "Applicability of one-dimensional diffusion model for step coverage analysis-Comparison with a simple Monte Carlo method ", Appl. Phys. Lett, Vol. 67, No. 5, pp. 620-622, (1995).

Figure 112005008208872-pat00001
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상기 수학식 1에서, Bt(바닥 도포성; bottom coverage)는 트렌치 바닥의 Co 두께/표면의 Co 두께, As는 종횡비(예를들어, 13/1), 그리고 φ는 dimensionless number이며 흡착계수(sticking coefficient: η)에 의해 다음수학식 2와 같이 쓸 수 있다.In Equation 1, Bt (bottom coverage) is the Co thickness of the trench bottom / Co thickness, A s is the aspect ratio (eg, 13/1), and φ is the dimensionless number and the adsorption coefficient ( The sticking coefficient (η) can be written as Equation 2 below.

Figure 112005008208872-pat00002
Figure 112005008208872-pat00002

상기 수학식 1은 일차원 확산 모델의 경우, ai = 2 로 정의되고, As=13 이다. 따라서, 증착 온도에 따른 Bt를 식에 대입하고 φ를 수학식 2식에 적용시키면 증착 온도에 따른 흡착계수를 구할 수 있다. 하기 표 1에 공정 압력과 증착 온도에 따른 바닥 도포성(Bt)과 흡착계수(η)를 정리하였다. In the case of the one-dimensional diffusion model, Equation 1 is defined as ai = 2 and A s = 13. Therefore, by substituting Bt according to the deposition temperature into the equation and applying φ to Equation 2, the adsorption coefficient according to the deposition temperature can be obtained. Table 1 summarizes the bottom coatability (Bt) and the adsorption coefficient (η) according to the process pressure and the deposition temperature.

Figure 112005008208872-pat00003
Figure 112005008208872-pat00003

또한, 도 2에 공정 압력변화에 따른 흡착계수(η)의 온도 의존성을 나타내었다. In addition, Figure 2 shows the temperature dependence of the adsorption coefficient (η) according to the process pressure change.

상기 표 1과 도 2에서 나타나듯이 증착 온도가 증가하면 상대적으로 흡착계수(η)는 증가하므로 트렌치 내부로 Co 전구체가 공급되지 못하고 기판 표면에서의 흡착이 더 활발히 이루어지게 된다. 이러한 결과는 급격한 증착율에 기인하는 중간 반응물에 대한 설명을 뒷받침해준다. 즉, 기상 반응으로 인한 중간 반응물의 생성은 흡착계수 값을 크게 만들기 때문에 급격히 증가하는 증착율 거동을 보이며, 동시에 높은 흡착계수는 도포성을 저하시키는 원인이 된다. As shown in Table 1 and FIG. 2, as the deposition temperature increases, the adsorption coefficient η is relatively increased, so that Co precursor is not supplied into the trench and adsorption is more actively performed on the substrate surface. These results support the explanation of the intermediate reactants due to the rapid deposition rate. That is, the formation of the intermediate reactants due to the gas phase reaction causes the adsorption coefficient value to increase, resulting in a rapidly increasing deposition rate behavior, and at the same time, a high adsorption coefficient causes a decrease in applicability.

위에서 언급 하였듯이 공정 압력이 증가할수록 기체 충돌은 빈번해지며 기상 반응이 활발히 진행되어 트렌치 웨이퍼 표면에서의 흡착계수 값이 증가하게 된다. 따라서, 트렌치 구조에서 균일한 증착을 하기 위해서는 기상 반응을 최대한 억제시키고 흡착계수 값을 가능한 한 낮춰야 한다. 이러한 공정조건을 만족시키기 위해서는 증착 온도는 낮추고 기체 충돌을 억제할 수 있도록 공정 압력은 낮아져야 한다. As mentioned above, as the process pressure increases, gas collisions become more frequent, and the gas phase reaction is actively progressed, thereby increasing the adsorption coefficient value on the trench wafer surface. Therefore, in order to achieve uniform deposition in the trench structure, it is necessary to suppress the gas phase reaction as much as possible and lower the adsorption coefficient value as much as possible. In order to satisfy these process conditions, the deposition temperature must be lowered and the process pressure must be lowered to suppress gas collisions.

공정 압력에 따른 흡착계수의 변화와 도포성은 도 3a 및 도 3b에 나타낸 바와 같다. 도 3a와 같이 공정 압력(Working pressure)이 증가하면 흡착 계수(Sticking probability(η)는 증가하며, 도 3b와 같이 공정압력이 증가하면 바닥 도포성(bottom coverage)은 불량하게 되는 것을 알 수 있다.The change in the adsorption coefficient and the applicability according to the process pressure are shown in FIGS. 3A and 3B. As the working pressure increases as shown in FIG. 3A, the sticking probability (η) increases, and as shown in FIG. 3B, the bottom coverage becomes poor.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

먼저 본 발명의 핵심은 Si, SiO2, low-k 기판 중 하나로 이루어지는 하지층(1)에 Co2(CO)8(dicobalt octacarbonyl) 전구체를 사용하여 CVD 방법으로 100℃ 이하의 저온, 저압으로 증착함에 의해 동종(homogeneous) 반응과 기상(gas phase) 반응을 억제시켜서 종횡비가 매우 큰 일반적인 중공부를 갖는 3차원 구조물 및 트렌치 구조에도 우수한 도포성과 낮은 비저항을 보유하며, 박막 내부에 불순물이 존재하지 않는 고순도 Co 박막을 형성하는 방법에 있다. First of all, the core of the present invention is deposited at low temperature and low pressure of 100 ° C. or less by using a CVD method using a Co 2 (CO) 8 (dicobalt octacarbonyl) precursor on an underlying layer 1 composed of one of Si, SiO 2 and low-k substrates. By suppressing homogeneous reaction and gas phase reaction, it has excellent applicability and low resistivity even in 3D structure and trench structure with general hollow part with very high aspect ratio, and high purity without impurities in thin film It is a method of forming a Co thin film.

상기한 고순도 Co 박막을 형성하는 자세한 공정조건에 대하여는 이후에 상세하게 설명하며, 먼저 딥 트렌치 콘택 플러그 구조에서 Co 실리사이드 제조공정을 설명한다.Detailed process conditions for forming the high-purity Co thin film will be described in detail later. First, a process of manufacturing Co silicide in a deep trench contact plug structure will be described.

첨부된 도 4a 내지 도 4f는 본 발명의 바람직한 일실시예에 따른 p+ 확산영역에 대한 딥 트렌치 콘택 플러그 구조에서 Co 실리사이드 제조공정을 설명하기 위한 공정 단면도이다.4A to 4F are cross-sectional views illustrating a process of manufacturing Co silicide in a deep trench contact plug structure for a p + diffusion region according to an exemplary embodiment of the present invention.

도 4a에 도시된 반도체 장치 구조는 Si 기판(21)에 보론(B)과 같은 p+형 불순물이 도우프된 p+ 확산영역(22)이 형성되어 있는 PMOS 구조에서 층간절연막(23)으로서 SiO2, 피에스지(PSG), 비피에스지(BPSG) 또는 유에스지(USG) 등이 형성되고, p+ 확산영역(22)에 대한 콘택홀(24)이 식각에 의해 트렌치 형태로 이루어진 것이다.The semiconductor device structure shown in FIG. 4A is a SiO 2 , interlayer insulating film 23 in a PMOS structure in which a p + diffusion region 22 doped with a p + type impurity such as boron B is formed on a Si substrate 21. PSG, BPSG, USG, and the like are formed, and the contact hole 24 for the p + diffusion region 22 is formed in a trench by etching.

도 4a와 같이 층간절연막(23)에 높은 종횡비, 예를들어, 13:1의 딥 트렌치 구조를 형성한다. 이 경우 상기 콘택홀(24)이 형성되어 노출되는 하지층은 PMOS 구조의 p+ 확산영역 이외에 불순물이 도우프된 다결정실리콘 또는 알루미늄(Al) 등과 같은 금속물로 이루어진 하부도전막이 적용될 수 있다. 따라서, 상기 다결정실리콘 또는 하부도전막이 하지층으로 적용되는 경우 본 발명의 콘택 플러그는 메탈-메탈을 연결하는 게이트 전극 연결이나, 메탈-실리콘을 연결하는 소스/드레인 영역에 대한 연결 구조에 이용될 수 있다. As shown in FIG. 4A, a deep trench structure having a high aspect ratio, for example, 13: 1, is formed in the interlayer insulating film 23. In this case, a lower conductive film made of a metal material such as polycrystalline silicon or aluminum (Al) doped with impurities may be applied to the underlying layer where the contact hole 24 is formed and exposed. Therefore, when the polysilicon or the lower conductive film is applied as an underlayer, the contact plug of the present invention may be used for a gate electrode connection connecting metal-metal or a connection structure to a source / drain region connecting metal-silicon. have.

상기와 같이 트렌치형 콘택홀을 형성한 후, 콘택홀을 포함한 기판 전면에 도 4b와 같이 Co2(CO)8(dicobalt octacarbonyl) 전구체를 사용하여 CVD 방법으로 공정압력 0.00001- 1Torr, 증착온도 40-100℃의 저온, 저압 조건에서 Co 박막(25)을 1-60nm 두께, 바람직하게는 10-20nm 두께로 증착한다. After forming the trench-type contact hole as described above, using a Co 2 (CO) 8 (dicobalt octacarbonyl) precursor on the front surface of the substrate including the contact hole as shown in Figure 4b by the CVD method process pressure 0.00001-1 Torr, deposition temperature 40- The Co thin film 25 is deposited to a thickness of 1-60 nm, preferably 10-20 nm, at low temperature and low pressure of 100 ° C.

이어서, 도 4c와 같이 Co 박막(25)의 상부에 금속 배리어층으로서 TiN막(26)을 10-20nm 두께로 증착하고, 도 4d와 같이 콘택 플러그를 형성하기 위해 W, Al 또는 Cu(바람직하게는 W) 금속막(27)을 증착하여 콘택홀(24) 내에 충전한다.Subsequently, a TiN film 26 is deposited to a thickness of 10-20 nm as a metal barrier layer on top of the Co thin film 25 as shown in FIG. 4C, and W, Al or Cu (preferably to form a contact plug as shown in FIG. 4D). W) deposits a metal film 27 to fill the contact hole 24.

그후, 도 4e와 같이 CMP에 의한 평탄화공정을 실시하여, 트렌치 상부로 노출된 Co 박막(25), TiN막(26) 및 금속막(27)을 제거함에 의해 장치의 상부면을 평탄화시켜 콘택 플러그(27a)를 형성한다. 이어서, 콘택 플러그(27a)의 상부에 10-20nm의 Ti 배리어막(28), 100-300nm의 Al 배선막(29) 및 TiN 반사 방지막(30)을 순차적으로 형성하고, 이를 패턴닝하여 예를들어, 반도체 메모리 장치의 비트라인으로 이용되는 금속배선을 형성한다. Thereafter, a planarization process by CMP is performed as shown in FIG. 4E, and the upper surface of the device is planarized by removing the Co thin film 25, the TiN film 26, and the metal film 27 exposed to the upper portion of the trench, thereby contact plugs. It forms 27a. Subsequently, a Ti barrier film 28 of 10-20 nm, an Al wiring film 29 of 100-300 nm, and a TiN antireflection film 30 are sequentially formed on the contact plug 27a, and patterned to form an example. For example, a metal wiring used as a bit line of a semiconductor memory device is formed.

끝으로 상기 구조물을 주지된 방법으로 열처리하면, 실리콘 기판(21)에 형성된 p+ 확산영역(22)이 Co 박막(25)과 반응하여 접촉계면에 Co 실리사이드(31)가 형성된다. Finally, when the structure is heat-treated in a well-known manner, the p + diffusion region 22 formed on the silicon substrate 21 reacts with the Co thin film 25 to form Co silicide 31 on the contact interface.

상기와 같이 하지층이 PMOS 구조에서 보론(B)이 도우프되어 있는 p+ 확산영역인 경우 종래의 Ti 실리사이드 공정에서는 Ti 보라이드가 형성되어 p+ 확산영역의 B이 결핍되는 문제가 있지만, 본 발명과 같이 Co를 사용할 경우 Co 실리사이드를 형성하여 이러한 문제를 해결할 수 있다. As described above, when the underlying layer is a p + diffusion region in which boron (B) is doped in a PMOS structure, Ti boride is formed in the conventional Ti silicide process, but there is a problem in that B of the p + diffusion region is deficient. In the case of using Co, this problem can be solved by forming Co silicide.

이하에 도 5 내지 도 12를 참고하여 CVD에 의한 우수한 도포성과 낮은 비저항을 갖는 Co 박막의 증착 조건을 다양한 실험을 통하여 살펴본다.Hereinafter, the deposition conditions of the Co thin film having excellent coating properties and low specific resistance by CVD will be described with reference to FIGS. 5 to 12 through various experiments.

도 5는 Co 박막의 CVD 증착시 공정압력과 증착 온도(Deposition Temperature)에 따른 잠복기(Incubation time)를 측정한 결과이다. 증착온도가 낮고, 공정압력이 0.2Torr에서 0.03Torr로 낮아질수록 잠복기가 증가하는 것을 확인하였다. 5 is a result of measuring the incubation time according to the process pressure and the deposition temperature (Deposition Temperature) during CVD deposition of the Co thin film. As the deposition temperature was low and the process pressure was lowered from 0.2 Torr to 0.03 Torr, it was confirmed that the latency was increased.

이러한 원인은 낮은 증착 온도(100℃ 이하), 낮은 공정압력(1Torr 이하)의 공정조건에서는 동종(homogeneous) 반응과 기상(gas phase) 반응을 억제하여 트렌치 구조 표면에서의 흡착되는 Co2(CO)8 전구체의 양이 현저하게 줄어들기 때문에 딥 트렌치(deep trench) 구조에서도 내부까지 증착이 원활히 일어나 우수한 도포성을 확보할 수 있다.The cause is that Co 2 (CO) adsorbed on the surface of the trench structure by suppressing homogeneous reaction and gas phase reaction at low deposition temperature (100 ℃ or below) and low process pressure (1Torr or below). Since the amount of 8 precursor is significantly reduced, even in deep trench structures, deposition can be smoothly carried out inside to secure excellent coatability.

도 6은 증착온도와 공정압력에 따른 Co 박막의 증착율을 나타낸 그래프로서, 공정압력을 0.03Torr에서 0.2Torr로 변화시키면서 증착한 Co 박막의 증착률(Growth rate)을 나타낸 결과이다. FIG. 6 is a graph showing deposition rates of Co thin films according to deposition temperatures and process pressures. The graphs show the deposition rates of Co films deposited with process pressures varying from 0.03 Torr to 0.2 Torr.

도 6을 참고하면, 공정 압력이 0.03Torr인 경우, 증착 온도가 50℃에서 70℃까지 증가함에 따라 증착율이 비교적 완만하게 증가하고, 70℃에서 90℃ 구간에서는 증착율이 급격히 증가한다. 이에 반해서 0.2Torr의 공정압력에서는 90℃까지 급격히 증가하는 것을 관찰할 수 있다. 이와 같은 차이는 기상 반응에 기인하는 것으로 보이며 기상 반응에는 온도(T)와 함께 압력도 큰 영향을 미치는 것으로 판단된다. Referring to FIG. 6, when the process pressure is 0.03 Torr, the deposition rate increases relatively slowly as the deposition temperature increases from 50 ° C. to 70 ° C., and the deposition rate rapidly increases in the 70 ° C. to 90 ° C. section. On the contrary, it can be observed that the process pressure of 0.2 Torr is rapidly increased to 90 ° C. This difference seems to be due to the gas phase reaction, and the pressure, together with the temperature (T), seems to have a significant effect on the gas phase reaction.

도 7a 내지 도 7c는 공정압력 0.2Torr에서 증착온도가 각각 50℃, 60℃, 70℃로 변화하는 것에 따른 트렌치 구조에서의 도포성을 관찰한 SEM 결과이다. 증착온도가 50℃일 때 85% 이상의 우수한 도포성을 보이고 있으며, 증착온도가 증가하면 현저히 도포성이 떨어지는 것을 확인할 수 있다.7A to 7C are SEM results of the applicability of the trench structure as the deposition temperature is changed to 50 ° C., 60 ° C., and 70 ° C. at a process pressure of 0.2 Torr. When the deposition temperature is 50 ℃ shows an excellent coating property of more than 85%, it can be seen that the applicability is significantly reduced as the deposition temperature increases.

도 8a 내지 도 8d는 공정압력 0.03Torr에서 증착온도가 각각 50℃, 60℃, 70℃, 80℃로 변화하는 것에 따른 트렌치 구조에서의 도포성을 나타낸 SEM 결과이다. 상기 SEM 결과는 도 7a 내지 도 7c에 도시된 공정 압력이 0.2Torr에서 증착된 Co 박막과 비교해 볼 때, 도포성이 크게 향상되어 50℃에서 100%의 도포성이 확인되었다.8A to 8D are SEM results showing the applicability in the trench structure as the deposition temperature is changed to 50 ° C., 60 ° C., 70 ° C. and 80 ° C. at a process pressure of 0.03 Torr. The SEM results show that the coating pressure is significantly improved as compared to the Co thin film deposited at 0.2 Torr at the process pressure shown in FIGS. 7A to 7C, and the coating property of 100% was confirmed at 50 ° C.

도 9는 증착온도(Temperature)에 따른 Co 박막의 비저항(Resistivity)을 관찰한 결과이다. Co 박막은 약 70-88℃ 온도 구간에서 7.6μΩ-cm의 낮은 비저항을 나타내는 것을 확인할 수 있다. 9 is a result of observing the resistivity of the Co thin film according to the deposition temperature (Temperature). Co thin film has a low specific resistance of 7.6μΩ-cm in the temperature range of about 70-88 ℃.

도 10은 Co 박막 내부의 불순물을 조사한 AES 결과로서 0.2Torr, 50℃에서 증착된 Co 박막 내부는 거의 불순물이 없이 순수한 Co만으로 증착이 이루어진 것을 확인할 수 있다. 즉, 본 발명에 따라 Co 박막을 형성하는 경우 고순도의 Co 박막을 얻을 수 있게 된다.FIG. 10 shows that the Co thin film deposited at 0.2 Torr and 50 ° C. was deposited with pure Co with almost no impurity as an AES result of examining impurities inside the Co thin film. That is, when forming the Co thin film according to the present invention it is possible to obtain a high purity Co thin film.

도 11은 열처리 온도(Annealing Temperature)에 따른 Co 박막의 비저항(Resistivity)을 나타낸 결과로서, 500℃ 이상에서 비저항이 크게 증가되었다가 700℃에서 감소하는데 이는 Co 실리사이드 형성과 관련이 있다. FIG. 11 shows the resistivity of a Co thin film according to annealing temperature. The resistivity of the Co thin film is increased significantly above 500 ° C. and decreases at 700 ° C., which is related to the formation of Co silicide.

따라서, 상기 도 4f와 같이 700℃에서 열처리를 수행하여 얻어지는 Co 실리사이드(31)는 비저항이 낮게 되어 p+ 확산영역(22)과 콘택 플러그(27a) 사이에 오믹 콘택(ohmic contact)이 이루어지게 된다.Accordingly, as shown in FIG. 4F, the Co silicide 31 obtained by performing a heat treatment at 700 ° C. has a low specific resistance, resulting in ohmic contact between the p + diffusion region 22 and the contact plug 27a.

도 12는 열처리 온도에 따른 Co 박막의 XRD 결과이다. 500℃ 이상에서 Co 실리사이드가 형성되는 것이 관찰되었으며, 700℃에서 크게 강도(Intensity)가 증가된 것을 알 수 있다. 이는 입자(grain) 성장이 크게 일어났음을 보여주는 결과로서 비저항이 700℃에서 감소한 이유로도 설명이 된다.12 is an XRD result of the Co thin film according to the heat treatment temperature. It was observed that Co silicide was formed at 500 ° C. or higher, and the intensity (Intensity) was greatly increased at 700 ° C. This is also explained by the fact that the specific resistance decreased at 700 DEG C as a result of the large grain growth.

상기한 실시예에서는 Co 박막을 딥 트렌치 콘택홀에 증착하여 콘택 플러그를 형성하는데 적용된 것을 예시하였으나, 본 발명은 이외에도 나노 튜브 템플레이트와 같이 중공부를 갖는 일반적인 3차원 구조물 내부에 박막 코팅을 하는 경우에도 동일하게 적용될 수 있다.In the above-described embodiment, the Co thin film is deposited in the deep trench contact hole to apply a contact plug. However, the present invention also applies to the thin film coating inside a general three-dimensional structure having a hollow part, such as a nanotube template. Can be applied.

이상에서 설명한 바와 같이, 본 발명에서는 Co 박막의 증착 조건을 최적화하여 Co2(CO)8 전구체를 사용하여 CVD 방법으로 저온, 저압으로 동종 반응과 기상 반응을 억제시킴에 의해 고순도 Co 박막을 종횡비가 큰 딥 트렌치 구조에도 우수한 도포성과 낮은 비저항으로 형성하는 것이 가능하게 되었다.As described above, in the present invention, the aspect ratio of the high purity Co thin film is reduced by optimizing the deposition conditions of the Co thin film and suppressing homogeneous reactions and vapor phase reactions at low temperature and low pressure by using a CVD method using a Co 2 (CO) 8 precursor. It is possible to form with excellent applicability and low specific resistance even in a large deep trench structure.

이러한 Co 박막의 증착공정은 초고집적 반도체 메모리 소자에 있어서 요구되어지고 있는 우수한 도포성과 낮은 비저항을 제공하여, 차세대 배선공정으로 반도체 메모리 장치 전 분야에서 유용하게 사용될 수 있다.The deposition process of the Co thin film provides excellent coating properties and low resistivity required for ultra-high density semiconductor memory devices, and may be usefully used in all areas of semiconductor memory devices as next-generation wiring processes.

또한, 하지층이 PMOS 구조에서 보론(B)이 도우프되어 있는 p+ 확산영역인 경우 종래의 Ti 실리사이드 공정에서는 Ti 보라이드가 형성되어 p+ 확산영역의 B이 결핍되는 문제가 있지만, 본 발명과 같이 Co를 사용할 경우 Co 실리사이드를 형성하여 이러한 문제를 해결할 수 있다.In addition, when the underlying layer is a p + diffusion region in which boron (B) is doped in the PMOS structure, there is a problem that Ti boride is formed in the conventional Ti silicide process, so that B of the p + diffusion region is deficient. When Co is used, this problem can be solved by forming Co silicide.

이상에서는 본 발명을 특정의 바람직한 실시예를 예를들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능할 것이다.In the above, the present invention has been illustrated and described with reference to specific preferred embodiments, but the present invention is not limited to the above-described embodiments and is not limited to the spirit of the present invention. Various changes and modifications can be made by those who have

Claims (9)

반도체 장치의 하지층에 대한 콘택 플러그 형성방법에 있어서, In the method for forming a contact plug for an underlayer of a semiconductor device, 상기 하지층 위에 층간절연막을 형성하고 콘택 플러그가 형성될 부분의 하지층을 노출시키기 위해 콘택홀을 형성하는 제1단계와; Forming a contact hole to form an interlayer insulating film on the underlayer and expose the underlayer of the portion where the contact plug is to be formed; 상기 제1단계가 완료된 결과물의 표면을 따라 전구체로 Co2(CO)8를 사용하여 100℃ 이하의 낮은 온도, 1Torr 이하의 낮은 공정압력으로 Co 박막을 CVD 방법으로 증착하는 제2단계와, A second step of depositing a Co thin film by a CVD method at a low temperature below 100 ° C. and a low process pressure below 1 Torr using Co 2 (CO) 8 as a precursor along the surface of the resultant of the first step; 상기 Co 박막이 형성된 전체 구조 상부에 배리어 막을 형성하는 제3단계와; Forming a barrier film on the entire structure of the Co thin film; 상기 배리어 막이 형성된 전체 구조 상부에 콘택 플러그로 이용될 금속막을 형성하는 제4단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법.And forming a metal film to be used as a contact plug on the entire structure where the barrier film is formed. 제1항에 있어서, 상기 Co 박막의 증착 온도는 40℃ 내지 100℃ 범위로 설정되는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법.The method of claim 1, wherein the deposition temperature of the Co thin film is set in a range of 40 ° C. to 100 ° C. 7. 제1항에 있어서, 상기 Co 박막의 증착시 공정압력은 0.0001 내지 1Torr 범위로 설정되는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법.The method of claim 1, wherein a process pressure during deposition of the Co thin film is set in a range of 0.0001 to 1 Torr. 제1항에 있어서, 상기 Co 박막의 두께는 1-60nm 범위로 설정되는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법. The method of claim 1, wherein a thickness of the Co thin film is set in a range of 1 to 60 nm. 제1항에 있어서, 상기 하지층은 반도체 장치의 게이트 전극 및/또는 소스/드레인 확산영역인 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법.The method of claim 1, wherein the underlayer is a gate electrode and / or a source / drain diffusion region of the semiconductor device. 제5항에 있어서, 상기 소스/드레인 확산영역은 보론(B)이 도우프되어 있는 p+ 확산영역인 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법. 6. The method of claim 5, wherein the source / drain diffusion region is a p + diffusion region doped with boron (B). 제1항에 있어서, 상기 하지층은 Si, SiO2 및 low-k 중 어느 하나인 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법.The method of claim 1, wherein the underlayer is any one of Si, SiO 2 and low-k. 제1항에 있어서, 상기 콘택홀의 상부로 노출된 Co 박막, 배리어막 및 콘택 플러그로 이용될 금속막을 평탄화하여 콘택 플러그를 정의하는 단계와; The method of claim 1, further comprising: defining a contact plug by planarizing a Co thin film, a barrier film, and a metal film to be used as a contact plug exposed to an upper portion of the contact hole; 상기 콘택 플러그 위에 금속 배선을 형성하는 단계와;Forming a metal wire on the contact plug; 상기 결과물을 열처리하여 상기 Co 박막과 접촉하는 하지층에 Co 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 플러그 형성방법.And heat treating the resultant to form Co silicide on an under layer in contact with the Co thin film. 종횡비가 큰 트렌치 내부에 Co 박막을 형성하는 방법에 있어서, In the method of forming a Co thin film in the trench having a high aspect ratio, 전구체로 Co2(CO)8(dicobalt octacarbonyl)를 사용하여 40-100℃ 사이의 공정 온도, 0.0001-1Torr 사이의 공정압력으로 Co 박막을 CVD 방법으로 증착하는 것을 특징으로 하는 트렌치 내부에 Co 박막 형성방법.Co thin film is formed in the trench using Co 2 (CO) 8 (dicobalt octacarbonyl) as a precursor for depositing the Co thin film by a CVD method at a process temperature of 40-100 ℃, a process pressure of 0.0001-1 Torr Way.
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