JP3606799B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、例えばフラッシュメモリ等の半導体記憶装置に関するものである。
【0002】
【従来の技術】
従来の半導体記憶装置として、例えば、フラッシュメモリが知られている。図6は、フラッシュメモリの要部構成を示す回路図である。
【0003】
図6に示したように、フラッシュメモリ600のメモリセルは、FAMOS(Floating gate Avalanche Metal Oxide Semiconductor) トランジスタT00〜Tnmによって構成される。FAMOSトランジスタT00〜Tnmは、コントロールゲートが各行に対応するワード線WL0 〜WLn に接続され、ドレインが各列に対応するビット線BL0 〜BLm に接続され、且つ、ソースが共通のソース線SLに接続されている。
【0004】
ワード線WL0 〜WLn は、ローデコーダ601から供給されたワード線選択信号を、FAMOSトランジスタT00〜Tnmのコントロールゲートに供給する。
【0005】
ビット線BL0 〜BLm は、プリチャージ用のnMOSトランジスタ604−0〜604−mによって、参照電位Vref まで充電される。また、ビット線BL0 〜BLm は、列制御用のnMOSトランジスタ603−0〜603−mのソースに接続される。nMOSトランジスタ604−0〜604−mは、プリチャージ信号PC0 〜PCm に応じてオン/オフする。また、nMOSトランジスタ603−0〜603−mは、カラムデコーダ602から列制御線CL0 〜CLm に出力されたビット線選択信号に応じて、オン/オフする。
【0006】
センスアンプ605は、非反転入力端子がnMOSトランジスタ604−0〜604−mに接続され、反転入力端子からしきい値電位1/2Vref (参照電位Vref の2分の1の電圧値)を入力する。センスアンプ605は、非反転入力端子の入力電位の方が高い場合は、出力信号Dout をハイレベルにし、反転入力端子の入力電位1/2Vref の方が高い場合は、出力信号Dout をローレベルにする。
【0007】
図7は、このフラッシュメモリ600の読み出し手順を説明するためのタイミングチャートである。なお、図7は、FAMOSトランジスタT00の記憶データを読み出す場合の例を示している。
【0008】
図7に示したように、FAMOSトランジスタT00の記憶データを読み出すときは、まず、プリチャージ信号PC0 〜PCm を所定時間ハイレベルにすることによって、各ビット線BL0 〜BLm を参照電位Vref まで充電する。そして、外部から入力されたアドレスデータに基づいて、ローデコーダ601およびカラムデコーダ602が、ワード線WL0 およびビット線BL0 を選択する。
【0009】
ワード線WL0 がハイレベルになったとき、FAMOSトランジスタT00は、フローティングゲートに電荷が蓄積されていない場合はオンするが、フローティングゲートに電荷が蓄積されている場合はオフに維持される。したがって、ビット線BL0 の電位は、FAMOSトランジスタT00のフローティングゲートに電荷が蓄積されていない場合は接地電位(ソース線SLの電位)まで低下するが、FAMOSトランジスタT00のフローティングゲートに電荷が蓄積されている場合は参照電位Vref に維持される。そして、センスアンプ605は、ビット線BL0 が接地電位の場合はローレベル(すなわち「0」)を出力し、ビット線BL0 が参照電位Vref の場合はハイレベル(すなわち「1」)を出力する。
【0010】
【発明が解決しようとする課題】
図6のフラッシュメモリ600には、以下のような理由により、データの書き換え速度が遅いという欠点があった。
【0011】
図8は、FAMOSトランジスタの断面構造を示す模式図である。図8に示したように、FAMOSトランジスタは、n型ソース領域801と、n型ドレイン領域802と、フローティングゲート803と、コントロールゲート804とを備えている。
【0012】
FAMOSトランジスタのデータ書き換え速度を向上させるためには、FN電流密度(すなわち、n型ドレイン領域802とフローティングゲート803との間に流れる電流の密度)を大きくする必要がある。このためには、n型ドレイン領域802の面積を大きくすることによって、このn型ドレイン領域802とフローティングゲート803とのオーバラップ部分802aの面積を大きくすればよい。これに対して、n型ソース領域801とフローティングゲート803とのオーバラップ部分801aの面積は、書き換え速度に影響しないので、小さくてもよい。
【0013】
しかしながら、FAMOSトランジスタT00〜Tnmの、オーバラップ部分802aの面積を大きくすると、以下のような理由から、リードディスターブ耐性が劣化してしまう。
【0014】
上述したように、オーバラップ部分802aの面積を大きくするためには、n型ドレイン領域802の面積を大きくしなければならない。ここで、n型ドレイン領域802は、拡散法を用いて形成されるので、面積を大きくしようとすると、不純物濃度を高くする必要が生じる。しかし、n型ドレイン領域802の不純物濃度を高くすると、記憶データの読み出し時(すなわちコントロールゲート804に低電位を印加したとき)にフローティングゲート803に対する電荷の注入或いは引き抜きが発生するおそれ、すなわちリードディスターブ耐性が劣化するおそれが、生じる。リードディスターブ耐性の劣化は、書き込みデータの保持特性を悪化させる。
【0015】
このような理由から、図6のフラッシュメモリ600では、良好なデータ保持特性を維持しようとすると、データ書き換え速度を向上させることができなかった。
【0016】
これに対して、読み出し時の電位(プリチャージ電位)を、n型ドレイン領域802側ではなく、n型ソース領域801側に与えることとすれば、書き換え速度の向上に伴うリードディスターブ耐性の劣化を防止することができる。上述したように、書き換え速度を向上させようとする場合、n型ドレイン領域802側のオーバラップ部分802aのみを広くすればよく、n型ソース領域801側のオーバラップ部分801aを広くする必要はない。したがって、読み出し時の電位をn型ソース領域801に与えることとすれば、書き換え速度を向上させても、リードディスターブ耐性を劣化させることはない。すなわち、図6のフラッシュメモリ600において、読み出し時に、ビット線BL0 〜BLm をプリチャージするのではなく、ソース線SLをプリチャージすることとすれば、書き換え速度を向上させつつ良好なリードディスターブ耐性を維持することができる。
【0017】
しかし、図6に示したように、ソース線SLは、メモリセルアレイ内のすべてのFAMOSトランジスタT00〜Tnmに接続されているので、ジャンクション容量が非常に大きく、したがって、ソース線SLの電位を読み出し電位まで上昇させるには長時間のプリチャージが必要となる。すなわち、ソース線SLをプリチャージすることによって、書き換え速度を向上させつつ良好なリードディスターブ耐性を維持しようとすると、読み出し速度が遅くなってしまうという新たな欠点が生じる。
【0018】
ここで、ソース線SLのプリチャージ時間を短縮するためには、このソース線SLを1行ごとまたは1列ごとに分割し、読み出しを行う行または列のソース線のみに対してプリチャージを実行すればよい。しかしながら、ソース線SLを分割した場合には、分割後の各ソース線を選択する回路が必要となるので、回路規模が増大してしまう。
【0019】
以上のような理由から、書き換えおよび読み出しを高速で行うことができ、リードディスターブ耐性が良好で、且つ、回路規模が小さい半導体記憶装置が嘱望されていた。
【0020】
【課題を解決するための手段】
この発明にかかる半導体記憶装置は、フローティングゲートとのオーバラップ部分の面積が大きい第1不純物領域と当該オーバラップ部分の面積が当該第1不純物領域よりも小さい第2不純物領域とを備えるフローティングゲート構造のトランジスタを有するメモリセルが行列状に配置されたメモリセルブロックと、同一行のトランジスタの制御端子にそれぞれ接続された、複数の第1選択線と、同一列のトランジスタの第1不純物領域にそれぞれ接続された複数の第2選択線と、複数行または複数列のトランジスタの第2不純物領域に接続された共通線と、記憶データの書き換え時に第2選択線に書き換え電位を印加する書き換え用トランジスタ回路と、記憶データの読み出し時に共通線に読み出し電位を印加する電圧印加手段と共通線に供給される充電電荷量を一時的に増大させる充電加速手段とを有するドライバ回路とを備える。
【0021】
この発明によれば、記憶データ書き換え時には第1不純物領域(すなわち、フローティングゲートとのオーバラップ部分の面積が大きい方の不純物領域)に電圧を印加し且つ記憶データ読み出し時には第2不純物領域(すなわち、フローティングゲートとのオーバラップ部分の面積が小さい方の不純物領域)に電圧を印加する半導体記憶装置において、小さい回路規模で読み出し速度を向上させることができる。したがって、この発明に係る半導体記憶装置によれば、読み出し速度の悪化や回路規模の増大を伴わずに、書き換え速度およびリードディスターブ耐性の両方を向上させることができる。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【0023】
第1の実施の形態
以下、第1の実施の形態について、この発明をフラッシュメモリに適用した場合を例に採り、図1〜図3を用いて説明する。
【0024】
この実施の形態は、記憶データの読み出しを開始する際に、充電加速を行う例である。
【0025】
図1は、この実施の形態に係るフラッシュメモリ100の構成を示す回路図である。図1に示したように、このフラッシュメモリ100は、メモリセルとしてのFAMOSトランジスタT00〜Tnm、ローデコーダ101、カラムデコーダ102、列制御用のnMOSトランジスタ103−0〜103−m、データ書き換え用のnMOSトランジスタ104−0〜104−m、センスアンプ105、ソース線用ドライバ回路106、ワード線WL0 〜WLn 、ビット線BL0 〜BLn 、ソース線SLおよび列制御線CL0 〜CLn を備えている。
【0026】
FAMOSトランジスタT00〜Tnmは、コントロールゲートが各行に対応するワード線WL0 〜WLn に接続され、ドレインが各列に対応するビット線BL0 〜BLn に接続され、且つ、ソースが共通のソース線SLに接続されている。
【0027】
ローデコーダ101は、外部から行アドレスデータを入力する。そして、ローデコーダ101は、ワード線WL0 〜WLn のうち、この行アドレスデータに対応するワード線にはハイレベルの電圧を印加し、他のワード線にはローレベルの電圧を印加する。
【0028】
カラムデコーダ102は、外部から列アドレスデータを入力する。そして、カラムデコーダ102は、列制御線CL0 〜CLn のうち、この列アドレスデータに対応する列制御線にはハイレベルの電圧を印加し、他の列制御線にはローレベルの電圧を印加する。
【0029】
列制御用トランジスタ103−0〜103−mは、それぞれ、列制御線CL0 〜CLn のうち対応するものにゲートが接続され、ビット線BL0 〜BLn のうち対応するものにソースが接続されている。列制御用トランジスタ103−0〜103−mのドレインは、センスアンプ105の非反転入力端子に接続されている。
【0030】
データ書き換え用トランジスタ104−0〜104−mは、ゲートからプリチャージ信号PC0 〜PCm を入力し、且つ、ソースから参照電位Vref を入力する。また、データ書き換え用トランジスタ104−0〜104−mのドレインは、ビット線BL0 〜BLn のうち対応するものに、接続されている。
【0031】
センスアンプ105は、非反転入力端子がトランジスタ104−0〜104−mのドレインに接続され、且つ、反転入力端子からしきい値電位1/2Vref (参照電位Vref の2分の1の電圧値)を入力する。センスアンプ105は、非反転入力端子の入力電位の方が高い場合は、出力信号Dout をハイレベルにし、反転入力端子の入力電位1/2Vref の方が高い場合は、出力信号Dout をローレベルにする。
【0032】
ソース線用ドライバ回路106は、入力端子から入力された駆動制御信号ASEがハイレベルのときに、ソース線SLをプリチャージするための駆動電圧VASを出力する。
【0033】
図2は、ドライバ回路106の内部構成例を示す回路図である。
【0034】
図2において、nMOSトランジスタ201は、ゲートがトランスファゲート211を介してノードN2に接続され、ソースが電源線Vccに接続され、且つ、ドレインがノードN1に接続されている。また、nMOSトランジスタ202は、ゲートから駆動制御信号ASEを入力し、ソースがグランド線GNDに接続され、且つ、ドレインがノードN1に接続されている。ここで、ノードN1の電位が、ソース線SL(図1参照)に印加される駆動電圧VASになる。
【0035】
nMOSトランジスタ203は、ゲートがトランスファゲート212を介してノードN1に接続され、ソースがグランド線GNDに接続され、且つ、ドレインがノードN2に接続されている。抵抗素子204は、一端が電源線Vccに接続され、且つ、他端がノードN2に接続されている。
【0036】
pMOSトランジスタ205は、ゲートがNAND回路213の出力端に接続され、且つ、ソースが電源線Vccに接続されている。また、ダイオード接続されたnMOSトランジスタ206は、ゲートおよびドレインがpMOSトランジスタ205のドレインに接続され、ソースがnMOSトランジスタ201のゲートに接続されている。
【0037】
遅延回路207は、直列に接続された4段のNOT回路207a〜207dとAND回路207eとを備えている。AND回路207eは、一方の入力端からNOT回路207a〜207dを介して駆動制御信号ASEを入力し、他方の入力端から直接駆動制御信号ASEを入力する。このような構成によれば、信号ASEが立ち上がるときにのみ、NOT回路207a〜207dによる遅延を与えることができる。以下の説明では、遅延回路207による遅延時間をTD1とする。
【0038】
キャパシタ208は、一端が遅延回路207の出力端に接続され、他端がnMOSトランジスタ201のゲートに接続されている。
【0039】
遅延回路209は、直列に接続された4段のNOT回路209a〜209dとAND回路209eとを備えている。AND回路209eの一方の入力端は、NOT回路209a〜209dを介して、遅延回路207の出力端に接続されている。一方、AND回路209eの他方の入力端は、直接、遅延回路207の出力端に接続されている。以下の説明では、遅延回路209による遅延時間をTD2とする。
【0040】
NOT回路210の入力端は、遅延回路209の出力端に接続されている。
【0041】
トランスファゲート211は、pMOSトランジスタ211aとnMOSトランジスタ211bとを備えている。pMOSトランジスタ211aは、ゲートがNOT回路210の出力端に接続され、ソースがノードN2に接続され、且つ、ドレインがnMOSトランジスタ201のゲートに接続されている。また、nMOSトランジスタ211bは、ゲートが遅延回路209の出力端に接続され、ソースがnMOSトランジスタ201のゲートに接続され、且つ、ドレインがノードN2に接続されている。
【0042】
トランスファゲート212は、nMOSトランジスタ212aとpMOSトランジスタ212bとを備えている。nMOSトランジスタ212aは、ゲートが遅延回路209の出力端に接続され、ソースがnMOSトランジスタ203のゲートに接続され、且つ、ドレインがノードN1に接続されている。pMOSトランジスタ212bは、ゲートがNOT回路210の出力端に接続され、ソースがノードN1に接続され、且つ、ドレインがノードN3でnMOSトランジスタ203のゲートに接続されている。
【0043】
NAND回路213は、一方の入力端がNOT回路210の出力端に接続され、他方の入力端から駆動制御信号ASEを入力する。
【0044】
NOT回路214は、入力端から駆動制御信号ASEを入力する。nMOSトランジスタ215は、ゲートがNOT回路214の出力端に接続され、ソースがグランド線GNDに接続され、且つ、ドレインがノードN3でnMOSトランジスタ203のゲートに接続されている。
【0045】
次に、この実施の形態に係るフラッシュメモリ100の動作について、図3を用いて説明する。
【0046】
フラッシュメモリ100の読み出し動作を実行していないときは、駆動制御信号ASEは、ローレベルに維持される。駆動制御信号ASEがローレベルのとき、NAND回路213の出力はハイレベルである。このため、pMOSトランジスタ205は、オフしており、nMOSトランジスタ201のゲートに電位を供給しない。また、このとき、トランジスタ211a,211b,212a,212bはすべてオフしているので、ノードN2の電位はnMOSトランジスタ201のゲートに供給されず、且つ、ノードN1の電位はnMOSトランジスタ203のゲートに供給されない。さらに、遅延回路207の出力信号ASED1がローレベルなので、nMOSトランジスタ201のゲート電位はキャパシタ208を介してローレベルに維持され、したがって、nMOSトランジスタ201はオフしている。また、駆動制御信号ASEがローレベルのとき、nMOSトランジスタ202は、ゲート電位がローレベルになるので、オフしている。このため、ノードN1の電位は、不定である。一方、NOT回路214の出力がハイレベルなので、nMOSトランジスタ215がオンしており、したがってnMOSトランジスタ203のゲート電位はローレベルになっているので、このnMOSトランジスタ203もオフしている。このため、ノードN2の電位は、Vccである。
【0047】
フラッシュメモリ100に対する読み出し動作を開始する際には、まず、駆動制御信号ASEをハイレベルにする。これにより、以下のようにして、ソース線SL(図1参照)のプリチャージが実行される。
【0048】
駆動制御信号ASEがハイレベルになると、まず、nMOSトランジスタ202がオンする。次に、NAND回路213の出力がローレベルになるので、pMOSトランジスタ205がオンする。したがって、nMOSトランジスタ201のゲートには、Vcc−Vt(VtはnMOSトランジスタ206の電圧降下量)が、印加される。これにより、nMOSトランジスタ201がオンする。以上の動作により、ノードN1の電位すなわち駆動電圧VASは、電源電圧Vccを、nMOSトランジスタ201,202のオン抵抗比で分圧した値まで上昇する。また、駆動制御信号ASEがハイレベルになると、nMOSトランジスタ215のゲート電位がローレベルになるので、このnMOSトランジスタ215がオフし、したがって、nMOSトランジスタ203のゲートはフローティング状態になる。このとき、ノードN2の電位はVccに維持される。
【0049】
駆動制御信号ASEがハイレベルになってから時間TD1が経過すると、遅延回路207の出力信号ASED1がローレベルからハイレベルに変化する。したがって、キャパシタ208の一端の電位は、零ボルトからVccに急激に上昇する。これにより、キャパシタ208の他端の電位(すなわちnMOSトランジスタ201のゲート電位)も、Vccだけ急激に上昇して2Vcc−Vtになった後、緩やかに下降する。これにより、ノードN1からソース線SL(図1参照)に供給される充電電荷も、急激に増加する。このため、駆動電圧VASの上昇が加速される。ただし、ソース線SLは非常に負荷が大きいので、電圧VASが異常に上昇することはない。
【0050】
信号ASED1がハイレベルになってから時間TD2が経過すると、遅延回路209の出力信号ASED2がローレベルからハイレベルに変化する。これにより、トランスファゲート211,212が閉じ、さらに、NAND回路213の出力がローレベルになる。トランスファゲート211,212が閉じることにより、nMOSトランジスタ203のゲートはノードN1と導通し、且つ、nMOSトランジスタ201のゲートはノードN2と導通する。一方、NAND回路213の出力がローレベルになることにより、pMOSトランジスタ205がオフする。これにより、nMOSトランジスタ201のゲート電位はノードN2によって与えられるようになり、且つ、nMOSトランジスタ203のゲート電位はノードN1によって与えられるようになる。上述したように、ノードN2の電位は、トランスファゲート211,212が閉じた時点ではVccであるが、ノードN1の電位によってnMOSトランジスタ203がオンすると低下する。したがって、nMOSトランジスタ201のドレイン電流が減少するので、ノードN1の電位が低下する。ノードN1の電位が低下すると、nMOSトランジスタ203のドレイン電流が減少するので、ノードN2の電位は上昇する。このような負帰還作用により、ノードN1の電位すなわち駆動電圧VASは、nMOSトランジスタ201,202,203および抵抗素子204のディメンジョンで決定される値に収束する。
【0051】
以上のようにしてソース線SLのプリチャージが実行されると、次に、ローデコーダ101およびカラムデコーダ102(図1参照)にアドレスデータが入力され、このアドレスデータで指定されたFAMOSトランジスタからデータが読み出される。アドレスデータ入力後の動作は、従来のフラッシュメモリと同様であるので、詳細な説明は省略する。
【0052】
上述のように、この実施の形態に係るドライバ回路106によれば、プリチャージ開始時の電荷出力量を一時的に高くすることができる。したがって、このドライバ回路106を使用することにより、ソース線SLをプリチャージする方式を採用したフラッシュメモリ100の読み出し時間を短縮することができる。上述したように、ソース線SLをプリチャージする方式を採用したフラッシュメモリ100では、書き換え速度を速くしても、リードディスターブ耐性を良好に保つことができる。さらに、この実施の形態では、ソース線SLを1本の共通線としたので、ソース線用のドライバ回路が不要となり、したがって、回路規模が小さい。すなわち、この実施の形態によれば、書き換えおよび読み出しを両方とも高速で行うことができ、リードディスターブ耐性が良好で、且つ、回路規模が小さいフラッシュメモリを提供することが可能になる。
【0053】
なお、この実施の形態では、メモリセルアレイ内のすべてのFAMOSトランジスタT00〜Tnmのソースを1本の共通ソース線SLに接続したフラッシュメモリを例に採って説明したが、この共通ソース線を複数行ずつまたは複数列ずつのソース線に分割した場合でも、上述の効果を得ることができる。このような場合でも、各ソース線の負荷(FAMOSトランジスタT00〜Tnmのジャンクション抵抗)は、共通ソース線を1行ずつまたは1列ずつのソース線に分割した場合よりも大きくなるので、図2に示したドライバ回路の適用が有用である。また、この場合には、分割されたソース線を選択するためのデコーダを設けることが望ましいが、かかるデコーダの構成は、1行ずつまたは1列ずつのソース線に分割する場合よりも簡単なので、フラッシュメモリ全体としての回路規模は小さい。
【0054】
さらに、この実施の形態では、メモリセルアレイを1個のメモリセルブロックで構成した場合を例に採って説明したが、この発明は、メモリセルアレイを複数個のメモリセルブロックで構成したフラッシュメモリにも適用できることは、もちろんである。
【0055】
第2の実施の形態
以下、第2の実施の形態について、この発明をフラッシュメモリに適用した場合を例に採り、図4および図5を用いて説明する。
【0056】
この実施の形態は、記憶データの読み出しを開始する際および読み出しアドレスを遷移させる際に、充電加速を行う例である。
【0057】
この実施の形態に係るフラッシュメモリの全体構成は、図1とほぼ同様であるので、説明を省略する。
【0058】
図4は、この実施の形態によるドライバ回路の内部構成例を示す回路図である。
【0059】
図4において、nMOSトランジスタ401は、ゲートがトランスファゲート411を介してノードN2に接続され、ソースが電源線Vccに接続され、且つ、ドレインがノードN1に接続されている。また、nMOSトランジスタ402は、ゲートから駆動制御信号ASEを入力し、ソースがグランド線GNDに接続され、且つ、ドレインがノードN1に接続されている。第1の実施の形態と同様、ノードN1の電位が、ソース線SL(図1参照)に印加される駆動電圧VASになる。
【0060】
nMOSトランジスタ403は、ゲートがトランスファゲート412を介してノードN1に接続され、ソースがグランド線GNDに接続され、且つ、ドレインがノードN2に接続されている。抵抗素子404は、一端が電源線Vccに接続され、且つ、他端がノードN2に接続されている。
【0061】
pMOSトランジスタ405は、ゲートがNAND回路415の出力端に接続され、且つ、ソースが電源線Vccに接続されている。また、ダイオード接続されたnMOSトランジスタ406は、ゲートおよびドレインがpMOSトランジスタ405のドレインに接続され、ソースがnMOSトランジスタ401のゲートに接続されている。
【0062】
遅延回路407は、直列に接続された4段のNOT回路407a〜407dとAND回路407eとを備えている。AND回路407eは、一方の入力端からNOT回路407a〜407dを介して駆動制御信号ASEを入力し、他方の入力端から直接駆動制御信号ASEを入力する。以下の説明では、遅延回路407による遅延時間をTD1とする。
【0063】
キャパシタ408は、一端が遅延回路407の出力端に接続され、他端がnMOSトランジスタ401のゲートに接続されている。
【0064】
遅延回路409は、直列に接続された4段のNOT回路409a〜409dとAND回路409eとを備えている。AND回路409eの一方の入力端は、NOT回路409a〜409dを介して、遅延回路407の出力端に接続されている。一方、AND回路409eの他方の入力端は、直接、遅延回路407の出力端に接続されている。以下の説明では、遅延回路409による遅延時間をTD2とする。
【0065】
NOT回路410の入力端は、遅延回路409の出力端に接続されている。
【0066】
トランスファゲート411は、pMOSトランジスタ411aとnMOSトランジスタ411bとを備えている。pMOSトランジスタ411aは、ゲートがOR回路413の出力端に接続され、ソースがノードN2に接続され、且つ、ドレインがnMOSトランジスタ401のゲートに接続されている。また、nMOSトランジスタ411bは、ゲートがNOT回路414を介してOR回路413の出力端に接続され、ソースがnMOSトランジスタ401のゲートに接続され、且つ、ドレインがノードN2に接続されている。
【0067】
トランスファゲート412は、nMOSトランジスタ412aとpMOSトランジスタ412bとを備えている。nMOSトランジスタ412aは、ゲートが遅延回路409の出力端に接続され、ソースがnMOSトランジスタ403のゲートに接続され、且つ、ドレインがノードN1に接続されている。pMOSトランジスタ412bは、ゲートがNOT回路410の出力端に接続され、ソースがノードN1に接続され、且つ、ドレインがノードN3でnMOSトランジスタ403のゲートに接続されている。
【0068】
OR回路413は、一方の入力端がNOT回路410の出力端に接続されており、他方の入力端からアドレス遷移信号ATDを入力する。
【0069】
NAND回路415は、一方の入力端がOR回路413の出力端に接続され、他方の入力端から駆動制御信号ASEを入力する。
【0070】
NOT回路416は、入力端から駆動制御信号ASEを入力する。nMOSトランジスタ417は、ゲートがNOT回路416の出力端に接続され、ソースがグランド線GNDに接続され、且つ、ドレインがノードN3でnMOSトランジスタ403のゲートに接続されている。
【0071】
遅延回路418は、直列に接続された4段のNOT回路418a〜418dとAND回路418eとを備えている。AND回路418eは、一方の入力端からNOT回路418a〜418dを介してアドレス遷移信号ATDを入力し、他方の入力端から直接アドレス遷移信号ATDを入力する。以下の説明では、遅延回路418による遅延時間をTD3とする。
【0072】
キャパシタ419は、一端が遅延回路418の出力端に接続され、他端がnMOSトランジスタ401のゲートに接続されている。
【0073】
次に、この実施の形態に係るフラッシュメモリの動作について、図5を用いて説明する。
【0074】
フラッシュメモリの読み出し動作を実行していないときは、駆動制御信号ASEおよびアドレス遷移信号ATDは、ローレベルに維持される。駆動制御信号ASEがローレベルのとき、NAND回路415の出力はハイレベルなので、pMOSトランジスタ405はオフしており、nMOSトランジスタ401のゲートに電位を供給しない。また、このとき、トランスファゲート411,412は開いている。また、nMOSトランジスタ401,402は、ゲート電位がローレベルなので、オフしている。
【0075】
ここで、フラッシュメモリに対する読み出し動作を開始するために、駆動制御信号ASEをハイレベルにすると、まず、nMOSトランジスタ402がオンする。次に、NAND回路415の出力がハイレベルになるので、pMOSトランジスタ405がオンする。したがって、nMOSトランジスタ401のゲートには、Vcc−Vt(VtはnMOSトランジスタ406の電圧降下量)が、印加される。これにより、nMOSトランジスタ401がオンするので、ノードN1の電位すなわち駆動電圧VASは、電源電圧VccをnMOSトランジスタ201,202のオン抵抗比で分圧した値まで上昇する。また、駆動制御信号ASEがハイレベルになると、nMOSトランジスタ417がオフするので、nMOSトランジスタ403のゲートはフローティング状態になる。このとき、ノードN2の電位はVccに維持される。
【0076】
駆動制御信号ASEがハイレベルになってから時間TD1が経過すると、遅延回路407の出力信号ASED1がローレベルからハイレベルに変化する。したがって、キャパシタ408の一端の電位は、零ボルトからVccに急激に上昇する。これにより、キャパシタ408の他端の電位(すなわちnMOSトランジスタ401のゲート電位)も、Vccだけ急激に上昇して2Vcc−Vtになった後、緩やかに下降する。これにより、ノードN1からソース線SL(図1参照)に供給される充電電荷も、急激に増加するので、駆動電圧VASの上昇が加速される。
【0077】
信号ASED1がハイレベルになってからさらに時間TD2が経過すると、遅延回路409の出力信号ASED2がローレベルからハイレベルに変化し、したがって、OR回路413の出力がハイレベルからローレベルに変化する。これにより、トランスファゲート411,412が閉じ、さらに、NAND回路415の出力がローレベルになる。したがって、第1の実施の形態と同様にして、nMOSトランジスタ401のゲート電位はノードN2によって与えられるようになり、且つ、nMOSトランジスタ403のゲート電位はノードN1によって与えられるようになる。そして、第1の実施の形態と同様の負帰還作用により、ノードN1の電位すなわち駆動電圧VASは、nMOSトランジスタ401,402,403および抵抗素子404のディメンジョンで決定される値に収束する。
【0078】
以上のようにしてソース線SLのプリチャージが実行されると、ローデコーダ101およびカラムデコーダ102(図1参照)を用いたデータの読み出しが開始される。
【0079】
図1のフラッシュメモリでは、選択されたワード線に属するすべてのFAMOSトランジスタから、データの読み出しが行われる。すなわち、すべてのビット線ビット線BL0 〜BLm には、「0」または「1」の読み出しデータが出力される。そして、これらの読み出しデータのうち、選択されたビット線に対応する読み出しデータのみが、センスアンプ105に入力される。なお、以下の説明では、フローティングゲートに電荷が蓄積されている状態を「1」とし、フローティングゲートに電荷が蓄積されていない状態を「0」とした場合を例に採って説明する。
【0080】
ここで、ワード線電位がハイレベルになったとき、フローティングゲートに電荷が蓄積されていないFAMOSトランジスタ(すなわち記憶値が「0」のFAMOSトランジスタ)はオンし、フローティングゲートに電荷が蓄積されているFAMOSトランジスタ(すなわち記憶値が「1」のFAMOSトランジスタ)はオフに維持される。そして、FAMOSトランジスタがオンした場合は、対応するビット線が、ソース線SLの蓄積電荷によって充電されて、ハイレベルになる。一方、FAMOSトランジスタがオフに維持された場合は、対応するビット線は充電されずに、ローレベルに維持される。しかしながら、記憶値「0」のFAMOSトランジスタが非常に多いワード線が選択された場合には、充電しなければならないビット線の本数が非常に多くなるので、これらのビット線の電位を速やかに上昇させることができなくなる。ここで、記憶値「0」に対応するビット線の電位が、データの読み出し周期内に、しきい値1/2Vref まで上昇しない場合は、センスアンプ105が読み出しデータの値を誤ることになる。したがって、読み出しデータの信頼性を確保するためには、データの読み出し周期を十分に長くしなければならない。このことは、読み出し速度向上の妨げになる。
【0081】
このため、この実施の形態に係るフラッシュメモリでは、読み出しアドレスを遷移させる際に、以下のようにして、充電加速を行う。
【0082】
アドレス遷移の際には、アドレス遷移信号ATD(図4、図5参照)が、ローレベルからハイレベルに変換する。これにより、OR回路413の出力は、ローレベルからハイレベルに変化するので、トランスファゲート411が開く。またアドレス遷移信号ATDがハイレベルになると、NAND回路415の出力がローレベルになるので、pMOSトランジスタ405がオンする。これにより、nMOSトランジスタ401のゲート電位VGは、Vcc−Vtになる。
【0083】
アドレス遷移信号ATDがハイレベルになってから時間TD3が経過すると、遅延回路418の出力信号BSTがローレベルからハイレベルに変化する。これにより、キャパシタ419の一端の電位は、零ボルトからVccに急激に上昇する。したがって、キャパシタ419の他端の電位(すなわちnMOSトランジスタ401のゲート電位)も、Vccだけ急激に上昇して2Vcc−Vtになった後、緩やかに下降する。これにより、ノードN1からソース線SL(図1参照)に供給される充電電荷も、急激に増加する。
【0084】
その後、アドレス遷移信号ATDがローレベルになると、遅延回路418の出力は直ちにローレベルになり、ソース線SLに対する充電の加速が終了する。
【0085】
以上説明したように、この実施の形態に係るフラッシュメモリでも、第1の実施の形態と同様、ソース線SLのプリチャージ時間を短縮することができる。
【0086】
さらに、この実施の形態に係るドライバ回路によれば、アドレス遷移時の電荷出力量を一時的に高くすることができるので、記憶値「0」のFAMOSトランジスタが非常に多いワード線が選択された場合でも、対応するビット線の電位を速やかに上昇させることができる。このため、この実施の形態に係るフラッシュメモリでは、データの読み出し周期を短くしても、読み出し値の信頼性を損なうことがない。したがって、この実施の形態に係るフラッシュメモリによれば、読み出し速度を、第1の実施の形態のフラッシュメモリよりもさらに高速化することができる。
【0087】
なお、この実施の形態も、第1の実施の形態と同様、この共通ソース線を複数行ずつまたは複数列ずつのソース線に分割したフラッシュメモリに適用することができる。
【0088】
さらに、この実施の形態に係るフラッシュメモリも、メモリセルアレイを複数個のメモリセルブロックで構成したフラッシュメモリに適用できる。
【0089】
【発明の効果】
以上詳細に説明したように、本発明によれば、書き換えおよび読み出しを高速で行うことができ、リードディスターブ耐性が良好で、且つ、回路規模が小さい半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】第1、第2の実施の形態に係るフラッシュメモリの構成を概略的に示す回路図である。
【図2】第1の実施の形態に係るドライバ回路の内部構成を示す回路図である。
【図3】第1の実施の形態に係るドライバ回路の動作を説明するためのタイミングチャートである。
【図4】第2の実施の形態に係るドライバ回路の内部構成を示す回路図である。
【図5】第2の実施の形態に係るドライバ回路の動作を説明するためのタイミングチャートである。
【図6】従来のフラッシュメモリの構成を概略的に示す回路図である。
【図7】従来のフラッシュメモリの動作を説明するためのタイミングチャートである。
【図8】フラッシュメモリのメモリセルに使用されるFAMOSトランジスタの構成を模式的に示す断面図である。
【符号の説明】
101 ローデコーダ
102 カラムデコーダ
103−0〜103−m 列制御用トランジスタ
104−0〜104−m データ書き換え用トランジスタ
105 センスアンプ
T00〜Tnm FAMOSトランジスタ
WL0 〜WLn ワード線
BL0 〜BLn ビット線
CL0 〜CLn 列制御線
201,202,203,206,215 nMOSトランジスタ
204 抵抗素子
205 pMOSトランジスタ
207,209 遅延回路
208 キャパシタ
210,214 NOT回路
211,212 トランスファゲート
213 NAND回路
Claims (4)
- フローティングゲートとのオーバラップ部分の面積が大きい第1不純物領域と当該オーバラップ部分の面積が当該第1不純物領域よりも小さい第2不純物領域とを備える、フローティングゲート構造のトランジスタを有するメモリセルが行列状に配置されたメモリセルブロックと、
同一行の前記トランジスタの制御端子にそれぞれ接続された、複数の第1選択線と、
同一列の前記トランジスタの前記第1不純物領域にそれぞれ接続された、複数の第2選択線と、
複数行または複数列の前記トランジスタの前記第2不純物領域に接続された共通線と、
記憶データの書き換え時に前記第2選択線に書き換え電位を印加する書き換え用トランジスタ回路と、
記憶データの読み出し時に前記共通線に読み出し電位を印加する電圧印加手段と、前記共通線に供給される充電電荷量を一時的に増大させる充電加速手段とを有するドライバ回路と、
を備えることを特徴とする半導体記憶装置。 - 前記記憶データの読み出しを開始する際に、前記充電加速手段が、前記共通線に供給される充電電荷量を一時的に増大させることを特徴とする請求項1に記載の半導体記憶装置。
- 前記記憶データの読み出しアドレスを遷移させる際に、前記充電加速手段が、電圧印加手段から前記共通線に供給される充電電荷量を一時的に増大させることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記ドライバ回路が、前記電圧印加手段の出力電位を安定化させるための負帰還手段を備えることを特徴とする請求項1〜3のいずれかに記載の半導体記憶装置。
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