JPH02123598A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH02123598A JPH02123598A JP63276289A JP27628988A JPH02123598A JP H02123598 A JPH02123598 A JP H02123598A JP 63276289 A JP63276289 A JP 63276289A JP 27628988 A JP27628988 A JP 27628988A JP H02123598 A JPH02123598 A JP H02123598A
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- erasing
- memory cell
- memory
- gate
- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体不揮発性記憶装置に係り、特に電気的に
その内容を消去するのに好適な半導体不揮発性記憶装置
に関する。 (従来の技術] 半導体不揮発性記憶装置としては紫外線により情報の消
去が可能なEFROM (旦rasabls andP
rogrammable 且ead 0nly Mem
ory)、電気的に消去が可能なE E P ROM
(Electrically Erasableand
旦rogra+smable Raad 0nly
Mamory)が従来よりプログラムやデータの格納用
として用いられてきた。 EPROMはメモリセル面積が小さく、大容量化に適し
ているが、紫外線照射で消去するため息付きパッケージ
を必要とする事、書換え時にシステムから取り外す必要
がある事などの問題がある。 一方、EEPROMはシステム内で電気的に書換えが可
能であるが、メモリセルの大きさがEPROMの1.5
倍から2倍程度と大きいため、大容量化には適していな
い。 そこで最近では両者の中間的な記憶装置としてフラッシ
ュEEPROMと呼ばれるものが開発されている。フラ
ッシュE E P ROMはチップ−括、またはあるひ
とまとまりのメモリセルを一括して電気的に消去する機
能をもつ不揮発性半導体記憶装置である。メモリセルの
大きさはEFROM並の大きさを実現できる。 第2図は1987年国際電子デバイス会議(Inter
national Electron Device
Meeting)にてH,Kumeらが発表したフラッ
シュE E P ROMのメモリセルである。通常のE
FROMとよく似た2暦ゲート構造である。 書き込みはEPROMと同様にドレイン10接合近傍で
発生させたホットキャリアを浮遊ゲート11に注入する
ことにより行なう。書き込みによりメモリセルの制御ゲ
ート13からみたしきい値は高くなる。 一方、消去は制御ゲート13を接地し、ソース12に高
電圧を印加する事により浮遊ゲート11とソース12の
間に高電界を発生させ、薄い酸化膜18をとおしたトン
ネル現象を利用して浮遊ゲート11に蓄積された電子を
ソース12に引き抜くことによって行なう。 消去により制御ゲートからみたしきい値は低くなる。読
み出しはドレイン10に弱い書き込みが起こりにくいよ
う1■程度の低電圧を印加し、制御ゲート13に5■程
度を印加し、流れるチャネル電流の大小を情報のOと1
に対応させる。なお、図中14はp型シリコン基板、1
5はn型拡散層。 16は低濃度のn型拡散層、17はn型拡散層である。 一般に電気的消去では消去を長時間続けたときのしきい
値は熱平衡状態のしきい値とは異なり、負の値となりう
る。EPROMのように紫外線で消去した場合にはその
記憶装置を作製した時のしきい値に落ち着き、作製法に
より制御しつるのとは対照的である。 しきい値が負になると読み出しに悪影響がある。 第3図を用いて説明する。今、書き込まれた状態のメモ
リセル19を読みだす場合を考える。この時このメモリ
セル19に対応するワード線20にはVccが印加され
、他のメモリセル21は非選択状態、即ちワード線22
はOvになっている。もし読み出されるメモリセルに対
応するデータ線23につながる非選択状態のメモリセル
が1つ以上存在するとワード線22の電圧、即ちゲート
電圧が0■であってもデータ線23に電流(非選択リー
ク電流)が流れて読み出し時間の遅れ、ひいては誤読み
出しを引き起こす。 よって電気的消去を実現しようとする場合には記憶用の
トランジスタと非選択リーク電流を阻止するための選択
トランジスタを直列に接続し、これを1つのメモリセル
とするのが一般的であり、従来のEEPROMはそのよ
うになっている。 (例えば、1980年国際固体回路会議(ISSCC)
、p、152) また、フラッシュE E P ROMとしてG、Sam
achisaらが1987年国際固体回路会議(Int
ernati。 nal 5olid 5tate C1rcuit C
onference)で発表したメモリのメモリセルは
第4図に示す断面構造をしている。ゲート端子は1つし
かないが、実質的に2つのトランジスタからなり、上記
非選択リーク電流の問題を解決している。 (発明が解決しようとする課題] 上記従来技術ではメモリセル面積はEPROMと比較し
て大きくならざるを得ないのが明らかである。 逆にメモリセルの面積をEPROMと同程度にしたまま
、即ち選択トランジスタ無しで電気的消去を行う場合に
は、ある時間消去した後に読み出しを行い、すべてのメ
モリセルが消去されたか調べ、消去が不十分な場合には
更に消去するという動作を繰返し行う必要がある。これ
は記憶装置内部に回路的に実現しても外部からの制御信
号で実現しても良い。しかし、チップ内部で実現しよう
とすると回路の複雑化・増大を招く。また外部信号で制
御しようとすると使いにくくなるという問題があった。 本発明はメモリセル面積をEPROMと同程度に保った
まま電気的に消去可能な半導体不揮発性記憶装置を提供
することを目的とする。 [課題を解決するための手段] 上記目的を達成するために第1図に示すような回路構成
を用いる。 メモリセル1の消去用高電圧Vppが印加されていない
端子Aを負荷素子3を通じて接地し、消去が進み、しき
い値が減少するにつれて流れるチャネル電流を該負荷素
子3での電圧降下に変換する。 別に同じ構成の回路を用意してそれぞれの出力を差動増
幅器6で比較する。そしてこの出力をスイッチ制御部7
を介してスイッチ8に帰還させる。 別に設けたメモリセル(ダミーメモリセル)2は十分に
消去され、消去用高電圧VPPを印加していても実質的
にしきい値がほとんど変化しない状態に有るものを用い
る。また消去用高電圧が印加されていない端子Bと負荷
素子の間にレベルシフト回路5を設ける。
その内容を消去するのに好適な半導体不揮発性記憶装置
に関する。 (従来の技術] 半導体不揮発性記憶装置としては紫外線により情報の消
去が可能なEFROM (旦rasabls andP
rogrammable 且ead 0nly Mem
ory)、電気的に消去が可能なE E P ROM
(Electrically Erasableand
旦rogra+smable Raad 0nly
Mamory)が従来よりプログラムやデータの格納用
として用いられてきた。 EPROMはメモリセル面積が小さく、大容量化に適し
ているが、紫外線照射で消去するため息付きパッケージ
を必要とする事、書換え時にシステムから取り外す必要
がある事などの問題がある。 一方、EEPROMはシステム内で電気的に書換えが可
能であるが、メモリセルの大きさがEPROMの1.5
倍から2倍程度と大きいため、大容量化には適していな
い。 そこで最近では両者の中間的な記憶装置としてフラッシ
ュEEPROMと呼ばれるものが開発されている。フラ
ッシュE E P ROMはチップ−括、またはあるひ
とまとまりのメモリセルを一括して電気的に消去する機
能をもつ不揮発性半導体記憶装置である。メモリセルの
大きさはEFROM並の大きさを実現できる。 第2図は1987年国際電子デバイス会議(Inter
national Electron Device
Meeting)にてH,Kumeらが発表したフラッ
シュE E P ROMのメモリセルである。通常のE
FROMとよく似た2暦ゲート構造である。 書き込みはEPROMと同様にドレイン10接合近傍で
発生させたホットキャリアを浮遊ゲート11に注入する
ことにより行なう。書き込みによりメモリセルの制御ゲ
ート13からみたしきい値は高くなる。 一方、消去は制御ゲート13を接地し、ソース12に高
電圧を印加する事により浮遊ゲート11とソース12の
間に高電界を発生させ、薄い酸化膜18をとおしたトン
ネル現象を利用して浮遊ゲート11に蓄積された電子を
ソース12に引き抜くことによって行なう。 消去により制御ゲートからみたしきい値は低くなる。読
み出しはドレイン10に弱い書き込みが起こりにくいよ
う1■程度の低電圧を印加し、制御ゲート13に5■程
度を印加し、流れるチャネル電流の大小を情報のOと1
に対応させる。なお、図中14はp型シリコン基板、1
5はn型拡散層。 16は低濃度のn型拡散層、17はn型拡散層である。 一般に電気的消去では消去を長時間続けたときのしきい
値は熱平衡状態のしきい値とは異なり、負の値となりう
る。EPROMのように紫外線で消去した場合にはその
記憶装置を作製した時のしきい値に落ち着き、作製法に
より制御しつるのとは対照的である。 しきい値が負になると読み出しに悪影響がある。 第3図を用いて説明する。今、書き込まれた状態のメモ
リセル19を読みだす場合を考える。この時このメモリ
セル19に対応するワード線20にはVccが印加され
、他のメモリセル21は非選択状態、即ちワード線22
はOvになっている。もし読み出されるメモリセルに対
応するデータ線23につながる非選択状態のメモリセル
が1つ以上存在するとワード線22の電圧、即ちゲート
電圧が0■であってもデータ線23に電流(非選択リー
ク電流)が流れて読み出し時間の遅れ、ひいては誤読み
出しを引き起こす。 よって電気的消去を実現しようとする場合には記憶用の
トランジスタと非選択リーク電流を阻止するための選択
トランジスタを直列に接続し、これを1つのメモリセル
とするのが一般的であり、従来のEEPROMはそのよ
うになっている。 (例えば、1980年国際固体回路会議(ISSCC)
、p、152) また、フラッシュE E P ROMとしてG、Sam
achisaらが1987年国際固体回路会議(Int
ernati。 nal 5olid 5tate C1rcuit C
onference)で発表したメモリのメモリセルは
第4図に示す断面構造をしている。ゲート端子は1つし
かないが、実質的に2つのトランジスタからなり、上記
非選択リーク電流の問題を解決している。 (発明が解決しようとする課題] 上記従来技術ではメモリセル面積はEPROMと比較し
て大きくならざるを得ないのが明らかである。 逆にメモリセルの面積をEPROMと同程度にしたまま
、即ち選択トランジスタ無しで電気的消去を行う場合に
は、ある時間消去した後に読み出しを行い、すべてのメ
モリセルが消去されたか調べ、消去が不十分な場合には
更に消去するという動作を繰返し行う必要がある。これ
は記憶装置内部に回路的に実現しても外部からの制御信
号で実現しても良い。しかし、チップ内部で実現しよう
とすると回路の複雑化・増大を招く。また外部信号で制
御しようとすると使いにくくなるという問題があった。 本発明はメモリセル面積をEPROMと同程度に保った
まま電気的に消去可能な半導体不揮発性記憶装置を提供
することを目的とする。 [課題を解決するための手段] 上記目的を達成するために第1図に示すような回路構成
を用いる。 メモリセル1の消去用高電圧Vppが印加されていない
端子Aを負荷素子3を通じて接地し、消去が進み、しき
い値が減少するにつれて流れるチャネル電流を該負荷素
子3での電圧降下に変換する。 別に同じ構成の回路を用意してそれぞれの出力を差動増
幅器6で比較する。そしてこの出力をスイッチ制御部7
を介してスイッチ8に帰還させる。 別に設けたメモリセル(ダミーメモリセル)2は十分に
消去され、消去用高電圧VPPを印加していても実質的
にしきい値がほとんど変化しない状態に有るものを用い
る。また消去用高電圧が印加されていない端子Bと負荷
素子の間にレベルシフト回路5を設ける。
上述したように消去が進むにつれ、しきい値は減少する
。メモリセル1のゲートは接地されているが、消去用高
電圧Vρpが印加された状態では浮遊ゲートの電位は容
量結合によりある値に決まる。 この値は同じだけの電荷を浮遊ゲートに有する場合に読
み出し状態、即ちゲートにVcc(5V)、ドレインに
約1vの電圧が加えられた時の浮遊ゲートの電位よりも
高く、わずかながら電流が流れる。 一方、ダミーメモリセル2の方は消去が十分行われてい
ればしきい値の時間変化はメモリセル側の変化に比べて
無視しうる程度に小さい。これは消去が進むにつれ、浮
遊ゲートの電位が上昇して浮遊ゲートとソース間の電界
がトンネル現象を起こさせるには低くなるからであり、
第5図に示すようにしきい値の時間変化は飽和傾向を示
す。 しかし、しきい値は低くて多くの場合負となっている。 よってレベルシフト回路5によりダミーメモリセルに基
板バイアスを余分に与えてメモリ1のしきい値が所望の
値となった時に流れる電流と概略同じと成るよう調整す
る。そして節点AとCの電位を比較して増幅する事によ
り消去が終了した事を判定し、スイッチ8をオフとする
事により消去用高電圧VPPの印加を停止する。
。メモリセル1のゲートは接地されているが、消去用高
電圧Vρpが印加された状態では浮遊ゲートの電位は容
量結合によりある値に決まる。 この値は同じだけの電荷を浮遊ゲートに有する場合に読
み出し状態、即ちゲートにVcc(5V)、ドレインに
約1vの電圧が加えられた時の浮遊ゲートの電位よりも
高く、わずかながら電流が流れる。 一方、ダミーメモリセル2の方は消去が十分行われてい
ればしきい値の時間変化はメモリセル側の変化に比べて
無視しうる程度に小さい。これは消去が進むにつれ、浮
遊ゲートの電位が上昇して浮遊ゲートとソース間の電界
がトンネル現象を起こさせるには低くなるからであり、
第5図に示すようにしきい値の時間変化は飽和傾向を示
す。 しかし、しきい値は低くて多くの場合負となっている。 よってレベルシフト回路5によりダミーメモリセルに基
板バイアスを余分に与えてメモリ1のしきい値が所望の
値となった時に流れる電流と概略同じと成るよう調整す
る。そして節点AとCの電位を比較して増幅する事によ
り消去が終了した事を判定し、スイッチ8をオフとする
事により消去用高電圧VPPの印加を停止する。
以下、本発明の一実施例を第6図を用いて説明する。
ここでは消去用高電圧VPPをスイッチ8を介して該当
するブロックの、あるいは全メモリセル1のソースに印
加する。メモリセル1のドレインは列選択用のゲート2
5,26、消去モード選択用ゲート27を介して負荷素
子3であるダイオード接続されたMOSFETに接続さ
れ、接地される。 一方、ダミーメモリセル側は十分消去が行なわれたセル
2をソース側をメモリセル側と同様スイッチ9を介して
消去用高電圧VPPに接続する。 レベルシフト回路5としてはダイオード接続されたMO
SFETを用いる。 負荷素子4はメモリセル側の負荷素子3と同じである事
が望ましいが、1つのデータ線につながっているメモリ
セルとダミーメモリセルの数は通常具なるので節点Aと
節点Cの電位が消去終了時に等しくなるよう負荷素子3
,4.レベルシフト回路5を設計すれば良い。この2つ
の出力は差動増幅器6に印加される。 次にこの回路の動作について説明する。 消去モード開始を示すパルスEEがフリップフロップ2
8に入力されて消去モードに入り、EMがハイレベルと
なる。先ず行デコーダ29を通じてすべてのワード線3
0を接地、列デコーダ31゜32を通じて列選択ゲート
25.26をオンとして、消去モード選択ゲート27を
EMによりオンとする。データ線33に蓄積されている
電荷を放電するためリセット用MO8FET35.36
を遅延回路37で定められる一定時間オンとする。 次に遅延回路38を用いて発生させたパルスによりフリ
ップフロップ39をセットしてスイッチ8,9を介して
メモリ部及びダミーメモリ部のソースを消去用高電圧V
PPに接続する。 消去が十分に進まないと差動増幅器6の出力はハイレベ
ルであるが、消去が進むにつれて減少し、ついには次段
のインバータ40を反転させるに到る。これを用いてフ
リップフロップ39をリセットし、スイッチ8.9をオ
フとする事により消去を終了させる。 ダミーメモリセル2は本来のメモリセル1と異なり、同
一のメモリマトリックス内に配置する必要は必ずしも無
いが、メモリセル群の横に配置し、ワード線41をメモ
リ部ワード線30と共通化しても良い。このように配置
することによりメモリ1とダミーメモリ2は雑音の影響
を同じように受けて差動増幅器6で打ち消す事ができる
。 またダミーメモリセル2の十分低いしきい値をうる方法
としては種々の方法が考えられる。例えば消去モードに
入った時、自動的にダミーメモリ2側だけ先に消去を開
始する。あるいはダミーメモリ2のゲートに電圧が印加
されていない時(メモリ1とダミーメモリ2のワード線
を分離するならば常時)ダミーメモリは消去されるよう
にしても良い。 なお本発明は上記実施例に限定されるものでない事は言
うまでもない。スイッチ8,9、負荷素子3,4、レベ
ルシフト回路5の構成などは上記原理を実現するもので
あればどのようなものであっても構わない。 (発明の効果1 以上述べたように本発明によればEPROM並みの小さ
なメモリセルで電気的に消去可能な半導体不揮発性記憶
装置において記憶装置内部で自動的に消去を停止させ、
しきい値を読み出しに適当な値に制御できるという効果
がある。
するブロックの、あるいは全メモリセル1のソースに印
加する。メモリセル1のドレインは列選択用のゲート2
5,26、消去モード選択用ゲート27を介して負荷素
子3であるダイオード接続されたMOSFETに接続さ
れ、接地される。 一方、ダミーメモリセル側は十分消去が行なわれたセル
2をソース側をメモリセル側と同様スイッチ9を介して
消去用高電圧VPPに接続する。 レベルシフト回路5としてはダイオード接続されたMO
SFETを用いる。 負荷素子4はメモリセル側の負荷素子3と同じである事
が望ましいが、1つのデータ線につながっているメモリ
セルとダミーメモリセルの数は通常具なるので節点Aと
節点Cの電位が消去終了時に等しくなるよう負荷素子3
,4.レベルシフト回路5を設計すれば良い。この2つ
の出力は差動増幅器6に印加される。 次にこの回路の動作について説明する。 消去モード開始を示すパルスEEがフリップフロップ2
8に入力されて消去モードに入り、EMがハイレベルと
なる。先ず行デコーダ29を通じてすべてのワード線3
0を接地、列デコーダ31゜32を通じて列選択ゲート
25.26をオンとして、消去モード選択ゲート27を
EMによりオンとする。データ線33に蓄積されている
電荷を放電するためリセット用MO8FET35.36
を遅延回路37で定められる一定時間オンとする。 次に遅延回路38を用いて発生させたパルスによりフリ
ップフロップ39をセットしてスイッチ8,9を介して
メモリ部及びダミーメモリ部のソースを消去用高電圧V
PPに接続する。 消去が十分に進まないと差動増幅器6の出力はハイレベ
ルであるが、消去が進むにつれて減少し、ついには次段
のインバータ40を反転させるに到る。これを用いてフ
リップフロップ39をリセットし、スイッチ8.9をオ
フとする事により消去を終了させる。 ダミーメモリセル2は本来のメモリセル1と異なり、同
一のメモリマトリックス内に配置する必要は必ずしも無
いが、メモリセル群の横に配置し、ワード線41をメモ
リ部ワード線30と共通化しても良い。このように配置
することによりメモリ1とダミーメモリ2は雑音の影響
を同じように受けて差動増幅器6で打ち消す事ができる
。 またダミーメモリセル2の十分低いしきい値をうる方法
としては種々の方法が考えられる。例えば消去モードに
入った時、自動的にダミーメモリ2側だけ先に消去を開
始する。あるいはダミーメモリ2のゲートに電圧が印加
されていない時(メモリ1とダミーメモリ2のワード線
を分離するならば常時)ダミーメモリは消去されるよう
にしても良い。 なお本発明は上記実施例に限定されるものでない事は言
うまでもない。スイッチ8,9、負荷素子3,4、レベ
ルシフト回路5の構成などは上記原理を実現するもので
あればどのようなものであっても構わない。 (発明の効果1 以上述べたように本発明によればEPROM並みの小さ
なメモリセルで電気的に消去可能な半導体不揮発性記憶
装置において記憶装置内部で自動的に消去を停止させ、
しきい値を読み出しに適当な値に制御できるという効果
がある。
第1図は本発明の詳細な説明するための回路ブロック図
、第2図、第4図は従来のメモリセルの要部断面図、第
3図は従来のメモリセルの回路ブロック図、第5図は本
発明の詳細な説明するための消去特性図、第6図は本発
明の1実施例の回路図である。 符号の説明 1・・・メモリセル、2・・・ダミーメモリセル、3.
4・・・負荷素子、5・・・レベルシフト回路、6・・
・差動増幅器、7・・・スイッチ制御部、8,9・・・
スイッチ第10 第2図 第4図 梯S図 シ11ム時間の対数
、第2図、第4図は従来のメモリセルの要部断面図、第
3図は従来のメモリセルの回路ブロック図、第5図は本
発明の詳細な説明するための消去特性図、第6図は本発
明の1実施例の回路図である。 符号の説明 1・・・メモリセル、2・・・ダミーメモリセル、3.
4・・・負荷素子、5・・・レベルシフト回路、6・・
・差動増幅器、7・・・スイッチ制御部、8,9・・・
スイッチ第10 第2図 第4図 梯S図 シ11ム時間の対数
Claims (1)
- 1、浮遊ゲートと制御ゲートの2層ゲート構造を持つM
OSFETをメモリセルとし、これをアレイ状に配置し
、アレイ全体あるいはその一部のメモリセル群のソース
またはドレインを共通化して該ソースまたはドレインに
高電圧を印加し、制御ゲートを接地して浮遊ゲート中の
電子をトンネル現象を利用して該ソースまたはドレイン
に引き抜く事によって電気的消去を行なう半導体不揮発
性記憶装置において、該ソースまたはドレインと対を成
す端子を少なくとも一つ以上のスイッチ用トランジスタ
、第1の負荷素子を介して接地し、これとは別に該メモ
リセルと同じ構造の少なくとも一つのダミーメモリセル
を用意し、制御ゲートを接地し、このソースまたはドレ
インに消去用高電圧を印加し、対を成す端子を少なくと
もレベルシフト回路、第2の負荷素子を介して接地し、
第1の負荷素子における電圧降下と第2の負荷素子にお
ける電圧降下を比較してある一定電圧以下となった時消
去を停止させることを特徴とする半導体不揮発性記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63276289A JPH02123598A (ja) | 1988-11-02 | 1988-11-02 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63276289A JPH02123598A (ja) | 1988-11-02 | 1988-11-02 | 半導体不揮発性記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02123598A true JPH02123598A (ja) | 1990-05-11 |
Family
ID=17567376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63276289A Pending JPH02123598A (ja) | 1988-11-02 | 1988-11-02 | 半導体不揮発性記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02123598A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7978531B2 (en) | 2001-04-27 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory, verify method therefor, and semiconductor device using the nonvolatile memory |
-
1988
- 1988-11-02 JP JP63276289A patent/JPH02123598A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7978531B2 (en) | 2001-04-27 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory, verify method therefor, and semiconductor device using the nonvolatile memory |
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