JPH02123598A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体不揮発性記憶装置に係り、特に電気的に
その内容を消去するのに好適な半導体不揮発性記憶装置
に関する。 （従来の技術］ 半導体不揮発性記憶装置としては紫外線により情報の消
去が可能なＥＦＲＯＭ　（旦ｒａｓａｂｌｓ　ａｎｄＰ
ｒｏｇｒａｍｍａｂｌｅ　且ｅａｄ　０ｎｌｙ　Ｍｅｍ
ｏｒｙ）、電気的に消去が可能なＥ　Ｅ　Ｐ　ＲＯＭ　
（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅａｎｄ
　旦ｒｏｇｒａ＋ｓｍａｂｌｅ　Ｒａａｄ　０ｎｌｙ　
Ｍａｍｏｒｙ）が従来よりプログラムやデータの格納用
として用いられてきた。 ＥＰＲＯＭはメモリセル面積が小さく、大容量化に適し
ているが、紫外線照射で消去するため息付きパッケージ
を必要とする事、書換え時にシステムから取り外す必要
がある事などの問題がある。 一方、ＥＥＰＲＯＭはシステム内で電気的に書換えが可
能であるが、メモリセルの大きさがＥＰＲＯＭの１．５
倍から２倍程度と大きいため、大容量化には適していな
い。 そこで最近では両者の中間的な記憶装置としてフラッシ
ュＥＥＰＲＯＭと呼ばれるものが開発されている。フラ
ッシュＥ　Ｅ　Ｐ　ＲＯＭはチップ−括、またはあるひ
とまとまりのメモリセルを一括して電気的に消去する機
能をもつ不揮発性半導体記憶装置である。メモリセルの
大きさはＥＦＲＯＭ並の大きさを実現できる。 第２図は１９８７年国際電子デバイス会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　
Ｍｅｅｔｉｎｇ）にてＨ，Ｋｕｍｅらが発表したフラッ
シュＥ　Ｅ　Ｐ　ＲＯＭのメモリセルである。通常のＥ
ＦＲＯＭとよく似た２暦ゲート構造である。 書き込みはＥＰＲＯＭと同様にドレイン１０接合近傍で
発生させたホットキャリアを浮遊ゲート１１に注入する
ことにより行なう。書き込みによりメモリセルの制御ゲ
ート１３からみたしきい値は高くなる。 一方、消去は制御ゲート１３を接地し、ソース１２に高
電圧を印加する事により浮遊ゲート１１とソース１２の
間に高電界を発生させ、薄い酸化膜１８をとおしたトン
ネル現象を利用して浮遊ゲート１１に蓄積された電子を
ソース１２に引き抜くことによって行なう。 消去により制御ゲートからみたしきい値は低くなる。読
み出しはドレイン１０に弱い書き込みが起こりにくいよ
う１■程度の低電圧を印加し、制御ゲート１３に５■程
度を印加し、流れるチャネル電流の大小を情報のＯと１
に対応させる。なお、図中１４はｐ型シリコン基板、１
５はｎ型拡散層。 １６は低濃度のｎ型拡散層、１７はｎ型拡散層である。 一般に電気的消去では消去を長時間続けたときのしきい
値は熱平衡状態のしきい値とは異なり、負の値となりう
る。ＥＰＲＯＭのように紫外線で消去した場合にはその
記憶装置を作製した時のしきい値に落ち着き、作製法に
より制御しつるのとは対照的である。 しきい値が負になると読み出しに悪影響がある。 第３図を用いて説明する。今、書き込まれた状態のメモ
リセル１９を読みだす場合を考える。この時このメモリ
セル１９に対応するワード線２０にはＶｃｃが印加され
、他のメモリセル２１は非選択状態、即ちワード線２２
はＯｖになっている。もし読み出されるメモリセルに対
応するデータ線２３につながる非選択状態のメモリセル
が１つ以上存在するとワード線２２の電圧、即ちゲート
電圧が０■であってもデータ線２３に電流（非選択リー
ク電流）が流れて読み出し時間の遅れ、ひいては誤読み
出しを引き起こす。 よって電気的消去を実現しようとする場合には記憶用の
トランジスタと非選択リーク電流を阻止するための選択
トランジスタを直列に接続し、これを１つのメモリセル
とするのが一般的であり、従来のＥＥＰＲＯＭはそのよ
うになっている。 （例えば、１９８０年国際固体回路会議（ＩＳＳＣＣ）
、ｐ、１５２） また、フラッシュＥ　Ｅ　Ｐ　ＲＯＭとしてＧ、Ｓａｍ
ａｃｈｉｓａらが１９８７年国際固体回路会議（Ｉｎｔ
ｅｒｎａｔｉ。 ｎａｌ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃ
ｏｎｆｅｒｅｎｃｅ）で発表したメモリのメモリセルは
第４図に示す断面構造をしている。ゲート端子は１つし
かないが、実質的に２つのトランジスタからなり、上記
非選択リーク電流の問題を解決している。 （発明が解決しようとする課題］ 上記従来技術ではメモリセル面積はＥＰＲＯＭと比較し
て大きくならざるを得ないのが明らかである。 逆にメモリセルの面積をＥＰＲＯＭと同程度にしたまま
、即ち選択トランジスタ無しで電気的消去を行う場合に
は、ある時間消去した後に読み出しを行い、すべてのメ
モリセルが消去されたか調べ、消去が不十分な場合には
更に消去するという動作を繰返し行う必要がある。これ
は記憶装置内部に回路的に実現しても外部からの制御信
号で実現しても良い。しかし、チップ内部で実現しよう
とすると回路の複雑化・増大を招く。また外部信号で制
御しようとすると使いにくくなるという問題があった。 本発明はメモリセル面積をＥＰＲＯＭと同程度に保った
まま電気的に消去可能な半導体不揮発性記憶装置を提供
することを目的とする。 ［課題を解決するための手段］ 上記目的を達成するために第１図に示すような回路構成
を用いる。 メモリセル１の消去用高電圧Ｖｐｐが印加されていない
端子Ａを負荷素子３を通じて接地し、消去が進み、しき
い値が減少するにつれて流れるチャネル電流を該負荷素
子３での電圧降下に変換する。 別に同じ構成の回路を用意してそれぞれの出力を差動増
幅器６で比較する。そしてこの出力をスイッチ制御部７
を介してスイッチ８に帰還させる。 別に設けたメモリセル（ダミーメモリセル）２は十分に
消去され、消去用高電圧ＶＰＰを印加していても実質的
にしきい値がほとんど変化しない状態に有るものを用い
る。また消去用高電圧が印加されていない端子Ｂと負荷
素子の間にレベルシフト回路５を設ける。

【作用】

上述したように消去が進むにつれ、しきい値は減少する
。メモリセル１のゲートは接地されているが、消去用高
電圧Ｖρｐが印加された状態では浮遊ゲートの電位は容
量結合によりある値に決まる。 この値は同じだけの電荷を浮遊ゲートに有する場合に読
み出し状態、即ちゲートにＶｃｃ（５Ｖ）、ドレインに
約１ｖの電圧が加えられた時の浮遊ゲートの電位よりも
高く、わずかながら電流が流れる。 一方、ダミーメモリセル２の方は消去が十分行われてい
ればしきい値の時間変化はメモリセル側の変化に比べて
無視しうる程度に小さい。これは消去が進むにつれ、浮
遊ゲートの電位が上昇して浮遊ゲートとソース間の電界
がトンネル現象を起こさせるには低くなるからであり、
第５図に示すようにしきい値の時間変化は飽和傾向を示
す。 しかし、しきい値は低くて多くの場合負となっている。 よってレベルシフト回路５によりダミーメモリセルに基
板バイアスを余分に与えてメモリ１のしきい値が所望の
値となった時に流れる電流と概略同じと成るよう調整す
る。そして節点ＡとＣの電位を比較して増幅する事によ
り消去が終了した事を判定し、スイッチ８をオフとする
事により消去用高電圧ＶＰＰの印加を停止する。

【実施例】

以下、本発明の一実施例を第６図を用いて説明する。 ここでは消去用高電圧ＶＰＰをスイッチ８を介して該当
するブロックの、あるいは全メモリセル１のソースに印
加する。メモリセル１のドレインは列選択用のゲート２
５，２６、消去モード選択用ゲート２７を介して負荷素
子３であるダイオード接続されたＭＯＳＦＥＴに接続さ
れ、接地される。 一方、ダミーメモリセル側は十分消去が行なわれたセル
２をソース側をメモリセル側と同様スイッチ９を介して
消去用高電圧ＶＰＰに接続する。 レベルシフト回路５としてはダイオード接続されたＭＯ
ＳＦＥＴを用いる。 負荷素子４はメモリセル側の負荷素子３と同じである事
が望ましいが、１つのデータ線につながっているメモリ
セルとダミーメモリセルの数は通常具なるので節点Ａと
節点Ｃの電位が消去終了時に等しくなるよう負荷素子３
，４．レベルシフト回路５を設計すれば良い。この２つ
の出力は差動増幅器６に印加される。 次にこの回路の動作について説明する。 消去モード開始を示すパルスＥＥがフリップフロップ２
８に入力されて消去モードに入り、ＥＭがハイレベルと
なる。先ず行デコーダ２９を通じてすべてのワード線３
０を接地、列デコーダ３１゜３２を通じて列選択ゲート
２５．２６をオンとして、消去モード選択ゲート２７を
ＥＭによりオンとする。データ線３３に蓄積されている
電荷を放電するためリセット用ＭＯ８ＦＥＴ３５．３６
を遅延回路３７で定められる一定時間オンとする。 次に遅延回路３８を用いて発生させたパルスによりフリ
ップフロップ３９をセットしてスイッチ８，９を介して
メモリ部及びダミーメモリ部のソースを消去用高電圧Ｖ
ＰＰに接続する。 消去が十分に進まないと差動増幅器６の出力はハイレベ
ルであるが、消去が進むにつれて減少し、ついには次段
のインバータ４０を反転させるに到る。これを用いてフ
リップフロップ３９をリセットし、スイッチ８．９をオ
フとする事により消去を終了させる。 ダミーメモリセル２は本来のメモリセル１と異なり、同
一のメモリマトリックス内に配置する必要は必ずしも無
いが、メモリセル群の横に配置し、ワード線４１をメモ
リ部ワード線３０と共通化しても良い。このように配置
することによりメモリ１とダミーメモリ２は雑音の影響
を同じように受けて差動増幅器６で打ち消す事ができる
。 またダミーメモリセル２の十分低いしきい値をうる方法
としては種々の方法が考えられる。例えば消去モードに
入った時、自動的にダミーメモリ２側だけ先に消去を開
始する。あるいはダミーメモリ２のゲートに電圧が印加
されていない時（メモリ１とダミーメモリ２のワード線
を分離するならば常時）ダミーメモリは消去されるよう
にしても良い。 なお本発明は上記実施例に限定されるものでない事は言
うまでもない。スイッチ８，９、負荷素子３，４、レベ
ルシフト回路５の構成などは上記原理を実現するもので
あればどのようなものであっても構わない。 （発明の効果１ 以上述べたように本発明によればＥＰＲＯＭ並みの小さ
なメモリセルで電気的に消去可能な半導体不揮発性記憶
装置において記憶装置内部で自動的に消去を停止させ、
しきい値を読み出しに適当な値に制御できるという効果
がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための回路ブロック図
、第２図、第４図は従来のメモリセルの要部断面図、第
３図は従来のメモリセルの回路ブロック図、第５図は本
発明の詳細な説明するための消去特性図、第６図は本発
明の１実施例の回路図である。 符号の説明 １・・・メモリセル、２・・・ダミーメモリセル、３．
４・・・負荷素子、５・・・レベルシフト回路、６・・
・差動増幅器、７・・・スイッチ制御部、８，９・・・
スイッチ第１０ 第２図 第４図 梯Ｓ図 シ１１ム時間の対数

Claims (1)

【特許請求の範囲】
1. １、浮遊ゲートと制御ゲートの２層ゲート構造を持つＭ
   ＯＳＦＥＴをメモリセルとし、これをアレイ状に配置し
   、アレイ全体あるいはその一部のメモリセル群のソース
   またはドレインを共通化して該ソースまたはドレインに
   高電圧を印加し、制御ゲートを接地して浮遊ゲート中の
   電子をトンネル現象を利用して該ソースまたはドレイン
   に引き抜く事によって電気的消去を行なう半導体不揮発
   性記憶装置において、該ソースまたはドレインと対を成
   す端子を少なくとも一つ以上のスイッチ用トランジスタ
   、第１の負荷素子を介して接地し、これとは別に該メモ
   リセルと同じ構造の少なくとも一つのダミーメモリセル
   を用意し、制御ゲートを接地し、このソースまたはドレ
   インに消去用高電圧を印加し、対を成す端子を少なくと
   もレベルシフト回路、第２の負荷素子を介して接地し、
   第１の負荷素子における電圧降下と第２の負荷素子にお
   ける電圧降下を比較してある一定電圧以下となった時消
   去を停止させることを特徴とする半導体不揮発性記憶装
   置。