JPH06303117A - スタートアップ回路 - Google Patents
スタートアップ回路Info
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- JPH06303117A JPH06303117A JP10603893A JP10603893A JPH06303117A JP H06303117 A JPH06303117 A JP H06303117A JP 10603893 A JP10603893 A JP 10603893A JP 10603893 A JP10603893 A JP 10603893A JP H06303117 A JPH06303117 A JP H06303117A
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- circuit
- current
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- switching
- switching circuit
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Abstract
(57)【要約】
【目的】 消費電力が少なく、且つ動作が安定で小規模
な構成で実現できるスタートアップ回路を提供する。 【構成】 半導体集積回路２に電源電圧ＶCCが印加され
た直後に、該半導体集積回路２のバイアスラインＬBIAS
の電流を供給する電流源を構成するバイポーラトランジ
スタＱ０を備えたスタートアップ回路１において、前記
バイアスラインＬBIASに電流を供給するバイポーラトラ
ンジスタＱ０の電流を制御するためのスイッチング回路
３と、該スイッチング回路３を制御するための遅延特性
をもつ制御回路４とを設け、電源電圧を印加して所定時
間経過後にスイッチング回路３を非導通状態として、消
費電流を低減する。
な構成で実現できるスタートアップ回路を提供する。 【構成】 半導体集積回路２に電源電圧ＶCCが印加され
た直後に、該半導体集積回路２のバイアスラインＬBIAS
の電流を供給する電流源を構成するバイポーラトランジ
スタＱ０を備えたスタートアップ回路１において、前記
バイアスラインＬBIASに電流を供給するバイポーラトラ
ンジスタＱ０の電流を制御するためのスイッチング回路
３と、該スイッチング回路３を制御するための遅延特性
をもつ制御回路４とを設け、電源電圧を印加して所定時
間経過後にスイッチング回路３を非導通状態として、消
費電流を低減する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に電
源電圧が印加された直後に、該半導体集積回路のバイア
スラインの電流を供給する電流源を備えたスタートアッ
プ回路に関する。
源電圧が印加された直後に、該半導体集積回路のバイア
スラインの電流を供給する電流源を備えたスタートアッ
プ回路に関する。
【０００２】
【従来の技術】スタートアップ回路は、半導体集積回路
に電源電圧が印加された直後に、該半導体集積回路のバ
イアスラインの電流を供給するために設けられている。
従来、かかるスタートアップ回路として、図11に示す構
成のものが知られている。このスタートアップ回路101
は、図11に示すように、ＮＰＮ型バイポーラトランジス
タＱ100 と、コレクタとベースを短絡した構成のＮＰＮ
型バイポーラトランジスタＱ101 ，Ｑ102 、及び抵抗Ｒ
100 とで構成されている。すなわち、トランジスタＱ10
0 のコレクタは高電位電源ＶCCに、ベースは後段の半導
体集積回路102 のバイアスラインＬBIASに接続されてい
る。トランジスタＱ100 のエミッタはトランジスタＱ10
1 のコレクタ・ベースに接続され、トランジスタＱ101
のエミッタはトランジスタＱ102 のコレクタ・ベースに
接続されている。そしてトランジスタＱ102 のエミッタ
は、抵抗Ｒ100 を介して接地電位ＧＮＤに接続されてい
る。この抵抗Ｒ100 は、トランジスタＱ100 が導通状態
となった時に流れるエミッタ電流を制限するために、数
十ＫΩ〜数百ＫΩの値に選定されている。
に電源電圧が印加された直後に、該半導体集積回路のバ
イアスラインの電流を供給するために設けられている。
従来、かかるスタートアップ回路として、図11に示す構
成のものが知られている。このスタートアップ回路101
は、図11に示すように、ＮＰＮ型バイポーラトランジス
タＱ100 と、コレクタとベースを短絡した構成のＮＰＮ
型バイポーラトランジスタＱ101 ，Ｑ102 、及び抵抗Ｒ
100 とで構成されている。すなわち、トランジスタＱ10
0 のコレクタは高電位電源ＶCCに、ベースは後段の半導
体集積回路102 のバイアスラインＬBIASに接続されてい
る。トランジスタＱ100 のエミッタはトランジスタＱ10
1 のコレクタ・ベースに接続され、トランジスタＱ101
のエミッタはトランジスタＱ102 のコレクタ・ベースに
接続されている。そしてトランジスタＱ102 のエミッタ
は、抵抗Ｒ100 を介して接地電位ＧＮＤに接続されてい
る。この抵抗Ｒ100 は、トランジスタＱ100 が導通状態
となった時に流れるエミッタ電流を制限するために、数
十ＫΩ〜数百ＫΩの値に選定されている。
【０００３】このように構成したスタートアップ回路
は、スタートアップ回路を含む半導体集積回路に所定の
電源電圧が印加された直後に、前記半導体集積回路のバ
イアスラインＬBIASの電流を供給するように動作する。
は、スタートアップ回路を含む半導体集積回路に所定の
電源電圧が印加された直後に、前記半導体集積回路のバ
イアスラインＬBIASの電流を供給するように動作する。
【０００４】
【発明が解決しようとする課題】ところで、スタートア
ップ回路は、半導体集積回路のバイアスラインが安定動
作領域に達した後は、実質的に必要のない回路へと変わ
ってしまう。このため、回路規模が小さく、且つ前記バ
イアスラインが安定動作領域に達した後の回路消費電力
の少ないスタートアップ回路が要望されている。
ップ回路は、半導体集積回路のバイアスラインが安定動
作領域に達した後は、実質的に必要のない回路へと変わ
ってしまう。このため、回路規模が小さく、且つ前記バ
イアスラインが安定動作領域に達した後の回路消費電力
の少ないスタートアップ回路が要望されている。
【０００５】バイアスラインが安定動作領域に達したと
きに、スタートアップ回路で消費される電力は、回路動
作として必要な回路電力とは全く関係のないもので、近
年の小型電子機器に対する低消費電力化の中で、少なか
らず問題となっている。
きに、スタートアップ回路で消費される電力は、回路動
作として必要な回路電力とは全く関係のないもので、近
年の小型電子機器に対する低消費電力化の中で、少なか
らず問題となっている。
【０００６】したがって、半導体集積回路のバイアスラ
インが安定動作領域に達した後は、スタートアップ回路
の消費電力は零であることが望ましい。しかしながら、
従来のスタートアップ回路における消費電力は、前記バ
イアスラインが安定動作領域に達した後も、回路電流Ｉ
0 として流れ続ける。この回路電流Ｉ0 は、バイアスラ
インＬBIASの電圧をＶBIAS、トランジスタＱ100 ，Ｑ10
1 ，Ｑ102 のベース・エミッタ間電圧をＶBE100 ，Ｖ
BE101 ，ＶBE102 とし、抵抗Ｒ100 の抵抗値をＲとすれ
ば、次式（１）で表される。 Ｉ0 ＝｛ＶBIAS−（ＶBE100 ＋ＶBE101 ＋ＶBE102 ）｝／Ｒ ・・・・・（１）
インが安定動作領域に達した後は、スタートアップ回路
の消費電力は零であることが望ましい。しかしながら、
従来のスタートアップ回路における消費電力は、前記バ
イアスラインが安定動作領域に達した後も、回路電流Ｉ
0 として流れ続ける。この回路電流Ｉ0 は、バイアスラ
インＬBIASの電圧をＶBIAS、トランジスタＱ100 ，Ｑ10
1 ，Ｑ102 のベース・エミッタ間電圧をＶBE100 ，Ｖ
BE101 ，ＶBE102 とし、抵抗Ｒ100 の抵抗値をＲとすれ
ば、次式（１）で表される。 Ｉ0 ＝｛ＶBIAS−（ＶBE100 ＋ＶBE101 ＋ＶBE102 ）｝／Ｒ ・・・・・（１）
【０００７】この回路電流Ｉ0 を、できるだけ小さく抑
えるには、例えば抵抗Ｒ100 の抵抗値Ｒを大きくすれば
可能となるが、半導体集積回路中に高抵抗を設けるため
には、大幅な面積の増大を余儀なくされる。また別の方
法として、コレクタとベースを短絡接続したトランジス
タＱ101 ，Ｑ102 の段数を増やすことにより、抵抗Ｒ10
0 の抵抗値Ｒを大きくしなくても、回路電流Ｉ0 を小さ
く抑えることが可能であるが、かなりの段数のトランジ
スタを増やさないと、その効果は薄く、結果的に回路面
積の増加につながってしまう。
えるには、例えば抵抗Ｒ100 の抵抗値Ｒを大きくすれば
可能となるが、半導体集積回路中に高抵抗を設けるため
には、大幅な面積の増大を余儀なくされる。また別の方
法として、コレクタとベースを短絡接続したトランジス
タＱ101 ，Ｑ102 の段数を増やすことにより、抵抗Ｒ10
0 の抵抗値Ｒを大きくしなくても、回路電流Ｉ0 を小さ
く抑えることが可能であるが、かなりの段数のトランジ
スタを増やさないと、その効果は薄く、結果的に回路面
積の増加につながってしまう。
【０００８】しかも、上記の方法によっても、スタート
アップ回路の回路電流Ｉ0 をバイアスラインが安定動作
領域に達した後に零とすることはできない。
アップ回路の回路電流Ｉ0 をバイアスラインが安定動作
領域に達した後に零とすることはできない。
【０００９】本発明は、従来のスタートアップ回路にお
ける上記問題点を解消するためになされたもので、消費
電力が少なく且つ動作が安定で小規模な構成で実現でき
るスタートアップ回路を提供することを目的とする。
ける上記問題点を解消するためになされたもので、消費
電力が少なく且つ動作が安定で小規模な構成で実現でき
るスタートアップ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、図１の概念図に示すように、半導体集積
回路２に電源電圧ＶCCが印加された直後に、該半導体集
積回路２のバイアスラインＬBIASの電流を供給する電流
源を構成するバイポーラトランジスタＱ０を備えたスタ
ートアップ回路１において、前記バイアスラインＬBIAS
に電流を供給するバイポーラトランジスタＱ０の電流を
制御するためのスイッチング回路３と、該スイッチング
回路３を制御するための遅延特性をもつ制御回路４とを
設けて構成するものである。
め、本発明は、図１の概念図に示すように、半導体集積
回路２に電源電圧ＶCCが印加された直後に、該半導体集
積回路２のバイアスラインＬBIASの電流を供給する電流
源を構成するバイポーラトランジスタＱ０を備えたスタ
ートアップ回路１において、前記バイアスラインＬBIAS
に電流を供給するバイポーラトランジスタＱ０の電流を
制御するためのスイッチング回路３と、該スイッチング
回路３を制御するための遅延特性をもつ制御回路４とを
設けて構成するものである。
【００１１】
【作用】上記のように構成されたスタートアップ回路１
においては、制御回路４によって、電源電圧ＶCCが印加
されてから所定の時間経過後、すなわちバイアスライン
ＬBIASが安定動作領域に達した後に、スイッチング回路
３を非導通状態にすることができる。これにより、スタ
ートアップ回路１の回路電流は、スイッチング回路３に
おけるリーク電流が支配的となり、従来のスタートアッ
プ回路に比べて、消費電流を低減し、且つ安定した動作
を確保しながら回路規模の低減化を図ることができる。
においては、制御回路４によって、電源電圧ＶCCが印加
されてから所定の時間経過後、すなわちバイアスライン
ＬBIASが安定動作領域に達した後に、スイッチング回路
３を非導通状態にすることができる。これにより、スタ
ートアップ回路１の回路電流は、スイッチング回路３に
おけるリーク電流が支配的となり、従来のスタートアッ
プ回路に比べて、消費電流を低減し、且つ安定した動作
を確保しながら回路規模の低減化を図ることができる。
【００１２】
【実施例】次に実施例について説明する。図２は、本発
明に係るスタートアップ回路の第１実施例を示す回路構
成図である。この実施例におけるスタートアップ回路１
は、ＮＰＮ型バイポーラトランジスタＱ０，Ｐチャネル
型ＭＯＳトランジスタＭ１，抵抗Ｒ０，Ｒ１及びコンデ
ンサＣ１で構成されている。すなわち、トランジスタＱ
０のコレクタは高電位電源ＶCCに接続され、ベースは後
段の半導体集積回路２のバイアスラインＬBIASに接続さ
れている。トランジスタＱ０のエミッタはＭＯＳトラン
ジスタＭ１のソース端子に接続されると共に、抵抗Ｒ１
を介してＭＯＳトランジスタＭ１のゲート端子に接続さ
れている。またＭＯＳトランジスタＭ１のゲート端子は
コンデンサＣ１を介して接地電位ＧＮＤに接続され、Ｍ
ＯＳトランジスタＭ１のドレイン端子は抵抗Ｒ０を介し
て接地電位ＧＮＤに接続されている。そしてＭＯＳトラ
ンジスタＭ１はスイッチング回路３を構成しており、ま
た抵抗Ｒ１とコンデンサＣ１とで時定数回路５を形成し
て、ＭＯＳトランジスタＭ１のゲート端子の制御を行う
制御回路を構成している。
明に係るスタートアップ回路の第１実施例を示す回路構
成図である。この実施例におけるスタートアップ回路１
は、ＮＰＮ型バイポーラトランジスタＱ０，Ｐチャネル
型ＭＯＳトランジスタＭ１，抵抗Ｒ０，Ｒ１及びコンデ
ンサＣ１で構成されている。すなわち、トランジスタＱ
０のコレクタは高電位電源ＶCCに接続され、ベースは後
段の半導体集積回路２のバイアスラインＬBIASに接続さ
れている。トランジスタＱ０のエミッタはＭＯＳトラン
ジスタＭ１のソース端子に接続されると共に、抵抗Ｒ１
を介してＭＯＳトランジスタＭ１のゲート端子に接続さ
れている。またＭＯＳトランジスタＭ１のゲート端子は
コンデンサＣ１を介して接地電位ＧＮＤに接続され、Ｍ
ＯＳトランジスタＭ１のドレイン端子は抵抗Ｒ０を介し
て接地電位ＧＮＤに接続されている。そしてＭＯＳトラ
ンジスタＭ１はスイッチング回路３を構成しており、ま
た抵抗Ｒ１とコンデンサＣ１とで時定数回路５を形成し
て、ＭＯＳトランジスタＭ１のゲート端子の制御を行う
制御回路を構成している。
【００１３】次に、このように構成したスタートアップ
回路１の動作について説明する。高電位電源端子ＶCCと
接地電位端子ＧＮＤ間に所定の電圧が印加された時、ト
ランジスタＱ０のコレクタは電源電圧となり、ベースは
接続されている後段の半導体集積回路２のバイアスライ
ンＬBIASの電圧ＶBIASとなる。この電圧ＶBIASは安定し
た値を示さない。すなわち、この時の状態は、図３に示
す動作波形図における時間ｔ1 の状態で、ＭＯＳトラン
ジスタＭ１のゲート電圧ＶG はローレベルであるため、
ＭＯＳトランジスタＭ１は動作状態となり、上記トラン
ジスタＱ０のエミッタ電流Ｉ0 は抵抗Ｒ０を介してＧＮ
Ｄへ流れる。これはトランジスタＱ０のエミッタは抵抗
Ｒ０を介してＧＮＤへ接続されているのと等しい状態で
ある。このようにトランジスタＱ０が動作状態に入るこ
とにより、トランジスタＱ０のベース電位、すなわち前
記バイアスラインＬBIASの電位ＶBIASが安定動作領域へ
と引き込まれる。
回路１の動作について説明する。高電位電源端子ＶCCと
接地電位端子ＧＮＤ間に所定の電圧が印加された時、ト
ランジスタＱ０のコレクタは電源電圧となり、ベースは
接続されている後段の半導体集積回路２のバイアスライ
ンＬBIASの電圧ＶBIASとなる。この電圧ＶBIASは安定し
た値を示さない。すなわち、この時の状態は、図３に示
す動作波形図における時間ｔ1 の状態で、ＭＯＳトラン
ジスタＭ１のゲート電圧ＶG はローレベルであるため、
ＭＯＳトランジスタＭ１は動作状態となり、上記トラン
ジスタＱ０のエミッタ電流Ｉ0 は抵抗Ｒ０を介してＧＮ
Ｄへ流れる。これはトランジスタＱ０のエミッタは抵抗
Ｒ０を介してＧＮＤへ接続されているのと等しい状態で
ある。このようにトランジスタＱ０が動作状態に入るこ
とにより、トランジスタＱ０のベース電位、すなわち前
記バイアスラインＬBIASの電位ＶBIASが安定動作領域へ
と引き込まれる。
【００１４】一方、抵抗Ｒ１とコンデンサＣ１とで構成
される時定数回路５にも電流が流れ、この時定数回路５
により、ある時間（ｔ）が経過したときのＭＯＳトラン
ジスタＭ１のゲート電圧ＶG は、次式（２）で与えられ
る。 ＶG ＝ＶCC・（１−ｅ-t/C1R1 ） ・・・・・（２）
される時定数回路５にも電流が流れ、この時定数回路５
により、ある時間（ｔ）が経過したときのＭＯＳトラン
ジスタＭ１のゲート電圧ＶG は、次式（２）で与えられ
る。 ＶG ＝ＶCC・（１−ｅ-t/C1R1 ） ・・・・・（２）
【００１５】ゲート端子電圧ＶG がローレベルで、ＭＯ
ＳトランジスタＭ１の閾値電圧Ｖthより低い場合、すな
わち図３において、ｔ1 〜ｔ2 の期間、ＭＯＳトランジ
スタＭ１は動作状態となり、トランジスタＱ０のベース
・エミッタ間電圧ＶBE(Q0)とすると、前記バイアスライ
ンＬBIASの電圧ＶBIASは、次式（３）で決まる値に収束
するように作用する。 ＶBIAS＝（Ｉ0 ×Ｒ０）＋ＶBE(Q0) ・・・・・（３）
ＳトランジスタＭ１の閾値電圧Ｖthより低い場合、すな
わち図３において、ｔ1 〜ｔ2 の期間、ＭＯＳトランジ
スタＭ１は動作状態となり、トランジスタＱ０のベース
・エミッタ間電圧ＶBE(Q0)とすると、前記バイアスライ
ンＬBIASの電圧ＶBIASは、次式（３）で決まる値に収束
するように作用する。 ＶBIAS＝（Ｉ0 ×Ｒ０）＋ＶBE(Q0) ・・・・・（３）
【００１６】次に、ゲート端子電圧ＶG がハイレベル
で、閾値電圧Ｖthより高い時、すなわち図３においてｔ
2 以降の期間は、ＭＯＳトランジスタＭ１は非動作状態
となり、前述のエミッタ電流Ｉ0 を遮断する。この結
果、スタートアップ回路の回路電流は、ＭＯＳトランジ
スタＭ１のドレインリーク電流が支配的となり、通常数
pA程度の低電流値となる。
で、閾値電圧Ｖthより高い時、すなわち図３においてｔ
2 以降の期間は、ＭＯＳトランジスタＭ１は非動作状態
となり、前述のエミッタ電流Ｉ0 を遮断する。この結
果、スタートアップ回路の回路電流は、ＭＯＳトランジ
スタＭ１のドレインリーク電流が支配的となり、通常数
pA程度の低電流値となる。
【００１７】このように、本実施例によれば、ＭＯＳト
ランジスタＭ１を時定数回路５からなる制御回路で制御
することにより、スタートアップ動作完了後に、スター
トアップ回路において不要とされる消費電流を、殆ど零
レベルに抑えることが可能となり、理想的なスタートア
ップ回路を実現することができる。
ランジスタＭ１を時定数回路５からなる制御回路で制御
することにより、スタートアップ動作完了後に、スター
トアップ回路において不要とされる消費電流を、殆ど零
レベルに抑えることが可能となり、理想的なスタートア
ップ回路を実現することができる。
【００１８】次に、本発明の第２実施例を図４に基づい
て説明する。図４は、第２実施例のスタートアップ回路
におけるスイッチング回路及びその制御回路部分を示す
回路構成図である。この実施例は、図２に示した第１実
施例のＭＯＳトランジスタＭ１の代わりにＰＮＰ型バイ
ポーラトランジスタＱ１を用いてスイッチング回路３を
構成したもので、第１実施例と同様の作用効果を得るこ
とができる。
て説明する。図４は、第２実施例のスタートアップ回路
におけるスイッチング回路及びその制御回路部分を示す
回路構成図である。この実施例は、図２に示した第１実
施例のＭＯＳトランジスタＭ１の代わりにＰＮＰ型バイ
ポーラトランジスタＱ１を用いてスイッチング回路３を
構成したもので、第１実施例と同様の作用効果を得るこ
とができる。
【００１９】次に、第３実施例を図５に基づいて説明す
る。図５は同様に、第３実施例のスタートアップ回路に
おけるスイッチング回路とその制御回路部分を示す回路
構成図である。この実施例は、図２に示した第１実施例
のＭＯＳトランジスタＭ１の代わりに、ＭＯＳトランジ
スタからなる双方向スイッチ素子ＳＷで、スイッチング
回路３を構成したもので、上記第１及び第２実施例と同
様な作用効果を得ることができる。
る。図５は同様に、第３実施例のスタートアップ回路に
おけるスイッチング回路とその制御回路部分を示す回路
構成図である。この実施例は、図２に示した第１実施例
のＭＯＳトランジスタＭ１の代わりに、ＭＯＳトランジ
スタからなる双方向スイッチ素子ＳＷで、スイッチング
回路３を構成したもので、上記第１及び第２実施例と同
様な作用効果を得ることができる。
【００２０】上記図２〜図５に示した各実施例では、Ｍ
ＯＳトランジスタ，バイポーラトランジスタ、あるいは
ＭＯＳトランジスタからなる双方向スイッチ素子でスイ
ッチング回路３を構成したものを示したが、上記スイッ
チング回路は、少なくとも１つ以上のＭＯＳトランジス
タと、少なくとも１つ以上のバイポーラトランジスタの
組み合わせによっても実現できることは言うまでもな
い。
ＯＳトランジスタ，バイポーラトランジスタ、あるいは
ＭＯＳトランジスタからなる双方向スイッチ素子でスイ
ッチング回路３を構成したものを示したが、上記スイッ
チング回路は、少なくとも１つ以上のＭＯＳトランジス
タと、少なくとも１つ以上のバイポーラトランジスタの
組み合わせによっても実現できることは言うまでもな
い。
【００２１】また、上記各実施例では、スイッチング回
路の制御回路として時定数回路を用いたものを示した
が、本発明は、これに限られるものではなく、例えば、
図２に示した第１実施例におけるＭＯＳトランジスタＭ
１のゲート端子電位を制御するＣＲ時定数回路の代わり
に、論理回路で構成した遅延回路を用いることもでき
る。
路の制御回路として時定数回路を用いたものを示した
が、本発明は、これに限られるものではなく、例えば、
図２に示した第１実施例におけるＭＯＳトランジスタＭ
１のゲート端子電位を制御するＣＲ時定数回路の代わり
に、論理回路で構成した遅延回路を用いることもでき
る。
【００２２】またバイアスライン電流のセットアップ時
間の制御は、上記各実施例における抵抗Ｒ１及びコンデ
ンサＣ１からなる時定数回路の回路定数を選択すること
により実現できるのは勿論であるが、その他に例えば、
時定数回路の回路定数は固定のままで、スイッチング回
路を構成するＭＯＳトランジスタのゲート長及びゲート
幅をデバイスレベルで制御することによっても、セット
アップ時間の制御を行うこともできる。
間の制御は、上記各実施例における抵抗Ｒ１及びコンデ
ンサＣ１からなる時定数回路の回路定数を選択すること
により実現できるのは勿論であるが、その他に例えば、
時定数回路の回路定数は固定のままで、スイッチング回
路を構成するＭＯＳトランジスタのゲート長及びゲート
幅をデバイスレベルで制御することによっても、セット
アップ時間の制御を行うこともできる。
【００２３】上記各実施例は、正の電源電圧を用いた場
合におけるスタートアップ回路を示したが、図６に、負
の電源電圧を用いた場合におけるスタートアップ回路の
第４実施例の概略構成を示す。この実施例は、ＰＮＰト
ランジスタＱ０′，抵抗Ｒ０，スイッチング回路３及び
時定数回路５により構成されている。この実施例におい
て、スイッチング回路３としては、例えばＮチャネル型
ＭＯＳトランジスタを用いることができ、図２に示した
実施例と同様な作用効果が得られる。
合におけるスタートアップ回路を示したが、図６に、負
の電源電圧を用いた場合におけるスタートアップ回路の
第４実施例の概略構成を示す。この実施例は、ＰＮＰト
ランジスタＱ０′，抵抗Ｒ０，スイッチング回路３及び
時定数回路５により構成されている。この実施例におい
て、スイッチング回路３としては、例えばＮチャネル型
ＭＯＳトランジスタを用いることができ、図２に示した
実施例と同様な作用効果が得られる。
【００２４】次に、本発明の第５実施例を図７に基づい
て説明する。この実施例は、上記図２〜図６に示した各
実施例のスタートアップ回路１の中、時定数回路５を除
いたスイッチング回路３を含む各回路構成部６を半導体
集積回路２と同一半導体基板上に設け、時定数回路５は
前記半導体基板とは別体に外部回路として設けて構成し
たものである。
て説明する。この実施例は、上記図２〜図６に示した各
実施例のスタートアップ回路１の中、時定数回路５を除
いたスイッチング回路３を含む各回路構成部６を半導体
集積回路２と同一半導体基板上に設け、時定数回路５は
前記半導体基板とは別体に外部回路として設けて構成し
たものである。
【００２５】図８は、第６実施例を示す図で、この実施
例は、上記図２〜図６に示した各実施例のスタートアッ
プ回路１の中、スイッチング回路３及び時定数回路５を
除いた回路構成部６を、半導体集積回路２と同一半導体
基板上に設け、スイッチング回路３及び時定数回路５
を、前記半導体基板とは別体に外部回路として設けて構
成したものである。
例は、上記図２〜図６に示した各実施例のスタートアッ
プ回路１の中、スイッチング回路３及び時定数回路５を
除いた回路構成部６を、半導体集積回路２と同一半導体
基板上に設け、スイッチング回路３及び時定数回路５
を、前記半導体基板とは別体に外部回路として設けて構
成したものである。
【００２６】上記第５及び第６実施例のように、スター
トアップ回路を構成する時定数回路及びスイッチング回
路の一方あるいは双方を、外部回路として構成すること
が可能であり、図２〜図６に示した実施例と同様な作用
効果が得られる。
トアップ回路を構成する時定数回路及びスイッチング回
路の一方あるいは双方を、外部回路として構成すること
が可能であり、図２〜図６に示した実施例と同様な作用
効果が得られる。
【００２７】次に、本発明に係るスタートアップ回路の
使用例を図９に基づいて説明する。この使用例は、本発
明に係るスタートアップ回路11，12，13を電源端子ＶCC
とＧＮＤ間に配置し、１つあるいは複数個の半導体集積
回路のバイアスラインに電流を供給するように構成した
ものであり、時定数回路等よりなるスイッチング回路の
制御回路の調整により、半導体集積回路を同時にあるい
は別々にセットアップすることが可能である。図10に
は、セットアップ時間を異ならせ、別々にセットアップ
するようにした動作態様を示している。
使用例を図９に基づいて説明する。この使用例は、本発
明に係るスタートアップ回路11，12，13を電源端子ＶCC
とＧＮＤ間に配置し、１つあるいは複数個の半導体集積
回路のバイアスラインに電流を供給するように構成した
ものであり、時定数回路等よりなるスイッチング回路の
制御回路の調整により、半導体集積回路を同時にあるい
は別々にセットアップすることが可能である。図10に
は、セットアップ時間を異ならせ、別々にセットアップ
するようにした動作態様を示している。
【００２８】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、消費電流を低減し且つ回路規模が小さ
く所望の動作を安定して行うスタートアップ回路を提供
することができる。
本発明によれば、消費電流を低減し且つ回路規模が小さ
く所望の動作を安定して行うスタートアップ回路を提供
することができる。
【図１】本発明に係るスタートアップ回路を説明するた
めの概念図である。
めの概念図である。
【図２】本発明の第１実施例を示す回路構成図である。
【図３】図２に示した第１実施例の動作を説明するため
のＭＯＳトランジスタのゲート端子電圧波形を示す図で
ある。
のＭＯＳトランジスタのゲート端子電圧波形を示す図で
ある。
【図４】第２実施例の要部を示す回路構成図である。
【図５】第３実施例の要部を示す回路構成図である。
【図６】第４実施例を示す概略構成図である。
【図７】第５実施例を示す概略構成図である。
【図８】第６実施例を示す概略構成図である。
【図９】本発明に係るスタートアップ回路の使用例を示
す図である。
す図である。
【図10】図９に示した使用例の動作態様を示す図であ
る。
る。
【図11】従来のスタートアップ回路の構成例を示す回路
構成図である。
構成図である。
１ スタートアップ回路 ２ 半導体集積回路 ３ スイッチング回路 ４ 制御回路 ５ 時定数回路
Claims (11)
- 【請求項１】 半導体集積回路に電源電圧が印加された
直後に、該半導体集積回路のバイアスラインの電流を供
給する電流源を備えたスタートアップ回路において、前
記バイアスラインの電流源の電流を制御するためのスイ
ッチング回路と、該スイッチング回路を制御するための
遅延特性をもつ制御回路とを備えていることを特徴とす
るスタートアップ回路。 - 【請求項２】 前記制御回路は、ＣＲ時定数回路で構成
されていることを特徴とする請求項１記載のスタートア
ップ回路。 - 【請求項３】 前記制御回路は、論理回路からなる遅延
回路で構成されていることを特徴とする請求項１記載の
スタートアップ回路。 - 【請求項４】 前記スイッチング回路は、少なくとも１
つ以上のＭＯＳトランジスタで構成されていることを特
徴とする請求項１〜３のいずれか１項に記載のスタート
アップ回路。 - 【請求項５】 前記スイッチング回路は、少なくとも１
つ以上のバイポーラトランジスタで構成されていること
を特徴とする請求項１〜３のいずれか１項に記載のスタ
ートアップ回路。 - 【請求項６】 前記スイッチング回路は、少なくとも１
つ以上のＭＯＳトランジスタと１つ以上のバイポーラト
ランジスタの組み合わせで構成されていることを特徴と
する請求項１〜３のいずれか１項に記載のスタートアッ
プ回路。 - 【請求項７】 前記スイッチング回路と制御回路は、半
導体集積回路と同一の半導体基板上に設けられているこ
とを特徴とする請求項１〜６のいずれか１項に記載のス
タートアップ回路。 - 【請求項８】 前記スイッチング回路は半導体集積回路
と同一の半導体基板上に設けられ、前記制御回路は前記
半導体基板の外部に別体に構成されていることを特徴と
する請求項１〜６のいずれか１項に記載のスタートアッ
プ回路。 - 【請求項９】 前記スイッチング回路及び制御回路は、
半導体集積回路を形成した半導体基板の外部に別体に構
成されていることを特徴とする請求項１〜６のいずれか
１項に記載のスタートアップ回路。 - 【請求項10】 前記制御回路の遅延特性を固定とし、前
記スイッチング回路を構成するＭＯＳトランジスタのゲ
ート長及びゲート幅の制御によりバイアスラインの電流
のセットアップ時間の制御を行うようにしたことを特徴
とする請求項４記載のスタートアップ回路。 - 【請求項11】 前記請求項１〜10のいずれか１項に記載
のスタートアップ回路を複数個備え、１つ又は複数個の
半導体集積回路のバイアスラインに電流を供給するよう
に構成すると共に各スタートアップ回路のスイッチング
回路は同時に、あるいは個別に遅延時間を異ならせて制
御されるように構成されていることを特徴とするスター
トアップ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10603893A JPH06303117A (ja) | 1993-04-09 | 1993-04-09 | スタートアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10603893A JPH06303117A (ja) | 1993-04-09 | 1993-04-09 | スタートアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303117A true JPH06303117A (ja) | 1994-10-28 |
Family
ID=14423475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10603893A Withdrawn JPH06303117A (ja) | 1993-04-09 | 1993-04-09 | スタートアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303117A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020046292A (ko) * | 2000-12-12 | 2002-06-21 | 곽정소 | 전류소모를 최소하기 위한 스타트업회로 |
| WO2003073616A1 (fr) * | 2002-02-28 | 2003-09-04 | Matsushita Electric Industrial Co., Ltd. | Circuit integre semi-conducteur et son procede de reinitialisation |
| KR100454215B1 (ko) * | 2001-10-10 | 2004-10-26 | 브이케이 주식회사 | 밴드갭 기준전압 발생회로의 스타트업 회로 |
| KR100485142B1 (ko) * | 1997-11-18 | 2005-08-17 | 매그나칩 반도체 유한회사 | 스타트-업회로 |
-
1993
- 1993-04-09 JP JP10603893A patent/JPH06303117A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100485142B1 (ko) * | 1997-11-18 | 2005-08-17 | 매그나칩 반도체 유한회사 | 스타트-업회로 |
| KR20020046292A (ko) * | 2000-12-12 | 2002-06-21 | 곽정소 | 전류소모를 최소하기 위한 스타트업회로 |
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| WO2003073616A1 (fr) * | 2002-02-28 | 2003-09-04 | Matsushita Electric Industrial Co., Ltd. | Circuit integre semi-conducteur et son procede de reinitialisation |
| US6879193B2 (en) | 2002-02-28 | 2005-04-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and its reset method |
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