JPH0480939A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造技術に関し、特に
、半導体集積回路装置の製造方法及びウェハプロセス及
び組立工程中における生産制御技術に関するものである
。

〔従来の技術〕 半導体集積回路装置の製造工程は、例えば次の三つの工
程に大別できる。すなわち、ウエノλプロセスとウェハ
テスト工程と組立工程とである。ウェハプロセスは、半
導体ウェハ（以下、ウェハという）に集積回路を形成す
る工程である。ウェハプロセスは、例えば薄膜形成工程
、パターン転写工程、エツチング加工工程、不純物導入
工程、熱処理工程および洗浄処理工程等、複数の処理工
程から構成されている。集積回路はそれら処理工程が巧
みに組み合わされてウェハ上の各半導体チップ（以下、
単にチップという）内に形成される。

ところで、従来のウェハプロセスにおいては、ウェハを
単位とした生産制御が行われていた。例えば従来はウェ
ハプロセス中に異物検査やパターン欠陥検査等のような
検査が行われるが、その検査の情報はその検査段階にお
けるウェハの良否を判定する情報となる。すなわち、検
査の結果、所定の数量上のチップに欠陥を有するウェハ
は廃棄される。一方、検査の結果、良品ウェハとなる可
能性の高いウェハは検査後も処理が進められる。

ウェハプロセスの全処理工程が終了した後、ウェハテス
ト工程が開始される。ウェハテスト工程においでは、ウ
ェハ上の全てのチップの電極にプローブの探針が当接さ
れ、各チップの良否が判定される。この段階で初めてウ
ェハから取得される良品チップの数や不足チップの数が
明らかになる。

なお、ウェハプロセス技術については、例えば株式会社
オーム社、昭和５９年１１月３０日発行、ｒＬｓＩハン
ドブックＪＰ２５３〜Ｐ３６４に記載力あり、ウェハプ
ロセスにおける処理工程について詳細に説明されている
。

〔発明が解決しようとする課題〕

ところが、上記従来のウェハプロセスにおける生産制御
方法においては、以下の問題があることを本発明者は見
い出した。

すなわち、従来は、ウェハプロセスにおいてチップを単
位とした生産制御が行われていない、つまりウェハ単位
の生産制御しか行われていないという問題があった。こ
のため、最終的にウェハ上に形成される良チップの数に
過不足が生じ易く、製品のコストや製造時間が変動する
問題があった。

例えば従来は、不良を見込んで必要数より多くのチップ
が取れるだけのウェハをウェハプロセスに流していた。

ところで、従来はチップを単位とした生産制御が行われ
ていないので、ウェハプロセス中には良チップの数等は
不明である。このため、過剰となるか否かに関係なくウ
ェハ上の全てのチップに対して処理を行っている。した
がって、チップが過剰に形成された場合は、余分に形成
した分、加工数や材料並びに加工時間等が無駄となって
いる問題があった。

また、従来は、ウェハプロセス中に検査を行っているが
、チップを単位とした生産制御は行われていないので、
ウェハ上の各チップの良否は不明であった。このため、
チップの良否に関係なくウェハ上の全てのチップに対し
て処理を行っている。

すなわち、ウェハプロセス中に不良となったチップに対
しても処理を施している。したがって、不良チップに対
して処理を施している分、加工数や材料並びに加工時間
等が無駄となっている問題があった。特に、取得したい
チップ数に対して、良チップの数が不足した場合は、不
良数が多いことになるので、その無駄が多いことになる
。そして、検査工程において、取得したいチップの数が
不足している場合には新たなウェハを投入して不足分を
製造しなければならない。これらにより、チップが不足
した場合、経費が増加し、製品コストが高くなる問題が
あった。さらに、従来、不足チップの数はウェハテスト
工程が終了しないと判胡しないので、それが終了してか
ら不足チップの＊ａを開始しなければならなかった。し
たがって、不足チップが生じた場合、必要数の良チップ
を確保するのに時間が掛かり、納期確保が困難となる問
題があった。

このような問題は、半導体集積回路装置における今後の
動向、例えば■カスタム化、■高集積化、大チップ化、
■短納期化にとって１大な問題となることが予想される
。

■カスタム化：近年は、ＡＳＩＣ（＾ｐｌｉｃａｔｉｏ
ｎ　５ｐｅｃｉｆｉｃ　ＩＣ）等のようなカスタム製品
の開発、製造が進められている。ＡＳＩＣ等のようなカ
スタム製品は、ユーザーの要求仕様に従い設計されたチ
ップをユーザーの要求数だけ製造する。このため、通常
、品種は増えるが各品種に対する生産数量はメモリ等に
比べて少ない。したがって、量産効果によるコストダウ
ンは見込めないことになる。

すなわち、製品のコストは、要求数の製品チップをいか
にして過不足なく生産するかに左右されることになる。

ところが、従来の生産制御方法では、チップ歩留りの変
動が激しく、かつ取得良品チップの数に過不足が生じ易
いので、製品コストの変動も激しくなる。この結果、従
来の生産制御方法では、ＡＳＩＣ等のような多品種少量
生産品の製造に対応することが困難となる。

■高集積化、大チップ化二半導体集積回路装置の今後の
動向として、大容量化や高機能化がさらに進められるで
あろう。そして、それらにより素子の高集積化、並びに
チップの大形化が進められることも明らかである。とこ
ろで、チップが大形化されれば、ウェハ上に形成できる
チップの数も少なくなる。その上、チップが大形化され
、かつ素子が高集積化（つ才り、微細化）されれば、異
物等に起因する不良発生率も高くなるので、チップ歩留
りも低下することになる。このため、従来の生産制御方
法では、加工費の損失が大きくなり、製品コストも高く
なる。この結果、従来の生産制御方法では、高集積化、
大チップ化された半導体集積回路装置の製造に対応する
ことが困難となる。

■短納期化：ＡＳＩＣ等のようなカスタム製品において
は、高機能化すればする程、製品開発に要する工数や期
間が掛かることになる。その反面、現存する製品の陳腐
化も速く、製品寿命は短くなる一方である。このため、
開発〜試作期間の短縮化、短納期化に対するユーザの要
望は益々厳しくなるであろう。ところが、従来の生産制
御方法では、ウェハテスト工程が終了しなければ不足チ
ップの製造を開始することができないので、要求数のチ
ップを確保するのに非常に時間が掛かる。試作段階等に
おけるマスクの修正作業や不良解析等においても同様で
ある。したがって、従来の生産制御方法では、短納期化
に対応することが困難となる。

本発明は上記課題に着目してなされたものであり、その
目的は、半導体集積回路装置の製造コストの変動を抑え
、かつ製造コストを低減することのできる技術を提供す
ることにある。

また、本発明の他の目的は、半導体集積回路装置の製造
時間の変動を抑え、かつ製造時間を短縮することのでき
る技術を提供することにある。

また、本発明の他の目的は、半導体集積回路装置におけ
るカスタム化、高集積化、大チップ化、短納期化に対応
することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課頚を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、請求項１記載の発明は、ウェハに複数の処理
工程を施して半導体集積回路装置を形成するウェハプロ
セスにおいて、前Ｂ己複数の処理工程のうちの所定の処
理工程が終了する度にウェハに対してチップを単位とし
た検査を行い、その検査結果に基づく各チップの情報に
よりその検査後の処理工程または検査工程の処理または
検査の対象とすべきチップを限定する制御情報をその検
査の少なくとも一つ先の処理工程または検査工程にフィ
ードフォワードする半導体集積回路装置の製造方法とす
るものである。

請求項２記載の発聞は、前記チップを限定する制御情報
を前記ウェハプロセス終了後の工程にフィードフォワー
ドする半導体集積回路装置の製造方法とするものである
。

請求項３記載の発明は、ウェハに複数の処理工程を施し
て半導体集積回路装置を形成するウェハプロセスにおい
て、前記複数の処理工程のうちの所定の処理工程が終了
する度にウェハに対してチップを単位とした検査を行い
、その検査結果に基づく各チップの情報によりその検査
段階で良チップの数がその検査工程での必要数よりも過
剰と判定された場合には、その検査前の処理工程または
検査工程の対象とすべきチップを限定する制御情報をそ
の検査の少なくとも一つ前の処理工程または検査工程に
フィードバックする半導体集積回路装置の製造方法とす
るものである。

請求項４記載の発明は、ウェハに複数の処理工程を施し
て半導体集積回路装置を形成するウニ／’％プロセスに
おいて、前記複数の処理工程のうちの所定の処理工程が
終了する度にウェハに対してチップを単位とした検査を
行い、その検査結果に基づく各チップの情報によりその
検査段階で良チップの数がその検査工程での必要数より
も不足と判定された場合には、前記各チップの情報に基
づいて他のウェハを投入する制御情報を作成し、その制
御情報をウェハプロセスの所定の処理工程にフィードバ
ックするとともに、前記性のウェハを含めて前記検査を
行い、初めから投入されているウェハと追加したウェハ
とのチップの情報を統括的に監視し、全体として良チッ
プの数が必要数よりも不足と判定される度に他のウェハ
を投入する制御情報をウェハプロセスの所定の処理工程
にフィードバックする処理を繰り返す半導体集積回路装
置の製造方法とするものである。

請求項５記載の発明は、ウェハに複数の処理工程を施し
て半導体集積回路装置を形成するウェハプロセスにおい
て、前記複数の処理工程のうちの所定の処理工程が終了
する度にウェハに対してチップを単位とした検査を行い
、その検査段階における各チップの情報により良チップ
の数がその検査工程での必要数よりも不足と判定された
場合には、前記チップの情報に基づいて他のウェハを投
入する制御情報を作成し、その制御情報をウェハプロセ
スの所定の処理工程にフィードバックする指令と、前記
性のウェハを含めて前記検査を行い、初めから投入され
ているウェハと追加したウェハとのチップの情報を統括
的に監視し、全体として良チップの数が必要数よりも不
足と判定される度に他のウェハを投入する制御情報をウ
ェハプロセスの所定の処理工程にフィードバックする処
理を繰り返す指令と、前記チップの情報の結果、その検
査段階で良チップの数が必要数よりも過剰と判定された
場合には、その検査前の処理工程および検査工程の対象
とすべきチップを限定する制御情報を作成し、その制御
情報を後続する他のウニ／％の処理情報としてその検査
の少なくとも一つ前の処理工程および検査工程にフィー
ドバックする指令と、前記チップの情報に基づいてその
検査後の処理工程の対象とすべきチップを限定する制御
情報を作成し、その制御情報をその検査の少なくとも一
つ先の処理工程にフィードフォワードする指令とを含む
半導体集積回路装置の製造方法とするものである。

請求項８記載の発明は、ウェハに複数の処理工程を施し
て半導体集積回路装置を形成するウェハプロセスにおい
て、前記複数の処理工程のうちの所定処理工程が終了す
る度にウェハに対してチップを単位とした検査を行い、
その検査結果とその検査の前の処理工程の設計基準情報
とを比較して不良が発見された場合には、その比較情報
に基づいて不良修正するための制御情報を作成し、その
制御情報に基づいてその検査の直後に不良修正を行う半
導体集積回路装置の製造方法とするものである。

〔作用〕

請求項１記載の発明によれば、例えばウェハプロセス中
の検査によって作成された良チップの位置座標等の情報
に基づいて良チップのみを処理の対象とする制御情報を
作成し、その制御情報を検査後の処理工程にフィードフ
ォワードすることにより、その検査後の処理工程に際し
、不良チップに対して処理を行わずに済む。すなわち、
不良チップに対する処理をウェハプロセス中に削減する
ことができる。

また、例えばウェハプロセス中の検査によって作成され
た良チップの数等の情報を監視し、その検査段階で良チ
ップの数が過剰と判定された場合には、その情報に基づ
いて必要数分の良チップのみを処理の対象とする制御情
報を作成し、その制御情報を検査後の処理工程にフィー
ドフォワードすることにより、その検査後の処理工程に
際し、過剰分の良チップに対して処理を行わずに済む。

すなわち、最終的に過剰となるチップに対する処理をウ
ェハプロセス中に削減することができる。

請求項２記載の発明によれば、例えばウェハプロセス中
の検査によって作成された良チップの位置座標等の情報
に基づいて良チップのみを検査対象とする情報を作成し
、その情報をウェハテスト工程にフィードフォワードす
ることにより、ウェハテスト工程に際し、不良チップに
対して検査を行わずに済む。すなわち、ウェハテスト工
程に際して良チップのみにプローブの探針を当接すれば
良い。

請求項３記載の発明によれば、後続する他のウェハの良
チップのうち、過剰分の良チップに対して処理を行わず
に済む。すなわち、過剰分の良チップに対する処理をウ
ェハプロセス中に削減することができる。

請求項４記載の発明によれば、ウェハプロセス中に不足
チップを補充することができる。その上、不足チップの
製造に際し、投入すべきウェハの枚数やウェハ内に設定
すべきチップの数等を上記チップの情報に基づいて最適
値に設定することができる。例えば不足チップが発生す
る度に不足チップ数だけチップを設定したウェハを投入
することにより、最終的に得られる良チップの数に過不
足が生じない。すなわち、最終的に得られる良チップの
数をウェハプロセス中に調整することができる。さらに
、ウェハプロセス中に不足チップの製造を開始するので
、良品チップを必要数だけ確保するのに掛かる時間を短
縮することができる。

請求項５記載の発明によれば、不足チップをウェハプロ
セス中に補充することができ、かつ過剰チップに対する
処理をウェハプロセス中に削減することができる。すな
わち、最終的に得られる良チップの数をウェハプロセス
中に調整することができる。その上、ウェハプロセス中
の検査の結果、不良と判定されたチップに対してその検
査後の処理を行わずに済む。これらの結果、最終的にウ
ェハ上に良チップのみを必要数だけ得ることができる。

さらに、ウェハプロセス中に不足チップの製造を開始す
るので、良品チップを必要数だけ確保するのに掛かる時
間を短縮することができる。

請求項８記載の発明によれば、上記チップの情報から不
良チップの位置座標や不良箇所、並びに不良の度合等を
従来よりも速く、かつ正確に調査することができる。し
かもその調査結果から得られた不良修正情報に基づいて
検査の直後に修正を行うので、修正作業の信頼性および
作業性を大幅に向上させることができる。また、不良と
なったチップをウェハプロセス中に修正することにより
、チップ歩留りの変動を抑制することができる。

〔実施例１〕 第１図は本発明の一実施例である半導体集積回路装置の
製造工程を示す工程図、第２図は本実施例１０半導体集
積回路装蓋の製造方法に用いるウェハの平面図、第３図
および第４図（ａ）、　（ｂ）は本実施例１のウェハプ
ロセス中に行われた検査の結果に基づいて作成された制
御情報のフィードバックループを示す工程図である。

本実施例１０半導体集積回路装置の製造工程は、第１図
に示すように、例えば次の三つの工程に大別されている
。すなわち、ウェハプロセス１とウェハテスト工程２と
組立工程３とである。

ウェハプロセス１は、例えば次の三つの処理工程に大別
されている。すなわち、拡散工程４と配線形成工程５と
ＣＣＢ　（Ｃｏｎｔｒｏｌｌｅｄ　Ｃｏ１１ａｐｓｅ　
Ｂ。

ｎｄｉｎｇ）工程６とである。

配線形成工程５は、例えば次の六つの処理工程に大別さ
れている。すなわち、第一、第二層配線形成工程７ａ、
７ｂ、第一、第二層間膜形成工程８ａ、８ｂ、第一、第
二接続孔形成工程９ａ、９ｂである。その内、第一、第
二層配線形成工程７ａ、７ｂは、配線金属膜被着工程１
０と配線パターン形成工程１１とに大別されている。

また、ＣＣＢ工程６は、例えば次の二つの処理工程に大
別されている。すなわち、バンブ下地金属形成工程１２
とバンブ形成工程１３とである。

その内、バンブ下地金属形成工程１２は、下地金属膜被
着工程１４と下地パターン形成工程１５とに大別されて
いる。

ところで、本実施例１においては、配線形成工程５およ
びＣＣＢ工程６における所定の処理工程の終了後に、例
えば第一検査工程１６ａから第六検査工程１６ｆが介在
されている。各検査工程１６ａ〜１６ｆにおいては、後
述するウェハ上のチップを単位とした検査が行われるよ
うになっている。第一、第三の検査工程１６ａ、１６ｃ
は、例えば第一、第二層配線形成工程？ａ、７ｂの終了
後にそれぞれ介在されている。第一、第三検査工程１６
ａ、１６Ｃにおいては、ウニ／％上のチップ毎に、例え
ば配線パターン検査や異物検査等が行われる。また、第
二、第四検査工程１６ｂ、１６ｄは、例えば第一、第二
接続孔形成工程９ａ、９ｂの終了後にそれぞれ介在され
ている。第二、第四検査工程１６ｂ、１６ｄにおいては
、ウェハ上のチップ毎に、例えば接続孔の開孔検査や異
物検査等が行われる。さらに、第五、第六検査工程１６
ｅ、１６ｆは、例えばバンプ下地金属形成工程１２、バ
ンプ形成工程１３の終了後にそれぞれ介在されている。

第五検査工程１６ｅにおいては、例えばチップ毎にバン
ブ下地金属パターンの形状や色調等が検査される。第六
検査工程１６ｆにおいては、例えばチップ毎に半田バン
ブの形状や色調等が検査される。

各検査工程１６２〜１６ｆの検査結果は、コンピュータ
１７に伝送されるようになっている。コンビコータ１７
は、その検査の結果に基づいて、例えば次のようなチッ
プの情報を作成するようになっている。すなわち、ウェ
ハ上の各チップの良否、ウェハ上における良チップや不
良チップの位置座標、良チップや不良チップの数、不良
箇所の位置座標、不良の度合、不良の種類等である。こ
れらの情報によってコンビコータ１７はウェハプロセス
１中におけるウェハ上のチップの状態を監視し、かつ把
握することが可能になっている。この場合、コンビコー
タ１７は一枚のウェハ上のチップの状態を監視し、かつ
把握することが可能でアル。また、コンビコータ１７は
複数枚のウェハ上のチップの状態を統括的に監視し、か
つ把握することも可能である。

コンピュータ１７のメインメモリには、各検査工程１６
ａ〜１６ｆ毎に得られるべき良チップの数あるいはチッ
プ歩留り等の基準値が格納されている。基準値はそれを
導く公式に、例えば次のような変数を代入することによ
って算出できる。すなわち、ウェハプロセス１の全工数
、各検査工程１６２〜１６ｆの工程位置、投入されるウ
ェハの枚数、ウェハ上の全チップの数、ウェハプロセス
１の最終段階で必要とする良チップの数、チップの面積
、素子や配線の最小寸法等である。基準値は数値あるい
はそれを導く公式としてコンピュータ１７のメインメモ
リに格納されている。コンピュータ１７は、その基準値
と各検査工程１６８〜１６ｆで得られた上記チップの情
報とを比較するようになっている。コンピュータ１７は
、その比較処理によって、所定の検査工程１６８〜１６
ｆの段階で、最終的に得られる良チップの数に過不足が
生ずるか否かを判定することが可能になっている。

さらに、コンビコータ１７は、上８己したチップの情報
に基づいて、例えば次の三つの制御情報を作成するよう
になっている。すなわち、第一は、ウェハプロセス１中
に良チップの数を調整するための制御情報。第二は、ウ
ェハプロセス中に不良となったチップに対する検査後の
処理および検査を禁止する制御情報。第三は、検査直後
に不良修正処理を行うための制御情報である。

まず、良チップの数を調整するための第一の制御情報に
ついて説明する。第一の制御情報には、例えば次の二つ
の制御情報がある。第一は、処理すべき良チップの数を
削減する制御情報（以下、削減情報ともいう）。第二は
、他のウェハを投入する制御情報（以下、投入情報とも
いう）である。

削減情報は、検査の結果、最終的に得られる良チップの
数が過剰と判定された場合に作成される。

削減情報の伝送方法には、例えば次の二つの場合がある
。第一は検査後の処理工程にフィードフォワードする場
合である。この場合の削減情報はその検査を行ったウェ
ハに対するその検査後の処理情報となる。第二は検査前
の処理工程にフィードバックする場合である。この場合
のｎＩＪ減情報は後続する他のウェハに対する処理情報
となる。そして、他のウェハに対する処理の削減方法に
は、例えば次の二つの方法が考えられる。第一は後続す
る他のウェハ上の個々の良チップに対する処理を削減す
る方法。第二は後続する他のウェハ全体に対する処理を
中止して、その段階でそのウェハをストックする方法で
ある。本実施例１においてはこの削減情報によって、余
分なチップに対する加工数をウェハプロセス１中の早期
の段階で削減することが可能になっている。

一方、上記した投入情報は、検査の結果、最終的に得ら
れる良チップの数が不足と判定された場合に作成される
。この場合、ウェハ投入方法には例えば次の二つの方法
が考えられる。第一は新たなウェハをウェハプロセス１
の最初の工程から投入する方法。第二はウェハプロセス
１の途中工程でストックしたウェハを再投入する方法で
ある。

本実施例１に右いては、この投入情報によって不足チッ
プをウェハプロセス１中の早期の段階で補充することが
可能となっている。そして、これらの第一の制御情報に
よってウェハプロセスｌ中に良チップの数を調整するこ
とが可能になっている。

次に、不良チップに対する処理を禁止するための第二の
制御情報について説明する。第二の制御情報は、検査工
程１６ａ〜１６ｆで不良と判定されたチップに対しては
、その検査後の処理および検査を禁止する情報である。

この制御情報は、上記チップの情報のうち、良チップあ
るいは不良チップの位置座標等の情報に基づいて作成さ
れる。

本実施例１においては、この制御情報によって不良チッ
プに対する無駄な加工をウェハプロセス１中の早期の段
階で削減することが可能になっている。

最後に、不良修正処理を行うための第三の制御情報につ
いて説明する。第三の制御情報は、所定の検査工程１６
２〜１６ｆで不良が判定された場合、検査直後に修正処
理を行うための情報である。

この制御情報は、上記チップの情報のうち、不良チップ
の位置座標や数、不良箇所の位置座標や不良の度合、並
びに不良の種類等の情報に基づいて作成される。その際
、コンピュータ１７は、その検査前に用いたマスクやそ
の検査前の処理条件を修正するための制御情報を作成す
ることも可能となっている。

次に、本実施例１の半導体集積回路装置の製造方法に用
いるウェハを説明する。本実施例１においては、例えば
−枚のウェハ上に製品用のチップを一個だけ配電した場
合について説明する。

第２図に示すウェハ１８ａは、例えば単結晶Ｓｌからな
る。ウェハ１８ａの直径は、例えば３インチ程度である
。ウェハ１８ａの主面は鏡面研磨処理が施されている。

ウェハ１８Ｈの主面上の略中夫には製品用のチップ１９
が配置されている。

製品用のチップ１９の周辺には、例えば二個の検査用の
チップ１９が配置されている。検査用のチップ１９は、
ウェハプロセス１中には製品用のチップ１９に対して行
えない検査を行うための領域である。検査項目には、例
えば検査用のチップ１９の電極にプローブの探針を当接
する電気的特性検査等がある。なお、検査用のチップ１
９は二個に限定されない。

次に、本実施例１の半導体集積回路装置の製造方法を第
１図〜第４図（ａ）、ら）により説明する。なお、本実
施例１においては、ウェハ１８ａ上のチップ１９内に、
例えば複数のＭＯＳ−ＦＥＴ素子を形成する場合につい
て説明する。

初めに一枚のウェハ１８ａから一個の製品チップを製造
する場合を第３図により説明する。

拡散工程４においては、例えば次のような処理を行う。

まず、ＭＯＳ−ＦＥＴの通常の製造プロセスに従って、
フィールド絶縁膜、ゲート絶縁膜をウェハ１８ａ上に形
成する。続いて、ゲート絶縁膜上にポリシリコン等から
なるゲート電極を形成する。その後、ゲート電極および
フィールド絶縁膜をマスクとしてウェハ１８ａに不純物
イオンを自己整合的に注入する。そして、その後、アニ
ール処理を行い、ソース領域およびドレイン領域を形成
する。

次いで、工程図には省略しであるが、次の処理を行う。

まず、ウェハ１８Ｈの上面にＰＳＧ膜等からなる絶縁膜
をＣＶ　Ｄ　（ｆ：ｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅ
ｐｏｓｉｔｉｏｎ）法等により堆積する。続いて、その
絶縁膜の所定箇所にソース領域、ドレイン領域およびゲ
ート電極等が露出する接続孔をフォトリングラフィ技術
によって開孔する。

続いて、第−層配線形成工程７ａにおいては、例えば次
のような処理を行う。まず、ウェハ１８ａの上面にアル
ミニウム（Ａｆ）等からなる配線金属膜をＰ　Ｖ　Ｄ　
（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏ
ｎ）法等により堆積する。続いて、その配線金属膜をフ
ォトリングラフィ技術によって選択的にエツチングして
第−層配線をパターン形成する。

第−層配線をパターン形成した後、第一検査を行う。第
一検査工程１６ａにおいては、例えば次の三つの検査を
行う。すなわち、第一は、各チップ１９内における配線
パターンをＳ　Ｅ　Ｍ　（Ｓｃａｎｒ＋＋ｎｇ　Ｅｌｅ
ｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）画像処理法等によ
り検査する。この際、例えば配線の断線や隣接配線間の
短絡等の有無を検査する。第二は、各チップ１９内にお
ける異物の有無をＳＥＭ画像処理法等により検査する。

第三は、検査用のチップ１９の電極にプローブの探針を
当接してその電気的特性を検査する。そして、これらの
検査結果をコンピュータ１７に伝送する。コンピュータ
１７は、検査結果に基づいて各チップ１９の情報を作成
する。

ここで、製品用のチップ１９が不良と判定された場合、
コンピュータ１７は、例えば次の二つの制御情報を作成
する。すなわち、第一は、他のウェハ１８ａを投入する
投入情報である。コンピュータ１７は、投入情報をウェ
ハプロセス１の最初の工程にフィードバックする。する
と、ウェハプロセス１の最初の工程では、投入情報に基
づいて新たなウェハ１８ａを投入する。また、第二は、
製品用のチップ１９が不良と判定されたウエノＸ１８ａ
に対する処理を禁止する制御情報である。この制御情報
によって、製品用のチップ１９が不良となったウェハ１
８ａは廃棄される。

一方、検査に合格したウェハ１８ａは、第一層間膜形成
工程８ａ１第−接続孔形成工程９ａに順に進む。第一層
間膜形成工程８ａにおいては、ウェハ１８ａの上面にＰ
ＳＧ等の層間絶縁膜をＣＶＤ法等により堆積する。また
、第一接続孔形成工程９ａにふいては、その層間絶縁膜
の所定箇所に下層の第−層配線が露出する接続孔をフォ
）ＩＪソグラフィ技術によって開孔する。

続いて、第一接続孔形成工程９ａの終了後に第二検査を
行う。第二検査工程１６ｂにおいては、例えば次の三つ
の検査を行う。第一は、各チップ１９内における接続孔
の開孔状態を画像処理法等により検査する。第二は、各
チップ１９内における異物の有無をＳＥＭ画像処理法等
により検査する。第三は、検査用のチップ１９の電気的
特性を第一検査工程１６ａと同様に検査する。検査に不
合格の場合、コンピュータ１７は、上記第一検査工程１
６ａで説明した情報処理と同様の情報処理を行う。すな
わち、不合格となったウェハ１８ａを廃棄し、新たなウ
ェハ１８ａを投入する。

一方、検査に合格したウェハ１８ａは、第二層配線形成
工程７ｂに進む。第二層配線形成工程７ｂにおいては、
上記した第−層配線工程７ａと同様の処理を行い、層間
絶縁膜上に第二層配線を形成する。その後、第三検査を
行う。第三検査工程１６Ｃにおいては、上記した第一検
査工程１６ａと同様の検査を行う。検査に不合格の場合
、コンピュータ１７は、上記第一検査工程１６ａで説明
した情報処理と同様の情報処理を行う。

一方、検査に合格したウェハ１８ａは、第二層間膜形成
工程８ｂ、第二接続孔形成工程９ｂに順に進む。第二層
間膜形成工程３ｂ、第二接続孔形成工程９ｂにおいては
、それぞれ第一層間膜形成工程８ａｑ第−接続孔形成工
程９ａと同様の処理を行う。その後、第四検査を行う。

第四検査工程１６ｄに右いては、上記した第二検査工程
１６ｂと同様の検査を行う。検査に不合格の場合、コン
ピュータ１７は、上記第一検査工程１６ａで説明した情
報処理と同様の情報処理を行う。

一方、検査に合格したウェハ１８ａはバンプ下地金属形
成工程１２に進む。バンプ下地金属形成工程１２では、
次の処理を行う。まず、ウェハ１８ａの上面に複数の金
属膜をＰＶＤ法等により順に積層し、積層構造の金属膜
を形成する。その後、その積層構造の金属膜をフォトリ
ングラフィ技術によって選択的にエツチングして、バン
ブ下地パターン２０を形成する。

バンブ下地パターン２０を形成した後、第五検査を行う
。第五検査工程１６ｅにふいては、例えば次の二つの検
査を行う。すなわち、第一は、各チップ１９内における
バンブ下地パターン２０の形状や色調等を所定の光学画
像処理法等によって検査する。

第二は、検査用のチップ１９の電気的特性を第一検査工
程１６ａと同様に検査する。検査に不合格の場合、コン
ピュータ１７は、上記第一検査工程１６ａで説明した情
報処理と同様の情報処理を行う。

一方、検査に合格したウェハ１８ａは、バンブ形成工程
１３に進む。バンブ形成工程１３では、バンプ下地パタ
ーン２０上に半田等からなるバンブを形成する。その後
、第六検査を行う。第６検査工程１６ｆにおいては、例
えば次の二つの検査を行う。すなわち、第一は、各チッ
プ１９内におけるバンプの形状や色調等を所定の光学画
像処理法等によって検査する。第二は、検査用のチップ
１９の電気的特性を第一検査工程１６ａと同様に検査す
る。検査に不合格の場合、コンピュータ１７は、上記第
一検査工程１６ａで説明した情報処理と同様の情報処理
を行う。

一方、検査に合格したウェハ１８ａはウェハテスト工程
２に進む。ウェハテスト工程２においては、製品用のチ
ップ１９の電極にプローブの探針を当接し、その電気的
特性を検査する。

このように本実施例１においては、各検査工程１６８〜
１６ｆで各チップ１９毎に検査を行う。

各検査工程１６ａ〜１６ｆで製品用のチップ１９が不良
と判定された場合は、そのウェハ１８ａを廃棄するとと
もに新たなウェハ１８ａを投入する。

一方、各検査工程１６ａ〜１６ｆで合格したウェハ１８
ａは、その後に続く工程に進む。したがって、ウェハテ
スト工程２には、各検査工程１６ａ〜１６ｆの検査項目
に合格したウェハ１８ａだけが到達することができる。

ところで、従来の方法で製品チップを一個だけ製造する
場合は、−枚のウェハ上に多数個の製品用のチップを設
定していた。しかし、このようにするとチップ歩留りの
高低にかかわらず、必要数以外のチップに施した処理が
無駄となる。本実施例１の場合は、最初にウェハ１８ａ
上に設定される製品用のチップ１９の数は一個である。

そして、ウェハテスト工程２に到達する良のチップ１９
の数も一個なので従来のような無駄が生じない。次に、
製品用のチップ１９が一個だけ配置されたウェハ１８ａ
を複数枚用意し、そのウェハ１８ａ群から所定個の製品
チップを製造する場合を第４図（ａ）、（ｂ）により説
明する。

なお、各処理工程４〜６（第１図参照）の処理の内容や
各検査工程１６ａ〜１６ｆの検査の内容は上記した内容
と同一である。そこで、ここではウェハプロセス中にお
ける良チップの形成制御について説明する。

まず、例えば必要とする製品チップの数より多くのウェ
ハ１８ａを用意する。そして、例えばそれら全てのウェ
ハ１８ａを一枚ずつプロセスラインに投入する。コンピ
ュータ１７は、各検査工程１６ａ〜１６ｆの検査結果に
基づいてウェハ１８ａ群全体のチップ１９の状態を常に
統括的に監視し、かつ把握する。ここで、例えば最初に
投入されたウェハ１８ａが検査工程１６ｄに到達した時
点で、最終的に製造される良チップの数が過剰と判定さ
れたとする。すると、コンピュータ１７は、処理すべき
良チップの数を削減する制御情報を作成する。その一方
で、コンピュータ１７は、最後に投入されたウェハ１８
ａの工程位置を確認する。

例えば最後に投入されたウェハ１８ａが第二検査工程１
６ｂに存在したとする。すると、コンピュータ１７は、
第四検査工程１６（ｌで作成された削減情報を第二層配
線形成工程７ｂにフィードバックする。この結果、第二
層配線工程７ｂでは、最後に投入されたウェハ１８ａに
対する処理を中止し、そのウェハ１８ａをストックする
ようになる。

続いて、例えば最初に投入されたウェハ１８ａが第六検
査工程１６ｆに到達した時点で、最終的に得られる良チ
ップの数が不足と判定されたとする。すると、コンピュ
ータ１７は、他のウェハ１８ａを投入する制御情報を作
成する。ここでは、例えばストック状態のウェハ１８ａ
を再投入する情報を作成する。そして、コンピュータ１
７は、第六検査工程１６ｆで作成された投入情報を、例
えば第４図（ｂ）に示すように、第二層配線形成工程７
ｂにフィードバックする。すると、第二層配線形成工程
７ｂでは、ストック状態のウェハ１８ａを再投入する。

それでも不足の場合は、上記したようにウェハプロセス
１の最初の工程から新たなウェハ１８ａを投入する。

このように本実施例１によれば、以下の効果を得ること
が可能となる。

（１）、製品チップを一個だけ必要とする場合に製品用
のチップ１９が一個だけ設定されたウェハ１８ａを用い
ることにより、従来のような過剰となるチップに対する
加工処理を削減することが可能となる。

（２）、上言己（１〕により、余分な加工処理を削減し
た分、加工数や加工材料等を低減することができ、経費
を節約することが可能となる。したがって、半導体集積
回路装置の製造コストを低減することができ、かつ製品
のコストを低減することが可能となる。

（３）、上記（１）により、余分な加工処理を削減した
分、加工時間を短縮することが可能となる。したがって
、半導体集積回路装置の製造時間を短縮することが可能
となる。

（４）、製品用のチップ１９が一個だけ配置されたウェ
ハ１８ａを複数枚用意し、そのウェハ１８ａ群から所定
個の製品チップを製造する場合に、ウェハ１８ａ群全体
の良のチップ１９の数をウェハプロセス１中に統括的に
監視し、最終的に得られる良チップの数が過剰または不
足と判定された段階でチップの削減または補充といった
処理を行うことにより、最終的に得られる良チップの数
をウェハプロセス１中に調整することが可能となる。し
たがって、最終的に良チップを必要数だけ得ることが可
能となる。

〔５）、上記（４）により、過剰チップや不良チップに
対する余分な加工処理は行わないので、その分、加工数
や加工材料等を低減することができ、経費を節約するこ
とが可能となる。

（６）、上記（４）、　（５）により、半導体集積回路
装置の製造コストを低減することができ、かつ製品のコ
ストを低減することが可能となる。

（７）、上記（４）により、不足チップをウェハプロセ
ス１の早期の段階で補充することが可能となる。

（８）、上記（４）、　（７）により、半導体集積回路
装置の製造コストや製造時間の変動を抑制することが可
能となる。

（９）、上記（４）、（７）により、半導体集積回路装
置の製造時間を短縮することができ、製品の短納期化に
対応することが可能となる。

αＧ、上記（１）〜（９〕により、半導体集積回路装置
のカスタム化、高集積・大チップ化に対応することが可
能となる。

〔実施例２〕 第５図は本発明の他の実施例である半導体集積回路装置
の製造方法に用いるウェハの平面図、第６図は本実施例
２のウェハプロセス中に行われた検査の結果に基づいて
作成された制御情報のフィードバックループおよびフィ
ードフォワードループを示す工程図、第７図（ａ）〜（
Ｃ）は本実施例２の半導体集積回路装置の製造工程中に
おけるウェハの平面図、第８図は本実施例２のウェハプ
ロセス中に行われた検査の結果に基づいて作成された制
御情報のフィードバックループおよびフィードフォワー
ドループを示す工程図、第９図（ａ）〜（Ｃ）は本実施
例２の半導体集積回路装置の製造工程中におけるウェハ
の平面図、第１０図は本実施例２のウェハプロセス中に
行われた検査の結果に基づいて作成された制御情報のフ
ィードバックループおよびフィードフォワードループを
示す工程図、第１１図は本実施例２のウェハプロセス中
に行われた検査の結果に基づいて作成された制御情報の
フィードバックループおよびフィードフォワードループ
を示す工程図、第１２図（ａ）、（ｂ）は本実施例２０
半導体集積回路装置の製造工程中におけるウェハの平面
図である。

本実施例２においては、第５図に示すように、ウェハ１
８ｂの主面上に複数のチップ１９が配冒されている。チ
ップ１９のうち、幾つかは検査用のチップ１９である。

ウェハ１８ｂの直径は、例えば５インチ程度である。な
お、各処理工程４〜６　（第１図参照）の処理の内容や
各検査工程１６ａ〜１６ｆの検査の内容は、前記実施例
１と同様である。そこで、ここではウェハプロセス中に
おける良チップの形成制御について第６図〜第１２図に
より説明する。

まず、第５図に示したウェハ１８ｂを第６図に示すプロ
セスラインに投入する。ウェハ１８ｂは、拡散工程４、
第−層配線形成工程７ａを経て第一検査工程１６ａに到
達する。そして、第一検査を行う。コンピユータ１７は
、その検査の結果に基づいて前記実施例１で説明したチ
ップの情報を作成する。その結果、第一検査工程１６ａ
においては、いずれのチップ１９にも不良が発見されな
かったとする。しかも、最終的に得られる良チップの数
に過不足も生じないと判定されたとする。

続いて、第一検査の終了したウェハ１８ｂは、第一層間
膜形成工程８ａ、第一接続孔形成工程９ａを経て第二検
査工程１６ｂに到達する。第７図（ａ）に検査前のウェ
ハ１８ｂを示す。このようなウェハ１８ｂの全てのチッ
プ１９に対して第二検査を行う。コンピユータ１７は、
その検査結果に基づいて前記実施例１で説明したチップ
の情報を作成する。その結果、この検査では、第７図（
６）のｘ印で示すように、例えばウェハ１８ｂ上に三個
の不良のチップ１９ａが発見されたとする。

一方、コンビコータ１７は、例えばチップの情報のうち
の良のチップ１９の数等の情報と、その検査段階で得ら
れるべき良チップの数の基準値とを比較する。その結果
、コンピユータ１７は、最終的に得られる良チップの数
に不足が生じると判定したとする。すると、まず、コン
ピュータ１７は、不足チップの数を算出する。次いで、
コンピュータ１７は、その算出値に基づいて追加すべき
チップの数やウェハの枚数等の最適値を算出する。

さらに、コンピュータ１７は、その最適値に基づいて他
のウェハを投入するための制御情報を作成する。そして
、コンピュータ１７は、その投入情報をウェハプロセス
の最初の工程にフィードバックする。この結果、ウェハ
プロセスの最初の工程では、チップ１９の数を最適値に
設定した新たなウェハ１８ｃを投入する。したがって、
不足チップの早期補充が可能となる。

また、コンピュータ１７は、良のチップ１９あるいは不
良のチップ１９ａの位置座標等の情報に基づいて、次の
ような制御情報を作成する。すなわち、不良のチップ１
９ａに対しては検査後の処理および検査を禁止するため
の制御情報（以下、禁止情報ともいう）である。コンピ
ユータ１７は、その禁止情報を、例えば検査終了後の第
二層配線形成工程７ｂおよび第三検査工程１５ｃにフィ
ードフォワードする。なお、この禁止情報は、後続する
全ての処理や検査の際の情報として活用される。

続いて、検査の終了したウェハ１８ｂは、第二層配線形
成工程７ｂに進む。第二層配線形成工程７ｂでは、フォ
トリソグラフィ技術によってウェハ１８ｂ上に第二層配
線をパターン形成する。その際、第二層配線形成工程７
ｂにおいては、第二検査工程１６ｂで作成された禁止情
報に基づいて不良のチップ１９ａには配線パターンを形
成しない。その際の不良のチップ１９ａを第７図（Ｃ）
の破線で示す。すなわち、第二層配線形成工程７ｂにお
いては、良のチップ１９のみに配線パターンを形成する
。したがって、不良のチップ１９ａに施す加工処理を削
減することができ、その分、経費を節約することが可能
となる。良のチップ１９のみに配線パターンを形成する
には、例えば次のようにする。すなわち、まず、ウェハ
１８ｂ上にＡ１等の配線金属膜をＰＶＤ法等により被着
する。

続いて配線金属膜の上面にフォトレジスト（以下、レジ
ストという）を回転塗布法等により塗布する。

次いで、例えば繰り返し投影露光装置（以下、ステッパ
という）によってレジストに対して露光処理を施す。そ
の際に、コンピュータ１７は、ステッパに対して上記し
た禁止情報を伝送する。ステッパは、禁止情報に基づい
て良のチップ１９のみに露光処理を行う。続いて、露光
処理が終了した後、現像処理を行う。その際、良のチッ
プ１９内のみにレジストパターンを形成することができ
る。

その後、そのレジストパターンをマスクにして配線金属
膜をエツチングする。このようにして、良のチップ１９
内のみに配線パターンを形成する。

続く第三検査工程１６ｃでも上記第二検査工程１６ｂで
作成された禁止情報に基づいてウェハ１８ｂ上の良のチ
ップ１９に対してのみ検査を行う。

検査の結果に基づいてコンピュータ１７は、その検査段
階におけるウェハ１８ｂのチップの情報を作成する。一
方、その間に、上記した新たに投入されたウェハ１８ｃ
が第一検査工程１６ａに到達し、検査が終了したとする
。コンピュータ１７は、新たなウニハト８Ｃの検査結果
に基づいてそのチップの情報を作成する。ここで、コン
ピュータ１７は、二枚のウェハ１８ｂ、１８ｃのチップ
の情報を統括的に監視し、かつ把握する。その結果、こ
の段階では、いずれのウェハ１８ｂ、１８ｃのチップ１
９にも不良は発見されなかったとする。

しかも、両ウェハ１８ｂ、１８ｃの良チップの数等を統
括的に監視した結果、最終的に得られる良チップの数に
過不足は生じないと判定されたとする。この場合は、上
記した制御情報は作成されない。

続く工程を第８図および第９図（ａ）〜（Ｃ）により説
明する。第三検査工程１６ｃが終了したウェハ１８ｂは
、第二層間膜形成工程Ｂｂ、第二接続孔形成工程９ｂを
経て第四検査工程１６ｄに到達する。

第９図（ａ）に検査前のウェハ１８ｂを示す。このよう
なウェハ１８ｂの良のチップ１９に対してのみ第四検査
を行う。コンピュータ１７は、その検査結果に基づいて
前記実施例１で説明したチップの情報を作成する。その
結果、この検査では、例えば第９図υのＸ印で示すよう
に、ウェハ１８ｂ上に新たに四個の不良のチップ１９ｂ
が発見されたとする。一方、この間に、上記した新たに
投入したウェハ１８ｃが第二検査工程１６ｂに到達し、
検査が終了したとする。コンピュータ１７は、新タナウ
ェハ１８ｃの検査結果に基づいてそのチップの情報を作
成する。なお、説明を簡単にするため、新たなウェハ１
８ｃには不良チップは発生しなかったとする。ここで、
コンピュータ１７は、二枚のウェハ１８ｂ、１８ｃの良
のチップ１９の数等を統括的に監視し、かつ把握する。

この際、コンピュータ１７は、最終的に得られる良チッ
プの数に不足が生じると判定したとする。すると、コン
ピュータ１７は、上記と同様にして他のウェハを投入す
る投入情報を作成する。そして、コンピュータ１７は、
その投入情報をウェハプロセス１の最初の工程にフィー
ドバックする。その結果、ウェハプロセス１の最初の工
程では、チップの数を最適値に設定した新たなウェハ１
８ｄを投入する。

また、コンピュータ１７は、ウェハ１８ｂの不良のチッ
プ１９ａ、１９ｂに対しては検査後の処理および検査を
禁止する制御情報を作成する。そして、コンピュータ１
７は、その禁止情報を、例えばバンプ下地金属形成工程
１２および第五検査工程１６ｅにフィードフォワードす
る。なお、この禁止情報は、後続する全ての処理や検査
の際の情報として活用される。

バンプ下地金属形成工程１２では、第四検査工程１６ｄ
で作成された禁止情報に基づいて、第９図（Ｃ）に示す
ように、良のチップ１９に対してのみバンプ下地パター
ン２０を形成する。良のチップ１９のみにバンプ下地パ
ターン２０を形成するには、例えば上記した第二層配線
パターンの形成方法と同様にすれば良い。

続く工程を第１０図により説明する。バンプ下地金属形
成工程１２の終了したウェハ１８ｂは、第五検査工程１
６ｅに到達する。第五検査工程１６ｅでも第四検査工程
１６ｄで作成された禁止情報に基づいて良のチップ１９
に対してのみ検査を行う。この検査の結果に基づいてコ
ンピュータ１７はウェハ１８ｂのチップ１９の情報を作
成する。

一方、この間に、ウェハ１８ｃは第三検査工程１６Ｃに
到達し、ウェハ１８ｄは第二検査工程１６ｂに到達し、
ともに検査が終了したとする。コンピュータ１７は、そ
れぞれのウェハ１８ｃ、１８ｄのチップの情報を作成す
る。ここで、コンピュータ１７は、三枚のウェハ１８ｂ
〜１８ｄのチップの情報を統括的に監視し、かつ把握す
る。この結果、この段階では、いずれのウェハ１８ｂ〜
１８ｄのチップ１９にも不良は発見されなかったとする
。ところが、コンビエータ１７は、最終的に得られる良
チップの数に過剰が生じると判定したとする。すると、
コンピュータ１７は、例えば処理を削減する制御情報を
作成する。削減情報としてはチップを単位とした削減も
可能であるが、ここでは、例えばウェハ１８ｄ上の全て
のチップ１９に対する処理を中止する削減情報を作成す
る。

コンピュータ１７は、例えばその削減情報を第一層間膜
形成工程８ａにフィードバックする。この情報によって
、第一層間膜形成工程８ａでは、新たなウェハ１８ｄに
対して処理を行わず、ウェハ１８ｄをストックするよう
になる。

続く工程を第１１図および第１２図（ａ）、ら）により
説明する。第五検査工程１６ｅの終了したウェハ１８ｂ
は、バンプ形成工程１３を経て第六検査工程１６ｆに到
達する。この際のウェハ１８ｂを第１２図（ａ）に示す
。続いて、ウェハ１８ｂに対して第六検査を行う。コン
ピュータ１７は、その検査の結果に基づいて前記実施例
１で説明したチップの情報を作成する。その結果、この
検査では、第１２図ら）のＸ印で示すように、例えばウ
ェハ１８ｂ上に二個の不良のチップ１９ｃが発見された
とする。一方、コンピュータ１７は、プロセスライン内
の二枚のウェハ１３ｂ、１８Ｃの良チップの数等を統括
的に監視し、かつ把握する。この際、コンピュータ１７
は、最終的に得られる良チップの数に不足が生じると判
定したとする。すると、コンピュータ１７は、上記と同
様にして他のウェハを投入する投入情報を作成する。こ
こでは、例えばストック状態のウェハ１８ｄを再投入す
る情報を作成する。コンビエータ１７は、その投入情報
を第一層間膜形成工程８ａにフィードバックする。その
結果、第一層間膜形成工程８ａでは、ストックされてい
たウェハ１８ｄを再投入する。それでも不足が生じる場
合は新たなウェハをウェハプロセス１の最初の工程から
投入するようにしても良い。したがって、不足のチップ
１９を早期に補充できる。また、ウェハ１８ｄを投入す
ると過剰が生じる場合は、ストック状態のウェハ１８ｄ
を再投入する情報を作成する際に、処理すべきチップの
数を削減する制御情報を作成しても良い。

そして、その情報を、例えば第一接続孔形成工程９ａに
フィードバックする。これにより、再投入されたウェハ
１８ｄ上の余分な良のチップ１９に対する加工処理を削
減することが可能となる。

また、コンピュータ１７は、ウェハ１８ｂの不良のチッ
プ１９ａ〜１９Ｃに対しては検査後の処理および検査を
禁止する制御情報を作成する。コンピュータ１７は、そ
の禁止情報を、例えばウェハテスト工程２にフィードフ
ォワードする。

続いて、第六検査工程１６ｆの終了したウェハ１８ｂは
、ウェハテスト工程２に到達する。ウェハテスト工程２
においては、第六検査工程１６ｆで作成された禁止情報
に基づいてウェハ１８ｂ上の良のチップ１９に対しての
み検査を行う。したがって、検査時間を大幅に短縮する
ことが可能である。

このように本実施例２によれば、以下の効果を得ること
が可能となる。

（１）　、　　ウェハプロセスｌ中にウェハ１８ｂ〜１
８ｄ上の各チップ１９の良否を判定することにより、不
良と判定されたチップ１９ａ、１９ｂに対する判定後の
無駄な加工処理を削減することが可能となる。

（２）、ウェハ１８ｂ〜１８ｃ群全体の良のチップ１９
の数をウェハプロセス１中に統括的に監視し、最終的に
得られる良チップの数が過剰または不足と判定された段
階でチップの削減または補充といった処理を行うことに
より、最終的に得られる良チップの数をウェハプロセス
１中に調整することが可能となる。

（３）、上記（１）、（２）により、最終的に良チップ
のみを必要数だけ得ることができる。したがって、チッ
プ歩留りの変動を防止することが可能となる。

（４）、上記（１）、（２）により、過剰となるチップ
や不良のチップ１９ａ、１９ｂに対する無駄な加工処理
は行わないので、その分、加工数や加工材料等を低減す
ることができ、経費を節約することが可能となる。

（５）、上記（１）　、（２）により、過剰となるチッ
プや不良のチップ１９ａ、１９ｂに対する無駄な加工処
理を削減した分、加工時間を従来よりも短縮することが
可能となる。

（６）、上記（２）により、不足チップをウェハプロセ
ス１の早期の段階で補充することが可能となる。

（７）、上記（６）により、良チップを必要数だけ確保
するのに掛かる時間を従来よりも短縮することが可能と
なる。

（８）、上記（２）、　（３）、　（６）により、半導
体集積回路装置の製造コストや製造時間の変動を抑制す
ることが可能となる。

（９）、上記（５）、　（６）により、チップが不足し
た段階で不足チップを補えば良いので、初めから必要数
のチップ１９をウェハ１８ｂ〜１　’８　ｄ上に設定し
て処理をすることも可能である。すなわち、最終的に過
剰となるようなチップ１９をウェハ１８ｂ〜１８ｄ上に
初めから設定しないようにすることが可能となる。した
がって、無駄な加工数を削減することができ、その分、
経費を節約することが可能となる。

α１．ウェハプロセス１中に判定されたウェハ１８ｂ〜
１８ｄ上のチップの良否の情報をウェハテスト工程２に
フィードフォワードすることにより、ウェハテスト工程
２に際してウェハ１８ｂ〜１８ｄ上の良のチップ１９に
対してのみ検査を行えば良い。したがって、ウェハテス
ト工程２の検査時間を従来よりも大幅に短縮すること可
能となる。

（６）、上記（１）〜（４）、（９）により、半導体集
積回路装置の製造コストを低減することができ、製品の
コストを低減することが可能となる。

側、上記（２）、　（５）〜（７）、ｌｌ［）により、
半導体集積回路装置の製造時間を短縮することが可能と
なる。したがって、半導体集積回路装置の短納期化に対
応することが可能となる。

αＥ、上記〔１）〜面により、半導体集積回路装置のカ
スタム化や高集積・大チップ化に対応することが可能と
なる。

〔実施例３〕 第１３図は本発明の他の実施例である半導体集積回路装
置の製造工程の一部を示す工程図である。

本実施例３においては、ウェハプロセス中の各検査工程
の結果に基づいて不良修正処理を行う場合について説明
する。なお、本実施例３においては、説明を簡単にする
ため、第二検査工程１６ｂおよびその前後の処理工程の
みを抜きだして修正処理を説明する。

まず、第１３図（ａ）に示す第二検査工程１６ｂにおい
て、ウェハ１８ｂ（第５図参照）に対して各チップ１９
毎に検査を行う。

コンビニ−タ１７は、検査の結果に基づいて前記実施例
１で説明したチップの情報を作成する。

チップの情報のうち、各チップ１９の良否は、次のよう
に判定する。すなわち、検査の結果とコンピュータ１７
の設計データ格納領域１７ａに格納された基準設計デー
タとを比較することによって判定する。また、コンピュ
ータ１７は、チップ１９の良否の判定処理の際に、不良
のチップ１９ａの位置座標や不良箇所の位置座標、不良
の度合や不良の種類等のチップの情報も作成する。さら
に、コンピュータ１７は、それらの情報に基づいて不良
修正情報を作成する。不良修正情報は、ウェハ１８ｂ上
の所定箇所の修正情報であっても良いし、例えば次の修
正情報でも良い。すなわち、第一接続孔形成工程９ａで
用いたマスクの修正情報。あるいは第一接続孔を形成す
る際の処理条件の修正情報である。

続いて、本実施例３においては、第１３図（ｂ）に示す
ように、第二検査工程１６ｂが終了した直後に修正工程
２１を介在する。修正工程２１では、コンビエータ１７
から伝送された不良修正情報に基づいて修正処理を行う
。この際、マスクの修正情報や処理条件の修正情報によ
り、それらの修正処理を行っても良い。修正処理の終了
したウェハ１８ｂは、第二層配線形成工程７ｂに進む。

このように本実施例３によれば、以下の効果を得ること
が可能となる。

（１）、ウェハプロセス１中にチップを単位とした検査
に基づいて不良チップの情報を作成することにより、不
良チップの位置座標や不良箇所、不良の度合や種類等を
従来よりも速く、かつ正確に調査することが可能となる
。しかも、その調査によって得られた不良情報に基づい
て検査の直後に修正を行うので、修正処理の信頼性およ
び作業性を大幅に向上させることが可能となる。

（２）、不良となったチップをウェハプロセス１中に修
正することにより、チップ歩留りの変動を抑制すること
が可能となる。

（３）、上記（１）、（２）により、半導体集積回路装
置の製造コストの変動を抑制することができ、かつその
製造コストを低減することが可能となる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１〜３に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。

例えば、前記実施例１．２においては、説明を簡単にす
るため、過剰チップの処理を削減する削減情報やストッ
ク状態のウェハを再投入する投入情報を一つの処理工程
にフィードバックした場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば削
減情報を複数の処理工程にフィードバックして複数枚の
ウェハを同時にストックしたり、複数枚のストック状態
のウェハのうち、所定個だけ再投入したりすることも可
能である。

また、前記実施例２においては、不良チップに対する処
理を削減する制御情報を検査後の処理工程にフィードフ
ォワードした場合について説明したが、これに限定され
るものではなく、例えば過剰となるチップに対する処理
を削減する制御情報を検査後の処理工程にフィードフォ
ワードすることもできる。この場合、加工数を削減する
ことができ、その分、経費を節約することが可能となる
。

また、前記実施例２においては、第二層配線をパターン
形成するためのレジス）！光処理に際してステッパを用
いた場合について説明したが、これに限定されるもので
はなく、例えばレジスト露光処理に際して電子線直接描
画装置を用いても良い。この場合、良チップのみ描画す
るための情報を描画データに設定すれば良い。

また、前記実施例３においては、修正処理のみについて
説明したが、これに限定されるものではなく、例えば前
記実施例１．２で説明したチップの補充または処理の削
減といった形成制御と修正処理とを組み合わせても良い
。

また、前記実施例１〜３においては、配線形成工程、接
続孔形成工程等の後に検査工程を介在した場合について
説明したが、これに限定されるものではなく種々変更可
能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路装置
の製造方法に適用した場合について説明したが、これに
限定されず種々適用可能であり、例えばプリント配線基
板やセラミック配線基板等、配線基板の製造方法にも適
用できる。この場合、複数の配線基板が一体形成された
ボードがウェハに対応し、ボード上の個々の配線基板が
チップに対応している。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

（１）、請求項１記載の発明によれば、不良チップや過
剰チップに対する無駄な処理をウェハプロセス中に削減
することができる。したがって、処理を削減した分、処
理工数や処理材料を低減でき、かつ処理時間を短縮する
ことができる。この結果、半導体集積回路装置の製造コ
ストを低減でき、かつその製造時間を短縮することが可
能となる。

■〕、請求項２記載の発明によれば、例えばウェハテス
ト工程に際し、不良チップに対して検査を行わずに済む
。すなわち、ウェハテスト工程に際して良チップのみに
プローブの探針を当接すれば良い。したがって、ウェハ
テスト工程の際の検査時間を短縮することができる。こ
の結果、半導体集積回路装置の製造時間を短縮すること
が可能となる。

（３）、請求項３記載の発明によれば、後続する他のウ
ェハの良チップのうち、過剰分の良チップに対する処理
をウェハプロセス中に削減することができる。したがっ
て、処理を削減した分、処理数や処理材料を低減するこ
とができ、かつ処理時間を短縮することができる。この
結果、半導体集積回路装置の製造コストを低減でき、か
つその製造時間を短縮することが可能となる。

（４）、１１求項４記載の発明によれば、ウエノ１プロ
セス中に不足チップを補充することができる。その上、
不足チップの製造に際し、投入すべきウニ／％の数やウ
ェハ内に設定すべきチップの数等を上記チップの情報に
基づいて最適値に設定することができる。すなわち、最
終的に得られる良チップの数をウェハプロセス中に調整
することができる。

したがって、チップ歩留りの変動を抑制することができ
る。この結果、半導体集積回路装置の製造コストの変動
を抑制することができ、かつその製造コストを低減する
ことが可能となる。また、チップ歩留りの変動を抑制す
ることができるので、半導体集積回路装置の製造時間の
変動も抑制することが可能となる。その上、ウェハプロ
セス中１ご不足チップの製造を開始するので、良チップ
を必要数だけ確保するのに掛かる時間を短縮することが
できる。この結果、半導体集積回路装置の製造時間を短
縮することが可能となる。これら１ごより、半導体集積
回路装置のカスタム化、高集積・大チップ化および短納
期化に対応することが可能となる。

（５）、請求項５記載の発明によれば、不足チップをウ
ェハプロセス中に補充することができ、かつ過剰チップ
に対する処理をウニ／％プロセス中に削減することがで
きる。すなわち、最終的に得られる良チップの数をウエ
ノ１プロセス中に調整することができる。その上、ウニ
／％プロセス中の検査の結果、不良と判定されたチップ
に対してその検査後の処理を削減することができる。こ
れらの結果、最終的にウェハ上に良チップのみを必要数
だけ得ることが可能となる。したがって、チップ歩留り
の変動を防止することができる。この結果、半導体集積
回路装置の製造コストの変動を抑制することができ、か
つ製造コストを低減することが可能となる。また、チッ
プ歩留りの変動を抑制することができるので、半導体集
積回路装置の製造時間の変動も抑制することが可能とな
る。その上、ウェハプロセス中に不足チップの製造を開
始するので、良チップを必要数だけ確保するのに掛かる
時間を短縮することができる。この結果、半導体集積回
路装置の製造時間を短縮することが可能となる。これら
により、半導体集積回路装置のカスタム化、高集積・大
チップ化および短納期化に対応することが可能となる。

（６）、請求項８記載の発明によれば、上記チップの情
報から不良チップの位置座標や不良箇所、不良の度合や
種類等を従来よりも速く、かつ正確に調査することがで
きる。しかもその調査結果から得られた不良修正情報に
基づいて検査の直後に修正を行うので、修正処理の信頼
性および作業性を大幅に向上させることができる。また
、不良となったチップをウェハプロセス１中に修正する
ことにより、チップ歩留りの変動を抑制することができ
る。これらにより、半導体集積回路装置の製造コストの
変動を抑制することができ、かつその製造コストを低減
することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体集積回路装置の
製造工程を示す工程図、 第２図は本実施例１の半導体集積回路装置の製造方法に
用いるウエノ１の平面図、 第３図および第４図（ａ）、　（ｂ）は本実施例１のウ
ェハプロセス中に行われた検査の結果に基づいて作成さ
れた制御情報のフィートノイックル−プを示す工程図、 第５図は本発明の他の実施例である半導体集積回路装置
の製造方法に用いるウェハの平面図、第６図は本実施例
２のウェハプロセス中に行われた検査の結果に基づいて
作成された制御情報のフィードバックループおよびフィ
ードフォワードループを示す工程図、 １７図（ａ）〜（Ｃ）は本実施例２の半導体集積回路装
置の製造工程中におけるウェハの平面図、第８図は本実
施例２のウェハプロセス中に行われた検査の結果に基づ
いて作成された制御情報のフィードバックループおよび
フィードフォワードループを示す工程図、 ！　９１！ｌ　（ａ）〜（Ｃ）は本実施例２０半導体集
積回路装蓋の製造工程中におけるウェハの平面図、第１
０図は本実施例２のウェハプロセス中に行われた検査の
結果に基づいて作成された制御情報のフィードバックル
ープおよびフィードフォワードループを示す工程図、 第１１図は本実施例２のウェハプロセス中に行われた検
査の結果に基づいて作成された制御情報のフィードバッ
クループおよびフィードフォワードループを示す工程図
、 第１２図（ａ）、（ｂ）は本実施例２の半導体集積回路
装置の製造工程中におけるウェハの平面図、第１３図（
ａ）、（ｂ）は本発明の他の実施例である半導体集積回
路装置の製造工程の一部を示す工程図である。 １・・・ウェハプロセス、２・・・ウェハテスト工程、
３・・・組立工程、４・・・拡散工程、５・・・配線形
成工程、６・・・ＣＣＢ工程、７ａ・・・第−層配線形
成工程、７ｂ・・・第二層配線形成工程、８ａ・・・第
一層間膜形成工程、８ｂ・・・第二層間膜形成工程、９
ａ・・・第一接続孔形成工程、９ｂ・・・第二接続孔形
成工程、１０・・・配線金属膜被着工程、１１・・・配
線パターン形成工程、１２・・・バンプ下地金属形成工
程、１３・・・バンプ形成工程、１４・・・下地金属膜
被着工程、１５・・・下地パターン形成工程、１６ａ〜
１６ｆ・・・第一検査工程〜第六検査工程、１７・・・
コンピュータ、１７ａ・・・設計データ格納領域、１８
ａ〜１８ｄ・・・ウェハ　１９・・・チップ、１９ａ〜
１９ｃ・・・不良のチップ、 ・バンプ下地パターン、 ・修正工程。

Claims (1)

1. 【特許請求の範囲】 １、半導体ウェハに複数の処理工程を施して半導体集積
   回路装置を形成するウェハプロセスにおいて、前記複数
   の処理工程のうちの所定の処理工程が終了する度に半導
   体ウェハに対してチップを単位とした検査を行い、その
   検査結果に基づく各チップの情報によりその検査後の処
   理工程または検査工程の処理または検査の対象とすべき
   チップを限定する制御情報をその検査の少なくとも一つ
   先の処理工程または検査工程にフィードフォワードする
   ことを特徴とする半導体集積回路装置の製造方法。 ２、前記チップを限定する制御情報を前記ウェハプロセ
   ス終了後の工程にフィードフォワードすることを特徴と
   する請求項１記載の半導体集積回路装置の製造方法。 ３、半導体ウェハに複数の処理工程を施して半導体集積
   回路装置を形成するウェハプロセスにおいて、前記複数
   の処理工程のうちの所定の処理工程が終了する度に半導
   体ウェハに対してチップを単位とした検査を行い、その
   検査結果に基づく各チップの情報によりその検査段階で
   良チップの数がその検査工程での必要数よりも過剰と判
   定された場合には、その検査前の処理工程または検査工
   程の対象とすべきチップを限定する制御情報をその検査
   の少なくとも一つ前の処理工程または検査工程にフィー
   ドバックすることを特徴とする半導体集積回路装置の製
   造方法。 ４、半導体ウェハに複数の処理工程を施して半導体集積
   回路装置を形成するウェハプロセスにおいて、前記複数
   の処理工程のうちの所定の処理工程が終了する度に半導
   体ウェハに対してチップを単位とした検査を行い、その
   検査結果に基づく各チップの情報によりその検査段階で
   良チップの数がその検査工程での必要数よりも不足と判
   定された場合には、前記各チップの情報に基づいて他の
   半導体ウェハを投入する制御情報を作成し、その制御情
   報をウェハプロセスの所定の処理工程にフィードバック
   するとともに、前記他の半導体ウェハを含めて前記検査
   を行い、初めから投入されている半導体ウェハと追加し
   た半導体ウェハとのチップの情報を統括的に監視し、全
   体として良チップの数が必要数よりも不足と判定される
   度に他の半導体ウェハを投入する制御情報をウェハプロ
   セスの所定の処理工程にフィードバックする処理を繰り
   返すことを特徴とする半導体集積回路装置の製造方法。 ５、半導体ウェハに複数の処理工程を施して半導体集積
   回路装置を形成するウェハプロセスにおいて、前記複数
   の処理工程のうちの所定の処理工程が終了する度に半導
   体ウェハに対してチップを単位とした検査を行い、その
   検査段階における各チップの情報により良チップの数が
   その検査工程での必要数よりも不足と判定された場合に
   は、前記チップの情報に基づいて他の半導体ウェハを投
   入する制御情報を作成し、その制御情報をウェハプロセ
   スの所定の処理工程にフィードバックする指令と、前記
   他の半導体ウェハを含めて前記検査を行い、初めから投
   入されている半導体ウェハと追加した半導体ウェハとの
   チップの情報を統括的に監視し、全体として良チップの
   数が必要数よりも不足と判定される度に他の半導体ウェ
   ハを投入する制御情報をウェハプロセスの所定の処理工
   程にフィードバックする処理を繰り返す指令と、前記チ
   ップの情報の結果、その検査段階で良チップの数が必要
   数よりも過剰と判定された場合には、その検査前の処理
   工程および検査工程の対象とすべきチップを限定する制
   御情報を作成し、その制御情報を後続する他の半導体ウ
   ェハの処理情報としてその検査の少なくとも一つ前の処
   理工程および検査工程にフィードバックする指令と、前
   記チップの情報に基づいてその検査後の処理工程の対象
   とすべきチップを限定する制御情報を作成し、その制御
   情報をその検査の少なくとも一つ先の処理工程にフィー
   ドフォワードする指令とを含むことを特徴とする半導体
   集積回路装置の製造方法。 ６、請求項５記載の検査の結果とその検査の前の処理工
   程の設計基準情報とを比較して不良が発見された場合に
   は、その比較情報に基づいて不良修正するための制御情
   報を作成し、その制御情報に基づいてその検査の直後に
   不良修正を行うことを特徴とする半導体集積回路装置の
   製造方法。 ７、請求項５記載の検査後の処理工程の対象とすべきチ
   ップを限定する情報を前記ウェハプロセス終了後の工程
   にフィードフォワードすることを特徴とする半導体集積
   回路装置の製造方法。 ８、半導体ウェハに複数の処理工程を施して半導体集積
   回路装置を形成するウェハプロセスにおいて、前記複数
   の処理工程のうちの所定処理工程が終了する度に半導体
   ウェハに対してチップを単位とした検査を行い、その検
   査結果とその検査の前の処理工程の設計基準情報とを比
   較して不良が発見された場合には、その比較情報に基づ
   いて不良修正するための制御情報を作成し、その制御情
   報に基づいてその検査の直後に不良修正を行うことを特
   徴とする半導体集積回路装置の製造方法。 ９、請求項８記載の不良修正するための制御情報に基づ
   いて前記検査の前の処理工程で用いたマスクのパターン
   をその検査の直後に修正することを特徴とする半導体集
   積回路装置の製造方法。 １０、請求項８記載の不良修正するための制御情報に基
   づいて前記検査の前の処理工程の処理条件をその検査の
   直後に修正することを特徴とする半導体集積回路装置の
   製造方法。