JP3592518B2

JP3592518B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP3592518B2
Application number: JP09424298A
Authority: JP
Inventors: 衛小西
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-04-07
Filing date: 1998-04-07
Publication date: 2004-11-24
Anticipated expiration: 2018-04-07
Also published as: JPH11297777A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置（以下、ＬＳＩと略す）及びそのＬＳＩの製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩには高速化、高集積化、多機能化などの電気的な性能を、小さな占有面積で達成することが強く要求されている。この要求を満たすために、ＬＳＩで必要とされる電極や配線やコンタクトホール等の回路パターンの形成工程では、常に高い加工精度の維持が不可欠である。
【０００３】
ＬＳＩの基本的な要素プロセスを以下に概説する。
【０００４】
半導体シリコンウエハ（以下、ウエハと略す）の表面上に、絶縁膜または導電膜を生成した（以下、ＣＶＤ工程と略す）後、ウエハに対してホトレジストと呼ばれる感光性の高分子材料を塗布する。その後、光学的な手法でホトレジストに対して所望の回路パターンを転写する（以下、ホトリソ工程と略す）。
【０００５】
この転写されたホトレジストパターンをマスク材として、ＣＶＤ工程で生成した絶縁膜あるいは導電膜を除去（以下、エッチング工程と略す）して、ウエハ上に所望の回路パターンを形成する。また、ウエハの表面近傍に不純物イオンを注入する場合、ホトリソ工程で注入領域のパターンをホトレジストに形成した後、イオンの打ち込みを行って拡散層領域を形成する。
【０００６】
ＬＳＩの製造プロセスは、上記の要素プロセスを組み合わせて構成されている。いずれの要素プロセスにおいても高い加工精度が必要であるが、特にホトリソ工程とエッチング工程で形成される回路パターンの加工精度の維持は極めて重要である。これらの工程での加工精度の管理手法として、走査型の電子顕微鏡（以下、測長ＳＥＭ機と略す）による寸法測長が一般的に行われている。
【０００７】
測長ＳＥＭ機は、ウエハに形成された微細な回路パターンを非破壊で測長するために、ウエハをそのまま真空チャンバーに搬送して、指定された測長箇所付近の直上から一次電子を照射し、その測長箇所付近から放出された二次電子を捕獲し、この情報をもとに電気的な信号処理を行い、ＣＲＴ画面に測長箇所付近のＳＥＭ像を表示する。このＳＥＭ像には、ウエハ表面の材料による差異やウエハ表面の凹凸や形成された回路パターンの形状等で、白黒画面ではあるが、微妙なコントラストが生じる。
【０００８】
ＬＳＩの製造工程でのＳＥＭ測長作業は、測長ＳＥＭ機のＣＲＴ画面に表示された測長箇所付近のＳＥＭ像を、測長者が認識して、指定された測長箇所を探索・同定した後に測定が行われる。
【０００９】
ＤＲＡＭのように繰り返しの回路パターンが多い汎用ＬＳＩでは、実際のＬＳＩの回路パターンを測長する。しかし、ロジック品のようなＡＳＩＣ・ＬＳＩ品（特定用途の半導体装置）では、品種毎に回路パターンが異なる為、実際の回路パターンの測長は困難である。
【００１０】
従って、このような場合には、ＬＳＩのチップ内の特定の場所に、あるいはスクライブライン上に測長ＳＥＭ用のパターン（以下、測長パターンと略す）を作り、このパターンの寸法測長作業で加工精度の管理を行っている。
【００１１】
プロセス処理の安定性とＳＥＭ測長作業の利便性の両者の要求を確保するために、このＳＥＭ測長パターンは各工程毎に異なった領域に形成される場合が多い。そして、同一工程の測長パターンには、その工程で形成されるパターンが複数個にわたって形成されている。
【００１２】
【発明が解決しようとする課題】
上記した従来の方法では、ＬＳＩの所望の回路パターンは、ホトリソ工程で光学的な手法を応用してレジストパターンが形成され、このレジストパターンをマスク材として下地膜のエッチング処理を行い形成される。
【００１３】
しかしながら、回路パターンの微細化の要求が進むにつれて、ホトリソ工程でのその特性を確保するために、従来の要素プロセスとは異なった平坦化プロセスが必須の技術となった。この平坦化プロセスは、ＣＭＰ（化学的機械的研磨法）に代表されるように、ウエハ全面での平坦性を確保するためのプロセスである。このプロセスを採用することで、ホトリソ工程での解像力や焦点深度などの特性を大幅に向上させることなく、微細なレジストパターンの形成が可能となる。
【００１４】
この平坦化プロセスは、ＤＲＡＭに代表される汎用品のＬＳＩよりもロジック品のようなＡＳＩＣ品のＬＳＩで多用される。ＡＳＩＣ・ＬＳＩの回路パターンには、個別ユーザーの高機能・高性能の要求を満たす為に、複数層の金属配線が形成される。
【００１５】
これらの配線層を形成するためのホトリソ工程の処理は、下地膜の凹凸によってその可否が大きく左右される。従ってＡＳＩＣ・ＬＳＩ品では、安定な配線層のホトリソ工程の処理を行う必要から、この下地膜の凹凸の影響の低減を目的とした、平坦化プロセスが必須の技術となる。
【００１６】
しかしながら、このような平坦化プロセスを施された後の工程で、金属配線間の接続口を形成するエッチング処理（ビアホールコンタクトエッチング）を行った後にＳＥＭ測長作業を実施する場合、様々な問題が発生する。
【００１７】
第１課題を以下に実回路パターンとビアホールの測長パターンの作り方を対比した断面構造を示して説明する。
【００１８】
図３は従来のＬＳＩの製造工程断面図（その１）、図４はそのＬＳＩの製造工程断面図（その２）である。
【００１９】
（１）まず、図３（ａ）に示すように、ＬＤＤ構造を有するゲート電極を形成した後、ＣＶＤ法で絶縁膜を生成した状態の実回路パターンＡと測長パターンＢを形成する。ここで、１はシリコン基板、２は素子分離の目的で作られるフィールド熱酸化膜であり、その厚さは２０００Åから６０００Å程度である。３はＬＤＤ構造を有するゲート電極である。
【００２０】
このゲート電極３は、１０００Åから３０００Å程度の膜厚の多結晶シリコンやタングステン、モリブデン、チタンなどの高融点金属とシリコンとの共晶膜によって形成される（図には示されていないが、このゲート電極３とシリコン基板１の間には、ゲート酸化膜と称される１００Å前後の膜厚を有する熱酸化膜がある）。４はＣＶＤ法で生成される絶縁膜であり、ＢＰＳＧ膜やＯ₃−ＴＥＯＳ・ＢＰＳＧ膜である。その膜厚は、４０００Åから９０００Å程度である。
【００２１】
（２）次に、図３（ｂ）に示すように、ゲート電極３同士あるいはゲート電極３とシリコン基板１を電気的に接続する為に、コンタクトホール５を形成する。
【００２２】
（３）次に、図３（ｃ）に示すように、コンタクトホール５に金属配線６を形成する。また、測長パターン形成領域Ｂ側にはゲート電極３やシリコン基板１等との電気的な接続を行う目的で形成される第１の金属配線（下地金属膜）６′を絶縁膜４上に形成する。この第１の金属配線６′の膜厚は３０００Åから７０００Å程度であり、アルミニュウムとシリコンと銅の合金やアルミニュウムと銅の合金等が使われる。
【００２３】
これらの合金の上部には、チタンや窒化チタンが成膜されている場合もある。また、第１の金属配線６′はビアホールコンタクトの下地膜として、測長パターンの形成領域にコンタクトホールの金属配線６と同時に作られる。その平面的なパターン寸法は３００００Åから８００００Å程度の正方形の場合が多い。
【００２４】
（４）次に、図４（ａ）に示すように、第１の金属配線６，６′の絶縁を確保する為に絶縁膜７を生成する。この絶縁膜７の膜厚は４０００Åから９０００Å程度の膜厚で、プラズマＴＥＯＳ膜やＯ₃−ＴＥＯＳ−ＮＳＧ膜が使われる。
【００２５】
（５）次に、図４（ｂ）に示すように、絶縁膜７を平坦化処理〔例えば、ＣＭＰ（化学的機械的研磨法）〕する。したがって、図４（ａ）で見られた表面の凹凸が無くなってしまう。すなわち、測長パターンの下地の金属膜の形状を反映していた金属膜端部の絶縁膜の傾斜部分も無くなってしまう。
【００２６】
（６）次に、図４（ｃ）に示すように、図３（ｃ）で形成した第１の金属配線６，６′と次工程で生成される第２の金属配線（図示なし）を接続する為に、第１のビアホールコンタクト８，８′を形成する。ここで、８は第１の金属配線６と第２の金属配線（図示なし）とを接続するためのビアホールコンタクト、８′はビアホールコンタクトの測長を行うために形成された測長パターンのビアホールコンタクト群である。第１のビアホールコンタクト８及び８′のビアホールコンタクトの直径は、３０００Åから８０００Å程度である。
【００２７】
ビアホールコンタクト８，８′のエッチング処理後のＳＥＭ測長作業は、図４（ｃ）の測長パターンの箇所に、その直上から電子ビーム（加速電圧：１０００から１５００Ｖ、電流：５から１０ｎＡ）を照射して、その照射された領域から発生した２次電子を捕獲し、その信号を電気信号として処理を行った後、ＣＲＴ画面に測長箇所付近のＳＥＭ像を表示する。
【００２８】
そして、測長箇所を特定するために、まず測長箇所付近のＳＥＭ像を１００倍から１０００倍程度の低倍率でＳＥＭ像をＣＲＴ画面上に映し出す。そして指定された測長箇所を探索・同定した後、指定の倍率（通常は５００００倍から１０００００倍程度）で測長作業を行う。
【００２９】
しかしながら、測長パターン付近の表面の凹凸が無くなっているために、図４（ｂ）及び図４（ｃ）に示すように、ＣＲＴ画面に写し出された低倍のＳＥＭ像には微妙なコントラストが発生しない。更に、数秒程度の電子ビームの照射で絶縁膜７に電子が捕獲されて、いわゆるチャージアップと呼ばれる現象が現れ、ＣＲＴ画面上のＳＥＭ像では、ウエハ上の測長箇所付近の表面状態の情報が得られ難くなってしまう。従って、微小な寸法のビアホールの測長パターン群をＣＲＴ画面上で認識ができなくなる。
【００３０】
換言すると、ウエハの平坦化処理によって、測長箇所付近にあるべき凹凸がなくなってしまう。このためＣＲＴ画面上に表示されたＳＥＭ像には、微妙なコントラストが現れなくなり、測長箇所そのものを測長者が認識できなくなるという問題があった。
【００３１】
この結果、ＬＳＩの製造工程の中のＳＥＭ測長作業に著しい停滞が発生して、その生産性が大幅に低下した。
【００３２】
また、測長箇所を探索・同定できたとしても、そのＳＥＭ像のコントラストが低下しているので、指定された測長箇所のパターンを明確なＳＥＭ像としてＣＲＴ画面上に得ることが難しく、その測長精度の低下をきたしていた。従って、高い加工精度（寸法精度）の維持は難しくなっていた。
【００３３】
この問題は、チャージアップ現象の発生し難い導電膜のエッチング後よりも、チャージアップ現象が生じ易い絶縁膜のエッチングのＳＥＭ測長作業で顕著に生じる。
【００３４】
次に、第２課題について、以下に説明する。
【００３５】
ＬＳＩの構造が複雑となるにしたがい、その工程数は増える一方である。この工程数の増加に比例して、ＳＥＭ測長パターンの数も増加する。
【００３６】
このために、ＳＥＭ測長パターンの形成に必要な面積も増加して、ＬＳＩ内部に測長パターンを設ける場合、ＬＳＩのチップ面積の縮小化を妨げる要因の１つとなってきた。また、スクライブライン上に測長パターンを設ける場合、そのラインの必要面積が増加するので、ウエハ１枚あたりに搭載できるＬＳＩチップの数量が減少するという問題が生じる。
【００３７】
ＳＥＭ測長パターンの制約事項は、ＳＥＭ測長作業で必要な測長パターンの探索・同定を容易とする構成と、プロセス処理上の安定性を維持する構造の２つを同時に満たす必要がある。この制約を満足するために、測長箇所には複数個の同一パターンを形成する。
【００３８】
以下に、図５を参照しながら説明する。
【００３９】
図５は従来の測長パターンのビアホールコンタクト群を真上から見た状態を示す図である。
【００４０】
この図において、７は図４（ｃ）に示す絶縁膜の表面を示している。６′は図４（ｃ）と同様の下地金属膜を真上から見た状態であるが、その下地金属膜６′上が絶縁膜７で覆われているので点線表示としたものである。また、８′は図４（ｃ）に示された第１のビアホールコンタクトを真上から見た測長用のビアホールコンタクト群で９個のビアホールが形成されている。
【００４１】
しかしながら、第１課題で説明したように、平坦化処理を施された後のＳＥＭ測長作業では、その測長箇所の特定すら難しかった。従って、このような現象が生じた場合には、測長作業の利便性を確保する必要から、測長パターンの占有面積を増やして、測長パターンの個数を出来る限り多く確保するなどの対策が必要であった。しかし、このような対策は、ＬＳＩの縮小化を妨げる要因の１つとなっていた。
【００４２】
本発明は、上記問題点を除去し、平坦化処理を経た後の絶縁膜のエッチング工程のＳＥＭ測長作業を容易にするとともに、測長パターンの占有面積の低減を図ることができる半導体装置及びその製造方法を提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体装置において、シリコン基板の上方に絶縁膜を介して平坦化処理が施されたスクライブライン上に設けられたＳＥＭ測長領域と、このＳＥＭ測長領域の測長パターンが前記シリコン基板と電気的に接続されている構造を有するようにしたものである。
【００４４】
〔２〕上記〔１〕記載の半導体装置において、前記スクライブライン上に設けられたＳＥＭ測長領域は平坦化処理が施されており、かつ測長パターンである下地導電膜へ通じる第２のコンタクトホールが形成された構造を有するようにしたものである。
【００４５】
〔３〕上記〔２〕記載の半導体装置において、前記下地導電膜は平坦化した構造を有するようにしたものである。
【００４６】
〔４〕半導体装置の製造方法において、スクライブライン上に設けられたＳＥＭ測長領域のシリコン基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜に前記シリコン基板に通じる第１のコンタクトホールを形成する工程と、この第１のコンタクトホールを埋めるとともに前記第１の絶縁膜上に下地導電膜を形成する工程と、前記下地導電膜上に第２の絶縁膜を形成するとともに、この第２の絶縁膜に対して平坦化処理を施す工程と、前記第２の絶縁膜に前記下地導電膜へ通じる第２のコンタクトホールを形成する工程とを施すようにしたものである。
【００４７】
〔５〕上記〔４〕記載の半導体装置の製造方法において、前記（ｃ）工程における下地導電膜を平坦化する工程を施すようにしたものである。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
【００４９】
図１は本発明の実施例を示すＬＳＩの製造工程断面図（その１）、図２はそのＬＳＩの製造工程断面図（その２）であり、以下にビアホールコンタクトの場合を例に示して説明する。
【００５０】
（１）まず、図１（ａ）に示すように、シリコン基板１１上にＬＤＤ構造を持つゲート電極１３を形成した後、絶縁膜１４を生成する。ここで、Ａは実回路パターン形成領域を、Ｂは測長パターン形成領域を示している。また、１２はフィールド熱酸化膜である。従来のものと大きく違うところは、測長パターンを形成する領域Ｂが、フィールド酸化膜１２の上部ではなく、シリコン基板１１の上部にある点である。
【００５１】
この測長パターンを形成するシリコン基板１１の領域は、積極的な不純物イオンの注入を行う必要は特別にないが、積極的に不純物イオンの注入を行っても何ら差し支えはない。
【００５２】
（２）次に、図１（ｂ）に示すように、図３（ｂ）と同様に、ゲート電極１３同士やゲート電極１３とシリコン基板１１を電気的に接続するためのコンタクトホール１５，１５′を形成する。ここで、図３（ｂ）と異なっている点は、測長パターンの形成領域Ｂにもコンタクトホール１５′が形成されているところである。このコンタクトホール１５′はコンタクトホール１５と同様に、ビアホールコンタクトエッチング後のＳＥＭ測長パターンで必要となる下地の金属膜をシリコン基板１１に接続させる目的で形成するコンタクトホールである。この実施例では、コンタクトホール１５′を１つだけ形成したが、複数個形成しても差し支えはない。
【００５３】
（３）次いで、図１（ｃ）に示すように、図３（ｃ）と同様に第１の金属配線１６，下地金属膜１６′を形成する。この下地金属膜１６′は図１（ｂ）で形成されたコンタクトホール１５′を介して、シリコン基板１１と接続されている。
【００５４】
（４）次に、図２（ａ）に示すように、図４（ａ）と同様に、第１の金属配線１６と下地金属膜１６′と、その次に形成される第２の金属配線（図示なし）との絶縁を確保する目的で、絶縁膜１７を生成する。
【００５５】
（５）次に、図２（ｂ）に示すように、図４（ｂ）と同様に、絶縁膜１７に平坦化処理を施す。
【００５６】
（６）次いで、図２（ｃ）に示すように、ビアホールコンタクト１８′が形成される。このビアホールコンタクト１８′の測長パターンの下地金属膜１６′がコンタクトホール１５′を介してシリコン基板１１に接続される。
【００５７】
このようにして得られた、図２（ｃ）に示す構造を有するビアホールコンタクト１８′の測長パターンのＳＥＭ測長作業を行う場合、従来例と同様に、測長箇所を特定するために、測長箇所付近に電子ビームを照射して当該箇所の二次電子を捕獲し、電気的な信号処理を施してＣＲＴ画面上に低倍率のＳＥＭ像を表示させる。
【００５８】
図２（ｃ）に示されるビアホールコンタクト１８′の測長パターンの下地金属膜１６′は、シリコン基板１１とコンタクトホール１５′を介して電気的に接続されている。この接続があるために、照射された電子ビームのうちビアホールコンタクト１８′の底部に達した電子は、コンタクトホール１５′を介してシリコン基板１１に流れ込む。
【００５９】
従って、ビアホールコンタクト１８′の底部と絶縁膜１７の表面で、その照射された電子ビームによる帯電状態に差が生じて、ＣＲＴ画面に得られるＳＥＭ像にコントラストが現れる。
【００６０】
また、図４（ｃ）の構造を持ったコンタクトホール１５′の測長パターンの場合、電子ビームを数秒間にわたって照射すると、いわゆるチャージアップ現象がおきて、測長箇所付近の表面状態の情報がＣＲＴ画面では得られ難くなった。
【００６１】
しかし、図２（ｃ）のような構造をその測長パターンに持たせることにより、コンタクトホール１５′を介してビアホールコンタクト１８′の底部がシリコン基板１１と電気的に接続された状態となるために、広い絶縁膜１７の表面とビアホールコンタクト近傍では、チャージアップ現象の発生の程度に明確な差異が生じる。
【００６２】
従って、低倍率でのＳＥＭ像でも、測長箇所の認識が容易となる。更に、高倍率の測長倍率の場合でも、容易にコントラストを得ることができるために、測長部の鮮明なＣＲＴ像を得ることができ、より正確な測長が可能となる。
【００６３】
また、低倍率でのＳＥＭ測長パターンの認識が容易となるために、ＳＥＭ測長パターンの制約事項である、測長パターンの探索・同定をより少ない数の測長パターンで達成することができる。
【００６４】
従って、測長パターンは、プロセス処理上の安定性を維持するのに必要なパターン個数（最低１個のコンタクトホールで足りる）で十分であり、その占有面積を縮小することが可能となる。
【００６５】
更に、第２、第３のビアホールコンタクトを形成する場合にも、直接あるいは前のビアホールコンタクト工程で作った導電部を介して、シリコン基板と電気的に接続することにより、同等の効果が得られる。
【００６６】
なお、上記実施例では、平坦化処理を施した後の絶縁膜のエッチング工程であるビアホールコンタクトエッチング工程のＳＥＭ測長作業の場合の測長パターンを中心に説明した。しかし、平坦化処理を施した後に形成される配線工程の測長ＳＥＭパターンに適用した場合でも同様の効果が期待できる。
【００６７】
また、ロジック品に代表されるＡＳＩＣ・ＬＳＩを中心に説明したが、回路パターンの微細化が進むにつれて、測長ＳＥＭ機で照射する電子ビームの悪影響が懸念されている。従って、ＤＲＡＭのように実際の回路パターンの測長から、例えば、スクライブライン上のダミーパターンの測長等に移ることが予想される。
【００６８】
そして、本発明は、ＡＳＩＣ品に限定するものではなく、ＬＳＩ全般に適用が可能である。
【００６９】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００７０】
【発明の効果】
以上、詳細に説明したように、本発明によれば、平坦化処理を施された後のビアホールコンタクトのエッチング後のＳＥＭ測長パターンで、その下地の金属膜をシリコン基板と電気的に接続することにより、次のような効果を奏することができる。
【００７１】
（Ａ）電子ビームで絶縁膜のチャージアップ現象が発生するが、下地金属膜がシリコン基板と電気的に接続されているために、広い絶縁膜表面とビアホールコンタクト近傍で、チャージアップ現象の発生の程度に差異が生じ、ＣＲＴ画面に表示されるＳＥＭ像にコントラストが現れる。この作用で、ＳＥＭ測長箇所の探索・同定が容易となり、ＬＳＩの生産性が向上する。
【００７２】
（Ｂ）ＣＲＴ画面に表示されるＳＥＭ像にコントラストが現れるために、高い指定測長倍率でも明確なＳＥＭ像を得ることができる。その結果、測長精度の向上が期待される。
【００７３】
（Ｃ）ＳＥＭ測長パターンの探索・同定が少ない数の測長パターンで可能となるために、ＬＳＩ中での当該箇所の占有面積を小さくすることができる。従って、ＬＳＩのチップの縮小化が可能となる。
【００７４】
（Ｄ）ＳＥＭ測長パターンをスクライブラインに設ける場合、小さな占有面積で所定の目的を達成することができるので、ウエハ１枚あたりに搭載できるＬＳＩの個数の減少を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すＬＳＩの製造工程断面図（その１）である。
【図２】本発明の実施例を示すＬＳＩの製造工程断面図（その２）である。
【図３】従来のＬＳＩの製造工程断面図（その１）である。
【図４】従来のＬＳＩの製造工程断面図（その２）である。
【図５】従来の測長パターンのビアホールコンタクト群を真上から見た状態を示す図である。
【符号の説明】
Ａ実回路パターン形成領域
Ｂ測長パターン形成領域
１１シリコン基板
１２フィールド熱酸化膜
１３ゲート電極
１４，１７絶縁膜
１５，１５′ コンタクトホール
１６第１の金属配線
１６′ 下地金属膜
１８，１８′ ビアホールコンタクト[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device (hereinafter abbreviated as LSI) and a method for manufacturing the LSI.
[0002]
[Prior art]
There is a strong demand for LSIs to achieve electrical performance such as high speed, high integration, and multiple functions in a small occupied area. In order to satisfy this requirement, it is essential to always maintain high processing accuracy in a process of forming a circuit pattern such as an electrode, a wiring, and a contact hole required for an LSI.
[0003]
The basic element process of the LSI will be outlined below.
[0004]
After an insulating film or a conductive film is formed on a surface of a semiconductor silicon wafer (hereinafter abbreviated as a wafer) (hereinafter abbreviated as a CVD process), a photosensitive polymer material called a photoresist is applied to the wafer. Thereafter, a desired circuit pattern is transferred to the photoresist by an optical method (hereinafter, abbreviated as a photolithography process).
[0005]
Using the transferred photoresist pattern as a mask material, the insulating film or the conductive film generated in the CVD process is removed (hereinafter abbreviated as an etching process) to form a desired circuit pattern on the wafer. When impurity ions are implanted in the vicinity of the surface of the wafer, a pattern of an implantation region is formed on a photoresist by a photolithography process, and then ion implantation is performed to form a diffusion layer region.
[0006]
An LSI manufacturing process is configured by combining the above-described element processes. Although high processing accuracy is required in any of the element processes, it is particularly important to maintain the processing accuracy of the circuit pattern formed in the photolithography step and the etching step. As a method of managing the processing accuracy in these steps, dimension measurement using a scanning electron microscope (hereinafter abbreviated as a length measuring SEM machine) is generally performed.
[0007]
Measuring SEM device, in order to length measuring a fine circuit pattern formed on the wafer in a non-destructive, and conveys the wafer directly to a vacuum chamber, irradiated with primary electrons from directly above the vicinity of the specified measurement locations Then, the secondary electrons emitted from the vicinity of the length measuring point are captured, electric signal processing is performed based on this information, and an SEM image of the vicinity of the length measuring point is displayed on a CRT screen. Although the SEM image is a monochrome screen, a slight contrast occurs due to the difference due to the material of the wafer surface, the unevenness of the wafer surface, the shape of the formed circuit pattern, and the like.
[0008]
In the SEM length measurement work in the LSI manufacturing process, the length measuring person recognized an SEM image near the length measurement location displayed on the CRT screen of the length measurement SEM machine, and searched and identified the designated length measurement location. The measurement will be taken later.
[0009]
In a general-purpose LSI having a large number of repeated circuit patterns such as a DRAM, the length of an actual LSI circuit pattern is measured. However, in ASIC / LSI products (semiconductor devices for specific applications) such as logic products, since the circuit pattern differs for each product type, it is difficult to actually measure the length of the circuit pattern.
[0010]
Therefore, in such a case, a pattern for a length measurement SEM (hereinafter, abbreviated as a length measurement pattern) is formed at a specific place in an LSI chip or on a scribe line, and a dimension measurement operation of this pattern is performed. We manage the processing accuracy.
[0011]
In order to secure both requirements of the stability of the process processing and the convenience of the SEM length measurement operation, the SEM length measurement pattern is often formed in a different region for each process. In the length measurement pattern in the same step, a plurality of patterns formed in the step are formed.
[0012]
[Problems to be solved by the invention]
In the above-mentioned conventional method, a desired circuit pattern of an LSI is formed by forming a resist pattern by applying an optical method in a photolithography process, and etching the base film using the resist pattern as a mask material.
[0013]
However, as the demand for miniaturization of circuit patterns progresses, a flattening process different from the conventional elemental process has become an indispensable technology in order to secure the characteristics in the photolithography process. This flattening process is a process for ensuring flatness over the entire surface of the wafer, as typified by CMP (chemical mechanical polishing). By employing this process, it is possible to form a fine resist pattern without significantly improving characteristics such as resolution and depth of focus in the photolithography process.
[0014]
This flattening process is used more frequently in ASIC LSIs such as logic products than in general-purpose LSIs represented by DRAM. A plurality of metal wiring layers are formed on the circuit pattern of the ASIC / LSI in order to satisfy the demands of individual users for high functionality and high performance.
[0015]
The possibility of the photolithography process for forming these wiring layers is greatly affected by the unevenness of the underlying film. Therefore, in the case of ASIC / LSI products, since it is necessary to perform a stable photolithography process for a wiring layer, a flattening process for reducing the influence of the unevenness of the underlying film is an essential technology.
[0016]
However, when performing the SEM length measurement operation after performing the etching process (via hole contact etching) for forming the connection port between the metal wirings in the process after the flattening process, there are various problems. appear.
[0017]
The first problem will be described below by showing a cross-sectional structure in which a method of forming an actual circuit pattern and a measurement pattern of a via hole are compared.
[0018]
FIG. 3 is a cross-sectional view of a conventional LSI manufacturing process (No. 1), and FIG. 4 is a cross-sectional view of the LSI manufacturing process (No. 2).
[0019]
(1) First, as shown in FIG. 3A, after forming a gate electrode having an LDD structure, an actual circuit pattern A and a length measurement pattern B in a state where an insulating film is formed by a CVD method are formed. Here, 1 is a silicon substrate, 2 is a field thermal oxide film formed for the purpose of element isolation, and its thickness is about 2000 to 6000 °. Reference numeral 3 denotes a gate electrode having an LDD structure.
[0020]
The gate electrode 3 is formed of a polycrystalline silicon or a eutectic film of silicon having a high melting point such as tungsten, molybdenum, or titanium and a silicon film having a thickness of about 1000 to 3000 (not shown in FIG. Between the gate electrode 3 and the silicon substrate 1, there is a thermal oxide film called a gate oxide film having a thickness of about 100 °). Reference numeral 4 denotes an insulating film formed by a CVD method, such as a BPSG film or an O ₃ -TEOS.BPSG film. Its thickness is about 4000-9000 °.
[0021]
(2) Next, as shown in FIG. 3B, a contact hole 5 is formed for electrically connecting the gate electrodes 3 or the gate electrode 3 and the silicon substrate 1.
[0022]
(3) Next, as shown in FIG. 3C, a metal wiring 6 is formed in the contact hole 5. A first metal wiring (base metal film) 6 ′ formed for the purpose of making an electrical connection with the gate electrode 3, the silicon substrate 1, and the like is formed on the insulating film 4 on the length measurement pattern forming region B side. Form. The thickness of the first metal wiring 6 'is about 3000 to 7000 mm, and an alloy of aluminum, silicon and copper, an alloy of aluminum and copper, or the like is used.
[0023]
Titanium or titanium nitride may be formed on these alloys in some cases. The first metal wiring 6 'is formed simultaneously with the metal wiring 6 of the contact hole in the formation region of the length measurement pattern as a base film of the via hole contact. The planar pattern dimension is often a square of about 30,000 to 80,000.
[0024]
(4) Next, as shown in FIG. 4A, an insulating film 7 is formed to ensure insulation of the first metal wirings 6, 6 '. The insulating film 7 has a thickness of about 4000 to 9000 °, and a plasma TEOS film or an O ₃ -TEOS-NSG film is used.
[0025]
(5) Next, as shown in FIG. 4B, the insulating film 7 is flattened (for example, by CMP (chemical mechanical polishing)). Therefore, the surface irregularities seen in FIG. 4A are eliminated. That is, the inclined portion of the insulating film at the end of the metal film, which reflects the shape of the metal film underlying the length measurement pattern, also disappears.
[0026]
(6) Next, as shown in FIG. 4C, the first metal wirings 6, 6 'formed in FIG. 3C and the second metal wiring (not shown) generated in the next step are formed. For connection, first via hole contacts 8, 8 'are formed. Here, 8 is a via hole contact for connecting the first metal wiring 6 and a second metal wiring (not shown), and 8 'is a via hole of a length measurement pattern formed for measuring the length of the via hole contact. It is a contact group. The diameter of the via-hole contacts of the first via-hole contacts 8 and 8 ′ is about 3000 ° to 8000 °.
[0027]
In the SEM length measurement operation after etching the via-hole contacts 8 and 8 ', an electron beam (acceleration voltage: 1000 to 1500 V, current: 5 to 10 nA) is applied to the position of the length measurement pattern in FIG. Irradiation captures secondary electrons generated from the irradiated area, processes the signal as an electrical signal, and then displays an SEM image near the length measurement location on a CRT screen.
[0028]
Then, in order to specify the length measurement point, the SEM image near the length measurement point is first displayed on the CRT screen at a low magnification of about 100 to 1000 times. Then, after searching and identifying the designated length measuring point, the length measuring operation is performed at the designated magnification (usually about 50,000 to 100,000 times).
[0029]
However, since the unevenness on the surface near the length measurement pattern is eliminated, as shown in FIGS. 4B and 4C, a delicate contrast is shown in the low-magnification SEM image projected on the CRT screen. Does not occur. Further, electrons are captured by the insulating film 7 by the irradiation of the electron beam for about several seconds, so that a phenomenon called so-called charge-up appears. It will be difficult to obtain. Therefore, it becomes impossible to recognize a length measurement pattern group of a via hole having a minute size on a CRT screen.
[0030]
In other words, the flattening process of the wafer eliminates the irregularities that should be near the length measurement position. For this reason, there is a problem that a subtle contrast does not appear in the SEM image displayed on the CRT screen, and the length measuring portion itself cannot be recognized by the length measuring person.
[0031]
As a result, a significant stagnation occurred in the SEM length measuring operation in the LSI manufacturing process, and the productivity was greatly reduced.
[0032]
Further, even if the measurement position can be searched and identified, it is difficult to obtain the pattern of the specified measurement position as a clear SEM image on the CRT screen because the contrast of the SEM image is low. The measurement accuracy was reduced. Therefore, it has been difficult to maintain high processing accuracy (dimensional accuracy).
[0033]
This problem occurs more remarkably in the SEM length measurement of the etching of the insulating film in which the charge-up phenomenon is more likely to occur than after the etching of the conductive film in which the charge-up phenomenon is less likely to occur.
[0034]
Next, the second problem will be described below.
[0035]
As the structure of the LSI becomes more complicated, the number of steps is increasing. In proportion to the increase in the number of steps, the number of SEM length measurement patterns also increases.
[0036]
For this reason, the area required for forming the SEM length measurement pattern also increases, and when the length measurement pattern is provided inside the LSI, it has become one of the factors that hinder the reduction in the chip area of the LSI. In addition, when a length measurement pattern is provided on a scribe line, the required area of the line increases, so that the number of LSI chips that can be mounted on one wafer decreases.
[0037]
Restrictions on the SEM length measurement pattern must simultaneously satisfy two requirements: a configuration that facilitates search and identification of a length measurement pattern necessary for the SEM length measurement operation, and a structure that maintains stability in process processing. In order to satisfy this restriction, a plurality of the same patterns are formed at the length measurement locations.
[0038]
This will be described below with reference to FIG.
[0039]
FIG. 5 is a diagram showing a state where a via hole contact group of a conventional length measurement pattern is viewed from directly above.
[0040]
In this figure, reference numeral 7 denotes the surface of the insulating film shown in FIG. Reference numeral 6 'denotes a state in which the underlying metal film similar to that of FIG. 4C is viewed from directly above, but the underlying metal film 6' is covered with the insulating film 7 so that it is indicated by dotted lines. Numeral 8 'denotes a group of via hole contacts for length measurement when the first via hole contact shown in FIG. 4C is viewed from directly above, and nine via holes are formed.
[0041]
However, as described in the first problem, in the SEM length measurement operation after the flattening process is performed, it is difficult to even specify the length measurement location. Therefore, when such a phenomenon occurs, it is necessary to ensure the convenience of the length measurement work.Therefore, measures such as increasing the area occupied by the length measurement pattern and securing the number of length measurement patterns as much as possible are taken. Was needed. However, such measures have been one of the factors that hinder the reduction in the size of LSIs.
[0042]
The present invention eliminates the above problems, facilitates SEM length measurement work in an insulating film etching step after a planarization process, and reduces the occupied area of a length measurement pattern. It is an object of the present invention to provide a manufacturing method thereof.
[0043]
[Means for Solving the Problems]
The present invention, in order to achieve the above object,
[1] In a semiconductor device, an SEM measurement area provided on a scribe line that has been subjected to planarization processing via an insulating film above a silicon substrate, and a measurement pattern of the SEM measurement area is the silicon substrate. And a structure electrically connected to the
[0044]
[2] In the semiconductor device according to the above [1], the SEM length measurement area provided on the scribe line has been subjected to a flattening process, and the second contact leading to the underlying conductive film serving as a length measurement pattern. This has a structure in which holes are formed.
[0045]
[3] The semiconductor device according to the above [2], wherein the underlying conductive film has a planarized structure.
[0046]
[4] In the method for manufacturing a semiconductor device, a step of forming a first insulating film on the silicon substrate in the SEM length measurement area provided on the scribe line, and a step of connecting the first insulating film to the silicon substrate Forming a first contact hole, filling the first contact hole and forming a base conductive film on the first insulating film, and forming a second insulating film on the base conductive film At the same time, a step of performing a flattening process on the second insulating film and a step of forming a second contact hole communicating with the underlying conductive film in the second insulating film are performed. .
[0047]
[5] The method for manufacturing a semiconductor device according to the above [4], wherein a step of flattening the underlying conductive film in the step (c) is performed.
[0048]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail.
[0049]
FIG. 1 is a cross-sectional view (part 1) of an LSI manufacturing process showing an embodiment of the present invention, and FIG. 2 is a cross-sectional view (part 2) of the LSI manufacturing process. I do.
[0050]
(1) First, as shown in FIG. 1A, after forming a gate electrode 13 having an LDD structure on a silicon substrate 11, an insulating film 14 is formed. Here, A indicates an actual circuit pattern formation area, and B indicates a length measurement pattern formation area. Reference numeral 12 denotes a field thermal oxide film. The major difference from the conventional one is that the area B for forming the length measurement pattern is not on the field oxide film 12 but on the silicon substrate 11.
[0051]
Although it is not particularly necessary to positively implant impurity ions in the region of the silicon substrate 11 where the length measurement pattern is formed, active implantation of impurity ions does not pose any problem.
[0052]
(2) Next, as shown in FIG. 1B, similarly to FIG. 3B, contact holes 15 for electrically connecting the gate electrodes 13 to each other and between the gate electrode 13 and the silicon substrate 11 are formed. '. Here, the difference from FIG. 3B is that the contact hole 15 ′ is also formed in the formation region B of the length measurement pattern. This contact hole 15 ′ is a contact hole formed for the purpose of connecting the underlying metal film required for the SEM length measurement pattern after via-hole contact etching to the silicon substrate 11, similarly to the contact hole 15. In this embodiment, only one contact hole 15 'is formed, but a plurality of contact holes may be formed.
[0053]
(3) Next, as shown in FIG. 1C, the first metal wiring 16 and the underlying metal film 16 'are formed in the same manner as in FIG. 3C. The underlying metal film 16 'is connected to the silicon substrate 11 via the contact hole 15' formed in FIG.
[0054]
(4) Next, as shown in FIG. 2A, similarly to FIG. 4A, the first metal wiring 16, the base metal film 16 ', and the second metal wiring formed next An insulating film 17 is formed for the purpose of ensuring insulation from the semiconductor device (not shown).
[0055]
(5) Next, as shown in FIG. 2B, a flattening process is performed on the insulating film 17 as in FIG. 4B.
[0056]
(6) Next, as shown in FIG. 2C, a via hole contact 18 'is formed. The underlying metal film 16 'of the length measurement pattern of the via hole contact 18' is connected to the silicon substrate 11 via the contact hole 15 '.
[0057]
When performing the SEM length measurement operation of the length measurement pattern of the via hole contact 18 'having the structure shown in FIG. 2C as described above, in order to specify the length measurement location, as in the conventional example, An electron beam is irradiated to the vicinity of the measurement position to capture secondary electrons at the position, and is subjected to electrical signal processing to display a low-magnification SEM image on a CRT screen.
[0058]
The underlying metal film 16 'of the length measurement pattern of the via hole contact 18' shown in FIG. 2C is electrically connected to the silicon substrate 11 via the contact hole 15 '. Due to this connection, electrons of the irradiated electron beam that reach the bottom of the via hole contact 18 'flow into the silicon substrate 11 via the contact hole 15'.
[0059]
Accordingly, a difference occurs between the charged state of the bottom of the via hole contact 18 'and the surface of the insulating film 17 due to the irradiated electron beam, and a contrast appears in the SEM image obtained on the CRT screen.
[0060]
In the case of the length measurement pattern of the contact hole 15 'having the structure shown in FIG. 4C, when the electron beam is irradiated for several seconds, a so-called charge-up phenomenon occurs, and information on the surface state near the length measurement location is obtained. It became difficult to obtain on a CRT screen.
[0061]
However, by providing a structure as shown in FIG. 2C in the length measurement pattern, the bottom of the via hole contact 18 'is electrically connected to the silicon substrate 11 via the contact hole 15'. In addition, a clear difference occurs in the degree of occurrence of the charge-up phenomenon between the surface of the wide insulating film 17 and the vicinity of the via hole contact.
[0062]
Therefore, even in the SEM image at a low magnification, the measurement position can be easily recognized. Further, even in the case of a high magnification measurement magnification, since a contrast can be easily obtained, a clear CRT image of the measurement section can be obtained, and more accurate measurement can be performed.
[0063]
Further, since the SEM length measurement pattern can be easily recognized at a low magnification, the search and identification of the length measurement pattern, which is a restriction of the SEM length measurement pattern, can be achieved with a smaller number of length measurement patterns. .
[0064]
Therefore, the number of patterns required for maintaining the stability in the process is sufficient for the length measurement pattern (at least one contact hole is enough), and the occupied area can be reduced.
[0065]
Further, in the case of forming the second and third via hole contacts, the same effect can be obtained by electrically connecting to the silicon substrate directly or through the conductive portion formed in the previous via hole contact step. .
[0066]
In the above embodiment, description has been made mainly on the length measurement pattern in the case of the SEM length measurement operation in the via hole contact etching step which is the etching step of the insulating film after the flattening process is performed. However, a similar effect can be expected even when applied to a length-measuring SEM pattern in a wiring process formed after performing a flattening process.
[0067]
In addition, the description has been made mainly on ASICs / LSIs represented by logic products. However, as circuit patterns become finer, there is a concern that an adverse effect of an electron beam irradiated by a length measuring SEM machine may occur. Accordingly, it is expected that the actual measurement of a circuit pattern, such as a DRAM, will shift to, for example, the measurement of a dummy pattern on a scribe line.
[0068]
The present invention is not limited to ASIC products, but can be applied to LSIs in general.
[0069]
It should be noted that the present invention is not limited to the above embodiment, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
[0070]
【The invention's effect】
As described in detail above, according to the present invention, the underlying metal film is electrically connected to the silicon substrate by the SEM measurement pattern after the etching of the via hole contact after the planarization process is performed. Thereby, the following effects can be obtained.
[0071]
(A) The charge-up phenomenon of the insulating film occurs due to the electron beam. However, since the underlying metal film is electrically connected to the silicon substrate, the charge-up phenomenon occurs on the surface of the wide insulating film and near the via hole contact. There is a difference in the degree, and contrast appears in the SEM image displayed on the CRT screen. By this operation, the search and identification of the SEM length measurement location become easy, and the productivity of the LSI is improved.
[0072]
(B) Since contrast appears in the SEM image displayed on the CRT screen, a clear SEM image can be obtained even at a high designated measurement magnification. As a result, an improvement in length measurement accuracy is expected.
[0073]
(C) Since search and identification of the SEM length measurement pattern can be performed with a small number of length measurement patterns, the occupied area of the portion in the LSI can be reduced. Therefore, the size of the LSI chip can be reduced.
[0074]
(D) When the SEM length measurement pattern is provided on the scribe line, a predetermined object can be achieved with a small occupied area, so that a decrease in the number of LSIs that can be mounted per wafer can be prevented.
[Brief description of the drawings]
FIG. 1 is a sectional view (part 1) of an LSI manufacturing process showing an embodiment of the present invention.
FIG. 2 is a sectional view (part 2) of an LSI manufacturing process showing the embodiment of the present invention.
FIG. 3 is a sectional view (part 1) of a conventional LSI manufacturing process;
FIG. 4 is a sectional view (part 2) of a conventional LSI manufacturing process;
FIG. 5 is a view showing a state in which a via hole contact group of a conventional length measurement pattern is viewed from directly above.
[Explanation of symbols]
A actual circuit pattern forming area B length measuring pattern forming area 11 silicon substrate 12 field thermal oxide film 13 gate electrode 14, 17 insulating film 15, 15 'contact hole 16 first metal wiring 16' underlying metal film 18, 18 'via hole contact

Claims

（ａ）シリコン基板の上方に絶縁膜を介して平坦化処理が施されたスクライブライン上に設けられたＳＥＭ測長領域と、
（ｂ）該スクライブライン上に設けられたＳＥＭ測長領域の測長パターンが前記シリコン基板と電気的に接続されている構造を有することを特徴とする半導体装置。(A) a SEM measurement area provided on a scribe line that has been subjected to a planarization process via an insulating film above a silicon substrate;
(B) A semiconductor device having a structure in which a measurement pattern of an SEM measurement area provided on the scribe line is electrically connected to the silicon substrate.

請求項１記載の半導体装置において、前記スクライブライン上に設けられたＳＥＭ測長領域は平坦化処理が施されており、かつ測長パターンである下地導電膜へ通じる第２のコンタクトホールが形成された構造を有する半導体装置。2. The semiconductor device according to claim 1, wherein the SEM length measurement region provided on the scribe line has been subjected to a flattening process, and a second contact hole leading to a base conductive film serving as a length measurement pattern has been formed. Semiconductor device having an improved structure.

請求項２記載の半導体装置において、前記下地導電膜は平坦化した構造を有する半導体装置。3. The semiconductor device according to claim 2, wherein the underlying conductive film has a planarized structure.

（ａ）スクライブライン上に設けられたＳＥＭ測長領域のシリコン基板上に第１の絶縁膜を形成する工程と、
（ｂ）該第１の絶縁膜に前記シリコン基板に通じる第１のコンタクトホールを形成する工程と、
（ｃ）該第１のコンタクトホールを埋めるとともに前記第１の絶縁膜上に下地導電膜を形成する工程と、
（ｄ）前記下地導電膜上に第２の絶縁膜を形成するとともに、該第２の絶縁膜に対して平坦化処理を施す工程と、
（ｅ）前記第２の絶縁膜に前記下地導電膜へ通じる第２のコンタクトホールを形成する工程とを施すことを特徴とする半導体装置の製造方法。(A) forming a first insulating film on a silicon substrate in an SEM measurement area provided on a scribe line;
(B) forming a first contact hole communicating with the silicon substrate in the first insulating film;
(C) filling the first contact hole and forming a base conductive film on the first insulating film;
(D) forming a second insulating film on the underlying conductive film, and performing a planarization process on the second insulating film;
(E) forming a second contact hole in the second insulating film to communicate with the underlying conductive film.

請求項４記載の半導体装置の製造方法において、前記（ｃ）工程における下地導電膜を平坦化する工程を施すことを特徴とする半導体装置の製造方法。5. The method for manufacturing a semiconductor device according to claim 4, wherein a step of flattening the underlying conductive film in the step (c) is performed.