JPS62133713A - Formation of electrode and electrode thereof - Google Patents

Abstract

PURPOSE:To provide higher integration by forming a barrier layer without forming a conductive exposed region between the conductive layer at an electrode interface and a wiring film at the time of forming an electrode via a contact hole. CONSTITUTION:An insulating film 102 is formed on a substrate 101 which has a conductive layer 105 and after a contact hole 103 is formed in the insulating film, a first conductive film 301 is formed on the side wall of the hole. Then, a second conductive film 104 is formed on all the surface, the film is annealed and a barrier layer 111 is formed by reacting part of the conductive film 301, part of the conductive layer 105 and the above-mentioned conductive film 301. Then, after removing the not yet reacted second conductive film 104, an electrode 131 consisting of an Al alloy film is formed. this can form the barrier layer 111 in good yield by self-alignment and makes no defect such as a mask misalignment so the higher integration of an element can be contrived.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造における電極形成方法および
その電極にかかわり、特に、電極部の高い動作信頼性が
得られるコンタクトホール部電極の形成方法とその電極
に関するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a method of forming an electrode in the manufacture of a semiconductor device and the electrode, and particularly relates to a method of forming an electrode in a contact hole portion that provides high operational reliability of the electrode portion. This relates to the electrode.

〔発明の背景〕[Background of the invention]

近年、半導体装置の高集積化に伴い、その回路を構成す
る素子の寸法はますます小さくなっている。特に、コン
タクトホールの微細化によって、導電層（不純物ドーピ
ング層）と電極との接続信頼性の確保が重要な課題とな
っている。バイポーラＩＣにおいては導電層と、配線で
あるアルミニウム合金膜とがコンタクトホールでショッ
トキーバリア層を介して接しているものがある。この場
合、微細なコンタクトホールでは、このバリア層に欠陥
が発生しやすく、製造工程中の数回の焼鈍（アニール）
処理の結果、当該欠陥部においては、（イ）アルミニウ
ム合金膜中へのシリコンの拡散成長で前記接続面上に半
導体シリコンが形成されたり、（ロ）アルミニウムのシ
リコン基板への食い込み（アロイピット）により素子が
破壊されるという現象が見受けられる。この問題は、素
子をさらに微細化するために電極・導電層間の接触面積
を減少させると、より一層深刻化する。In recent years, as semiconductor devices have become more highly integrated, the dimensions of elements constituting their circuits have become smaller and smaller. In particular, with the miniaturization of contact holes, ensuring connection reliability between a conductive layer (impurity doped layer) and an electrode has become an important issue. In some bipolar ICs, a conductive layer and an aluminum alloy film, which is a wiring, are in contact with each other via a Schottky barrier layer through a contact hole. In this case, defects are likely to occur in this barrier layer in fine contact holes, and it is necessary to anneal several times during the manufacturing process.
As a result of the treatment, in the defective area, (a) semiconductor silicon is formed on the connection surface due to silicon diffusion growth into the aluminum alloy film, and (b) semiconductor silicon is formed on the connection surface due to aluminum digging into the silicon substrate (alloy pit). A phenomenon in which the element is destroyed can be observed. This problem becomes even more serious when the contact area between the electrode and the conductive layer is reduced in order to further miniaturize the device.

従来、バリア層の形成方法として、導電層と電極との界
面に反応障壁層を設ける方法がとられている。この方法
を第３図により説明する。まず、第３図（ａ）に示すご
ときシリコン（以下Ｓｉと記す）基板１０１にに酸化膜
（Ｓｊｎ２膜）１０２を形成し、しかるのち酸化膜１．
０２上に１ａｍ角、深さ１ｔｌｒｎのコンタクトホール
１０３を開孔した試料上に、スパッタリング法あるいは
加熱蒸着法により第１の導電膜である白金（以下ｐｔと
記す）　Ｉｕ１０４を形成する。なお、図中の符号１０
５は、不純物ドープを行った導電層を示している。この
とき、Ｐｔ膜１０４の成膜形状には、コンタクトホール
１０３の底部に成膜量が少ないがために発生する亀裂で
あるマウスピール１０６が形成されている。ついで、ア
ニール処理を施し、同図（ｂ）に示すごとき導電層１０
５の一部と、それに接するｐｔ膜１０４のみを反応させ
て白金シリサイド（以下ＰｔＳｉと記す）層１１１を形
成することにより、このＰｔＳｉ層１１１を障壁層とせ
しめる。マウスピール１０６部はｐｔ膜１０４の成膜量
が少ないので、マウスピール１０６部に形成されるＰｔ
Ｓｉ層１１１の量の少ない部分１１２が形成される。従
って、未反応のｐｔ膜１０４を王水等で除去する次の工
程において、同図（ｃ）に示すごとく、マウスピール１
０６部に導電層１０５が露出する部分（以下導電層ｎ出
部と記す）１２１が形成される。Conventionally, as a method for forming a barrier layer, a method has been adopted in which a reaction barrier layer is provided at the interface between a conductive layer and an electrode. This method will be explained with reference to FIG. First, an oxide film (Sjn2 film) 102 is formed on a silicon (hereinafter referred to as Si) substrate 101 as shown in FIG. 3(a), and then an oxide film 1.
A first conductive film of platinum (hereinafter referred to as pt) Iu 104 is formed on a sample in which a contact hole 103 of 1 am square and 1 tlrn in depth is formed on the sample by sputtering or thermal evaporation. In addition, the code 10 in the figure
5 indicates a conductive layer doped with impurities. At this time, a mouth peel 106 is formed at the bottom of the contact hole 103 in the formed shape of the Pt film 104, which is a crack that occurs because the amount of film formed is small. Then, an annealing treatment is performed to form a conductive layer 10 as shown in FIG.
A platinum silicide (hereinafter referred to as PtSi) layer 111 is formed by reacting only a part of the Pt film 104 and the PT film 104 in contact with the Pt film 104, thereby making the PtSi layer 111 a barrier layer. Since the amount of PT film 104 formed on the 106th part of the mouth peel is small, the amount of Pt film 104 formed on the 106th part of the mouth peel is
A portion 112 with a small amount of Si layer 111 is formed. Therefore, in the next step of removing the unreacted PT film 104 with aqua regia etc., as shown in FIG.
A portion 121 where the conductive layer 105 is exposed (hereinafter referred to as a conductive layer n-extrusion portion) is formed at the portion 06.

しかるのち、同図（ｄ）に示すごとく、配線膜となるア
ルミニウム合金（以下Ａｌ１合金と記す）膜１３１を形
成する。この同図（ｄ）に示すものでは、ついで施され
るアニール処理により、同図（ｅ）に示すごとく、導電
層１０５の中へＡｎピット１４１が侵食して導電層１０
５を破壊せしめたり、あるいはＡ１合金１ｐＪ　１３１
の中へ導電層１０５中のＳｉが拡散しＳｉ相１４２を形
成することで導電の妨げとなるといった問題が発生する
。Thereafter, as shown in FIG. 4(d), an aluminum alloy (hereinafter referred to as Al1 alloy) film 131, which will become a wiring film, is formed. In the case shown in FIG. 5(d), the An pits 141 are eroded into the conductive layer 105 as shown in FIG.
5 or A1 alloy 1pJ 131
A problem arises in that Si in the conductive layer 105 diffuses into the conductive layer 105 and forms a Si phase 142, which impedes electrical conduction.

また、第３図（ａ）に示したマウスピール１０６を形成
させない成膜手法として、ｐｔ膜１０４をバイアススパ
ッタ法により形成することが考えられる。Furthermore, as a film forming method that does not form the mouth peel 106 shown in FIG. 3(a), it is possible to form the PT film 104 by bias sputtering.

第４図（ａ）にバイアススパッタ法によりｐｔ膜１０４
を形成したコンタクトホール部を示すが、ついでアニー
ル処理を施すと、同図（ｂ）に示すごとく、導電層１０
５の一部と反応して形成される障壁層であるるＰｔＳｉ
層１１１には、前記第３図（ｂ）に示したのと同様に、
反応生成量の少ない部分１１２が形成される。従って、
王水等でｐｔ膜１０４を除去する次の工程において、第
４図（ｃ）に示すごとく、前記第３図（ｃ）と同様に導
電層露出部１２１が形成され、これ以降、第３図と同様
な工程を経て、前記第３図（ｅ）について述べたような
問題が発生する。In FIG. 4(a), a PT film 104 is formed by bias sputtering.
The contact hole portion in which a
PtSi, which is a barrier layer formed by reacting with a part of
The layer 111 includes, as shown in FIG. 3(b),
A portion 112 with a small amount of reaction products is formed. Therefore,
In the next step of removing the PT film 104 with aqua regia or the like, as shown in FIG. 4(c), a conductive layer exposed portion 121 is formed in the same manner as in FIG. 3(c). After going through a process similar to that shown in FIG. 3(e), the problem described in FIG. 3(e) occurs.

従って、これまで述べた方法では、微細なコンタクトホ
ールを使用する素子において前記障壁層を有する電極を
形成するに際して、導電層１０５と例えばＡ１合金膜１
３１のような配線膜との界面に導電露出部１２１を形成
することなく障壁層１１１を形成するのは困難であった
。Therefore, in the method described so far, when forming an electrode having the barrier layer in an element using a fine contact hole, the conductive layer 105 and, for example, the A1 alloy film 1
It was difficult to form the barrier layer 111 without forming the conductive exposed portion 121 at the interface with the wiring film such as 31.

なお、この種の電極形成法に関する公知例としては、例
えば特開昭５９−３１０４１号公報等が挙げられる。A known example of this type of electrode forming method includes, for example, Japanese Unexamined Patent Publication No. 31041/1983.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、半導体装置の製造において、電気的接
続に供される微細なコンタクトホールを介する電極を形
成するに際して、接続部界面における導電層と電極配線
との反応の抑止効果およびショットキー効果を示す障壁
層をセルファラインに歩留り良く形成することができ、
半導体装置の高集積化に寄与し得る電極形成方法と、そ
の電極とを提供することにある。The purpose of the present invention is to suppress the reaction between a conductive layer and an electrode wiring at a connection interface and to prevent the Schottky effect when forming an electrode through a fine contact hole used for electrical connection in the manufacture of a semiconductor device. A barrier layer exhibiting
An object of the present invention is to provide an electrode forming method that can contribute to higher integration of semiconductor devices, and the electrode.

〔発明の概要〕[Summary of the invention]

本発明は、デザインルール１岬ないしはサブ岬クラスの
半導体素子の電気的接続に供される微細なコンタクトホ
ールを介した電極形成方法およびその電極に関するもの
で、その大要は次の通りである。The present invention relates to a method of forming an electrode through a fine contact hole used for electrical connection of a semiconductor element of the design rule 1 cape or sub-cape class, and the electrode thereof, and its outline is as follows.

不純物をドープ・拡散した導電層と電極配線膜との接続
部界面において、導電層物質と電極配線物質とのショッ
トキーバリア層となるとともに、工程中の数回のアニー
ル処理により起こる前記両物質の反応を抑止する障壁層
となる物質を形成する工程の以前に、該コンタクトホー
ルを開孔する工程に続いて、少なくともこの開孔部の側
壁部と底部とが接して交わる部分を含む該開孔部の内壁
部にのみ第１の導電膜を設け、次に該第１の導電膜の上
面を含む前記開孔部の内壁部に第２の導電膜を設け、前
記第１の導電膜の一部または全部、および前記導電層の
少なくとも一部と、前記第２の導電膜とを反応させ、そ
の反応生成物が、前記コンタクトホールの側壁部と底部
とが接して交わる部分を均一に階うように形成すること
によって、反応生成物（例えば、ＰｔＳｉ等の障壁層）
の生成量の少ない部分が導電層と電極配線膜との界面に
存在しないように該障壁層をセルファラインで形成する
というのが、本発明の骨子である。At the connection interface between the conductive layer doped and diffused with impurities and the electrode wiring film, it serves as a Schottky barrier layer between the conductive layer material and the electrode wiring material, and also serves as a Schottky barrier layer between the conductive layer material and the electrode wiring material. Prior to the step of forming a substance serving as a barrier layer for suppressing reaction, following the step of opening the contact hole, the opening includes at least a portion where the side wall and the bottom of the opening meet and intersect. A first conductive film is provided only on the inner wall of the opening, and then a second conductive film is provided on the inner wall of the opening including the upper surface of the first conductive film, and a second conductive film is provided only on the inner wall of the opening. at least a portion of the conductive layer and the second conductive film, and the reaction product uniformly spreads over the intersection of the side wall and the bottom of the contact hole. By forming a reaction product (e.g. barrier layer such as PtSi)
The gist of the present invention is to form the barrier layer with Selfa Line so that a portion where a small amount of is generated does not exist at the interface between the conductive layer and the electrode wiring film.

ここで前記第１の導電膜の加工精度を向上させるには、
少なくともコンタクトホールの側壁部と底部とが接して
交わる部分を含む該コンタクトホールの内壁部にのみ、
前記導電膜を残存せしめる工程をマスク合わせなしで行
うことが有効である。Here, in order to improve the processing accuracy of the first conductive film,
Only on the inner wall of the contact hole, including at least the part where the side wall and the bottom of the contact hole intersect,
It is effective to perform the step of leaving the conductive film without mask alignment.

これには第１の導電膜を試料全面に設けた後、異方性ド
ライエツチング法によって該導電膜を全面エツチングす
る方法が望ましい。エツチング方法としては、異方性を
制御できるリアクティブ・イオン・エツチング（Ｒｅａ
ｃｔｉｖｅ　Ｔｏｎ　Ｅｔｃｈｉｎｇ、以下ＲＩＥと記
す）が適当である。For this purpose, it is desirable to provide a first conductive film over the entire surface of the sample and then etch the entire surface of the conductive film using an anisotropic dry etching method. The etching method is reactive ion etching (Rea), which can control anisotropy.
Active Ton Etching (hereinafter referred to as RIE) is suitable.

第１の導電膜の成膜法としては、微細なコンタクトホー
ルの内壁部にもカバリッジ良く膜の形成ができるＣＶＤ
法が好ましく、成膜材料としては前記導電層と類似の物
質がよく、不純物ドープＳｉ膜あるいはイントリンシッ
クＳｉ膜が好ましい。The first method for forming the conductive film is CVD, which can form a film with good coverage even on the inner walls of minute contact holes.
The film forming material is preferably a substance similar to the conductive layer described above, and an impurity-doped Si film or an intrinsic Si film is preferable.

ところで第１の導電膜を残存させる工程（以下、残存二
り程と記す）において、第５図（ａ）に示すごとく、フ
ィールド酸化膜（Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎＳｉ
ｌｊｃｏｒ＋、以下■、ｏｃｏｓと記す）４０１がコン
タクトホールの一部に存在する場合、ＬＯＧＯ８の端面
４０２はＳｉ基板１０１に対して３０〜７０″のテーパ
があるので、該端面部に成膜した第１の導電膜３０１（
同図（ｂ）に示す）は、ＲＩＥによって平坦部とほぼ同
様にエツチングされ除去されてしまい（同図（Ｃ））、
コンタクトホールの側壁部１５１．４０２と底部１５２
とが接して交わる部分５０１．５０２について第１の導
電膜が存在しない部分５０３が形成され、この部分はシ
ョットキーバリア不良が発生しやすい個所１１２（同図
（ｅ））となってしまう。By the way, in the step of leaving the first conductive film (hereinafter referred to as "remaining step"), as shown in FIG. 5(a), a field oxide film (Local Oxidation Si
ljcor+ (hereinafter referred to as ■, ocos) 401 exists in a part of the contact hole, since the end face 402 of LOGO8 has a taper of 30 to 70'' with respect to the Si substrate 101, the 1 conductive film 301 (
(shown in (b) of the same figure) is etched and removed by RIE in almost the same way as the flat part ((c) of the same figure).
Side wall portion 151.402 and bottom portion 152 of the contact hole
A portion 503 where the first conductive film does not exist is formed at a portion 501 and 502 where the two contact and intersect, and this portion becomes a portion 112 where Schottky barrier failure is likely to occur (FIG. 2(e)).

そこで、上記Ｔ、　ＯＣＯＳのテーパを有する端面４０
２部に、第１の導電膜を残存せしめる工程として、第１
の導電膜を成膜したのちに、該導電膜の全面にエツチン
グコントロール用のレジスト膜を形成し、しかるのちに
ＲＩＥにより全面エツチングし、コンタクトホール部に
おける前記絶縁膜の段差部とＬＯＣＯ８部のテーパ部で
該レジスト膜のＳｉウェハ基板に対し垂直方向の膜厚が
平坦部の膜厚より厚いことを利用して、上記コンタクト
ホール部にのみセルファラインで第１の導電膜を残存せ
しめる。Therefore, the tapered end surface 40 of the T, OCOS
As a step of leaving the first conductive film in the second part, the first
After forming a conductive film, a resist film for etching control is formed on the entire surface of the conductive film, and then the entire surface is etched by RIE to remove the step part of the insulating film in the contact hole part and the taper of the LOCO8 part. Taking advantage of the fact that the thickness of the resist film in the direction perpendicular to the Si wafer substrate is thicker than the thickness of the flat portion, the first conductive film is left only in the contact hole portion in a self-aligned manner.

第２の導電膜の材料としては、Ｐｔ、　Ｐｄ、　Ｃｒ。The materials for the second conductive film include Pt, Pd, and Cr.

Ａｕ、Ｗ、Ｍｏ、Ｔｉ、Ｔａ等を用いることが可能であ
るが、ショットキーバリアとしてはｐｔまたはＰｄを用
いることが最も高い信頼性が得られる。Although it is possible to use Au, W, Mo, Ti, Ta, etc., the highest reliability can be obtained by using PT or Pd as the Schottky barrier.

第２の導電膜としてｐｔまたはＰｄの膜を形成する工程
としては、微細な開孔部にカバリッジ良く形成できる成
膜手法が必要である。ｐｔおよびＰｄを用いる場合には
、ＣＶＤ法で形成することのできる適当なガスが存在し
ないため、スパッタリングが有力な成膜手法となる。そ
こで、スパッタリング・ターゲットから飛び出すスパッ
タ粒子に方向性を付与し、微細な開口部にオーバーハン
グを形成せず、開口の底部および側壁部へ成膜ができる
、いわば方向性付与スパッタ法が、カバリッジ性の観点
から望ましいが、このほかバイアス・スパッタ法、ある
いはこれら両手法を同時に用いてもよい。なお、導電膜
材料としてＭｏやＷを用いる場合は、それぞれのハロケ
多化物ガスが存在するので、ＣＶＤ法を用いて成膜する
ことも可能である。The step of forming a PT or Pd film as the second conductive film requires a film formation method that can form the film in minute openings with good coverage. When using pt and Pd, sputtering is an effective film forming method because there is no suitable gas that can be formed by CVD. Therefore, the so-called directional sputtering method, which imparts directionality to the sputtered particles ejected from the sputtering target and can form a film on the bottom and sidewalls of the opening without forming an overhang in the fine opening, improves coverage. However, it is also possible to use a bias sputtering method or both methods at the same time. Note that when Mo or W is used as the conductive film material, it is also possible to form the film by using the CVD method, since the respective halide multiride gases are present.

上記第２の導電膜は、前記導電層および前記第１の導電
膜とのみ反応するので、ショットキーバリア層となる反
応生成物は、コンタクトホール内のみにセルファライン
で高精度に形成することができる。Since the second conductive film reacts only with the conductive layer and the first conductive film, the reaction product that becomes the Schottky barrier layer can be formed with high precision by self-line only in the contact hole. can.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を図面登用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.

末癒例−Ｖ： 第１図（ａ）〜（ｆ）は第１の実施例による半導体装置
の製造工程の一部を示す断面図である。まず第１図（ａ
）に示すごとく、約０．３虜のプロファイルの不純物ド
ープ拡散層（導電層）１０５を有するＳｊ基板１０１上
にＳｉＯ，膜（絶縁膜）１０２をＣＶＤ法により約１ａ
ｍ厚に形成する。ついで、フォトリソグラフィ技術によ
り図示しないレジストの開孔パターンを形成し、このパ
ターンをマスクとしてＳｉＯ２膜１０２をエツチングし
、１−角、深さ１ｕｔｎのコンタクトホール１０３を形
成し、レジストを除去した後、該試料を１０００℃、Ａ
ｒ雰囲気中で３０分間アニールする。しかるのち、ＣＶ
Ｄ法により、−上記試料上の全面に、約０．２ρ厚の多
結晶Ｓｉ膜（第１の導電膜）３０１を形成する。Final Recovery Example-V: FIGS. 1(a) to 1(f) are cross-sectional views showing a part of the manufacturing process of the semiconductor device according to the first embodiment. First, Figure 1 (a
), a SiO film (insulating film) 102 is deposited by CVD on an SJ substrate 101 having an impurity-doped diffusion layer (conductive layer) 105 with a profile of approximately 0.3 mm.
Form to m thickness. Next, a hole pattern (not shown) is formed in a resist using photolithography technology, and the SiO2 film 102 is etched using this pattern as a mask to form a contact hole 103 with a 1-angle and a depth of 1 utn, and the resist is removed. The sample was heated at 1000℃, A
Anneal for 30 minutes in r atmosphere. Afterwards, CV
By method D, a polycrystalline Si film (first conductive film) 301 with a thickness of about 0.2 ρ is formed on the entire surface of the sample.

次に、ＲＩＥにより、多結晶Ｓｉ膜３０１を約０．２虜
全而エツチングをする。これにより、第１図（ｂ）に示
すごとく、前記コンタクトホール１０３の側壁１５１と
底部１５２の一部にのみ、多結晶Ｓｉ膜３０１が側壁部
膜厚で約０．１岬残存される。Next, the polycrystalline Si film 301 is etched by approximately 0.2 mm by RIE. As a result, as shown in FIG. 1(b), the polycrystalline Si film 301 remains only on a portion of the side wall 151 and bottom portion 152 of the contact hole 103 with a side wall thickness of approximately 0.1 cap.

ついで、前記方向性付与スパッタ法を用いて、第１図（
ｃ）に示すごとく、ｐｔ膜（第２の導電膜）１０４を前
記試料上全面に約０．１５１Ｍ堆積する。Next, using the directionality imparting sputtering method, the sputtering method shown in FIG. 1 (
As shown in c), a PT film (second conductive film) 104 of about 0.151M is deposited over the entire surface of the sample.

このとき、ｐｔ膜１０４の膜厚は、平坦部３０５で約０
．１５陣、多結晶Ｓｉ膜３０１の側壁で約０．０６μｓ
、コンタクトホール囲０３の底部１５２（すなわち導電
層１０５の−Ｌ面）で約０．０８ｔ！ｍであり、第３図
（ｃ）に示したようなマウスピールは形成されなかった
。At this time, the film thickness of the PT film 104 is approximately 0 at the flat portion 305.
．． 15 layers, about 0.06 μs on the sidewall of the polycrystalline Si film 301
, about 0.08t at the bottom 152 of the contact hole enclosure 03 (i.e., -L plane of the conductive layer 105)! m, and a mouth peel as shown in FIG. 3(c) was not formed.

ついで、上記試料を約５００℃、減圧雰囲気中で１０分
間アニール処理を施すことにより、第１図（ｄ）に示す
ごとく、多結晶Ｓｉ膜３０１の一部および導電層１０５
の一部とｐｔ膜１０４とを反応させて、障壁層（ＰｔＳ
ｉ層）　１１１を形成する。このとき、ＰｔＳｉ層１１
層線１１ンタクトホール１０３の側壁部の一部および底
部を完全に覆い、膜厚は約０．１２〜０．１６岬であっ
た。そして、このＰｔＳｉ層１１層線１１結晶Ｓｉ膜３
０１ノ約０．０６／７ｆｆ＋および導電層１０５（７）
約０．０８ｕＴｎと反応して生成されていた。Next, by subjecting the sample to annealing treatment at approximately 500° C. for 10 minutes in a reduced pressure atmosphere, a part of the polycrystalline Si film 301 and the conductive layer 105 are removed, as shown in FIG. 1(d).
A part of the PT film 104 is reacted with the barrier layer (PtS
i layer) 111 is formed. At this time, the PtSi layer 11
The layer line 11 completely covered part of the side wall and the bottom of the contact hole 103, and the film thickness was about 0.12 to 0.16 cap. Then, this PtSi layer 11 layer line 11 crystalline Si film 3
01 approximately 0.06/7ff+ and conductive layer 105 (7)
It was produced by reacting with about 0.08uTn.

ついで、未反応のｐｔ膜１０４を王水によりエツチング
して除去し、第１図（ｅ）に示すごとく、障壁層（Ｐｔ
Ｓｉ層）１１１をセルファラインで形成することができ
た。このとき、形成したＰｔＳｉ層１１層線１１の一部
も約０．旧岬エツチングされたため、完成した障壁層の
膜厚は、コンタクトホール１０３の側壁部で約０．１１
ｇｏ、底部で約０．１３−であった。Next, the unreacted PT film 104 is removed by etching with aqua regia, and the barrier layer (Pt
The Si layer) 111 could be formed using self-alignment. At this time, a portion of the formed PtSi layer 11 layer line 11 also has a diameter of about 0. Because the old cape was etched, the thickness of the completed barrier layer is approximately 0.11 mm on the side wall of the contact hole 103.
go, was about 0.13- at the bottom.

なお、これ以降の工程については、第１図（ｆ）に示す
ごとく、Ａ（Ｌ・Ｓｔ合金膜１３１を前記方向性付与ス
パッタ法によって膜厚約０．８７７１１１形成し、つい
で、フォトリソグラフィ技術により、図示しないレジス
トの所望のパターンを形成し、このパターン髪マスクと
してＡｌ１Ｓｉ合金膜１３１の一部をエツチングし、そ
の後該レジストを除去する。しかるのち、上記試料を約
４５０℃、Ｈ２雰囲気中で３０分間アニール処理を施し
たが、この後においても、（イ）　ＡＭ・Ｓｉ合金膜１
３１中への導電層１０５のＳｉ拡散成長、および（ロ）
導電層１０５中へのＡ１１−Ｓｉ合金膜１３１のアロイ
ピットのいずれも無いことを試料のＳＥＭ観察により確
認した。また、その後、都合４回のアニール処理を施し
たが、結果は、同様に不良発生の無いことを確認した。In the subsequent steps, as shown in FIG. 1(f), an A(L/St alloy film 131 is formed to a thickness of about 0.877111 mm by the above-mentioned directional sputtering method, and then by photolithography technology. , a desired pattern of a resist (not shown) is formed, a part of the Al1Si alloy film 131 is etched as a mask for this pattern, and then the resist is removed.Then, the sample is heated at about 450° C. in an H2 atmosphere for 30 minutes. (a) AM/Si alloy film 1
Si diffusion growth of conductive layer 105 into 31, and (b)
It was confirmed by SEM observation of the sample that there were no alloy pits of the A11-Si alloy film 131 in the conductive layer 105. Further, after that, annealing treatment was performed four times in total, and the results confirmed that no defects were generated.

失傭Ｉス： 第２図（ａ）〜（ｉ）は第２の実施例による半導体装置
の製造工程の一部を示す断面図である。第２図もまた、
第」−図と同様な微細なコンタクトホール部における電
極形成工程を示す断面図であるが、第１の導電膜の残存
工程が、第１図の場合と異なる点が大きな特徴である。Disappearance: FIGS. 2(a) to 2(i) are cross-sectional views showing a part of the manufacturing process of a semiconductor device according to a second embodiment. Figure 2 also shows
FIG. 2 is a cross-sectional view showing the process of forming an electrode in a fine contact hole portion similar to that in FIG.

まず、第２図（ａ）に示すごとく、約０．３陣のプロフ
ィルの不純物拡散層（導電層）１０５とＬＯＣＯ８４旧
とを有するＳｔウェハ基板１０１上に、５ｉｎ２膜（絶
縁膜）　１０２をＣＶＤ法により約１虜厚で形成する。First, as shown in FIG. 2(a), a 5in2 film (insulating film) 102 is deposited by CVD on a St wafer substrate 101 having an impurity diffusion layer (conductive layer) 105 with a profile of about 0.3 layers and a LOCO84 layer. It is formed to a thickness of about 1 tube by the method.

ついで、第２図（ｂ）に示すごとく、フォトリソグラフ
ィ技術により、図示しないレジストの開孔パターン髪形
成し、このパターンをマスクとして５ｉＯｚ膜１０２を
エツチングし、■−角、深さ１−Ｉｍのコンタクトホー
ル１０３を開孔し、しかるのちに、上記レジストを除去
する。このとき、コンタクトホー１１０３部の側壁の一
端がＬ　ＯＣＯＳ　４旧のテーパ部４０２よりなるもの
とする。Next, as shown in FIG. 2(b), a hole pattern (not shown) is formed in the resist using photolithography technology, and the 5iOz film 102 is etched using this pattern as a mask. A contact hole 103 is opened, and then the resist is removed. At this time, it is assumed that one end of the side wall of the contact hole 1103 is formed of the tapered portion 402 of the old LOCOS 4.

次に、第２図（Ｃ）に示すごとく、ＣＶＤ法により、上
記試料上の全面に、第１の導電膜として約０．ＩＬｍ厚
の多結晶Ｓｉ膜３０１を形成する。ついで、該多結晶Ｓ
ｉとエツチングレートがほぼ等しいレジスト膜４０５を
上記多結晶Ｓｊ膜３旧の上部全面に形成する。このとき
、レジスト膜４０５の膜厚として、コンタクトホール１
０３内での最小の膜厚４０６が平坦部の膜厚４０７より
約３０％以上厚くなるように膜を形成する。しかるのち
、ＲＹＥ法を用いてレジスト膜４０５および多結晶ＳＬ
膜３旧を連続してエツチングし、レジストの厚さ効果を
利用して、第２図（ｄ）に示すごとく、コンタクトホー
ル１０３内にのみ多結晶Ｓ］膜３０１とレジスト膜４０
５を残存せしめる。ついで、レジスト膜４０５を除去し
、第２図（ｅ）に示すごとく、第１の導電膜である多結
晶Ｓｉ膜３０１がセルファラインでコンタクトホール１
０３の内壁部を覆うように形成される。Next, as shown in FIG. 2(C), a first conductive film with a thickness of approximately 0.0. A polycrystalline Si film 301 having a thickness of ILm is formed. Then, the polycrystalline S
A resist film 405 having an etching rate approximately equal to i is formed on the entire upper surface of the polycrystalline Sj film 3. At this time, as the thickness of the resist film 405, the contact hole 1
The film is formed so that the minimum film thickness 406 within 03 is about 30% or more thicker than the film thickness 407 at the flat portion. After that, the resist film 405 and polycrystalline SL are formed using the RYE method.
The polycrystalline S film 301 and the resist film 40 are etched continuously, and the resist film 301 is etched only in the contact hole 103, as shown in FIG. 2(d).
5 will remain. Next, the resist film 405 is removed, and as shown in FIG.
It is formed to cover the inner wall of 03.

これより後は、前述の第１の実施例と同様な工程をとる
。すなわち、第２の導電膜であるＰｔ膜１０４を成膜し
く第２図（ｆ））、アニール処理を施し、第１の導電膜
および導電層の一部と第２の導電膜とを反応させて、Ｐ
ｔＳｉ層からなる障壁層１１１を形成しく同図（ｇ））
、未反応のＰｔ１１１１０４を除去しく同図（ｈ））、
そのあとＡｌｌ・８１合金膜１３１を形成して、所望の
パターンの電極配線を形成することができる（同図（ｊ
））。従って、本実施例においても、前に述べた第１の
実施例と同様な効果を奏するのは勿論のことである。After this, the same steps as in the first embodiment described above are performed. That is, a Pt film 104, which is a second conductive film, is formed (FIG. 2(f)) and annealed to cause the first conductive film and a part of the conductive layer to react with the second conductive film. Te, P
A barrier layer 111 made of a tSi layer is formed ((g) in the same figure).
, to remove unreacted Pt111104 (Figure (h)),
Thereafter, an All-81 alloy film 131 is formed to form electrode wiring in a desired pattern (see (j) in the same figure.
)). Therefore, it goes without saying that this embodiment also provides the same effects as the first embodiment described above.

次に、１−記第１および第２の実施例によって作成した
テストパターンにより、コンタクトホール抵抗特性とシ
ョットキーパリアノ１イトの測定を行い、以下に述べる
結果を得た。Next, contact hole resistance characteristics and Schottky paryanite were measured using the test patterns prepared according to the first and second embodiments described in 1-1, and the results described below were obtained.

第６図に、コンタクトホール抵抗測定の結果を示す。横
軸は、４５０℃、３０分、Ｈ２雰囲気のアニール処理回
数を示し、縦軸はコンタクトホール抵抗＝１９− を示している。図中、符号６０１は本発明の実施例によ
るものを示し、６０２は従来法によるものを示す。６０
１は第１および第２の実施例の両者を区別なく示してい
るが、両者の測定値には有意な差はなか□った。従来法
によるものでは、アニール処理回数が増すに従ってコン
タクトホール抵抗が増加してしまうのに対し、本実施例
によるものでは、数回にわたるアニール処理によっても
抵抗はほとんど増加せず、例えば多層配線プロセスにお
ける゛数多いアニール処理に対しても本実施例は適用可
能である。FIG. 6 shows the results of contact hole resistance measurements. The horizontal axis shows the number of annealing treatments performed at 450° C. for 30 minutes in H2 atmosphere, and the vertical axis shows contact hole resistance=19−. In the figure, reference numeral 601 indicates the embodiment of the present invention, and 602 indicates the conventional method. 60
1 shows both the first and second examples without distinction, and there was no significant difference in the measured values between the two. In the conventional method, the contact hole resistance increases as the number of annealing treatments increases, but in the method of this embodiment, the resistance hardly increases even after several annealing treatments, and for example, in a multilayer interconnection process, the contact hole resistance increases. This embodiment is also applicable to a large number of annealing treatments.

第７図は、室温におけるショットキーバリア・ダイオー
ド特性の測定結果を示した図で、横軸と縦軸にはそれぞ
れ順方向電圧ＶＦと電流ＩＰを示している。図中、符号
７０１は本発明の実施例によるものを示し、７０２は従
来法によるものを示す。ＶＦとＩＰとは、一般に次式で
表わされる。FIG. 7 is a diagram showing measurement results of Schottky barrier diode characteristics at room temperature, with the horizontal and vertical axes representing forward voltage VF and current IP, respectively. In the figure, reference numeral 701 indicates the embodiment of the present invention, and 702 indicates the conventional method. VF and IP are generally expressed by the following formula.

ここで、φＢはショットキーバリアバイト、ｋはボルツ
マン定数、Ｔは温度、ｅは電子の電荷、Ｒはリチャード
ソン定数、Ａは接合面積である。第７図からφＢの値を
算出すると、符号７０１のものカーおよソ０．８３Ｖ、
符号７０２のものがおよそ０．７０Ｖであった。Ｐｔ５
ｉ−ｎ型Ｓｊの接合では、φａｔまおよそ０．８５Ｖ、
　ＡＩＬＳｉ−ｎ型Ｓｉの接合では、φａｊｔおよそ０
．５８〜０，６９Ｖであるから、本発明の実施側番こよ
り作成された電極は、はぼ完全にショットキーバリアを
形成していることがわかる。Here, φB is the Schottky barrier bite, k is the Boltzmann constant, T is the temperature, e is the electron charge, R is the Richardson constant, and A is the junction area. Calculating the value of φB from Fig. 7, the value of 701 is 0.83V,
The voltage 702 was approximately 0.70V. Pt5
In the i-n type Sj junction, φat is approximately 0.85V,
In the AILSi-n type Si junction, φajt is approximately 0
．． Since the voltage is 58 to 0.69 V, it can be seen that the electrode prepared from the implementation side of the present invention almost completely forms a Schottky barrier.

なお、本発明の実施は上述した実施例に限定されるもの
ではない。例えば、前記絶縁膜はＳｉｏ。Note that the implementation of the present invention is not limited to the embodiments described above. For example, the insulating film is Sio.

に限るものではなく、シリコン窒化膜、アルミナ、ガラ
スＰｉＱ等の他の絶縁材料を用いてもよく、これらを組
み合わせた多層膜構造でもよＶｌ。また、成膜手法とし
ては、ＣＶＤ法のほかに、熱酸化法、熱窒化法、イオン
ブレーティング法、スノ（ツタ１ノング法、塗布法な用
いてもよい。It is not limited to this, and other insulating materials such as silicon nitride, alumina, and glass PiQ may be used, and a multilayer structure combining these may also be used. Further, as a film forming method, in addition to the CVD method, a thermal oxidation method, a thermal nitridation method, an ion-blating method, a snow method, and a coating method may be used.

また、第２の実施例において、第１の導電膜３０１の残
存工程に関し、第１の導電膜上の全面番こ形成するコン
トロール用のレジスト４０５として、第１の導電膜３０
１とエツチング特性の異なる材料を用い、ＲＩＥにより
レジスト膜４０５を全面エツチングし、第８図に示すご
とく、コンタクトホール１０３部のみにレジスト膜４０
５を残存せしめ、続いて、上記の残ったレジストｌＩ４
０５をマスクとして第１の導電膜３０１を選択エツチン
グし、その後、レジスト４０５を除去することによって
、第２図（ｅ）に示すごとく、コンタクトホール１０３
部にのみ第１の導電膜３０１を残存せしめるというプロ
セスを用いてもよい。In addition, in the second embodiment, regarding the remaining process of the first conductive film 301, the first conductive film 301 is used as a control resist 405 for forming a pattern on the entire surface of the first conductive film.
The entire surface of the resist film 405 is etched by RIE using a material with different etching characteristics from that of the resist film 405, and the resist film 405 is etched only in the contact hole 103 portion, as shown in FIG.
5 to remain, and then apply the remaining resist lI4 as described above.
By selectively etching the first conductive film 301 using 05 as a mask, and then removing the resist 405, a contact hole 103 is formed as shown in FIG. 2(e).
A process may be used in which the first conductive film 301 is left only in some areas.

さらに、第２の実施例は、ＬＯ８Ｏ８４０１を含むコン
タクトホール１０３における電極形成法としてのみ用い
られるものではなく、第１の実施例のごとくほぼ垂直な
段差を有するコンタクトホール部、およびコンタクトホ
ール側壁が意図的にテーパ加工されたコンタクトホール
部に対する電極形成に適用することができ、この場合、
コントロール用レジストの材料を適宜選択することによ
って、第１の導電膜３０１の残棹膜厚および残存せしめ
る位置をより高精度に加工することができる。Furthermore, the second embodiment is not only used as a method for forming an electrode in the contact hole 103 including LO8O8401, but also in a contact hole portion having an almost vertical step as in the first embodiment, and in which the side wall of the contact hole is formed as intended. It can be applied to electrode formation for a contact hole portion that is tapered, and in this case,
By appropriately selecting the material of the control resist, the thickness of the residual film of the first conductive film 301 and the position where it remains can be processed with higher precision.

また、第２の導電膜の材料はｐｔに限るものではなく、
ほかにＰ　ｄ＋　Ｃｒ、　Ａｕ、　ｗｊ　Ｍｏｐ　Ｔｉ
。Further, the material of the second conductive film is not limited to PT,
In addition, P d+ Cr, Au, wj Mop Ti
.

Ｔａ等のバリア層を形成する材料を用いることができ、
また、これらを組み合わせた多層構造でもよい。A material forming a barrier layer such as Ta can be used,
Alternatively, a multilayer structure combining these may be used.

さらに、本発明を適用する半導体装置としては、ショッ
トキー・タイプのＩＣに限らず、導電層と電極配線膜と
が微細なコンタクトホールに介して接続される必要があ
る各種半導体装置に適用することが可能である。つまり
、前記導電層は、単に不純物拡散層に限定されるもので
はなく、エミッタ、コレクタ、ベースやソース、ドレイ
ンであってもよい。要するに、本発明は、その主旨を逸
脱しない範囲で、種々変形して実施することが可能であ
る。Furthermore, the semiconductor device to which the present invention is applied is not limited to Schottky type ICs, but can be applied to various semiconductor devices in which a conductive layer and an electrode wiring film need to be connected through a fine contact hole. is possible. That is, the conductive layer is not limited to simply an impurity diffusion layer, but may also be an emitter, collector, base, source, or drain. In short, the present invention can be implemented with various modifications without departing from the spirit thereof.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、デザインルール１−以下の半導体素子
に使用されて、電気的接続に供される微細なコンタクト
ホールを介した電極の形成に際して、電極界面における
導電層と配線膜との反応を抑止することができ、しかも
第１および第２の導電膜をセルファラインで形成するの
で、マスク合わせ工程におけるマスク合わせずれ等の不
良の発生が皆無となり、これにより素子の小型化および
高集積化を図ることができる。According to the present invention, the reaction between the conductive layer and the wiring film at the electrode interface is suppressed when forming an electrode through a fine contact hole used in a semiconductor device with design rule 1 or below and used for electrical connection. Moreover, since the first and second conductive films are formed using self-alignment, there is no occurrence of defects such as mask misalignment in the mask alignment process, which makes it possible to miniaturize and increase the integration of devices. can be achieved.

【図面の簡単な説明】[Brief explanation of drawings]

第１図および第２図はそれぞれ本発明の第１および第２
の実施例を説明するための半導体装置の製造工程の一部
を示す断面図、第３図および第４図はそれぞれ従来の電
極部障壁層の形成工程を示す断面図、第５図はＬＯＣＯ
８部を含むコンタクトホールへの電極形成にかかわる問
題を説明するための断面図、第６図および第７図は本発
明によるものと従来法によるものとも性能比較のための
それぞれコンタクトホール抵抗特性図およびＩＰ−ＶＦ
特性図、第８図は本発明の第２の実施例の変形例を示す
断面図である。 符号の説明 １０１・・・Ｓｉ基板　　　　　１０２・・・５ｉｏｚ
膜１０３・・・コンタクトホール　１０４・・・ｐｔ膜
１０５・・・導電層　　　　　１０６・・・マウスピー
ル１１１・・・ＰｔＳｉ層　　　　　１３１・・・へ立
合金膜１４１・・・ＡＭピット　　　　　１４２・・・
Ｓｉ相１５１・・・コンタクトホール側壁部 １５２・・・コンタクトホール底部 ３０１・・・多結晶Ｓｉ膜 ４０１・・・ＬＯＣＯ８’（フィールド酸化膜）４０５
・・・レジスト膜 代理人弁理士　　中　村　純之助 図 牛 ５図 １５１　　つ〉タクトホール４１１し縫部１５２　　コ
〉タフト本−ル版）Ｐ ２Ｏ３リ（シ品Ｓイ′月１し ４Ｑｌ　　　ＬＯＣＯ９ 矛６図 アニールみチ里回叙 ｔ７医1 and 2 are the first and second embodiments of the present invention, respectively.
FIG. 3 and FIG. 4 are cross-sectional views showing a conventional process of forming a barrier layer of an electrode part, respectively, and FIG.
6 and 7 are contact hole resistance characteristic diagrams for comparing the performance of the method according to the present invention and the conventional method, respectively. and IP-VF
The characteristic diagram and FIG. 8 are cross-sectional views showing a modification of the second embodiment of the present invention. Explanation of symbols 101...Si substrate 102...5ioz
Film 103...Contact hole 104...PT film 105...Conductive layer 106...Mouth peel 111...PtSi layer 131...Helmetal alloy film 141...AM pit 142...
Si phase 151...Contact hole side wall 152...Contact hole bottom 301...Polycrystalline Si film 401...LOCO8' (field oxide film) 405
・・・Resist film agent Patent attorney Junnosuke Nakamura Figure 5 Figure 151 〉Tact hole 411 Sewing part 152 Ko〉Tuft book version) Anil Michiri circular T7 doctor

Claims (1)

【特許請求の範囲】 １、導電層の上面に絶縁膜を設け、該絶縁膜にコンタク
トホールを開孔し、該コンタクトホールを介し前記絶縁
膜上に導電膜を形成して、前記導電層との接続に供する
電極の形成方法において、コンタクトホールの開孔を含
む絶縁膜上および導電層上に第１の導電膜を設ける工程
と、次に前記第１の導電膜を一部エッチングして、該導
電膜を少なくとも前記コンタクトホールの側壁部と底部
とが接して交わる部分を含む該コンタクトホールの内壁
部のみにセルフアラインで残存せしめる工程と、次に前
記導電層、前記絶縁膜および前記第１の導電膜の上部全
面に第２の導電膜を設ける工程と、次に該第２の導電膜
を前記導電層の少なくとも一部および前記第１の導電膜
の一部または全部と反応させて、少なくとも前記コンタ
クトホールの側壁部と底部とが接して交わる部分を覆う
ように反応生成物を形成する工程と、次に前記第２の導
電膜の未反応部分をエッチング除去して、該反応生成物
を前記コンタクトホールの内壁部のみにセルフアライン
で残存せしめる工程と、次にこの試料上に電極および配
線として供される第３の導電膜を設ける工程とを具備し
たことを特徴とする電極形成方法。 ２、特許請求の範囲第１項に記載の電極形成方法におい
て、導電層が、半導体シリコン基板の表面付近に形成さ
れた不純物ドーピング領域であることを特徴とする電極
形成方法。 ３、特許請求の範囲第１項または第２項に記載の電極形
成方法において、第１の導電膜の材料がシリコンである
ことを特徴とする電極形成方法。 ４、特許請求の範囲第１項に記載の電極形成方法におい
て、第１の導電膜を少なくともコンタクトホールの側壁
部と底部とが接して交わる部分を含む該コンタクトホー
ルの内壁部のみに残存せしめる工程として、異方性エッ
チング法により前記第１の導電膜を全面エッチングする
ことを特徴とする電極形成方法。 ５、特許請求の範囲第１項に記載の電極形成方法におい
て、第１の導電膜を少なくともコンタクトホールの側壁
部と底部とが接して交わる部分を含む該コンタクトホー
ルの内壁部のみに残存せしめる工程として、第１の導電
膜を設けた後、該導電膜上にレジスト膜を設け、次に異
方性エッチング法により全面エッチングを行うことを特
徴とする電極形成方法。 ６、特許請求の範囲第５項に記載の電極形成方法におい
て、エッチング工程として、まず第１の導電膜上に設け
たレジスト膜を異方性エッチング法により全面エッチン
グを行って、コンタクトホール内の第１の導電膜が囲む
開孔部内壁のうち少なくとも該開孔部の側壁部と底部と
が接して交わる部分を含む部分のみ前記レジスト膜を残
存せしめ、次に該レジスト膜をマスクとして前記第１の
導電膜を選択エッチングすることを特徴とする電極形成
方法。 ７、特許請求の範囲第１項に記載の電極形成方法におい
て、第２の導電膜は、該導電膜自身もしくは該導電膜と
導電層および第１の導電膜との反応生成物が、導電層と
第３の導電膜との反応障壁または拡散障壁となる性質を
有して、ショットキーバリア層となる導電膜であること
を特徴とする電極形成方法。 ８、特許請求の範囲第１項に記載の電極形成方法におい
て、第３の導電膜は、純アルミニウム膜またはアルミニ
ウムとシリコン、銅、モリブデン、チタン、タンタル等
との合金膜もしくはこれら金属の多層構造であることを
特徴とする電極形成方法。 ９、特許請求の範囲第１項に記載の電極形成方法におい
て、第２および第３の導電膜を形成する工程として、膜
をスパッタリング法により形成することを特徴とする電
極形成方法。 １０、特許請求の範囲第１項に記載の電極形成方法にお
いて、第２の導電膜を設ける工程は、該導電膜の平坦部
膜厚に対する第１の導電膜側壁からの最小膜厚およびコ
ンタクトホール底部からの最小膜厚の比が、それぞれ０
．４以上および０．５以上となるように膜を形成せしめ
る工程であることを特徴とする電極形成方法。 １１、導電層の上面に絶縁膜を設け、該絶縁膜にコンタ
クトホールを開孔し、該コンタクトホールを介し前記絶
縁膜上に導電膜を形成して、前記導電層との接続に供す
る電極であって、第１の導電膜を少なくとも前記コンタ
クトホールの側壁部と底部とが接して交わる部分を含む
該コンタクトホールの内壁部のみに設け、次に前記導電
層、前記絶縁膜および前記第１の導電膜の上部全面に第
２の導電膜を設け、次に該第２の導電膜を前記導電層の
少なくとも一部および前記第１の導電膜の一部または全
部と反応させて、少なくとも前記コンタクトホールの側
壁部と底部とが接して交わる部分を覆うように反応生成
物を形成し、次に前記第２の導電膜の未反応部分をエッ
チング除去した後、この試料上に電極および配線として
供される第３の導電膜を設けてなることを特徴とする電
極。[Claims] 1. An insulating film is provided on the upper surface of the conductive layer, a contact hole is formed in the insulating film, a conductive film is formed on the insulating film through the contact hole, and the conductive layer is connected to the conductive layer. In the method of forming an electrode for connection, a step of providing a first conductive film on the insulating film including the opening of the contact hole and on the conductive layer, and then partially etching the first conductive film, a step of leaving the conductive film in a self-aligned manner only on the inner wall of the contact hole, including at least a portion where the side wall and the bottom of the contact hole intersect; a step of providing a second conductive film on the entire upper surface of the conductive film, and then reacting the second conductive film with at least a part of the conductive layer and a part or all of the first conductive film, a step of forming a reaction product so as to cover at least a portion where the side wall and bottom of the contact hole meet and intersect, and then etching away an unreacted portion of the second conductive film to form a reaction product. A method for forming an electrode, characterized by comprising the steps of: causing the contact hole to remain only on the inner wall of the contact hole in a self-aligned manner; and then providing a third conductive film on the sample to be used as an electrode and wiring. . 2. The method for forming an electrode according to claim 1, wherein the conductive layer is an impurity-doped region formed near the surface of a semiconductor silicon substrate. 3. The method for forming an electrode according to claim 1 or 2, wherein the material of the first conductive film is silicon. 4. In the electrode forming method according to claim 1, the step of leaving the first conductive film only on the inner wall of the contact hole, including at least the portion where the side wall and the bottom of the contact hole intersect. An electrode forming method, characterized in that the first conductive film is etched over the entire surface by an anisotropic etching method. 5. In the electrode forming method according to claim 1, the step of leaving the first conductive film only on the inner wall of the contact hole, including at least the portion where the side wall and the bottom of the contact hole intersect. A method for forming an electrode, comprising: providing a first conductive film, then providing a resist film on the conductive film, and then etching the entire surface by an anisotropic etching method. 6. In the electrode forming method as set forth in claim 5, in the etching step, first, the entire surface of the resist film provided on the first conductive film is etched by an anisotropic etching method to remove the inside of the contact hole. The resist film is left only in a portion of the inner wall of the opening surrounded by the first conductive film, which includes at least a portion where the side wall and the bottom of the opening come into contact with each other, and then the resist film is used as a mask to remove the resist film from the opening. 1. An electrode forming method characterized by selectively etching the conductive film of No. 1. 7. In the method for forming an electrode according to claim 1, the second conductive film is formed by the conductive film itself or a reaction product of the conductive film, the conductive layer, and the first conductive film forming the conductive layer. A method for forming an electrode, characterized in that the conductive film is a Schottky barrier layer and has a property of acting as a reaction barrier or a diffusion barrier between the conductive film and the third conductive film. 8. In the electrode forming method according to claim 1, the third conductive film is a pure aluminum film, an alloy film of aluminum and silicon, copper, molybdenum, titanium, tantalum, etc., or a multilayer structure of these metals. An electrode forming method characterized by: 9. The electrode forming method according to claim 1, wherein the step of forming the second and third conductive films includes forming the films by a sputtering method. 10. In the method for forming an electrode according to claim 1, the step of providing the second conductive film includes determining the minimum film thickness from the side wall of the first conductive film with respect to the thickness of the flat part of the conductive film and the contact hole. The ratio of the minimum film thickness from the bottom is 0, respectively.
．． A method for forming an electrode, the method comprising forming a film so that the ratio is 4 or more and 0.5 or more. 11. An insulating film is provided on the upper surface of the conductive layer, a contact hole is formed in the insulating film, a conductive film is formed on the insulating film through the contact hole, and an electrode is provided for connection with the conductive layer. A first conductive film is provided only on the inner wall of the contact hole, including at least a portion where the side wall and the bottom of the contact hole intersect, and then the conductive layer, the insulating film and the first A second conductive film is provided on the entire upper surface of the conductive film, and then the second conductive film is reacted with at least a portion of the conductive layer and a portion or all of the first conductive film to form at least the contact. A reaction product is formed to cover the intersection of the side wall and the bottom of the hole, and then the unreacted portion of the second conductive film is etched away, and then provided as an electrode and wiring on this sample. An electrode characterized in that it is provided with a third conductive film.