JP3592518B2

JP3592518B2 - 半導体装置及びその製造方法

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Publication number: JP3592518B2
Application number: JP09424298A
Authority: JP
Inventors: 衛小西
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-04-07
Filing date: 1998-04-07
Publication date: 2004-11-24
Anticipated expiration: 2018-04-07
Also published as: JPH11297777A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置（以下、ＬＳＩと略す）及びそのＬＳＩの製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩには高速化、高集積化、多機能化などの電気的な性能を、小さな占有面積で達成することが強く要求されている。この要求を満たすために、ＬＳＩで必要とされる電極や配線やコンタクトホール等の回路パターンの形成工程では、常に高い加工精度の維持が不可欠である。
【０００３】
ＬＳＩの基本的な要素プロセスを以下に概説する。
【０００４】
半導体シリコンウエハ（以下、ウエハと略す）の表面上に、絶縁膜または導電膜を生成した（以下、ＣＶＤ工程と略す）後、ウエハに対してホトレジストと呼ばれる感光性の高分子材料を塗布する。その後、光学的な手法でホトレジストに対して所望の回路パターンを転写する（以下、ホトリソ工程と略す）。
【０００５】
この転写されたホトレジストパターンをマスク材として、ＣＶＤ工程で生成した絶縁膜あるいは導電膜を除去（以下、エッチング工程と略す）して、ウエハ上に所望の回路パターンを形成する。また、ウエハの表面近傍に不純物イオンを注入する場合、ホトリソ工程で注入領域のパターンをホトレジストに形成した後、イオンの打ち込みを行って拡散層領域を形成する。
【０００６】
ＬＳＩの製造プロセスは、上記の要素プロセスを組み合わせて構成されている。いずれの要素プロセスにおいても高い加工精度が必要であるが、特にホトリソ工程とエッチング工程で形成される回路パターンの加工精度の維持は極めて重要である。これらの工程での加工精度の管理手法として、走査型の電子顕微鏡（以下、測長ＳＥＭ機と略す）による寸法測長が一般的に行われている。
【０００７】
測長ＳＥＭ機は、ウエハに形成された微細な回路パターンを非破壊で測長するために、ウエハをそのまま真空チャンバーに搬送して、指定された測長箇所付近の直上から一次電子を照射し、その測長箇所付近から放出された二次電子を捕獲し、この情報をもとに電気的な信号処理を行い、ＣＲＴ画面に測長箇所付近のＳＥＭ像を表示する。このＳＥＭ像には、ウエハ表面の材料による差異やウエハ表面の凹凸や形成された回路パターンの形状等で、白黒画面ではあるが、微妙なコントラストが生じる。
【０００８】
ＬＳＩの製造工程でのＳＥＭ測長作業は、測長ＳＥＭ機のＣＲＴ画面に表示された測長箇所付近のＳＥＭ像を、測長者が認識して、指定された測長箇所を探索・同定した後に測定が行われる。
【０００９】
ＤＲＡＭのように繰り返しの回路パターンが多い汎用ＬＳＩでは、実際のＬＳＩの回路パターンを測長する。しかし、ロジック品のようなＡＳＩＣ・ＬＳＩ品（特定用途の半導体装置）では、品種毎に回路パターンが異なる為、実際の回路パターンの測長は困難である。
【００１０】
従って、このような場合には、ＬＳＩのチップ内の特定の場所に、あるいはスクライブライン上に測長ＳＥＭ用のパターン（以下、測長パターンと略す）を作り、このパターンの寸法測長作業で加工精度の管理を行っている。
【００１１】
プロセス処理の安定性とＳＥＭ測長作業の利便性の両者の要求を確保するために、このＳＥＭ測長パターンは各工程毎に異なった領域に形成される場合が多い。そして、同一工程の測長パターンには、その工程で形成されるパターンが複数個にわたって形成されている。
【００１２】
【発明が解決しようとする課題】
上記した従来の方法では、ＬＳＩの所望の回路パターンは、ホトリソ工程で光学的な手法を応用してレジストパターンが形成され、このレジストパターンをマスク材として下地膜のエッチング処理を行い形成される。
【００１３】
しかしながら、回路パターンの微細化の要求が進むにつれて、ホトリソ工程でのその特性を確保するために、従来の要素プロセスとは異なった平坦化プロセスが必須の技術となった。この平坦化プロセスは、ＣＭＰ（化学的機械的研磨法）に代表されるように、ウエハ全面での平坦性を確保するためのプロセスである。このプロセスを採用することで、ホトリソ工程での解像力や焦点深度などの特性を大幅に向上させることなく、微細なレジストパターンの形成が可能となる。
【００１４】
この平坦化プロセスは、ＤＲＡＭに代表される汎用品のＬＳＩよりもロジック品のようなＡＳＩＣ品のＬＳＩで多用される。ＡＳＩＣ・ＬＳＩの回路パターンには、個別ユーザーの高機能・高性能の要求を満たす為に、複数層の金属配線が形成される。
【００１５】
これらの配線層を形成するためのホトリソ工程の処理は、下地膜の凹凸によってその可否が大きく左右される。従ってＡＳＩＣ・ＬＳＩ品では、安定な配線層のホトリソ工程の処理を行う必要から、この下地膜の凹凸の影響の低減を目的とした、平坦化プロセスが必須の技術となる。
【００１６】
しかしながら、このような平坦化プロセスを施された後の工程で、金属配線間の接続口を形成するエッチング処理（ビアホールコンタクトエッチング）を行った後にＳＥＭ測長作業を実施する場合、様々な問題が発生する。
【００１７】
第１課題を以下に実回路パターンとビアホールの測長パターンの作り方を対比した断面構造を示して説明する。
【００１８】
図３は従来のＬＳＩの製造工程断面図（その１）、図４はそのＬＳＩの製造工程断面図（その２）である。
【００１９】
（１）まず、図３（ａ）に示すように、ＬＤＤ構造を有するゲート電極を形成した後、ＣＶＤ法で絶縁膜を生成した状態の実回路パターンＡと測長パターンＢを形成する。ここで、１はシリコン基板、２は素子分離の目的で作られるフィールド熱酸化膜であり、その厚さは２０００Åから６０００Å程度である。３はＬＤＤ構造を有するゲート電極である。
【００２０】
このゲート電極３は、１０００Åから３０００Å程度の膜厚の多結晶シリコンやタングステン、モリブデン、チタンなどの高融点金属とシリコンとの共晶膜によって形成される（図には示されていないが、このゲート電極３とシリコン基板１の間には、ゲート酸化膜と称される１００Å前後の膜厚を有する熱酸化膜がある）。４はＣＶＤ法で生成される絶縁膜であり、ＢＰＳＧ膜やＯ₃−ＴＥＯＳ・ＢＰＳＧ膜である。その膜厚は、４０００Åから９０００Å程度である。
【００２１】
（２）次に、図３（ｂ）に示すように、ゲート電極３同士あるいはゲート電極３とシリコン基板１を電気的に接続する為に、コンタクトホール５を形成する。
【００２２】
（３）次に、図３（ｃ）に示すように、コンタクトホール５に金属配線６を形成する。また、測長パターン形成領域Ｂ側にはゲート電極３やシリコン基板１等との電気的な接続を行う目的で形成される第１の金属配線（下地金属膜）６′を絶縁膜４上に形成する。この第１の金属配線６′の膜厚は３０００Åから７０００Å程度であり、アルミニュウムとシリコンと銅の合金やアルミニュウムと銅の合金等が使われる。
【００２３】
これらの合金の上部には、チタンや窒化チタンが成膜されている場合もある。また、第１の金属配線６′はビアホールコンタクトの下地膜として、測長パターンの形成領域にコンタクトホールの金属配線６と同時に作られる。その平面的なパターン寸法は３００００Åから８００００Å程度の正方形の場合が多い。
【００２４】
（４）次に、図４（ａ）に示すように、第１の金属配線６，６′の絶縁を確保する為に絶縁膜７を生成する。この絶縁膜７の膜厚は４０００Åから９０００Å程度の膜厚で、プラズマＴＥＯＳ膜やＯ₃−ＴＥＯＳ−ＮＳＧ膜が使われる。
【００２５】
（５）次に、図４（ｂ）に示すように、絶縁膜７を平坦化処理〔例えば、ＣＭＰ（化学的機械的研磨法）〕する。したがって、図４（ａ）で見られた表面の凹凸が無くなってしまう。すなわち、測長パターンの下地の金属膜の形状を反映していた金属膜端部の絶縁膜の傾斜部分も無くなってしまう。
【００２６】
（６）次に、図４（ｃ）に示すように、図３（ｃ）で形成した第１の金属配線６，６′と次工程で生成される第２の金属配線（図示なし）を接続する為に、第１のビアホールコンタクト８，８′を形成する。ここで、８は第１の金属配線６と第２の金属配線（図示なし）とを接続するためのビアホールコンタクト、８′はビアホールコンタクトの測長を行うために形成された測長パターンのビアホールコンタクト群である。第１のビアホールコンタクト８及び８′のビアホールコンタクトの直径は、３０００Åから８０００Å程度である。
【００２７】
ビアホールコンタクト８，８′のエッチング処理後のＳＥＭ測長作業は、図４（ｃ）の測長パターンの箇所に、その直上から電子ビーム（加速電圧：１０００から１５００Ｖ、電流：５から１０ｎＡ）を照射して、その照射された領域から発生した２次電子を捕獲し、その信号を電気信号として処理を行った後、ＣＲＴ画面に測長箇所付近のＳＥＭ像を表示する。
【００２８】
そして、測長箇所を特定するために、まず測長箇所付近のＳＥＭ像を１００倍から１０００倍程度の低倍率でＳＥＭ像をＣＲＴ画面上に映し出す。そして指定された測長箇所を探索・同定した後、指定の倍率（通常は５００００倍から１０００００倍程度）で測長作業を行う。
【００２９】
しかしながら、測長パターン付近の表面の凹凸が無くなっているために、図４（ｂ）及び図４（ｃ）に示すように、ＣＲＴ画面に写し出された低倍のＳＥＭ像には微妙なコントラストが発生しない。更に、数秒程度の電子ビームの照射で絶縁膜７に電子が捕獲されて、いわゆるチャージアップと呼ばれる現象が現れ、ＣＲＴ画面上のＳＥＭ像では、ウエハ上の測長箇所付近の表面状態の情報が得られ難くなってしまう。従って、微小な寸法のビアホールの測長パターン群をＣＲＴ画面上で認識ができなくなる。
【００３０】
換言すると、ウエハの平坦化処理によって、測長箇所付近にあるべき凹凸がなくなってしまう。このためＣＲＴ画面上に表示されたＳＥＭ像には、微妙なコントラストが現れなくなり、測長箇所そのものを測長者が認識できなくなるという問題があった。
【００３１】
この結果、ＬＳＩの製造工程の中のＳＥＭ測長作業に著しい停滞が発生して、その生産性が大幅に低下した。
【００３２】
また、測長箇所を探索・同定できたとしても、そのＳＥＭ像のコントラストが低下しているので、指定された測長箇所のパターンを明確なＳＥＭ像としてＣＲＴ画面上に得ることが難しく、その測長精度の低下をきたしていた。従って、高い加工精度（寸法精度）の維持は難しくなっていた。
【００３３】
この問題は、チャージアップ現象の発生し難い導電膜のエッチング後よりも、チャージアップ現象が生じ易い絶縁膜のエッチングのＳＥＭ測長作業で顕著に生じる。
【００３４】
次に、第２課題について、以下に説明する。
【００３５】
ＬＳＩの構造が複雑となるにしたがい、その工程数は増える一方である。この工程数の増加に比例して、ＳＥＭ測長パターンの数も増加する。
【００３６】
このために、ＳＥＭ測長パターンの形成に必要な面積も増加して、ＬＳＩ内部に測長パターンを設ける場合、ＬＳＩのチップ面積の縮小化を妨げる要因の１つとなってきた。また、スクライブライン上に測長パターンを設ける場合、そのラインの必要面積が増加するので、ウエハ１枚あたりに搭載できるＬＳＩチップの数量が減少するという問題が生じる。
【００３７】
ＳＥＭ測長パターンの制約事項は、ＳＥＭ測長作業で必要な測長パターンの探索・同定を容易とする構成と、プロセス処理上の安定性を維持する構造の２つを同時に満たす必要がある。この制約を満足するために、測長箇所には複数個の同一パターンを形成する。
【００３８】
以下に、図５を参照しながら説明する。
【００３９】
図５は従来の測長パターンのビアホールコンタクト群を真上から見た状態を示す図である。
【００４０】
この図において、７は図４（ｃ）に示す絶縁膜の表面を示している。６′は図４（ｃ）と同様の下地金属膜を真上から見た状態であるが、その下地金属膜６′上が絶縁膜７で覆われているので点線表示としたものである。また、８′は図４（ｃ）に示された第１のビアホールコンタクトを真上から見た測長用のビアホールコンタクト群で９個のビアホールが形成されている。
【００４１】
しかしながら、第１課題で説明したように、平坦化処理を施された後のＳＥＭ測長作業では、その測長箇所の特定すら難しかった。従って、このような現象が生じた場合には、測長作業の利便性を確保する必要から、測長パターンの占有面積を増やして、測長パターンの個数を出来る限り多く確保するなどの対策が必要であった。しかし、このような対策は、ＬＳＩの縮小化を妨げる要因の１つとなっていた。
【００４２】
本発明は、上記問題点を除去し、平坦化処理を経た後の絶縁膜のエッチング工程のＳＥＭ測長作業を容易にするとともに、測長パターンの占有面積の低減を図ることができる半導体装置及びその製造方法を提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体装置において、シリコン基板の上方に絶縁膜を介して平坦化処理が施されたスクライブライン上に設けられたＳＥＭ測長領域と、このＳＥＭ測長領域の測長パターンが前記シリコン基板と電気的に接続されている構造を有するようにしたものである。
【００４４】
〔２〕上記〔１〕記載の半導体装置において、前記スクライブライン上に設けられたＳＥＭ測長領域は平坦化処理が施されており、かつ測長パターンである下地導電膜へ通じる第２のコンタクトホールが形成された構造を有するようにしたものである。
【００４５】
〔３〕上記〔２〕記載の半導体装置において、前記下地導電膜は平坦化した構造を有するようにしたものである。
【００４６】
〔４〕半導体装置の製造方法において、スクライブライン上に設けられたＳＥＭ測長領域のシリコン基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜に前記シリコン基板に通じる第１のコンタクトホールを形成する工程と、この第１のコンタクトホールを埋めるとともに前記第１の絶縁膜上に下地導電膜を形成する工程と、前記下地導電膜上に第２の絶縁膜を形成するとともに、この第２の絶縁膜に対して平坦化処理を施す工程と、前記第２の絶縁膜に前記下地導電膜へ通じる第２のコンタクトホールを形成する工程とを施すようにしたものである。
【００４７】
〔５〕上記〔４〕記載の半導体装置の製造方法において、前記（ｃ）工程における下地導電膜を平坦化する工程を施すようにしたものである。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
【００４９】
図１は本発明の実施例を示すＬＳＩの製造工程断面図（その１）、図２はそのＬＳＩの製造工程断面図（その２）であり、以下にビアホールコンタクトの場合を例に示して説明する。
【００５０】
（１）まず、図１（ａ）に示すように、シリコン基板１１上にＬＤＤ構造を持つゲート電極１３を形成した後、絶縁膜１４を生成する。ここで、Ａは実回路パターン形成領域を、Ｂは測長パターン形成領域を示している。また、１２はフィールド熱酸化膜である。従来のものと大きく違うところは、測長パターンを形成する領域Ｂが、フィールド酸化膜１２の上部ではなく、シリコン基板１１の上部にある点である。
【００５１】
この測長パターンを形成するシリコン基板１１の領域は、積極的な不純物イオンの注入を行う必要は特別にないが、積極的に不純物イオンの注入を行っても何ら差し支えはない。
【００５２】
（２）次に、図１（ｂ）に示すように、図３（ｂ）と同様に、ゲート電極１３同士やゲート電極１３とシリコン基板１１を電気的に接続するためのコンタクトホール１５，１５′を形成する。ここで、図３（ｂ）と異なっている点は、測長パターンの形成領域Ｂにもコンタクトホール１５′が形成されているところである。このコンタクトホール１５′はコンタクトホール１５と同様に、ビアホールコンタクトエッチング後のＳＥＭ測長パターンで必要となる下地の金属膜をシリコン基板１１に接続させる目的で形成するコンタクトホールである。この実施例では、コンタクトホール１５′を１つだけ形成したが、複数個形成しても差し支えはない。
【００５３】
（３）次いで、図１（ｃ）に示すように、図３（ｃ）と同様に第１の金属配線１６，下地金属膜１６′を形成する。この下地金属膜１６′は図１（ｂ）で形成されたコンタクトホール１５′を介して、シリコン基板１１と接続されている。
【００５４】
（４）次に、図２（ａ）に示すように、図４（ａ）と同様に、第１の金属配線１６と下地金属膜１６′と、その次に形成される第２の金属配線（図示なし）との絶縁を確保する目的で、絶縁膜１７を生成する。
【００５５】
（５）次に、図２（ｂ）に示すように、図４（ｂ）と同様に、絶縁膜１７に平坦化処理を施す。
【００５６】
（６）次いで、図２（ｃ）に示すように、ビアホールコンタクト１８′が形成される。このビアホールコンタクト１８′の測長パターンの下地金属膜１６′がコンタクトホール１５′を介してシリコン基板１１に接続される。
【００５７】
このようにして得られた、図２（ｃ）に示す構造を有するビアホールコンタクト１８′の測長パターンのＳＥＭ測長作業を行う場合、従来例と同様に、測長箇所を特定するために、測長箇所付近に電子ビームを照射して当該箇所の二次電子を捕獲し、電気的な信号処理を施してＣＲＴ画面上に低倍率のＳＥＭ像を表示させる。
【００５８】
図２（ｃ）に示されるビアホールコンタクト１８′の測長パターンの下地金属膜１６′は、シリコン基板１１とコンタクトホール１５′を介して電気的に接続されている。この接続があるために、照射された電子ビームのうちビアホールコンタクト１８′の底部に達した電子は、コンタクトホール１５′を介してシリコン基板１１に流れ込む。
【００５９】
従って、ビアホールコンタクト１８′の底部と絶縁膜１７の表面で、その照射された電子ビームによる帯電状態に差が生じて、ＣＲＴ画面に得られるＳＥＭ像にコントラストが現れる。
【００６０】
また、図４（ｃ）の構造を持ったコンタクトホール１５′の測長パターンの場合、電子ビームを数秒間にわたって照射すると、いわゆるチャージアップ現象がおきて、測長箇所付近の表面状態の情報がＣＲＴ画面では得られ難くなった。
【００６１】
しかし、図２（ｃ）のような構造をその測長パターンに持たせることにより、コンタクトホール１５′を介してビアホールコンタクト１８′の底部がシリコン基板１１と電気的に接続された状態となるために、広い絶縁膜１７の表面とビアホールコンタクト近傍では、チャージアップ現象の発生の程度に明確な差異が生じる。
【００６２】
従って、低倍率でのＳＥＭ像でも、測長箇所の認識が容易となる。更に、高倍率の測長倍率の場合でも、容易にコントラストを得ることができるために、測長部の鮮明なＣＲＴ像を得ることができ、より正確な測長が可能となる。
【００６３】
また、低倍率でのＳＥＭ測長パターンの認識が容易となるために、ＳＥＭ測長パターンの制約事項である、測長パターンの探索・同定をより少ない数の測長パターンで達成することができる。
【００６４】
従って、測長パターンは、プロセス処理上の安定性を維持するのに必要なパターン個数（最低１個のコンタクトホールで足りる）で十分であり、その占有面積を縮小することが可能となる。
【００６５】
更に、第２、第３のビアホールコンタクトを形成する場合にも、直接あるいは前のビアホールコンタクト工程で作った導電部を介して、シリコン基板と電気的に接続することにより、同等の効果が得られる。
【００６６】
なお、上記実施例では、平坦化処理を施した後の絶縁膜のエッチング工程であるビアホールコンタクトエッチング工程のＳＥＭ測長作業の場合の測長パターンを中心に説明した。しかし、平坦化処理を施した後に形成される配線工程の測長ＳＥＭパターンに適用した場合でも同様の効果が期待できる。
【００６７】
また、ロジック品に代表されるＡＳＩＣ・ＬＳＩを中心に説明したが、回路パターンの微細化が進むにつれて、測長ＳＥＭ機で照射する電子ビームの悪影響が懸念されている。従って、ＤＲＡＭのように実際の回路パターンの測長から、例えば、スクライブライン上のダミーパターンの測長等に移ることが予想される。
【００６８】
そして、本発明は、ＡＳＩＣ品に限定するものではなく、ＬＳＩ全般に適用が可能である。
【００６９】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００７０】
【発明の効果】
以上、詳細に説明したように、本発明によれば、平坦化処理を施された後のビアホールコンタクトのエッチング後のＳＥＭ測長パターンで、その下地の金属膜をシリコン基板と電気的に接続することにより、次のような効果を奏することができる。
【００７１】
（Ａ）電子ビームで絶縁膜のチャージアップ現象が発生するが、下地金属膜がシリコン基板と電気的に接続されているために、広い絶縁膜表面とビアホールコンタクト近傍で、チャージアップ現象の発生の程度に差異が生じ、ＣＲＴ画面に表示されるＳＥＭ像にコントラストが現れる。この作用で、ＳＥＭ測長箇所の探索・同定が容易となり、ＬＳＩの生産性が向上する。
【００７２】
（Ｂ）ＣＲＴ画面に表示されるＳＥＭ像にコントラストが現れるために、高い指定測長倍率でも明確なＳＥＭ像を得ることができる。その結果、測長精度の向上が期待される。
【００７３】
（Ｃ）ＳＥＭ測長パターンの探索・同定が少ない数の測長パターンで可能となるために、ＬＳＩ中での当該箇所の占有面積を小さくすることができる。従って、ＬＳＩのチップの縮小化が可能となる。
【００７４】
（Ｄ）ＳＥＭ測長パターンをスクライブラインに設ける場合、小さな占有面積で所定の目的を達成することができるので、ウエハ１枚あたりに搭載できるＬＳＩの個数の減少を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すＬＳＩの製造工程断面図（その１）である。
【図２】本発明の実施例を示すＬＳＩの製造工程断面図（その２）である。
【図３】従来のＬＳＩの製造工程断面図（その１）である。
【図４】従来のＬＳＩの製造工程断面図（その２）である。
【図５】従来の測長パターンのビアホールコンタクト群を真上から見た状態を示す図である。
【符号の説明】
Ａ実回路パターン形成領域
Ｂ測長パターン形成領域
１１シリコン基板
１２フィールド熱酸化膜
１３ゲート電極
１４，１７絶縁膜
１５，１５′ コンタクトホール
１６第１の金属配線
１６′ 下地金属膜
１８，１８′ ビアホールコンタクト

Claims

（ａ）シリコン基板の上方に絶縁膜を介して平坦化処理が施されたスクライブライン上に設けられたＳＥＭ測長領域と、
（ｂ）該スクライブライン上に設けられたＳＥＭ測長領域の測長パターンが前記シリコン基板と電気的に接続されている構造を有することを特徴とする半導体装置。
請求項１記載の半導体装置において、前記スクライブライン上に設けられたＳＥＭ測長領域は平坦化処理が施されており、かつ測長パターンである下地導電膜へ通じる第２のコンタクトホールが形成された構造を有する半導体装置。
請求項２記載の半導体装置において、前記下地導電膜は平坦化した構造を有する半導体装置。
（ａ）スクライブライン上に設けられたＳＥＭ測長領域のシリコン基板上に第１の絶縁膜を形成する工程と、
（ｂ）該第１の絶縁膜に前記シリコン基板に通じる第１のコンタクトホールを形成する工程と、
（ｃ）該第１のコンタクトホールを埋めるとともに前記第１の絶縁膜上に下地導電膜を形成する工程と、
（ｄ）前記下地導電膜上に第２の絶縁膜を形成するとともに、該第２の絶縁膜に対して平坦化処理を施す工程と、
（ｅ）前記第２の絶縁膜に前記下地導電膜へ通じる第２のコンタクトホールを形成する工程とを施すことを特徴とする半導体装置の製造方法。
請求項４記載の半導体装置の製造方法において、前記（ｃ）工程における下地導電膜を平坦化する工程を施すことを特徴とする半導体装置の製造方法。