JP3590768B2 - 垂直通電型磁気抵抗効果素子の製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、垂直通電型磁気抵抗効果素子の製造方法に関する。
【0002】
【従来の技術】
近年、ハードディスクドライブにおける磁気記録密度は急激に上昇し、それに伴い、要求される単位トラック幅当たりの再生出力も急激に上昇している。1インチ平方当たり100Gbpsi(Gigabits per square inch)の時代には、トラック幅当たりの再生出力は10mV以上ときわめて高くなることが予想される。この高出力要求に対して、TMR(Tunneling Magneto−resistance)素子やCPP−GMR(Current Perpendicular to the Plane−Giant Magneto−resistance)など膜積層界面に垂直センス電流を流す再生素子が提案されている。これら垂直通電方式のセンサーへのセンス電流供給は再生素子の上下に電極をとる必要がある。しかし、高磁気記録密度に伴い媒体上の磁化が小さいため、再生素子の形状もディープサブミクロンレベルに小さくする必要がある。
【0003】
一方、再生素子の製造方法は面内通電方式の時代から、そのプロセス簡便性の理由でAbutted Junction(以下、AJとも言う)プロセスが使用されており、垂直通電方式再生素子となってもそのプロセス簡便性に変わりないためAJプロセスが採用される。面内通電型素子におけるAJプロセスとは、まず図9(a)に示すように、下部ギャップ22上に形成されたCIP(Current In Plane)磁気抵抗効果膜24上にT型レジストパターン26を形成し、このT型レジストパターン26をマスクとしてCIP磁気抵抗効果膜24をパターニングし、その後、このT型レジストパターン26をパターニング後もそのまま残してその上からバイアス膜28および電極膜30を成膜し(図9(c)参照)、最後にT型レジストパターン26を除去するプロセスを指す(図9(d)参照)。
【0004】
垂直通電型再生素子においては、特開2000−228002号公報に示されるように、下部電極2上にCPP磁気抵抗効果膜4を形成し、このCPP磁気抵抗効果膜4上にT型レジストパターンを形成する。そして、このT型レジストパターン6をマスクとしてCPP磁気抵抗効果膜4をパターニングし、その後、このT型レジストパターンをパターニング後もそのまま残してその上からバイアス膜8および絶縁膜10を成膜し、最後にT型レジストパターンを除去する(図10参照)。なお、絶縁膜10を成膜する代わりにバイアス膜8そのものが高電気抵抗材料で形成するように構成しても良い。
【0005】
【発明が解決しようとする課題】
このように、CPP磁気抵抗効果素子の製造にAJプロセスを用いた場合、マスクの必然的形状から高抵抗材料膜8や絶縁膜10がマスクの窪み部分に回り込んで磁気抵抗効果膜4のエッジ付近にかかる。高抵抗材料膜8や絶縁膜10が磁気抵抗効果膜4上にかかる距離(オーバーラップ量)を制御することが困難であるため、磁気抵抗効果膜4上に形成される上電極と磁気抵抗効果膜4との接触面積にばらつきが生じる。その結果、センサー(磁気抵抗効果素子)の抵抗がばらついてしまう。仮にセンサーのサイズが0.1μm×0.1μmであって、通常、絶縁膜10のオーバーラップ量がエッジより10nmのときに、そのオーバーラップ量がもし20nmになったとすると、磁気抵抗効果膜と上電極との接触面積は2乃至3割低くなってしまう。しかも、このオーバーラップ量を10nmに制御するのはプロセス的に非常に困難であり、実際に製造しても歩留まりが悪く、コスト高をもたらす。
【0006】
本発明は上記事情を考慮してなされたものであって、磁気抵抗効果素子の抵抗値がばらつくのを可及的に防止し、歩留まりを可及的に高くすることのできる垂直通電型磁気抵抗効果素子の製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明による垂直通電型磁気抵抗効果素子の製造方法は、下部電極を形成し、前記下部電極上に複数の層を有する磁気抵抗効果膜を形成し、前記磁気抵抗効果膜上にマスクを形成し、このマスクを用いて前記磁気抵抗効果膜をパターニングし、前記マスクを残したまま前記磁気抵抗効果膜よりも抵抗の高い高抵抗膜を前記磁気抵抗効果膜の脇に形成し、前記マスクを除去し、前記磁気抵抗効果膜上に存在する前記高抵抗膜を除去し、前記磁気抵抗効果膜上に上部電極を形成することを特徴とする。
【0008】
このように構成された本発明の製造方法においては、マスクを残したまま高抵抗膜を堆積した後、マスクを除去し、その後磁気抵抗効果膜上に存在する高抵抗膜を除去する。これにより、磁気抵抗効果膜上に形成される上部電極とのコンタクト面積が磁気抵抗効果膜の上部面積で規定されるため、磁気抵抗効果素子の抵抗が安定し、抵抗値がばらつくのを防止することができる。その結果、磁気抵抗効果素子を歩留まり良く製造することができる。
【0009】
なお、前記高抵抗膜は、前記磁気抵抗効果膜の最上層の除去速度に比べて大きい除去速度を有する材料からなることが好ましい。
【0010】
また、前記高抵抗膜の除去にはリアクティブイオンエッチング(以下、RIEともいう)法またはケミカルメカニカルポリッシング(以下、CMPともいう)法を用いても良い。
【0011】
なお、前記高抵抗膜は、イオンビームスパッタ法、カソーディックアーク法、ロングスロースパッタ法、およびコリメーションスパッタ法のいずれか、あるいはこれらと同等に指向性の良い方法により成膜されることが好ましい。
【0012】
【発明の実施の形態】
本発明の実施形態を以下、図面を参照して説明する。
【0013】
(第1実施形態)
本発明による垂直通電型磁気抵抗効果素子の製造方法の第1の実施形態を図1乃至3を参照して説明する。この実施形態の製造方法の製造工程を図1に示す。
【0014】
まず、図1(a)に示すように、アルチック基板100上に、アルミナアンダーコート膜(図示せず)、さらに下部シールド膜(図示せず)を形成した後、この下部シールド膜上に、例えばMoW合金、またはTaからなる導体膜を下部電極2として形成する。さらに下部電極2の表面を例えばCMPを用いて、表面粗さ5nm以下となるように平滑化する。表面粗さを押さえることは特に素子サイズが小さくなってきたときに重要で、例えば素子サイズが0.1μm×0.1μm角程度になった場合、メッキなどで形成されるNiFeからなる下部シールド膜のグレイン一つ一つの大きさが素子の1/10程度になってくるためグレイン凹凸をきれいに制御することが垂直通電型再生素子の信頼性確保に重要となってくる。CMPによる平滑化はNiFeからなる下部シールド膜上で行っても良いし、MoWからなる下電極2上で行っても良い。
【0015】
次に、図1(b)に示すように、下部電極2上に垂直通電型磁気抵抗効果膜、例えばCPPGMR膜4を形成する。このCPPGMR膜4の積層構造は、例えば、下から、膜厚が5nmのTa層、膜厚が1nmのCoFe層、膜厚が1nmのCu層、膜厚が1nmのCoFe層、膜厚が1nmのCu層、膜厚が1nmの CoFe層、膜厚が7nmのCu層、膜厚が1nmのCoFe層、膜厚が1nmのCu層、膜厚が1nmのCoFe層、膜厚が1nmのCu層、膜厚が1nmのCoFe層、膜厚が23nmのPtMn層、および膜厚が5nmのTa層をからなっている。
【0016】
続いて、このCPPGMR膜4上にフォトレジストからなる下方にリセス6aを有するフォトレジストパターン6を形成しこのフォトレジストパターン6をマスクとしてCPPGMR膜4を、例えばイオンミリングにてパターニングする(図1(b)参照)。なお、図1(b)以降においては、基板100は省略されている。
【0017】
次に、図1(c)に示すように、フォトレジストパターン6をそのまま残して例えばCoPtからなる膜厚が50nmのバイアス膜8を形成し、更に、CPPGMR膜よりも抵抗の高い高抵抗膜、例えばSiO2からなる膜厚が50nmの絶縁膜10を形成する。そして、フォトレジストパターン6を除去すると、図1(d)に示すようにCPPGMR膜4上にSiO2からなる絶縁膜10がわずかにかかり、オーバーラップ状態となる。このときのオーバーラップ量はフォトレジストパターン6の形状およびSiO2 からなる絶縁膜10の成膜工程での絶縁膜10の回り込みで決まる。一般に、オーバーラップ量必要制御量が約10nmのオーダーになるとコントロールが極めて困難となってくる。
【0018】
このように、絶縁膜10がCPPGMR膜4上でオーバーラップしている状態で、図2に示すように上部電極12の形成工程を行うと、絶縁膜10がオーバーラップしている部分aには上部電極12からのセンス電流は流れず、CPPGMR膜4は、絶縁膜10がオーバーラップしていない部分bのみで上部電極12とのコンタクトがなされる。そのため電流が流れる部分が小さくなることやコンタクトエリアが小さくなってしまい素子抵抗(コンタクト抵抗含む)が上昇してしまう。
【0019】
そこで、本実施形態では、図1(e)に示すように、上部電極12が形成される前に、 例えばCHF3などフレオン系ガスを用いたRIEを基板全面に行った。エッチング量はSiO2膜10で約10nm行った。また、物理的なイオンの衝突がCPPGMR膜4に悪影響を及ぼす可能性もあるためより化学的なドライエッチングであるCDE(Chemical Dry Etching)を適用することはさらに望ましい。CPPGMR膜4の最上層のTa保護膜とSiO2膜10とのRIEにおける選択比は約10であった。したがって、膜厚が10nmのSiO2膜10のエッチングはTa保護膜の1nmのエッチングに相当する。このエッチングにより、図1(f)に示すように、CPPGMR膜4上の絶縁膜はCPPGMR膜4のエッジまで後退した。その結果、センサー抵抗はCPPGMR膜4の上面の面積で規定されるため、抵抗値がばらつくのを可及的に防止でき、歩留まりを可及的に高くすることができる。なお、CPPGMR膜4上に残存する絶縁膜10を除去した後、CPPGMR膜4上に上部電極(図示せず)を形成する。
【0020】
CPPGMR膜4上に回り込んでくるSiO2からなる絶縁膜10の厚さは平坦な部分に比べて数分の1以下であるため、RIEを少し行うことによって素子上の絶縁膜10は容易に除去することができる。なお、バイアス膜8上の絶縁膜10はその分エッチングされることになるが、CPPGMR膜4上に回り込む量は数分の1以下と僅かであるため、予め厚く形成しておくことで上部電極12とバイアス膜8との絶縁を確保することができる。
【0021】
また、イオンビームスパッタリングなど指向性の良好な成膜方法、すなわちターゲットから飛び出る物質の方向が所定の一方向となる成膜方法を用いれば、絶縁膜10の分布は、CPPGMR膜4をはずれると急激に厚くなるように形成することができる。その結果、RIE時間のプロセス幅を広げることができる。これを図3(a)を参照して説明する。 図3(a)に絶縁膜10をイオンビームスパッタなど指向性の良い方法で成膜した場合を示す。CPPGMR膜4上の絶縁膜を除去するためRIE法を用いて異方性エッチングを行う。これにより絶縁膜10はCPPGMR膜4上をエッジに向かって後退する。ジャストエッチング状態をちょうどCPPGMR膜4のエッジに絶縁膜10が係った時間とする。さらにオーバーエッチングとなるようにRIEを行った場合、CPPGMR膜4のエッジで絶縁膜10の膜厚分布が急峻なとき、すなわち絶縁膜4が指向性の良い成膜方法で形成されたときは、オーバーエッチングとなるようにRIEを行っても絶縁膜縁10はCPPGMR膜4のエッジよりほとんど後退しない。その結果、絶縁膜10下のCoPtからなるバイアス膜8がエッチング表面に出てこないため、上部電極(図示せず)から流れ込んでくるセンス電流はCPPGMR膜4に流入し、バイアス導体膜8に分流しない。このため、センス電流の損失が無く、CPPGMR素子の抵抗値がばらつくのを防止することができる。
【0022】
一方、絶縁膜10をRF(Radio Frequency)スパッタ法などで形成した場合は、図3(b)に示すように、RIEにより絶縁膜10がCPPGMR膜4のエッジにかかるジャストエッチングの状態から、さらに、オーバーエッチングとなるようにRIEを行ったときには、CPPGMR膜4のエッジ近傍における絶縁膜10の膜厚分布が緩やかなためオーバーエッチングにより絶縁膜10の縁が後退してCoPtからなるバイアス導体膜8がエッチング表面にでてくる。この結果、上部電極(図示せず)より流入するセンス電流はCPPGMR膜4のみならずCoPtからなるバイアス膜8にも流れてしまうため、センス電流をロスすることとなる。
【0023】
以上のことから、本発明を通用するに当たりイオンビームスパッタ法など指向性の良好な成膜方法によって形成された絶縁膜10は、通常のRFスパッタリング成膜との膜質比較による耐圧性向上以外に、このCPPGMR膜4のエッジでの急峻な膜厚プロファイルを形成することにより、プロセスウィンドウの拡大をもたらし、その結果センサー抵抗をより安定化させることができる。
【0024】
指向性の良好な成膜方法としては、イオンビームスパッタ法の他に、カソーディックアーク法、ロングスロースパッタ法、またはコリメーションスパッタ法等があり、これらのいずれか、あるいはこれらと同等に指向性の良い方法を用いることが好ましい。
【0025】
なお、この実施形態では絶縁膜10をSiO2 、エッチングガスをCHF3であったが、エッチングガスは他のフレオン系ガスや塩素系ガス等も使用することができる。また、絶縁膜10はアルミナ、ジルコニアなどを用いても良い。
【0026】
(第2の実施形態)
次に、本発明による垂直通電型磁気抵抗効果素子の製造方法の第2の実施形態を図4を参照して説明する。図4は本実施形態の製造方法の製造工程を示す断面図である。
【0027】
本実施形態の製造方法は、第1の実施形態の製造方法において、RIEによるオーバーエッチングを防止するために、絶縁膜10の代わりに材質の異なる2つの材料を積層させた絶縁膜11を形成したものである。CoPtからなるバイアス膜8の成膜までは第1の実施形態と同様の工程で行う。そして、フォトレジストパターン6を残した状態で膜厚が30nmのSiO2からなる膜11aを形成し、さらに膜厚が30nmのAl2O3からなる絶縁膜膜11bを積層させ、その後、第1の実施形態と同様にフォトレジストパターン6を除去すること、すなわちリフトオフ法によって絶縁膜11を形成する(図4(a)参照)。
【0028】
次に、図4(b)に示すように、絶縁膜11の表面をCHF3ガスを用いたRIE法によってエッチングすることでCPPGMR膜4上に回り込んだ絶縁膜を除去する。このエッチングによる除去は、まず、表層にあるアルミナ(Al2O3)膜11bをCHF3ガスを用いてRIEを行う。このエッチングはICPプラズマエッチング装置を用いてCHF3ガス15sccm、コイルパワー300W、プラテンパワー300Wの条件で行った。このエッチング条件において、Al2O3膜11bのSiO2膜11aに対する選択比は約4である。CPPGMR膜4上のアルミナ膜11bを数10nmをエッチングの後(図4(b)参照)、SiO2膜11aが断続的にエッチングされる。このとき、図4(b)に示すようにCPPGMR膜4の脇には、まだ厚いアルミナ膜11bが残っている。引き続き、同条件にてエッチングが行われる場合は、この残存しているアルミナ膜11bがマスクの代わりをして、アルミナ膜11bに比較して約4倍の速さでSiO2膜11aをエッチングする(図4(c))。こうすることで絶縁膜11の後退はアルミナ膜11bがマスクの役割をして制御することができる。その結果、オーバーエッチングにより開口部面積が広がり、CPPGMR膜4以外にセンス電流が流れてセンス電流が損失することを防ぐことができる。
【0029】
以上のように、絶縁層11を複数層にして、上層11bが下層11aのマスクの役をするように、上層のエッチングレートを下層のエッチングレートより低くすることで、オーバーエッチングによる開口部の広がりを抑制することができる。さらに、複数層になることでピンホールによる絶縁不良を低減することが容易となる。
【0030】
また、この第2の実施形態も第1の実施形態と同様に、磁気抵抗効果素子の抵抗値がばらつくのを可及的に防止することができ、歩留まりを可及的に高くすることができる。
【0031】
なお、第1および第2の実施形態では、CPPGMR膜4上の絶縁膜を除去するエッチングとしてドライエッチングを用いたが、ウエットエッチングを用いて加工することも可能である。
【0032】
(第3の実施形態)
次に、本発明による垂直通電型磁気抵抗効果素子の製造方法の第3の実施形態を図5を参照して説明する。この実施形態の製造方法の製造工程を図5に示す。
【0033】
この実施形態の製造方法は、第1の実施形態において、CPPGMR膜4上の絶縁膜10の除去に、RIE法の代わりにCMP法を用いて行うものである。
【0034】
まず、図5(a)に示すように、膜厚が50nmのSiO2膜10を形成するまでは、第1の実施形態と同じ工程で行う。なお、図5(a)はリフトオフした形状を示す。次に、SiO2からなるベーススラリを用いてCMPを行った。SiO2膜10と、CPPGMR膜4の最上層であるTa膜との加工レートは約4:1である。クロスをやわらかい材料に設定することで、絶縁膜10からCPPGMR膜4にかけての凹凸に影響されず全面にCMPが行われやすくなる。CMP加工後の形状を図5(b)に示す。CMPは約10nm行った。CPPGMR膜4上の薄いSiO2絶縁膜がCPPGMR膜4のエッジまで後退していることがわかる。CPPGMR膜4の最上層に形成された保護膜であるTa膜の加工量は2.5nmであった。以上のことからCMPによっても、GMR膜4の保護膜との加工選択比を取ることで、CPPGMR膜4上の絶縁膜を除去することができる。
【0035】
この第3の実施形態においても、第1の実施形態と同様に、磁気抵抗効果素子の抵抗値がばらつくのを可及的に防止することができ、歩留まりを可及的に高くすることができる。
【0036】
なお、第1の実施形態において、CoPtからなるバイアス膜8の形成方法によっては、図6(a)に示すように、絶縁膜10と同様にバイアス膜8がCPPGMR膜4の端部にかかってしまう場合がある。この場合、RIE法などで絶縁膜10を除去してもその下にバイアス膜8が残存することになる(図6(b)参照)。基本的にCoPtからなるバイアス膜8には導電性があるため絶縁膜10をCPPGMR膜4上から除去すれば素子抵抗は安定して製造される。しかしながら、バイアス膜8の製造方法により、バイアス膜8の電気抵抗が高く設定される場合や、厚くCPPGMR膜4上に形成された場合、絶縁膜10がかかっているときと同様に素子抵抗の上昇を生じる。
【0037】
以下に、素子抵抗値を±10%(レンジ20%)に押さえるための、CoPtからなるバイアス膜が積層された部分の単位面積あたりの素子抵抗の上昇許容値を説明する。
【0038】
プロセスによる素子の面積均一性およびCPPGMR膜4の電気抵抗率の成膜再現性は十分あると仮定するとして、CoPtからなるバイアス膜8の回り込みによるCPPGMR膜4の抵抗の変動をレンジで20%以内に押さえるために必要なCoPtからなる膜8のCPPGMR膜4上における残存膜厚許容値を求める。
【0039】
以下、図7を参照して説明する。
【0040】
CPPGMR膜4のエッジからのバイアス膜8の回り込み量をw(一辺の長さに対する規格値)とし、回り込んだ部分にはCoPtからなるバイアス膜8が膜厚tにて均一に成膜されているとする。またCoPtからなる膜が回り込んでいない部分:エリアA(=(1−2w)×1)において単位面積あたりの膜面垂直方向の抵抗Raとする。
【0041】
エリアAにおける膜面垂直方向の抵抗RAは、
RA=Ra / Sa(ただし、SaはエリアAのCPPGMR膜4のサイズに対する規格化面積)となる。
【0042】
また、CoPtからなる膜8が回り込んでいる部分:エリアB (=1−エリアA)において、単位面積あたりの膜面垂直方向の抵抗Rbは、
Rb= c× Ra (=Ra+Rbias) ・・・(1)
ここで、cはRbのRaに対する係数、RbiasはCoPt膜による膜面垂直方向の抵抗を示す。そして、エリアBでの総合抵抗RB(膜面垂直方向)は、
RB=Rb / Sb(ただし、SbはエリアBのCPPGMR膜4のサイズに対する規格化面積)となる。
【0043】
CoPtからなるバイアス膜8が回り込んだことによるCPPGMR膜4の総合抵抗Rtotは、エリアAとエリアBの並列抵抗であり、Rtot=RA×RB/(RA+RB)となる。したがって、回り込み無しの場合に比べての素子抵抗増加比をDとすると、次の(2)式となる。
【0044】
(2)式を書き直して
したがって、
c=DSb/(1−DSa) ・・・(3)
を得る。ここで、(1)式より
cRa=Ra+Rbias
すなわち、
c=1+Rbias/Ra ・・・(4)
となる。(3)式と(4)式から
Rbias/Ra=DSb/(1−DSa)−1 ・・・(5)
を得る。
【0045】
したがって、許容できる素子抵抗増加比D、単位面積あたりのCPPGMR膜の抵抗Ra、CoPt回り込み面積Sa、Sbがわかれば許容できるCoPtからなる膜の抵抗が導き出せる。
【0046】
以下の仮定の元でCoPtからなる膜8のCPPGMR膜4上の残存膜厚許容値を求めてみる。
【0047】
CPPGMR膜4の垂直通電方向の単位面積あたりの抵抗値は、材料の電気抵抗率が高い反強磁性膜(たとえばPtMn合金やIrMn合金など)厚さと下地やキャップ層に用いられるTa膜の厚さによる影響がほとんどとして
PtMnの電気抵抗率:230(μΩ・cm)、膜厚25nm
Taの電気抵抗率:150(μΩ・cm)、膜厚が10nm(保護膜+下地膜)
CoPtの電気抵抗率:150(μΩ・cm)、回り込み膜厚t、
エリアAにおける単位面積あたりのCPPGMR積層直列抵抗Raが、
Ra =230×25+150×10=7250
であり、エリアBにおけるCPPGMR、バイアス膜積層単位面積あたりの積層直列抵抗Rbが、
Rb =Ra+150t=230x25+150x10+150t= c Ra=7250c
であり、また、CoPtからなるバイアス膜8はそれぞれのエッジからCPPGMR膜4の上面の一辺の20%だけ回り込んだとしてw=0.2、したがって、
エリアA面積:Sa=(1−0.2×2)×1=0.6
エリアB面積:Sb=1−Sa=1−0.6=0.4
となる。ここで、(5)式にSa=0.6、Sb=0.4、D=1.2(素子抵抗増加比20%として)を代入すると、
したがって、CPPGMR膜4上にはCoPtからなる膜8が34.5nmまで存在しても許容できることになり、CoPtからなる膜8の成膜プロセスによっては除去を行わなくても良い結果となる。
【0048】
また、成膜プロセスによりバイアス膜部分の抵抗値が上昇し、素子抵抗許容値を超える場合はバイアス膜の除去もしくは減少を行う必要がある。この場合、バイアス膜も高抵抗膜となる。
【0049】
一般にCoPtからなる膜をケミカルなエッチングで除去するのは困難であるため、たとえば、TaなどCPPGMR膜の最上層の保護膜とバイアス膜8との選択比が十分取れる角度でのイオンミリング、また、図8(a)に示すように、バイアス膜8を成膜後、絶縁膜10の成膜前に、もしくは絶縁膜10を成膜しない場合のレジストパターン6の除去前に基板に対して浅い角度で角度でイオンミリングを行い(図8(b)参照)、CPPGMR膜4上に形成されているバイアス膜8の除去もしくは減少を行うことは効果的である(図8(b)参照)。以降、絶縁膜10を成膜する場合(図8(c)参照)、レジストパターン6の除去後にRIE等を用いてCPPGMR膜4上の絶縁膜の除去を行うことにより(図8(d)参照)、CoPtからなるバイアス膜8および絶縁膜10をCPPGMR膜4上から除去せしめ、安定な素子抵抗で製造することが可能となる。
【0050】
なお、上記の実施形態においては、マスク6はT型形状であったが、本発明はこれに限定されるものではなく、磁気抵抗効果膜上に高抵抗膜が回り込む形状のものであれば、本発明を適用できる。
【0051】
【発明の効果】
以上、述べたように本発明によれば、磁気抵抗効果素子の抵抗値がばらつくのを可及的に防止することができ、歩留まりを可及的に高くすることができる。
【図面の簡単な説明】
【図1】本発明による垂直通電型磁気抵抗効果素子の製造方法の第1の実施形態の製造工程断面図。
【図2】従来の製造方法の問題点を説明する断面図。
【図3】第1の実施形態の変形例を説明する断面図。
【図4】本発明による垂直通電型磁気抵抗効果素子の製造方法の第2の実施形態の製造工程断面図。
【図5】本発明による垂直通電型磁気抵抗効果素子の製造方法の第3の実施形態の製造工程断面図。
【図6】第1の実施形態の他の変形例を説明する工程断面図。
【図7】バイアス膜がCPPGMR膜上に残存許容膜厚値を求めるのに用いた模式図。
【図8】第1の実施形態の他の変形例を説明する工程断面図。
【図9】従来の面内通電型GMR素子の製造工程断面図。
【図10】従来の製造方法によって製造された垂直通電型GMR素子の断面図。
【符号の説明】
2 下部電極
4 CPPGMR膜
6 フォトレジストパターン
6a リセス
8 バイアス膜
10 絶縁膜
11 絶縁膜
11a SiO2膜
11b Al2O3膜
100 基板
Claims (3)
- 下部電極を形成し、前記下部電極上に複数の層を有する磁気抵抗効果膜を形成し、前記磁気抵抗効果膜上にマスクを形成し、このマスクを用いて前記磁気抵抗効果膜をパターニングし、前記マスクを残したまま前記磁気抵抗効果膜よりも抵抗の高い高抵抗膜を前記磁気抵抗効果膜の脇に形成し、前記マスクを除去し、前記磁気抵抗効果膜上に存在する前記高抵抗膜を除去し、前記磁気抵抗効果膜上に上部電極を形成することを特徴とする垂直通電型磁気抵抗効果素子の製造方法。
- 前記磁気抵抗効果膜上に存在する前記高抵抗膜を、前記磁気抵抗効果膜の最上層の除去速度に比べて大きい速度で除去することを特徴とする請求項1記載の垂直通電型磁気抵抗効果素子の製造方法。
- 前記高抵抗膜を、イオンビームスパッタ法、カソーディックアーク法、ロングスロースパッタ法、およびコリメーションスパッタ法のいずれかの方法により形成することを特徴とする請求項1記載の垂直通電型磁気抵抗効果素子の製造方法。
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