JP3588075B2 - 集積回路および該集積回路のテスト方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路ならびに該集積回路のテスト方法に関する。集積回路はノーマルモードとテストモードで駆動することができる。その際、入回路手段を制御するための制御信号が力端子を介して供給される。
【０００２】
【従来の技術】
集積回路たとえば半導体メモリは製造後、その動作機能を確実なものとするためテストされる。このためメモリチップが自動テスト装置によりテストモード状態におかれる。その際、多数のメモリチップがパラレルに制御されてテストされる。それらのメモリチップは出力側で並列に接続されている。そのため、テスト結果の読み出しにあたり２つのチップが共通の接続端子を介してテスタへほぼ同時に信号を送出することがないよう、配慮しなければならない。それゆえこの場合、メモリチップのうちただ１つだけをアクティブ状態にしてテスト結果を自動テスト装置に送出させるようにし、自動テスト装置へテスト結果を送出しているその期間中、他のメモリチップを非アクティブ状態にしなければならない。
【０００３】
今日、たとえば同期動作モードの半導体メモリいわゆるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の需要が多い。その際、ＤＤＲ ＳＤＲＡＭいわゆる Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ というのがあって、これは同期動作モードを制御するクロック信号の立ち上がり縁と立ち下がり縁において情報を処理する。ＳＤＲＡＭとＤＤＲ ＳＤＲＡＭのためのコンセプトの回路技術的な組み替えにおける余地は限られている。それというのも、この半導体メモリの外部に向けた動作機能はたとえばＪＥＤＥＣにより統一された規格など様々な規格を満たさなければならないからである。
【０００４】
文献 ＪＥＤＥＣ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｉｏｎ： Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ （ＤＤＲ） ＳＤＲＡＭ Ｓｐｅｃｉｆｉｃａｔｉｏｎ， ＪＥＤＥＣ Ｓｔａｎｄａｒｄ Ｎｏ． ７９， Ａｒｌｉｎｇｔｏｎ， ６． ２０００ ｉ；１〜１５頁に記載されている半導体メモリによれば、ノーマルモード中は入力側に供給可能な制御信号ＤＭに依存して書き込みアクセスにおいてデータ入力信号パスをオン／オフ可能である。データバス端子ＤＱ０〜ＤＱ７に加わるデータは制御信号ＤＭが低レベルのときにメモリに書き込まれ、高レベルのときにはマスクされる。半導体メモリはそのほかにデータ出力ドライバとデータ入力信号パスを有している。この場合、モードレジスタを介してノーマルモードとメーカ固有のテストモードとを切り換えることができる。
【０００５】
ＤＥ １９９ ３７ ３２０ Ａ１ に記載された半導体メモリによれば、外部端子を介してテスト信号ＤＱＭが供給される。この場合、テストモード中はそれに依存して読み出しをイネーブルにするための信号ＰＳＥが生成される。また、ノーマルモード中は内部読み出しイネーブル制御信号が生成される。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、冒頭で述べた形式の集積回路において、規格に合致しごく僅かなコストでテストできるように構成することである。さらに本発明の課題は、外部での手間をほとんどかけずにそのような回路を多数、テストする方法を提供することにある。
【０００７】
本発明によればこの課題は、集積回路における機能ユニットの機能テストを実行する第１の動作モードと、前記機能ユニットをノーマルモードで作動させる第２の動作モードと、データ値の供給および送出のため、前記機能ユニットおよびデータ信号用の端子とそれぞれ結合されているデータ出力ドライバおよびデータ入力信号パスと、制御信号を供給するための入力端子と、制御回路とが設けられており、設定された動作モードに依存して該制御回路により、ノーマルモード中はデータ入力信号パスが前記制御信号の種々の状態によりオン状態またはオフ状態にされ、テストモード中はデータ出力ドライバが前記制御信号の種々の状態によりオン状態またはオフ状態にされ、前記制御回路はデマルチプレクサを有しており、該デマルチプレクサは入力側で入力端子と接続されており、該デマルチプレクサは第２の制御信号により制御され、該デマルチプレクサの出力側の１つによりマルチプレクサが制御され、該マルチプレクサの入力側には、一定の信号レベルならびに読み出し動作モードを設定する第３の制御信号が供給され、該マルチプレクサにより出力側で前記データ出力ドライバがオン状態またはオフ状態にされることを特徴とする集積回路により解決される。さらに上記の課題は、データ信号用の端子に関して複数の集積回路をパラレルに接続し、該複数の集積回路の入力端子にそれぞれ別個に供給される制御信号のうちの１つだけに第１の状態をとらせ、他のすべての制御信号には共通に別の状態をとらせ、前記第１の状態のとき、前記デマルチプレクサを第２の制御信号により制御し、該デマルチプレクサの出力側の１つによりマルチプレクサを制御し、該マルチプレクサの入力側に、一定の信号レベルならびに読み出し動作モードを設定する第３の制御信号を供給することを特徴とする、複数の集積回路のテスト方法により解決される。
【０００８】
【発明の実施の形態】
たとえばＤＤＲ ＳＤＲＡＭは制御信号供給のため、いずれにせよ上述の入力端子を有している。ＪＥＤＥＣ規格によればこの端子はＤＭパッドと呼ばれる。これによってメモリチップのノーマルモード中、書き込み方向においてデータをバイトごとにマスクすることができる。つまりこの場合、ＤＭパッドに加わる制御信号が所定の状態たとえば高レベルをとったとき、ＤＭパッドにより影響を受けるデータバイトがブロックされ、メモリチップ内部では受け取られない。このようにして、本発明により付加的に設けられている特徴によれば複雑な回路を用いずにテストモード中、テスト信号結果のパラレルな駆動を阻止することができる。
【０００９】
この場合、デマルチプレクサが設けられており、これは入力側でＤＭパッドと接続されている。出力側においてデマルチプレクサはノーマルモード中、ＤＭパッドに入力される制御信号の通常の動作機能をメモリチップ内の他の機能ユニットへ転送するために用いられる。したがってノーマルモード中、データ入力信号パスをＤＭパッドに入力される制御信号によってマスク可能であり、つまり遮断可能である。テストモード中、このデマルチプレクサは出力側でマルチプレクサの切換制御入力側を制御する。これによりＤＭパッドに入力された信号に依存して一定のレベル値が転送されるかまたは、メモリチップ内部で読み出し動作を制御する他のやり方で生成された制御信号が転送されるようになる。このマルチプレクサの出力側によって、メモリチップにおけるデータ出力ドライバの１つが選択制御される。テストモード中にデマルチプレクサが上述の出力側に切り換えられている場合、ＤＭパッドに入力された信号に依存してマルチプレクサは選択的に一定のレベルまたは読み出し制御信号に切り換えられる。１つめの事例ではデータ出力ドライバは遮断され、２つめの事例ではデータ出力ドライバは読み出し制御信号に依存してトリガ可能である。
【００１０】
つまり全体として、自動テスト装置によりＤＭパッドに対し制御信号を外部で形成することにより、チップ内部においてデータ信号端子のデータ出力ドライバをオン／オフできるようになる。このようにして自動テスト装置は、ただ１つのメモリチップにおけるデータ信号出力側の１つまたは複数をアクティブにし、テスト出力データについて問い合わせることができる。その際、複数のメモリチップがパラレルに駆動されてそれらの出力信号が読み出し不可能になってしまうことが回避される。本発明の格別な利点は、チップ内部でも自動テスト装置の側でも余計なコストがほとんど必要とされないことである。また、ＤＭパッドは他の理由でいずれにせよ自動テスト装置のチャネルと接続されている。したがってテストすべきチップの場合によっては用いられるパッドを制御するために、標準的に必要とされるテスタチャネル以外のチャネルは不要である。これにより多数のＤＤＲ ＳＲＡＭをパラレルに制御することができ、このことで自動テスト装置の利用効率ひいてはテストコストがかなり僅かに抑えられるようになる。
【００１１】
半導体チップの様々な動作状態はアドレス入力側を介してメモリチップへ伝えられる。ノーマルモード中、アドレス入力側へメモリチップにおける１つまたは複数のメモリセルを選択するためのアドレスが入力される。さらにそれらのアドレス入力側は制御信号入力のために用いられ、この制御信号はノーマルモード中は許可されていない特別な時間窓内にたいていはデータビットの特定のシーケンスを有している。その後、メモリチップはまずはじめにまえもって設定されていたノーマルモードからＴＭＣＯＭＰと呼ばれるテストモードへと切り替えられる。ＴＭＣＯＭＰモード中、たとえば内部的に広範囲にわたり自動的に進行するテスト（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆｔｅｓｔ）によってメモリセルフィールドにおける特定の領域のエラー状態に関する情報が求められる。ついでその情報はテスト装置へ出力され、それによってテスト装置は欠陥メモリセルまたは回路ブロックと対応する冗長素子との置き換えを制御する。本発明によればさらに別のテストモードが形成される。そのテストモードはやはり、メモリチップのアドレス入力側を介して入力されるまえもって取り決め可能な命令シーケンスにより設定され、これはＴＭＲＤＩＳモードと呼ばれる。ＴＭＲＤＩＳモードを指示する制御信号は第１のマルチプレクサを制御し、それをノーマルモードまたはＴＭＣＯＭＰ動作からＴＭＲＤＩＳ動作へと切り替え、その結果、ＤＭパッドからマルチプレクサの制御入力側へトランスペアレントな信号パスが切り替えられることになる。ついでアドレス端子を介した相応の命令入力により、ＴＭＲＤＩＳモードからＴＭＣＯＭＰモードへと再び切り替えられる。
【００１２】
種々の従属請求項には本発明の別の実施形態が示されている。それによればＤＭパッドはＪＥＤＥＣ規格に従いＤＤＲ ＳＤＲＡＭに設けるべき端子面であり、これはたいていボンディングワイヤを介してケーシングの端子ピンと接触接続されているべきものである。したがってＤＭパッドを外部からじかにケーシングピンを介して制御することができる。ＤＭパッドにより書き込み過程においてノーマルモード中にマスク可能なデータ信号数は８ｂｉｔいわゆる１ｂｙｔｅである。マルチプレクサを制御する信号は一定のレベル値に対し低レベルを有している。読み出し動作モード信号は書き込み過程中は低レベルであり、読み出し動作をアクティブにするためには高レベルである。遮断された出力ドライバはトライステートモードすなわち高抵抗である。
【００１３】
次に、図面に示された実施例に基づき本発明について詳しく説明する。
【００１４】
【実施例】
図面に示されているＤＤＲ ＳＤＲＡＭの一部分には、ＤＭパッド１０、複数のアドレスパッド２０，２１，２２ならびに複数のデータ入出力パッド２３，２４，２５が描かれている。アドレスパッドの個数は、アドレッシングすべき個々のメモリセルの量に合わせられている。データ入出力側の個数をたとえば３２ｂｉｔつまり４ｂｙｔｅとすることができる。ＤＭパッド１０は、ボンディングワイヤ１１を介してケーシング１３の端子ピン１２と接続されている。回路内部でＤＭパッド１０は制御回路３０と接続されている。制御回路３０によれば、ノーマルモード中データパット２３，２４，２５のそれぞれ１つに割り当てられた入力信号パス４０をマスク可能であり、他方、テストモード中はデータパッド２３，２４，２５と接続されたデータ出力ドライバ４１を遮断可能である。
【００１５】
詳しく説明すると、制御回路３０はデマルチプレクサ３１を有している。これは入力側でＤＭパッド１０と接続されている。制御信号入力側では２つの制御信号ＴＭＣＯＭＰならびにＴＭＲＤＩＳがデマルチプレクサ３１へ供給される。信号ＴＭＣＯＭＰによってテストモードであることが表され、信号ＴＭＲＤＩＳによってテストモード中の特別な別のモードに入っていることが表される。デマルチプレクサ３１の第１の出力側００はノーマルモード中、イネーブル状態にあり、データ信号パッド２３，２４，２５と接続されたデータ入力信号パス４０を制御する。ＤＭパッドに供給される信号の信号状態に応じて、バイトごとにパラレルに制御されるデータ入力信号パス４０をマスク可能であり、つまり遮断可能である。デマルチプレクサ３１の第２の出力側１０はＴＭＣＯＭＰモード中、アクティブにされる。この動作モードに割り当てられている機能ユニットには参照符号４２で表されており、これによりメモリセルフィールド４３中のメモリセル４４の動作機能がテストされる。
【００１６】
ビルトインセルフテストを実行するこの回路４２のテスト結果はテスト終了時、データ出力ドライバ４１を介してデータ信号パッド２３，２４，２５へ転送される。デマルチプレクサ３１の出力側０１は動作モードＴＭＲＤＩＳ中、イネーブル状態にされる。これはマルチプレクサ３２の制御入力側と接続されている。ＤＭパッド１０に加わる制御信号に依存して、マルチプレクサ３２はそのポジション１またはポジション０で駆動される。ポジション１のとき、一定のレベルたとえば「０」が転送され、これによってデータ信号パッド２３，２４，２５と接続された出力ドライバ４１が制御される。ポジション０のとき、読み出しモードを制御する信号Ｒがマルチプレクサ３２の出力側へ転送される。出力ドライバ４１はポジション１のときは遮断されており、ポジション０のときは信号Ｒの状態に応じて接続または遮断される。この場合、それぞれ１ｂｙｔｅつまり８つのデータ入力信号パス４０ならびにデータ出力ドライバ４１を、デマルチプレクサ３１の出力側００もしくはマルチプレクサ３２の出力側により制御することができる。
【００１７】
アドレスパッド２０，２１，２２を介して適切な命令シーケンスが入力された後、信号ＴＭＣＯＭＰならびにＴＭＲＤＩＳがチップ内部で発せられる。制御信号ＴＭＣＯＭＰによって指示されたテストモードは、ＤＤＲ ＳＤＲＡＭにおいて慣用のやり方で設けられている。動作モードＴＭＲＤＩＳおよびこの動作モードを指示する制御信号ＴＭＲＤＩＳは、本発明に関連して新たに導入されたものである。テストモードＴＭＲＤＩＳをアクティブにすることで、ＤＭパッド１０からマルチプレクサ３２の制御端子へ信号パスが切り換えられ、その結果、自動テスト装置から端子ピン１２およびＤＭパッド１０を介して供給される制御信号によってマルチプレクサ３２を選択的にポジション１またはポジションゼロで制御可能となる。そしてこれによりポジション１ではバイトごとにまとめられた出力ドライバ４１が確実に遮断状態におかれ、ポジション０では読み出し制御信号Ｒに応じてイネーブル状態にされる。
【００１８】
付加的なテストモードＴＭＲＤＩＳを導入することによりテストモード中、ＤＭパッド１０に付加的な動作機能を割り当てることができる。ＤＭパッド１０に加わる制御信号を自動テスト装置により適切に信号形成することにより、出力ドライバ４１をイネーブル状態にすることができる。一般に同種の多数のメモリチップがパラレルにテストされる。そのようなテストすべきそれぞれ異なるメモリチップの出力パッド２３，２４，２５が、対応するテスタチャネルへパラレルに配線される。ＪＥＤＣ規格によれば、ＤＭパッド１０にはいずれにせよ固有のテスタチャネルが割り当てられている。自動テスト装置によりチップに入力されるテストモード中、複数のＤＭパッドのうちそのつどただ１つのＤＭパッドが高レベルにより選択され制御され、したがってマルチプレクサ３２によりパラレルに接続された多数のメモリチップのうちの１つだけがポジション１にされることによって、出力ドライバ４１の１バイトのセットだけがイネーブル状態にされ、それによってＴＭＣＯＭＰモード中に生成されたテスト出力信号をデータパッド２３，２４，２５を介して出力させることができるようになる。ＴＭＣＯＭＰモードのこのようなテスト結果をそれぞれ異なるメモリチップから自動テスト装置へ送出するため、パラレルにテストされるメモリチップのうち１つのメモリチップのＤＭパッドだけに、相前後してかわるがわる高レベルが供給される。このような共働によって、あるテスト結果が送出されているときには出力側でパラレルに配線されているメモリチップが相反して駆動されないようになる。
【００１９】
ＤＭパッド１０はいずれにせよ自動テスト装置の別個のチャネルと接続されているので、自動テスト装置の側では余分に配線する手間は不要である。また、メモリチップ内の回路は、図面からはっきりとわかるとおりたいして複雑ではない。いずれにせよ設けられているＤＭパッドに上述の付加的な動作機能を割り当てることにより、可能なかぎり多くのメモリチップをパラレルにテストできるようになる。
【図面の簡単な説明】
【図１】ＤＤＲ ＳＤＲＡＭのうち本発明に関連する部分を示す図である。
【符号の説明】
１０ ＤＭパッド
１１ ボンディングワイヤ
１２ 端子ピン
１３ ケーシング
２０，２１，２２ アドレスパッド
２３，２４，２５ データ入出力パッド
３０ ケーシング
３１ デマルチプレクサ
３２ マルチプレクサ
４０ データ入力信号パス
４１ データ出力ドライバ
４３ メモリセルフィールド
４４ メモリセル

Claims (7)

1. 集積回路において、
   該集積回路における機能ユニット（４３，４４）の機能テスト（ＴＭＣＯＭＰ，ＴＭＲＤＩＳ）を実行する第１の動作モードと、
   前記機能ユニット（４３，４４）をノーマルモードで作動させる第２の動作モードと、
   データ値の供給および送出のため、前記機能ユニット（４３，４４）およびデータ信号用の端子（２３，２４，２５）とそれぞれ結合されているデータ出力ドライバ（４１）およびデータ入力信号パス（４０）と、
   制御信号を供給するための入力端子（１０）と、
   制御回路（３０）とが設けられており、設定された動作モードに依存して該制御回路（３０）により、ノーマルモード中はデータ入力信号パス（４０）が前記制御信号の種々の状態によりオン状態またはオフ状態にされ、テストモード（ＴＭＣＯＭＰ，ＴＭＲＤＩＳ）中はデータ出力ドライバ（４１）が前記制御信号の種々の状態によりオン状態またはオフ状態にされ、
   前記制御回路（３０）はデマルチプレクサ（３１）を有しており、該デマルチプレクサ（３１）は入力側で入力端子（１０）と接続されており、該デマルチプレクサ（３１）は第２の制御信号（ＴＭＲＤＩＳ）により制御され、
   該デマルチプレクサ（３１）の出力側の１つ（０１）によりマルチプレクサ（３２）が制御され、該マルチプレクサ（３２）の入力側には、一定の信号レベル（０）ならびに読み出し動作モードを設定する第３の制御信号（Ｒ）が供給され、
   該マルチプレクサ（３２）により出力側で前記データ出力ドライバ（４１）がオン状態またはオフ状態にされることを特徴とする、
   集積回路。
2. 前記入力端子（１０）は、ケーシングピン（１２）が接触接続されている端子である、請求項１記載の集積回路。
3. アドレス信号用の端子（２０，２１，２２）が設けられており、該アドレス端子により前記機能ユニット（４３）内に配置されているメモリセル（４４）のアドレスが供給され、
   該アドレス端子（２０，２１，２２）を介して第２の制御信号（ＴＭＲＤＩＳ）が供給される、
   請求項１または２記載の集積回路。
4. 前記一定の信号レベルは低レベルである、請求項２または３記載の集積回路。
5. データ信号用の端子（２３，２４，２５）を介して機能ユニット（４３）におけるメモリセル（４４）のためのデータ値が供給および送出され、
   それぞれ１つのデータ出力ドライバ（４１）およびそれぞれ１つのデータ入力信号パス（４０）が前記のデータ信号用の端子（２３，２４，２５）の１つと結合されており、
   前記の複数のデータ出力ドライバ（４１）はマルチプレクサ（３２）の出力側により同時に制御され、
   前記の複数のデータ入力信号パス（４０）はデマルチプレクサ（３１）の出力側のうちの１つ（００）により同時に制御される、
   請求項３記載の集積回路。
6. 端子の個数は１バイトを形成するため正確に８個の端子である、請求項５記載の集積回路。
7. 請求項１から６のいずれか１項記載の複数の集積回路のテスト方法において、
   データ信号用の端子（２３，２４，２５）に関して複数の集積回路をパラレルに接続し、
   該複数の集積回路の入力端子（１０）にそれぞれ別個に供給される制御信号のうちの１つだけに第１の状態をとらせ、他のすべての制御信号には共通に別の状態をとらせ、
   前記第１の状態のとき、前記デマルチプレクサ（３１）を第２の制御信号（ＴＭＲＤＩＳ）により制御し、
   該デマルチプレクサ（３１）の出力側の１つ（０１）によりマルチプレクサ（３２）を制御し、該マルチプレクサ（３２）の入力側に、一定の信号レベル（０）ならびに読み出し動作モードを設定する第３の制御信号（Ｒ）を供給することを特徴とする、
   複数の集積回路のテスト方法。

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