JP3573975B2 - 光受信器、位相同期ループ回路、電圧制御発振器および周波数応答可変増幅器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、光通信に使用される光受信器等において、入力データに同期したクロック信号の生成を果たす位相同期ループ(PLL)回路を構成する電圧制御発振回路(VCO)に関する。
【0002】
【従来の技術】
入力データに同期したクロック信号の生成を果たす位相同期ループ(PLL)回路を構成する電圧制御発振回路(VCO)は、制御電圧によって発振周波数が変化する発振器であり、一般にICで使用されるVCOについてはマルチバイブレータ型、リングオシレータ型がある。リングオシレータ型の場合、トランジスタと抵抗だけで構成できるため集積化が容易であり、また原理上、発振信号の位相がπ/2、π、3π/2ずれた4相クロックが出力されるため、周波数比較器を構成する際、必要となるπ/2遅延信号を付加回路なしで生成できる利点を持つ。
一般的なリングオシレータの回路を図5に示す。二段の差動増幅器の出力を互いの入力に正帰還をかけることによって発振が起き、4相クロック信号であるV0、V90、V180、V270を得ることができる。VCOの特性を表す項目として発振周波数及び制御電圧に対する発振周波数の変化の度合いを示す周波数変調感度があり、この方式の場合、発振周波数はトランジスタの遮断周波数fTによって決定される。一般にバイポーラ型トランジスタの遮断周波数はコレクタ−ベース間容量Cbc、ベース−エミッタ間容量Cbe、及び相互コンダクタンスgmとおくと、次に示す(数1)式とあらされる。
【0003】
fT=gm/2π(Cbc+Cbe) ・・・(数1)
Cbc及びCbeの値はデバイスプロセスに依存する。相互コンダクタンスgmは、電子素量をq、コレクタ電流をIc、ボルツマン定数をk、絶対温度をTとおくと、次に示す(数2)式となり、コレクタ電流に比例する。
gm=(q・Ic)/(k・T) ・・・(数2)
したがって図5に示す電圧Vcontを制御し、差動増幅器に流れる電流量I1を変化させることで発振周波数の制御が可能であり、電圧制御発振器として機能する。制御電圧の変化に対する発振周波数の変化をあらわす周波数変調感度は(数1)式より、Cbc及びCbeに依存する。Cbc、Cbeは、複数個のトランジスタを用いて、それぞれのベース、コレクタ、エミッタ端子を並列接続することにより制御でき、例えばnヶのトランジスタを並列接続すればコレクタ−ベース間容量、ベース−エミッタ間容量は、それぞれnCbc、nCbeとなる。本回路では、差動対のトランジスタの並列素子数を変えてCbc、Cbeを変えることにより周波数変調感度を設定することができる。このように差動対の電流を制御して発振周波数を制御する方式の一例として特開平9−326676号公報において知られている。
【0004】
【発明が解決しようとする課題】
従来のリングオシレータ形式のVCO回路では、差動対のトランジスタの並列素子数でCbc及びCbeを変化させ、周波数変調感度を設定していた。しかしCbc及びCbeの値は遮断周波数にも関係しており、発振周波数にも影響を与える。発振周波数を設定するためには(数1)式、(数2)よりコレクタ電流量によって制御可能となるが、実際のトランジスタでは(数2)式の成り立つ範囲は有限であり、したがって発振周波数設定幅も有限となる。以上より従来方式の場合、発振周波数及び周波数変調感度の両方を所望の値に設定することが困難であった。即ち、従来のVCO回路では、発振周波数については差動対に流れる電流量を制御して、トランジスタの遮断周波数fTを変化させ、発振周波数の制御を行い、周波数変調感度については容量値を変えることで所望の値に合わせていた。しかし容量値は発振周波数にも関係するため、発振周波数及び周波数変調感度を同時に所望の値に設計することは困難であった。
【0005】
また、従来方式では、差動対に流れる電流量で発振器の周波数を制御するため、発振器の出力振幅は差動対に接続している抵抗値R1〜R4=Rとし、電流変化量をΔIとするとR・(I1+ΔI)となり電流依存性を持ち、後段の位相比較回路での位相差検出感度が発振周波数によって変化してしまうという問題を有していた。
さらに図5に示す回路方式では、電流源制御電圧Vcontに雑音が加わった場合、発振周波数および出力振幅が変化するため、出力信号のジッタ成分の増加が生じやすくなっていた。
【0006】
本発明の目的は、上記課題を解決すべく、発振周波数および周波数変調感度のそれぞれの設定範囲の拡大を図って設計自由度を大きくできるようにした周波数応答可変増幅器、電圧制御発振器(VCO)および位相同期ループ(PLL)回路を提供することにある。
また、本発明の他の目的は、発振周波数および周波数変調感度のそれぞれの設定範囲の拡大を図って設計自由度を大きくでき、しかも出力振幅の発振周波数依存性を無くすることができるようにした周波数応答可変増幅器、電圧制御発振器(VCO)および位相同期ループ(PLL)回路を提供することにある。
【0007】
また、本発明の他の目的は、発振周波数および周波数変調感度のそれぞれの設定範囲の拡大を図って設計自由度を大きくでき、しかもコモンモード雑音によるジッタ増加も抑制することができるようにした周波数応答可変増幅器、電圧制御発振器(VCO)および位相同期ループ(PLL)回路を提供することにある。また、本発明の他の目的は、位相同期ループ(PLL)回路を光通信に適用可能にしたデジタル光受信器を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明は、リングオシレータ形式の電圧制御発振器であって、発振周波数および周波数変調感度の各々を独立に所望の値に設定可能に構成したことを特徴とする電圧制御発振器である。
また、本発明は、リングオシレータ形式の電圧制御発振器であって、周波数応答速度の異なる少なくとも2つの高速および低速の差動増幅器と、該少なくとも2つの高速および低速の差動増幅器の出力の和をとる加算器とを備え、前記少なくとも2つの高速および低速の差動増幅器の選択比を線形的に変えて発振周波数および周波数変調感度の各々を独立に所望の値に設定可能に構成したことを特徴とする電圧制御発振器である。
また、本発明は、前記電圧制御発振器において、高速および低速段に流れる電流の和を一定とし、出力振幅の発振周波数依存性を無くすように構成したことを特徴とする。
また、本発明は、前記電圧制御発振器において、少なくとも2つの高速および低速の差動増幅器に対して制御信号を差動構成で供給するように構成したことを特徴とする。
【0009】
また、本発明は、直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で2つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の1つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えた第1の周波数応答可変増幅器を設け、直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で2つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の1つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えた第2の周波数応答可変増幅器を設け、前記第1の周波数応答可変増幅器の出力を前記第2の周波数応答可変増幅器の入力とし、前記第2の周波数応答可変増幅器の出力を前記第1の周波数応答可変増幅器の入力とすることで正帰還回路を構成することを特徴とする電圧制御発振器である。
【0010】
また、本発明は、前記の電圧制御発振器を有すること特徴とする位相同期ループ回路である。
また、本発明は、前記の電圧制御発振器と、該電圧制御発振器から出力される発振周波数と入力されるデータとについて位相および周波数を比較する位相・周波数比較器と、該位相・周波数比較器から得られる高周波成分を除去するループフィルタとを有し、該ループフィルタから得られる低周波成分の制御電圧信号を前記電圧制御発振器に入力するように構成したこと特徴とする位相同期ループ回路である。
また、本発明は、送信された光信号を受光する受光素子と、該受光素子で受光された信号を増幅するアンプと、前記の位相同期ループ回路から構成され、前記アンプから得られるデータ信号に同期したクロック信号の生成を行って出力するタイミング抽出回路と、該タイミング抽出回路から得られるクロック信号を用いて前記アンプから得られるデータ信号の識別再生を行って出力する識別再生回路と有することを特徴とするデジタル光受信器である。
【0011】
また、本発明は、直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で2つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の1つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えたことを特徴とする周波数応答可変増幅器である。
【0012】
以上説明したように、トランジスタの並列接続数を変え、周波数応答の異なる2つの高速及び低速の差動増幅器を用意し、それらの和をとり、それぞれの選択比を線形的に変えられる構成とすることにより、発振周波数及び周波数変調感度の独立設定を可能にすることができる。即ち、所望の発振周波数可変範囲が得られるように高速及び低速の発振周波数を設定し、それぞれの選択比を電圧制御し、その制御感度を設定することにより所望の周波数変調感度を得ることができる。
また、高速段及び低速段の選択制御を行う際、高速及び低速段に流れる電流の和を一定とする構成にすることにより、出力振幅の発振周波数依存性を無くすことができる。
また、制御信号を差動構成で供給する構成とすることにより、コモンモード雑音によるジッタ増加を抑制することができる。
【0013】
【発明の実施の形態】
本発明に係るリングオシレータ形式の電圧制御発振回路(VCO回路)、該VOC回路を備え、1つの半導体チップで構成した位相同期ループ(PLL)回路(タイミング抽出回路)、および該PLL回路で構成されたタイミング抽出回路を備えた光通信に使用されるデジタル光受信器の実施の形態について、図面を用いて説明する。
まず、本発明に係るリングオシレータ形式の電圧制御発振回路(VCO回路)の一実施例を図1および図2を用いて詳細に説明する。
周波数応答の異なる少なくとも2つの高速及び低速電流分配器43、44を用意し、Vcontの電圧によって制御される直流電流分配器42を用いて高速側及び低速側に流れる電流比を変えられるようにし、それぞれに流れる電流の和を直流電流源41によって常に一定になるように構成する。この高速側及び低速側の電流分配器43、44の出力信号を加算器45によって合成し、出力バッファ46を通して出力する周波数応答可変増幅器1を構成する。
【0014】
同様に、周波数応答の異なる少なくとも2つの高速及び低速電流分配器49、50を用意し、Vcontの電圧によって制御される直流電流分配器48を用いて高速側及び低速側に流れる電流比を変えられるようにし、それぞれに流れる電流の和を直流電流源41によって常に一定になるように構成する。この高速側及び低速側の電流分配器49、50の出力信号を加算器51によって合成し、出力バッファ52を通して出力する周波数応答可変増幅器2を構成する。
このように周波数応答可変増幅器1と同じ構成をもつ別の周波数応答可変増幅器2を用意し、それぞれの出力V0、V90を互いの増幅器49、50;43、44に正帰還をかけて入力することで電圧制御発振器(VCO)として動作する。
【0015】
図2は、本発明の一実施例を具体化したものであり、トランジスタの並列接続数を変え、周波数応答の異なる少なくとも2つの高速及び低速の差動段H1、L1;H2、L2を用意し、それらの和をとる構成(Vccに対して各高速及び低速の差動段H1、L1;H2、L2のコレクタを抵抗R1〜R4で接続する。)とする。その際、高速及び低速段に流れる電流の和が一定となるようにし、それぞれに流れる電流値を下段の差動対Tr1、Tr2;Tr4、Tr3のベース電圧(図中Vfup及びVfdown)で線形的に変化させ、高速段及び低速段の選択をすることにより発振周波数の制御を行うことができる。高速段及び低速段のトランジスタH1、L1;H2、L2の容量値をそれぞれ(Cbc1+Cbe1)及び(Cbc2+Cbe2)とするとそれぞれのトランジスタの遮断周波数fT1及びfT2は、各々次に示す(数3)式および(数4)式となり、高速段及び低速段の発振周波数の間で線形的にVCOの発振周波数を制御することができる。なお、Cbcはトランジスタのコレクタ−ベース間容量、Cbeはトランジスタのベース−エミッタ間容量、gmは相互コンダクタンスである。
【0016】
fT1=gm/2π(Cbc1+Cbe1) ・・・(数3)
fT2=gm/2π(Cbc2+Cbe2) ・・・(数4)
また、周波数変調感度は高速段及び低速段の選択を行う差動対Tr1、Tr2;Tr4、Tr3においてエミッタ結合間に抵抗R5〜R8を付加することにより電圧制御感度を設定することができ、所望の周波数変調感度が得られる。
このように、発振周波数及び周波数変調感度を設計する際には、まず所望の発振周波数範囲より高速段及び低速段の容量値を決定し、トランジスタの並列接続数を決め、周波数変調感度については高速段及び低速段の選択比の電圧制御感度を設定することにより発振周波数及び周波数変調感度を独立に設定することが可能となる。
また、高速及び低速段に流れる電流の和が一定となるよう定電流源I1;I2をもちいることにより、発振周波数を制御しても出力振幅は常にR・Iとなり出力振幅の発振周波数依存性が無くなる。
また、本方式では発振周波数を制御する電圧は差動構成で供給可能なため、コモンモード雑音によるジッタ増加も抑制することができる。
【0017】
なお、Tr5、Tr6、Tr7、Tr8の各々は、出力バッファ46、52を構成する。またI3〜I6の各々は、Tr5、Tr6、Tr7、Tr8の各々のエミッタに接続された定電流源である。
【0018】
次に、以上説明したリングオシレータ形式の電圧制御発振回路(VCO回路)23を備えた1つの半導体チップで構成した位相同期ループ(PLL)回路(タイミング抽出回路)15、および該PLL回路15で構成されたタイミング抽出回路15を備えた光通信に使用されるデジタル光受信器10について、図3および図4を用いて説明する。
位相同期ループ(PLL)回路15は、図4に示すように、電圧制御発振器(VCO)23、位相・周波数比較器21、ループフィルタ22によって構成される。VCO23は、制御電圧によって発振周波数が変化する発振器であり、出力される発振周波数を位相・周波数比較器21に帰還させている。即ち、位相同期ループ(PLL)回路15は、電圧制御発振器23と、該電圧制御発振器23から出力される発振周波数と入力されるデータとについて位相および周波数を比較する位相・周波数比較器21と、該位相・周波数比較器21から得られる高周波成分を除去するループフィルタ22とを有し、該ループフィルタ22から得られる低周波成分の制御電圧信号を前記電圧制御発振器23に入力するように構成する。
【0019】
PLL回路15で構成されたタイミング抽出回路15を備えた光通信に使用されるデジタル光受信器10は、図3に示すように、受光素子12、プリアンプ13、ポストアンプ14、タイミング抽出回路15及び識別再生回路16によって構成される。発振周波数光ファイバ通信において光送信器より送られた光信号は光ファイバ11を媒体として光受信器10へと伝送され、光受信器10で元の電気信号へと変換される。即ち、光受信器10は、送信された光信号を受光する受光素子12と、該受光素子12で受光された信号を増幅するアンプ13、14と、前記位相同期ループ回路15から構成され、前記アンプ14から得られるデータ信号に同期したクロック信号の生成を行って出力するタイミング抽出回路15と、該タイミング抽出回路15から得られるクロック信号を用いて前記アンプ14から得られるデータ信号の識別再生を行って出力する識別再生回路16とによって構成される。従って、タイミング抽出回路15及び識別再生回路16は、入力データに同期したクロック信号の生成を行い、そのクロック信号を用いて入力信号の識別再生を行うものであり、位相同期ループ(PLL)技術を用いたタイミング抽出及び識別再生回路の集積化が有効となり、デジタル光受信器10の小型化、および低価格化を図ることができる。
【0020】
【発明の効果】
本発明によれば、発振周波数及び周波数変調感度を独立に設定することが可能となり、それぞれの設定範囲の拡大が図れ、電圧制御発振器(VCO)として、更には位相同期ループ(PLL)回路として設計自由度が大きくすることができる効果を奏する。
また、本発明によれば、本方式において、更に、高速段及び低速段の選択制御を行う際、高速及び低速段に流れる電流の和を一定とする構成にすることにより、出力振幅の発振周波数依存性も無くすことができる効果を奏する。
【0021】
また、本発明によれば、本方式において、更に、発振周波数を制御する電圧を差動構成で供給可能にしたことにより、コモンモード雑音によるジッタ増加も抑制することができる効果を奏する。
また、本発明によれば、位相同期ループ(PLL)技術を用いたタイミング抽出及び識別再生回路の集積化が有効となり、デジタル光受信器の小型化、および低価格化を図ることができる効果を奏する。
【図面の簡単な説明】
【図1】本発明に係るリングオシレータ形式の電圧制御発振器(VCO)の実施例を示す構成図である。
【図2】図1に示す電圧制御発振器(VCO)の一実施例を具体的に示す回路図である。
【図3】本発明に係る光受信器の構成を示す図である。
【図4】本発明に係る位相同期ループ(PLL)回路の構成を示す図である。
【図5】従来のリングオシレータ回路を示す図である。
【符号の説明】
11…光ファイバ、12…受光素子、13…プリアンプ、14…ポストアンプ、15…タイミング抽出回路(PLL回路)、16…識別再生回路、21…位相・周波数比較器、22…ループフィルタ、23…電圧制御発振器(VCO)、41、47…直流電流源、42、48…直流電流分配器、43、49…高速電流分配器、44、50…低速電流分配器、45、51…加算器、46、52…出力バッファ、R1〜R8…差動増幅器を構成する抵抗、Vcc…電源、GND…グラウンド電位、V0、V90、V180、V270…リングオシレータの出力信号、Vcont、Vfup、Vfdown…発振周波数制御電圧、I1、I2…リングオシレータを構成する差動増幅器に流れる定電流電源、H1、H2…高速トランジスタ対、L1、L2…低速トランジスタ対。
Claims (5)
- 直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で2つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の1つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えた第1の周波数応答可変増幅器を設け、
直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で2つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の1つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えた第2の周波数応答可変増幅器を設け、
前記第1の周波数応答可変増幅器の出力を前記第2の周波数応答可変増幅器の入力とし、前記第2の周波数応答可変増幅器の出力を前記第1の周波数応答可変増幅器の入力とすることで正帰還回路を構成することを特徴とする電圧制御発振器。 - 請求項1記載の電圧制御発振器を有すること特徴とする位相同期ループ回路。
- 請求項1記載の電圧制御発振器と、該電圧制御発振器から出力される発振周波数と入力されるデータとについて位相および周波数を比較する位相・周波数比較器と、該位相・周波数比較器から得られる高周波成分を除去するループフィルタとを有し、該ループフィルタから得られる低周波成分の制御電圧信号を前記電圧制御発振器に入力するように構成したこと特徴とする位相同期ループ回路。
- 送信された光信号を受光する受光素子と、該受光素子で受光された信号を増幅するアンプと、請求項2または3記載の位相同期ループ回路から構成され、前記アンプから得られるデータ信号に同期したクロック信号の生成を行って出力するタイミング抽出回路と、該タイミング抽出回路から得られるクロック信号を用いて前記アンプから得られるデータ信号の識別再生を行って出力する識別再生回路と有することを特徴とする光受信器。
- 直流電流を発生する電流源と、該電流源の出力を入力分配信号に応じた比率で2つに分配する直流電流分配器と、該直流電流分配器で分配された出力電流の1つを入力切換信号に応じて高速に分配する高速電流分配器と、前記直流電流分配器で分配された出力電流のもう一方を入力切換信号に応じて低速に分配する低速電流分配器と、前記高速電流分配器の出力と低速電流分配器の出力とを加算する加算器と、該加算器の出力電圧を受けて出力する出力バッファとを備えたことを特徴とする周波数応答可変増幅器。
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