JP5719164B2 - 力率改善回路 - Google Patents

Description

この発明は力率改善回路に関する。

よく知られた平滑コンデンサ付の全波整流回路では、平滑コンデンサの端子間の電圧よりも交流入力電圧が小さい場合にはダイオードブリッジによって電流が遮断される。このため、入力電圧のピーク値付近でのみダイオードブリッジを介して平滑コンデンサに電流が流れる。このようなピーク状の電流には大量の高調波成分が含まれているので、送配電系統に障害を引き起こしたり、通信障害の原因になったり、電子制御機器を誤動作させたりするおそれがある。

このため、近年では、力率改善（ＰＦＣ：Power Factor Correction）回路（高力率コンバータとも称する）が広く用いられるようになっている。力率改善回路には多くの種類があるが、よく用いられる回路構成は、全波整流回路の後段にチョッパ回路が接続された２コンバータ方式と呼ばれるものである。

２コンバータ方式の力率改善回路では、インダクタに流れる電流の違いによって電流臨界モード（ＣＲＭ：CRitical conduction Mode）と、電流連続モード（ＣＣＭ：Continuous Conduction Mode）の２つの動作モードが一般に用いられる（たとえば、非特許文献１参照）。いずれの動作モードの場合も、全波整流回路の出力電圧とチョッパ回路の出力電圧とに基づいてスイッチングトランジスタのオン時間およびオフ時間が設定される。これによって、入力電流が正弦波状になるようにインダクタ電流が制御されるともに、出力電圧の大きさが制御される。

杉本 雅俊、他１名、「昇圧コンバータによる力率改善回路の設計」、トランジスタ技術増刊 電源回路設計２００９、ＣＱ出版株式会社、２００９年５月、ｐ．１７１〜１８８

ところで、力率改善回路における制御はかなり複雑であるので、実際の回路設計では、多くのメーカから販売されている専用ＩＣ（Integrated Circuit）を利用するのが便利である。専用ＩＣを使用するにあたっては、トランジスタの定格電圧を超えないようにするとともに、専用ＩＣが正常に動作する適正電圧範囲を満たすように回路パラメータを決定する必要がある。

しかしながら、適正電圧範囲を満たすように回路パラメータを決定すると、力率改善回路を広範囲な交流入力電圧（実効値）に対応可能にすることが困難になる。たとえば、前述の非特許文献１には、富士電機製の専用ＩＣ（型番：ＦＡ５００Ａ／５５０１Ａ）を用いた力率改善回路の設計例が記載されている。この専用ＩＣにおいて全波整流回路の出力（全波整流波形）の分圧電圧を検出するための端子はＭＵＬ端子と呼ばれる。ＭＵＬ端子の入力電圧のピーク値は最低で約１．４Ｖ、最大で定格の５Ｖにする必要がある（非特許文献１のｐ．１８１参照）。したがって、入力電圧（実効値）の最小値と最大値との比は最大で約３倍が限度である。これ以上の入力電圧範囲（実効値）に対応する必要がある場合には、入力電圧範囲を分けて入力電圧範囲ごとに異なる回路パラメータにする必要がある。

ケーブルテレビシステムの中継増幅器で用いられる電源装置の設計においても上記と同様の理由で入力電圧範囲が問題となる場合がある。詳しくは後述するが、上記ケーブルテレビシステムの中継増幅器は、２０〜３０Ｖ（実効値）の電源電圧で動作するもの、４０〜６０Ｖ（実効値）の電源電圧で動作するもの、９０〜１１０Ｖの電源電圧で動作するものの３種類が混在している。中継増幅器に用いられる電源装置では、高調波電流による障害を防止する必要があるので力率改善回路を設けることが望ましい。ところが、上述した力率改善回路の入力電圧範囲の制約のために、現状では、２０〜６０Ｖ用の電源装置と９０〜１１０Ｖ用の電源装置とに分けて設計する必要がある。

広範囲な入力電圧範囲に対応する他の方法として、電源装置の前段にトランスを配置し、トランスのタップ切替によって電源装置への電源入力範囲を調整することが考えられる。しかしながら、トランスを利用する方法は、中継増幅器を含む装置全体の体積および重量の増加につながるばかりか、電源効率の点でも問題がある。

この発明は、上記の問題点を考慮してなされたものであり、その目的は、従来よりも広範囲の交流入力電圧範囲に対応可能な力率改善回路を提供することである。

この発明の一局面による力率改善回路は、整流回路と、チョッパ回路と、第１の分圧回路と、制御回路とを備える。整流回路は、交流入力電圧を全波整流する。チョッパ回路は、整流回路の出力電圧を定電圧に変換して出力する。第１の分圧回路は、整流回路の出力電圧を分圧して出力する。第１の分圧回路は、整流回路の出力電圧のピーク値が第１の閾値より大きいときには、整流回路の出力電圧のピーク値が第１の閾値以下のときに比べて分圧比を小さくする。第１の分圧回路は、整流回路の出力電圧のピーク値が第１の閾値より大きな値である第２の閾値より大きいときには、整流回路の出力電圧のピーク値が第１の閾値より大きくかつ第２の閾値以下のときに比べてさらに分圧比を小さくする。制御回路は、第１の分圧回路の出力電圧に応じて、チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる。

好ましくは、上記の力率改善回路は、チョッパ回路の出力電圧を分圧して出力する第２の分圧回路をさらに備える。第２の分圧回路は、整流回路の出力電圧のピーク値が第３の閾値より大きいときには、整流回路の出力電圧のピーク値が第３の閾値以下のときに比べて分圧比を小さくする。第２の分圧回路は、整流回路の出力電圧のピーク値が第３の閾値より大きな値である第４の閾値より大きいときには、整流回路の出力電圧のピーク値が第３の閾値より大きくかつ第４の閾値以下のときに比べてさらに分圧比を小さくする。この場合、制御回路は、第１および第２の分圧回路の出力電圧に応じて、チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる。

好ましくは、第１の分圧回路は、各々が１または複数の抵抗素子を有する第１〜第８の抵抗部と、各々が１または複数の容量素子を有する第１および第２の容量部と、各々が第１および第２の主電極ならびに制御電極を有する第１および第２のスイッチング素子とを含む。第１および第２の抵抗部は、整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に接続される。第３および第４の抵抗部は、整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に、かつ、第１および第２の抵抗部の全体と並列に接続される。第５〜第８の抵抗部は、整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に、かつ、第１および第２の抵抗部の全体ならびに第３および第４の抵抗部の全体と並列に接続される。第１の容量部は、第２の抵抗部と並列に接続される。第２の容量部は、第４の抵抗部と並列に接続される。第１のスイッチング素子の主電極間は、第７および第８の抵抗部の全体と並列に接続される。第１のスイッチング素子は、第１の抵抗部と第２の抵抗部との接続ノードの電圧を制御電極に受け、制御電極に受ける電圧が所定の第５の閾値を超えたときにオン状態に切替わる。第２のスイッチング素子の主電極間は、第８の抵抗部と並列に接続される。第２のスイッチング素子は、第３の抵抗部と第４の抵抗部との接続ノードの電圧を制御電極に受け、制御電極に受ける電圧が所定の第６の閾値を超えたときにオン状態に切替わる。第１の分圧回路の出力電圧は、第５の抵抗部と第６の抵抗部との接続ノードから出力される。上記の第１の閾値は、第３の抵抗部の抵抗値と第４の抵抗部の抵抗値との比、および第６の閾値によって決まる。第２の閾値は、第１の抵抗部の抵抗値と第２の抵抗部の抵抗値との比、および第５の閾値によって決まる。

好ましくは、第１および第２のスイッチング素子の各々は、トランジスタである。第５の閾値および第６の閾値は、トランジスタの閾値電圧である。この場合、第３の抵抗部の抵抗値と第４の抵抗部の抵抗値との和で第４の抵抗部の抵抗値を割った値は、第１の抵抗部の抵抗値と第２の抵抗部の抵抗値との和で第２の抵抗部の抵抗値を割った値よりも大きい。

この発明の他の局面による力率改善回路は、整流回路と、チョッパ回路と、第１の分圧回路と、制御回路とを備える。整流回路は、交流入力電圧を全波整流する。チョッパ回路は、整流回路の出力電圧を定電圧に変換して出力する。第１の分圧回路は、整流回路の出力電圧を分圧して出力する。第１の分圧回路は、整流回路の出力電圧のピーク値が、複数の第１の閾値によって区分される３以上の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど分圧比を小さくする。制御回路は、第１の分圧回路の出力電圧に応じて、チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる。

好ましくは、チョッパ回路の出力電圧を分圧して出力する第２の分圧回路をさらに備える。第２の分圧回路は、整流回路の出力電圧のピーク値が、複数の第２の閾値によって区分される３以上の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど分圧比を小さくする。この場合、制御回路は、第１および第２の分圧回路の出力電圧に応じて、チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる。

この発明によれば、全波整流回路の出力電圧のピーク値に応じて第１の分圧回路の分圧比を変化させることによって、力率改善回路を従来よりも広範囲の交流入力電圧範囲に対応可能にすることができる。

この発明の実施の形態１による力率改善回路１の構成を示す回路図である。 図１に示す制御回路１２の構成の一例を示すブロック図である。 この発明の実施の形態２による力率改善回路２の構成を示す回路図である。 図３の入力ノードＮ１，Ｎ２間に入力される交流電圧とＭＵＬ端子の入力電圧との関係の一例を示す図である。 この発明の実施の形態３による力率改善回路３の構成を示す回路図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［力率改善回路の構成］
図１は、この発明の実施の形態１による力率改善回路１の構成を示す回路図である。図１を参照して、力率改善回路１は、電流臨界モードで動作する２コンバータ形式の回路であり、ノードＮ１，Ｎ２間に入力された交流電圧を直流電圧に変換してノードＮ７，Ｎ８間から出力する。力率改善回路１は、全波整流回路１０と、昇圧チョッパ回路１１と、第１の分圧回路１３と、第２の分圧回路１４と、制御回路１２と、コンデンサＣ２〜Ｃ５と、抵抗素子Ｒ２〜Ｒ５とを含む。

全波整流回路１０は、ブリッジ接続されたダイオードＤ２〜Ｄ５を含む。全波整流回路１０は、ノードＮ１，Ｎ２から入力された単相交流電圧を全波整流してノードＮ３，Ｎ４から出力する。図１において出力ノードＮ３が正極側であり、出力ノードＮ４が負極側である。負極側の出力ノードＮ４は、力率改善回路１の出力ノードＮ８と直結され基準電位（０Ｖ）を与える接地ノードＧＮＤとして用いられる。

昇圧チョッパ回路１１は、全波整流回路１０の出力電圧（全波整流波形）を、所定の定電圧の直流電圧に昇圧して出力ノードＮ５，Ｎ６から出力する（出力ノードＮ５，Ｎ６は力率改善回路１の出力ノードＮ７，Ｎ８とそれぞれ接続される）。図１に示すように、昇圧チョッパ回路１１は、インダクタＬ１と、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタＱ１と、ダイオードＤ１と、電解コンデンサＣ１と、抵抗素子Ｒ１と、インダクタＬ２とを含む。

インダクタＬ１とダイオードＤ１は、全波整流回路１０の出力ノードＮ３と昇圧チョッパ回路１１の出力ノードＮ５との間にこの順で直列に接続される。ダイオードＤ１のカソードは出力ノードＮ５と接続される。ＮＭＯＳトランジスタＱ１と抵抗素子Ｒ１は、ダイオードＤ１のアノード（ノードＮ９）と、出力ノードＮ６との間にこの順で直列に接続される。ＮＭＯＳトランジスタＱ１のゲートは抵抗素子Ｒ４を介して制御回路１２のＯＵＴ端子に接続される。ＮＭＯＳトランジスタＱ１と抵抗素子Ｒ１との接続ノードＮ１０は、抵抗素子Ｒ５とコンデンサＣ４とによって構成されるローパルフィルタを介して制御回路１２のＩＳ端子に接続される。電解コンデンサＣ１は、出力ノードＮ５，Ｎ６間に接続される電圧平滑化用のコンデンサである。インダクタＬ２はインダクタＬ１と磁気結合し、インダクタＬ１，Ｌ２によってトランスＴＲが構成される。インダクタＬ２の一端は接地ノードＧＮＤと接続され、他端は抵抗素子Ｒ３を介して制御回路１２のＺＣＤ端子に接続される。

分圧回路１３は、全波整流回路１０の出力電圧（ノードＮ３の電圧Ｖ３）を分圧して制御回路１２のＭＵＬ端子に出力する。図１に示すように、分圧回路１３は、抵抗素子Ｒ１１〜Ｒ１５と、コンデンサＣ１１と、ＮＰＮ型のバイポーラトランジスタＱ１１とを含む。

抵抗素子Ｒ１１，Ｒ１２は、全波整流回路１０の出力ノードＮ３，Ｎ４間にこの順で直列に接続される。コンデンサＣ１１は抵抗素子Ｒ１２と並列に接続される。抵抗素子Ｒ１３〜Ｒ１５は、出力ノードＮ３，Ｎ４間にこの順で直列に接続される。バイポーラトランジスタＱ１１のベースは抵抗素子Ｒ１１，Ｒ１２の接続ノードＮ１１に接続され、エミッタは出力ノードＮ４（接地ノードＧＮＤ）に接続され、コレクタは抵抗素子Ｒ１４，Ｒ１５の接続ノードＮ１３に接続される。抵抗素子Ｒ１３，Ｒ１４の接続ノードＮ１２は、制御回路１２のＭＵＬ端子に接続される。分圧回路１３の動作については後述する。なお、抵抗素子Ｒ１１〜Ｒ１５の抵抗値は、各抵抗素子を流れる電流による消費電力が問題とならない程度に大きな値が用いられる。

分圧回路１４は、昇圧チョッパ回路１１の出力電圧（ノードＮ５の電圧Ｖ５）を分圧して制御回路１２のＦＢ端子に出力する。図１に示すように、分圧回路１４は、昇圧チョッパ回路１１の出力ノード間に直列接続された抵抗素子Ｒ１６，Ｒ１７を含む。抵抗素子Ｒ１６，Ｒ１７の接続ノードＮ１４は、制御回路１２のＦＢ端子と接続される。ＦＢ端子に入力される電圧Ｖ１４（接続ノードＮ１４の電圧）は、電圧Ｖ５に分圧回路１４の分圧比を乗じた値になる。抵抗素子Ｒ１６，Ｒ１７の抵抗値をそれぞれｒ１６，ｒ１７とすると、分圧回路１４の分圧比はｒ１７／（ｒ１６＋ｒ１７）で与えられる。

制御回路１２は、分圧回路１３，１４の各出力電圧に基づいてＮＭＯＳトランジスタＱ１のオン時間およびオフ時間を設定する。ＮＭＯＳトランジスタＱ１がオンのときにインダクタＬ１に流れる電流が増加し、ＮＭＯＳトランジスタＱ１がオフのときにインダクタＬ１を流れる電流が減少するので、ＮＭＯＳトランジスタＱ１のオン時間およびオフ時間を調整することによって、入力ノードＮ１，Ｎ２へ入力される電流が正弦波状になるように調整することができるのと同時に、昇圧チョッパ回路１１の出力電圧Ｖ５の大きさを調整することができる。

図１に示すように制御回路１２は、既に述べたＦＢ端子、ＭＵＬ端子、ＩＳ端子、ＯＵＴ端子、およびＺＣＤ端子の他に、ＧＮＤ端子、Ｖｃｃ端子、およびＣＯＭＰ端子を有する。ＧＮＤ端子は、全波整流回路１０の負極側の出力ノードＮ４（接地ノードＧＮＤ）と接続される。制御回路１２の駆動電圧が入力されるＶｃｃ端子は、抵抗素子Ｒ２を介して全波整流回路１０の正極側の出力ノードＮ３と接続されるとともに、平滑用の電解コンデンサＣ３を介して負極側の出力ノードＮ４（接地ノードＧＮＤ）と接続される。

［制御回路の構成および動作］
図２は、図１に示す制御回路１２の構成の一例を示すブロック図である。図２を参照して、制御回路１２は、差動増幅器５４と、乗算器５０と、比較器５１，５２と、ＲＳ（Reset-Set）フリップフロップ５３と、増幅器５５とを含む。図２において、制御回路１２のＶｃｃ端子およびＧＮＤ端子の図示は省略している。

差動増幅器５４は、ＦＢ端子を介して検出した分圧回路１４の出力電圧Ｖ１４と参照電圧Ｖｒｅｆ２との差を増幅して出力する。参照電圧Ｖｒｅｆ２に分圧回路１４の分圧比の逆数を乗じた値が、昇圧チョッパ回路１１の出力電圧Ｖ５の目標値になる。なお、差動増幅器５４の出力ノード（ＣＯＭＰ端子に接続される）と接地ノードＧＮＤとの間には、差動増幅器５４の高周波成分を除去するためのコンデンサＣ５が接続される。

乗算器５０は、分圧回路１３の出力電圧Ｖ１２（全波整流波形）と差動増幅器５４の出力電圧（定電圧）とを乗算する。乗算器５０の出力電圧ＶＭがインダクタＬ１を流れる電流の目標値となる。

比較器５１は、ＩＳ端子を介して入力された抵抗素子Ｒ１の電圧ＶＱと乗算器５０の出力電圧ＶＭとを比較する。比較結果はＲＳフリップフロップ５３のリセット端子（Ｒ）に入力される。ＮＭＯＳトランジスタＱ１がオン状態のときには、抵抗素子Ｒ１によってインダクタＬ１を流れる電流ＩＬ１が検出される。このインダクタ電流ＩＬ１が乗算器５０の出力電圧ＶＭに対応する目標電流値を超えている場合には、ＲＳフリップフロップ５３がリセットされるので、ＮＭＯＳトランジスタＱ１がオフ状態になる。

比較器５２は、ＺＣＤ端子を介して入力されたインダクタＬ２の電圧ＶＬ２と参照電圧Ｖｒｅｆ１とを比較する。比較結果はＲＳフリップフロップ５３のセット端子（Ｓ）に入力される。インダクタＬ２の電圧ＶＬ２は、ＮＭＯＳトランジスタＱ１がオン状態からオフ状態に切替わると反転する。ＮＭＯＳトランジスタＱ１がオフ状態のときはインダクタＬ１を流れる電流ＩＬ１が徐々に減少し、やがてインダクタＬ１を流れる電流ＩＬ１が０になるとインダクタＬ２の電圧ＶＬ２は急速に低下する。この結果、インダクタＬ２の電圧ＶＬ２が参照電圧Ｖｒｅｆ１まで低下すると、比較器５２の出力が反転するので、ＲＳフリップフロップ５３がセット状態になり、トランジスタＱ１が再びオン状態になる。このように比較器５２は、インダクタＬ１を流れる電流ＩＬ１が０になるときを検出しており、インダクタ電流ＩＬ１が０になると、トランジスタＱ１がオン状態になることにより再びインダクタ電流ＩＬ１が流れる。

増幅器５５はＲＳフリップフロップ５３の出力電圧を増幅し、増幅された電圧はＯＵＴ端子を介してＮＭＯＳトランジスタＱ１のゲートに入力される。

以上の比較器５１，５２の機能によって、インダクタＬ１を流れる電流ＩＬ１は三角波状のパルス波形になり、各パルスのピークを結んだ包絡線の形状が正弦波（全波整流波形）になる。インダクタ電流ＩＬ１に含まれるリップル分がノードＮ３，Ｎ４間に接続されたコンデンサＣ２によって除去されることにより、最終的に正弦波状の入力電流Ｉｉｎが得られる。

［分圧回路１３の動作］
次に分圧回路１３の動作について説明する。分圧回路１３に設けられたコンデンサＣ１１は、全波整流回路１０の出力電圧のピーク値が抵抗素子Ｒ１１，Ｒ１２によって分圧された電圧Ｖ１１を保持する。抵抗素子Ｒ１１〜Ｒ１５の抵抗値をそれぞれｒ１１〜ｒ１５で表わすと、この電圧Ｖ１１は、全波整流回路１０の出力電圧のピーク値をｒ１２／（ｒ１１＋ｒ１２）倍した値に等しい。この電圧Ｖ１１がバイポーラトランジスタＱ１１の閾値電圧を超えるとトランジスタＱ１１がオン状態になる。トランジスタＱ１１がオフ状態の場合における分圧回路１３の分圧比ＤＲ１は、
ＤＲ１＝（ｒ１４＋ｒ１５）／（ｒ１３＋ｒ１４＋ｒ１５） …(1)
となり、トランジスタＱ１１がオン状態の場合における分圧回路１３の分圧比ＤＲ２は、
ＤＲ２＝ｒ１４／（ｒ１３＋ｒ１４） …(2)
となる。したがって、トランジスタＱ１１がオン状態の場合はオフ状態に場合に比べて分圧回路１３の分圧比が小さくなる。

制御回路１２のＭＵＬ端子に入力される電圧のピーク値は、制御回路１２に用いられる各半導体素子の定格電圧によって制限される。逆に、ＭＵＬ端子に入力される電圧のピーク値が小さすぎると、乗算器５０の出力電圧ＶＭが抵抗素子Ｒ１の電圧ＶＱを超えなくなるので回路が正常に動作しなくなる。それゆえに、実施の形態１の力率改善回路１では、分圧回路１３の分圧比を全波整流回路１０の出力電圧Ｖ３のピーク値に応じて変化させている。すなわち、分圧回路１３は、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ１より大きいときにはトランジスタＱ１１をオフ状態にすることによって、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ１以下のときに比べて分圧比を小さくする。この閾値ＴＨ１は、バイポーラトランジスタＱ１１の閾値電圧に（ｒ１１＋ｒ１２）／ｒ１２を乗算した値に等しい。

以上のとおり実施の形態１による力率改善回路１によれば、交流入力電圧範囲を従来よりも拡大することができる。

［変形例］
抵抗素子Ｒ１１〜Ｒ１５の各々を複数の抵抗素子が直列または並列に接続された抵抗部に置換えてもよい。コンデンサ（容量素子）Ｃ１１についても同様に複数のコンデンサを含む容量部に置換えてもよい。

上記の実施の形態では、力率改善回路が電流臨界モードで動作する場合について説明したが、電流連続モードで動作する力率改善回路に対してもこの発明を同様に適用することができる。電流連続モードでは、図２のインダクタＬ２および比較器５２に代えてＰＷＭ（Pulse Width Modulation）発振器が設けられ、ＲＳフリップフロップ５３に代えてＰＷＭコンパレータが設けられる。

上記の実施の形態の昇圧チョッパ回路に代えて降圧チョッパ回路を用いてもよいし、昇降圧チョッパ回路を用いてもよい。

＜実施の形態２＞
図３は、この発明の実施の形態２による力率改善回路２の構成を示す回路図である。図３の力率改善回路２では、分圧回路１３Ａの構成が図１の分圧回路１３の構成と異なる。図３のその他の構成は図１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

分圧回路１３Ａは、全波整流回路１０の出力電圧（ノードＮ３の電圧Ｖ３）を分圧して制御回路１２のＭＵＬ端子に出力する。図３に示すように、分圧回路１３Ａは、抵抗素子Ｒ２１〜Ｒ２８と、コンデンサＣ２１，Ｃ２２と、ＮＰＮ型のバイポーラトランジスタＱ２１，Ｑ２２とを含む。以下の説明では、抵抗素子Ｒ２１〜Ｒ２８の抵抗値をそれぞれｒ２１〜ｒ２８とする。

抵抗素子Ｒ２１，Ｒ２２は、全波整流回路１０の出力ノードＮ３，Ｎ４間にこの順で直列に接続される。コンデンサＣ２１は抵抗素子Ｒ２２と並列に接続される。抵抗素子Ｒ２３，Ｒ２４は、出力ノードＮ３，Ｎ４間にこの順で直列に接続される。コンデンサＣ２２は抵抗素子Ｒ２４と並列に接続される。抵抗素子Ｒ２５〜Ｒ２８は、出力ノードＮ３，Ｎ４間にこの順で直列に接続される。バイポーラトランジスタＱ２１のベースは抵抗素子Ｒ２１，Ｒ２２の接続ノードＮ２１に接続され、エミッタは出力ノードＮ４（接地ノードＧＮＤ）に接続され、コレクタは抵抗素子Ｒ２６，Ｒ２７の接続ノードＮ２４に接続される。バイポーラトランジスタＱ２２のベースは抵抗素子Ｒ２３，Ｒ２４の接続ノードＮ２２に接続され、エミッタは出力ノードＮ４（接地ノードＧＮＤ）に接続され、コレクタは抵抗素子Ｒ２７，Ｒ２８の接続ノードＮ２５に接続される。抵抗素子Ｒ２５，Ｒ２６の接続ノードＮ２３は、制御回路１２のＭＵＬ端子と接続される。

次に分圧回路１３Ａの動作について説明する。分圧回路１３Ａに設けられたコンデンサＣ２１は、全波整流回路１０の出力電圧Ｖ３のピーク値が抵抗素子Ｒ２１，Ｒ２２によって分圧された電圧Ｖ２１を保持する。電圧Ｖ２１は、全波整流回路１０の出力電圧Ｖ３のピーク値をｒ２２／（ｒ２１＋ｒ２２）倍した値に等しい。この電圧Ｖ２１がバイポーラトランジスタＱ２１の閾値電圧を超えるとトランジスタＱ２１がオン状態になる。

同様に、分圧回路１３Ａに設けられたコンデンサＣ２２は、全波整流回路１０の出力電圧Ｖ３のピーク値が抵抗素子Ｒ２３，Ｒ２４によって分圧された電圧Ｖ２２を保持する。電圧Ｖ２２は、全波整流回路１０の出力電圧Ｖ３のピーク値をｒ２４／（ｒ２３＋ｒ２４）倍した値に等しい。この電圧Ｖ２２がバイポーラトランジスタＱ２２の閾値電圧を超えるとトランジスタＱ２２がオン状態になる。ここで、抵抗素子Ｒ２１〜Ｒ２４の抵抗値ｒ２１〜ｒ２４は、
ｒ２４／（ｒ２３＋ｒ２４）＞ｒ２２／（ｒ２１＋ｒ２２） …(3)
の関係を満たすように設定される。この設定によって、入力ノードＮ１，Ｎ２間に入力される交流電圧の実効値が大きくなるにつれて、最初にトランジスタＱ２２がオン状態になり、次にトランジスタＱ２１がオン状態になるように制御できる。

トランジスタＱ２１，Ｑ２２がオフ状態の場合における分圧回路１３Ａの分圧比ＤＲ３は、
ＤＲ３＝（ｒ２６＋ｒ２７＋ｒ２８）／（ｒ２５＋ｒ２６＋ｒ２７＋ｒ２８）…(4)
となる。トランジスタＱ２１がオフ状態であり、トランジスタＱ２２がオン状態の場合における分圧回路１３Ａの分圧比ＤＲ４は、
ＤＲ４＝（ｒ２６＋ｒ２７）／（ｒ２５＋ｒ２６＋ｒ２７） …(5)
となる。トランジスタＱ２１，Ｑ２２がオン状態の場合における分圧回路１３Ａの分圧比ＤＲ５は、
ＤＲ５＝ｒ２６／（ｒ２５＋ｒ２６） …(6)
となる。

このように、入力ノードＮ１，Ｎ２間に入力される交流電圧の実効値が大きくなるにつれて、分圧回路１３Ａの分圧比はＤＲ３，ＤＲ４，ＤＲ５の順に切替わり、次第に小さくなる。言い替えると、分圧回路１３Ａは、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ２より大きいときには、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ２以下のときに比べて分圧比を小さくし、全波整流回路１０の出力電圧のピーク値が閾値ＴＨ３（ただし、ＴＨ３＞ＴＨ２）より大きいときには、閾値ＴＨ２より大きく閾値ＴＨ３以下の場合に比べてさらに分圧比を小さくする。このときの閾値ＴＨ２は、バイポーラトランジスタＱ２２の閾値電圧に（ｒ２３＋ｒ２４）／ｒ２４を乗算した値に等しく、閾値ＴＨ３は、バイポーラトランジスタＱ２１の閾値電圧に（ｒ２１＋ｒ２２）／ｒ２２を乗算した値に等しい。この結果、広範囲な電圧範囲の入力電圧（実効値）対して、制御回路１２のＭＵＬ端子の入力電圧Ｖ２３を適正範囲に保つことができる。以下、交流入力電圧とＭＵＬ端子の入力電圧Ｖ２３との関係をさらに詳しく説明する。

図４は、図３の入力ノードＮ１，Ｎ２間に入力される交流電圧とＭＵＬ端子の入力電圧との関係の一例を示す図である。図４において、横軸には入力ノードＮ１，Ｎ２間の交流入力電圧が実効値で示される。縦軸にはＭＵＬ端子の直流入力電圧が示される。ＭＵＬ端子の入力電圧の下限値をＶＭＵＬ−Ｌとし、上限値をＶＭＵＬ−Ｈとする。制御回路１２を正常に動作させかつ定格電圧を超えないようにするためには、ＭＵＬ端子の入力電圧をこれらの上限値と下限値とによって決まる適正範囲内に収める必要がある。

図３、図４を参照して、交流入力電圧が３０Ｖまでは、バイポーラトランジスタＱ２１，Ｑ２２のいずれもオフ状態である。したがって、上式（４）に示す分圧比ＤＲ３で、全波整流回路１０の出力電圧が分圧される。

交流入力電圧がおよそ３０Ｖと４０Ｖの間で、トランジスタＱ２２のゲート電圧Ｖ２２がトランジスタの閾値電圧を超える（全波整流回路１０の出力電圧のピーク値が閾値ＴＨ２を超える）ので、トランジスタＱ２２がＯＦＦ状態からＯＮ状態に切替わる。なお、図４に示すように、通常、バイポーラトランジスタを流れる電流は閾値電圧の前後で徐々に変化する。

交流入力電圧が４０Ｖから６０Ｖまでの間では、バイポーラトランジスタＱ２２がオン状態であり、バイポーラトランジスタＱ２１がオフ状態である。したがって、上式（５）に示す分圧比ＤＲ４で、全波整流回路１０の出力電圧が分圧される。

交流入力電圧がおよそ６５Ｖと７０Ｖの間で、トランジスタＱ２１のゲート電圧Ｖ２１がトランジスタの閾値電圧を超える（全波整流回路１０の出力電圧のピーク値が閾値ＴＨ３を超える）ので、トランジスタＱ２１がＯＦＦ状態からＯＮ状態に切替わる。

交流入力電圧が７０Ｖ以上の場合には、バイポーラトランジスタＱ２１，Ｑ２２のいずれもオン状態である。したがって、上式（６）に示す分圧比ＤＲ５で、全波整流回路１０の出力電圧が分圧される。

以上のように、図４に示す例では、入力ノードＮ１，Ｎ２間に入力される交流電圧の増加に伴って、バイポーラトランジスタＱ２２，Ｑ２１が順にオン状態になるために分圧回路１３Ａの分圧比が減少する。この結果、少なくとも交流入力電圧が２０Ｖ以上、１１０Ｖ以下の範囲では、ＭＵＬ端子の入力電圧を適正範囲内に制御できる。

［ケーブルテレビシステムへの適用例］
ケーブルテレビシステムでは、中央局から出力されたテレビ信号が多数の中継増幅器を介して各ユーザのテレビ受像機まで送信される。中継増幅器は商用電圧で動作するものもあるが、商用電圧で動作するようにすると停電時にテレビ信号が送信できなくなる。これを避けるために、中継増幅器用の電源電圧は、テレビ信号に重畳させることによって中央局から同軸ケーブルを介して供給される。現状では、２０〜３０Ｖ（実効値）の電源電圧で動作するもの、４０〜６０Ｖ（実効値）の電源電圧で動作するもの、９０〜１１０Ｖの電源電圧で動作するものの３種類が混在している。

実施の形態２による力率改善回路２を用いると上記の各電圧範囲に対応するように分圧回路１３Ａの分圧比を切替えることができる。すなわち、図４に示すように、交流入力電圧の実効値が３０〜４０Ｖの範囲でバイポーラトランジスタＱ２２がオン状態に切替わるように抵抗素子Ｒ２３，Ｒ２４の抵抗値を設定し、交流入力電圧の実効値が６０〜９０Ｖの範囲でバイポーラトランジスタＱ２１がオン状態に切替わるように抵抗素子Ｒ２１，Ｒ２２の抵抗値を設定すればよい。

現状では、入力電圧範囲が２０〜６０Ｖ用の電源装置と、入力電圧範囲が９０〜１１０Ｖ用の電源装置とを用意する必要がある。上記の構成の分圧回路１３Ａを設けることによって、２０〜１１０Ｖの広範囲の入力電圧範囲に対して１つの電源装置で共通化できるので、電源装置に要するコストを低減することができる。

［変形例］
実施の形態２では、全波整流回路１０の出力電圧のピーク値と閾値ＴＨ２，ＴＨ３とを比較することによって、分圧回路１３Ａの分圧比が切替えられた。比較する閾値の数をさらに増加することにより、細かく分圧比を調整してもよい。より一般的には、全波整流回路１０の出力電圧のピーク値が、１または複数の閾値によって区分される複数の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど、全波整流回路１０の出力電圧を分圧する分圧回路１３Ａの分圧比を小さくすればよい。

図３において、抵抗素子Ｒ２１〜Ｒ２８の各々を複数の抵抗素子が直列または並列に接続された抵抗部に置換えてもよい。コンデンサ（容量素子）Ｃ２１，Ｃ２２についても同様に複数のコンデンサを含む容量部に置換えてもよい。

＜実施の形態３＞
図５は、この発明の実施の形態３による力率改善回路３の構成を示す回路図である。図５の力率改善回路３では、分圧回路１４Ａの構成が図３の分圧回路１４の構成と異なる。図５のその他の構成は図３と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

分圧回路１４Ａは、昇圧チョッパ回路１１の出力電圧（ノードＮ５の電圧Ｖ５）を分圧して制御回路１２のＦＢ端子に出力する。図５に示すように、分圧回路１４Ａは、抵抗素子Ｒ３１〜Ｒ３５と、コンデンサＣ３１と、ＮＰＮ型のバイポーラトランジスタＱ３１とを含む。以下の説明では、抵抗素子Ｒ３１〜Ｒ３５の抵抗値をそれぞれｒ３１〜ｒ３５とする。

抵抗素子Ｒ３１，Ｒ３２は、全波整流回路１０の出力ノードＮ３，Ｎ４間にこの順で直列に接続される。コンデンサＣ３１は抵抗素子Ｒ３２と並列に接続される。抵抗素子Ｒ３３〜Ｒ３５は、昇圧チョッパ回路１１の出力ノードＮ５，Ｎ６間にこの順で直列に接続される。バイポーラトランジスタＱ３１のベースは抵抗素子Ｒ３１，Ｒ３２の接続ノードＮ３１に接続され、エミッタは出力ノードＮ６（接地ノードＧＮＤ）に接続され、コレクタは抵抗素子Ｒ３４，Ｒ３５の接続ノードＮ３３に接続される。抵抗素子Ｒ３３，Ｒ３４の接続ノードＮ３２は、制御回路１２のＦＢ端子と接続される。

次に分圧回路１４Ａの動作について説明する。分圧回路１４Ａに設けられたコンデンサＣ３１は、全波整流回路１０の出力電圧Ｖ３のピーク値が抵抗素子Ｒ３１，Ｒ３２によって分圧された電圧Ｖ３１を保持する。電圧Ｖ３１は、全波整流回路１０の出力電圧Ｖ３のピーク値をｒ３２／（ｒ３１＋ｒ３２）倍した値に等しい。この電圧Ｖ３１がトランジスタＱ３１の閾値電圧を超えるとトランジスタＱ３１がオン状態になる。

トランジスタＱ３１がオフ状態の場合には、分圧回路１４Ａの分圧比ＤＲ６は、
ＤＲ６＝（ｒ３４＋ｒ３５）／（ｒ３３＋ｒ３４＋ｒ３５） …(7)
となる。トランジスタＱ３１がオン状態の場合には、分圧回路１４Ａの分圧比ＤＲ７は、
ＤＲ７＝ｒ３４／（ｒ３３＋ｒ３４） …(8)
となる。したがって、トランジスタＱ３１がオン状態の場合はオフ状態の場合に比べて分圧回路１４Ａの分圧比が小さくなる。

力率改善回路の後段に設けられるＤＣ−ＤＣコンバータを同一の設計とするためには、力率改善回路の出力電圧は、交流入力電圧の実効値によらず一定にすることが望ましい。しかしながら、広範囲な交流入力電圧に対応させるために、交流入力電圧の実効値が比較的小さい場合に電圧変換率を大きくしすぎると電源効率が低下する結果となり望ましくない。

実施の形態３による力率改善回路３では、交流入力電圧のピーク値が閾値ＴＨ４以下の場合には交流入力電圧のピーク値が閾値ＴＨ４を超える場合に比べて出力電圧の目標値を下げて電圧変換率を上げすぎないようにしている。この場合、交流入力電圧のピーク値が閾値ＴＨ４以下の場合には、トランジスタＱ３１をオフ状態にすることによって分圧回路１４Ａの分圧比を上げて制御回路１２のＦＢ端子に入力される電圧の範囲を適正範囲に保つ。この閾値ＴＨ４は、バイポーラトランジスタＱ３１の閾値電圧に（ｒ３１＋ｒ３２）／ｒ３２を乗算した値に等しい。

［変形例］
全波整流回路１０の出力電圧のピーク値と比較する閾値の数をさらに増加することにより、分圧回路１４Ａの分圧比を細かく調整してもよい。より一般的には、全波整流回路１０の出力電圧のピーク値が、１または複数の閾値によって区分される複数の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど、昇圧チョッパ回路１１の出力電圧を分圧する分圧回路１４Ａの分圧比を小さくすればよい。

図５において、抵抗素子Ｒ３１〜Ｒ３５の各々を複数の抵抗素子が直列または並列に接続された抵抗部に置換えてもよい。コンデンサ（容量素子）Ｃ３１についても同様に複数のコンデンサを含む容量部に置換えてもよい。

上記の各実施の形態では、分圧回路１３，１３Ａ，１４Ａに用いられるトランジスタがバイポーラトランジスタの例を示したが、トランジスタの種類はバイポーラトランジスタに限られない。電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）など他の種類のトランジスタをバイポーラトランジスタ代えて用いることができる。より一般的には、第１および第２の主電極と制御電極とを有し、制御電極に印加される電圧が所定の閾値を超えたときに第１および第２の主電極間がオン状態になるように動作するスイッチング素子を、分圧回路１３，１３Ａ，１４Ａに用いられるバイポーラトランジスタに代えて用いることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１〜３ 力率改善回路、１０ 全波整流回路、１１ 昇圧チョッパ回路、１２ 制御回路、１３，１３Ａ 第１の分圧回路、１４，１４Ａ 第２の分圧回路、５０ 乗算器、５１，５２ 比較器、５３ ＲＳフリップフロップ、５４ 差動増幅器、５５ 増幅器、Ｃ１，Ｃ３ 電解コンデンサ、Ｃ２，Ｃ４，Ｃ５，Ｃ１１，Ｃ２１，Ｃ２２，Ｃ３１ コンデンサ、Ｄ１〜Ｄ５ ダイオード、ＧＮＤ 接地ノード、Ｌ１，Ｌ２ インダクタ、Ｑ１ ＮＭＯＳトランジスタ、Ｑ１１，Ｑ２１，Ｑ２２，Ｑ３１ バイポーラトランジスタ、Ｒ１〜Ｒ５，Ｒ１１〜Ｒ１７，Ｒ２１〜Ｒ２８，Ｒ３１〜Ｒ３５ 抵抗素子。

Claims (6)

1. 交流入力電圧を全波整流する整流回路と、
   前記整流回路の出力電圧を定電圧に変換して出力するチョッパ回路と、
   前記整流回路の出力電圧を分圧して出力する第１の分圧回路とを備え、
   前記第１の分圧回路は、
   前記整流回路の出力電圧のピーク値が第１の閾値より大きいときには、前記整流回路の出力電圧のピーク値が前記第１の閾値以下のときに比べて分圧比を小さくし、
   前記整流回路の出力電圧のピーク値が前記第１の閾値より大きな値である第２の閾値より大きいときには、前記整流回路の出力電圧のピーク値が前記第１の閾値より大きくかつ前記第２の閾値以下のときに比べてさらに分圧比を小さくするように構成され、
   前記第１の分圧回路の出力電圧に応じて、前記チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる制御回路をさらに備えた力率改善回路。
2. 前記チョッパ回路の出力電圧を分圧して出力する第２の分圧回路をさらに備え、
   前記第２の分圧回路は、
   前記整流回路の出力電圧のピーク値が第３の閾値より大きいときには、前記整流回路の出力電圧のピーク値が前記第３の閾値以下のときに比べて分圧比を小さくし、
   前記整流回路の出力電圧のピーク値が前記第３の閾値より大きな値である第４の閾値より大きいときには、前記整流回路の出力電圧のピーク値が前記第３の閾値より大きくかつ前記第４の閾値以下のときに比べてさらに分圧比を小さくするように構成され、
   前記制御回路は、前記第１および第２の分圧回路の出力電圧に応じて、前記チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる、請求項１に記載の力率改善回路。
3. 前記第１の分圧回路は、
   各々が１または複数の抵抗素子を有する第１〜第８の抵抗部と、
   各々が１または複数の容量素子を有する第１および第２の容量部と、
   各々が第１および第２の主電極ならびに制御電極を有する第１および第２のスイッチング素子とを含み、
   前記第１および第２の抵抗部は、前記整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に接続され、
   前記第３および第４の抵抗部は、前記整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に、かつ、前記第１および第２の抵抗部の全体と並列に接続され、
   前記第５〜第８の抵抗部は、前記整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に、かつ、前記第１および第２の抵抗部の全体ならびに前記第３および第４の抵抗部の全体と並列に接続され、
   前記第１の容量部は、前記第２の抵抗部と並列に接続され、
   前記第２の容量部は、前記第４の抵抗部と並列に接続され、
   前記第１のスイッチング素子の主電極間は、前記第７および第８の抵抗部の全体と並列に接続され、
   前記第１のスイッチング素子は、前記第１の抵抗部と前記第２の抵抗部との接続ノードの電圧を制御電極に受け、制御電極に受ける電圧が所定の第５の閾値を超えたときにオン状態に切替わり、
   前記第２のスイッチング素子の主電極間は、前記第８の抵抗部と並列に接続され、
   前記第２のスイッチング素子は、前記第３の抵抗部と前記第４の抵抗部との接続ノードの電圧を制御電極に受け、制御電極に受ける電圧が所定の第６の閾値を超えたときにオン状態に切替わり、
   前記第１の分圧回路の出力電圧は、前記第５の抵抗部と前記第６の抵抗部との接続ノードから出力され、
   前記第１の閾値は、前記第３の抵抗部の抵抗値と前記第４の抵抗部の抵抗値との比、および前記第６の閾値によって決まり、
   前記第２の閾値は、前記第１の抵抗部の抵抗値と前記第２の抵抗部の抵抗値との比、および前記第５の閾値によって決まる、請求項１に記載の力率改善回路。
4. 前記第１および第２のスイッチング素子の各々は、トランジスタであり、
   前記第５の閾値および前記第６の閾値は、前記トランジスタの閾値電圧であり、
   前記第３の抵抗部の抵抗値と前記第４の抵抗部の抵抗値との和で前記第４の抵抗部の抵抗値を割った値は、前記第１の抵抗部の抵抗値と前記第２の抵抗部の抵抗値との和で前記第２の抵抗部の抵抗値を割った値よりも大きい、請求項３に記載の力率改善回路。
5. 交流入力電圧を全波整流する整流回路と、
   前記整流回路の出力電圧を定電圧に変換して出力するチョッパ回路と、
   前記整流回路の出力電圧を分圧して出力する第１の分圧回路とを備え、
   前記第１の分圧回路は、前記整流回路の出力電圧のピーク値が、複数の第１の閾値によって区分される３以上の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど分圧比を小さくし、
   前記第１の分圧回路の出力電圧に応じて、前記チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる制御回路をさらに備えた力率改善回路。
6. 前記チョッパ回路の出力電圧を分圧して出力する第２の分圧回路をさらに備え、
   前記第２の分圧回路は、前記整流回路の出力電圧のピーク値が、複数の第２の閾値によって区分される３以上の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど分圧比を小さくし、
   前記制御回路は、前記第１および第２の分圧回路の出力電圧に応じて、前記チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる、請求項５に記載の力率改善回路。

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