JP5719164B2 - 力率改善回路 - Google Patents
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Description
[力率改善回路の構成]
図1は、この発明の実施の形態1による力率改善回路1の構成を示す回路図である。図1を参照して、力率改善回路1は、電流臨界モードで動作する2コンバータ形式の回路であり、ノードN1,N2間に入力された交流電圧を直流電圧に変換してノードN7,N8間から出力する。力率改善回路1は、全波整流回路10と、昇圧チョッパ回路11と、第1の分圧回路13と、第2の分圧回路14と、制御回路12と、コンデンサC2〜C5と、抵抗素子R2〜R5とを含む。
図2は、図1に示す制御回路12の構成の一例を示すブロック図である。図2を参照して、制御回路12は、差動増幅器54と、乗算器50と、比較器51,52と、RS(Reset-Set)フリップフロップ53と、増幅器55とを含む。図2において、制御回路12のVcc端子およびGND端子の図示は省略している。
次に分圧回路13の動作について説明する。分圧回路13に設けられたコンデンサC11は、全波整流回路10の出力電圧のピーク値が抵抗素子R11,R12によって分圧された電圧V11を保持する。抵抗素子R11〜R15の抵抗値をそれぞれr11〜r15で表わすと、この電圧V11は、全波整流回路10の出力電圧のピーク値をr12/(r11+r12)倍した値に等しい。この電圧V11がバイポーラトランジスタQ11の閾値電圧を超えるとトランジスタQ11がオン状態になる。トランジスタQ11がオフ状態の場合における分圧回路13の分圧比DR1は、
DR1=(r14+r15)/(r13+r14+r15) …(1)
となり、トランジスタQ11がオン状態の場合における分圧回路13の分圧比DR2は、
DR2=r14/(r13+r14) …(2)
となる。したがって、トランジスタQ11がオン状態の場合はオフ状態に場合に比べて分圧回路13の分圧比が小さくなる。
抵抗素子R11〜R15の各々を複数の抵抗素子が直列または並列に接続された抵抗部に置換えてもよい。コンデンサ(容量素子)C11についても同様に複数のコンデンサを含む容量部に置換えてもよい。
図3は、この発明の実施の形態2による力率改善回路2の構成を示す回路図である。図3の力率改善回路2では、分圧回路13Aの構成が図1の分圧回路13の構成と異なる。図3のその他の構成は図1と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
r24/(r23+r24)>r22/(r21+r22) …(3)
の関係を満たすように設定される。この設定によって、入力ノードN1,N2間に入力される交流電圧の実効値が大きくなるにつれて、最初にトランジスタQ22がオン状態になり、次にトランジスタQ21がオン状態になるように制御できる。
DR3=(r26+r27+r28)/(r25+r26+r27+r28)…(4)
となる。トランジスタQ21がオフ状態であり、トランジスタQ22がオン状態の場合における分圧回路13Aの分圧比DR4は、
DR4=(r26+r27)/(r25+r26+r27) …(5)
となる。トランジスタQ21,Q22がオン状態の場合における分圧回路13Aの分圧比DR5は、
DR5=r26/(r25+r26) …(6)
となる。
ケーブルテレビシステムでは、中央局から出力されたテレビ信号が多数の中継増幅器を介して各ユーザのテレビ受像機まで送信される。中継増幅器は商用電圧で動作するものもあるが、商用電圧で動作するようにすると停電時にテレビ信号が送信できなくなる。これを避けるために、中継増幅器用の電源電圧は、テレビ信号に重畳させることによって中央局から同軸ケーブルを介して供給される。現状では、20〜30V(実効値)の電源電圧で動作するもの、40〜60V(実効値)の電源電圧で動作するもの、90〜110Vの電源電圧で動作するものの3種類が混在している。
実施の形態2では、全波整流回路10の出力電圧のピーク値と閾値TH2,TH3とを比較することによって、分圧回路13Aの分圧比が切替えられた。比較する閾値の数をさらに増加することにより、細かく分圧比を調整してもよい。より一般的には、全波整流回路10の出力電圧のピーク値が、1または複数の閾値によって区分される複数の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど、全波整流回路10の出力電圧を分圧する分圧回路13Aの分圧比を小さくすればよい。
図5は、この発明の実施の形態3による力率改善回路3の構成を示す回路図である。図5の力率改善回路3では、分圧回路14Aの構成が図3の分圧回路14の構成と異なる。図5のその他の構成は図3と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
DR6=(r34+r35)/(r33+r34+r35) …(7)
となる。トランジスタQ31がオン状態の場合には、分圧回路14Aの分圧比DR7は、
DR7=r34/(r33+r34) …(8)
となる。したがって、トランジスタQ31がオン状態の場合はオフ状態の場合に比べて分圧回路14Aの分圧比が小さくなる。
全波整流回路10の出力電圧のピーク値と比較する閾値の数をさらに増加することにより、分圧回路14Aの分圧比を細かく調整してもよい。より一般的には、全波整流回路10の出力電圧のピーク値が、1または複数の閾値によって区分される複数の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど、昇圧チョッパ回路11の出力電圧を分圧する分圧回路14Aの分圧比を小さくすればよい。
Claims (6)
- 交流入力電圧を全波整流する整流回路と、
前記整流回路の出力電圧を定電圧に変換して出力するチョッパ回路と、
前記整流回路の出力電圧を分圧して出力する第1の分圧回路とを備え、
前記第1の分圧回路は、
前記整流回路の出力電圧のピーク値が第1の閾値より大きいときには、前記整流回路の出力電圧のピーク値が前記第1の閾値以下のときに比べて分圧比を小さくし、
前記整流回路の出力電圧のピーク値が前記第1の閾値より大きな値である第2の閾値より大きいときには、前記整流回路の出力電圧のピーク値が前記第1の閾値より大きくかつ前記第2の閾値以下のときに比べてさらに分圧比を小さくするように構成され、
前記第1の分圧回路の出力電圧に応じて、前記チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる制御回路をさらに備えた力率改善回路。 - 前記チョッパ回路の出力電圧を分圧して出力する第2の分圧回路をさらに備え、
前記第2の分圧回路は、
前記整流回路の出力電圧のピーク値が第3の閾値より大きいときには、前記整流回路の出力電圧のピーク値が前記第3の閾値以下のときに比べて分圧比を小さくし、
前記整流回路の出力電圧のピーク値が前記第3の閾値より大きな値である第4の閾値より大きいときには、前記整流回路の出力電圧のピーク値が前記第3の閾値より大きくかつ前記第4の閾値以下のときに比べてさらに分圧比を小さくするように構成され、
前記制御回路は、前記第1および第2の分圧回路の出力電圧に応じて、前記チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる、請求項1に記載の力率改善回路。 - 前記第1の分圧回路は、
各々が1または複数の抵抗素子を有する第1〜第8の抵抗部と、
各々が1または複数の容量素子を有する第1および第2の容量部と、
各々が第1および第2の主電極ならびに制御電極を有する第1および第2のスイッチング素子とを含み、
前記第1および第2の抵抗部は、前記整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に接続され、
前記第3および第4の抵抗部は、前記整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に、かつ、前記第1および第2の抵抗部の全体と並列に接続され、
前記第5〜第8の抵抗部は、前記整流回路の正極側の出力ノードと負極側の出力ノードとの間にこの順で直列に、かつ、前記第1および第2の抵抗部の全体ならびに前記第3および第4の抵抗部の全体と並列に接続され、
前記第1の容量部は、前記第2の抵抗部と並列に接続され、
前記第2の容量部は、前記第4の抵抗部と並列に接続され、
前記第1のスイッチング素子の主電極間は、前記第7および第8の抵抗部の全体と並列に接続され、
前記第1のスイッチング素子は、前記第1の抵抗部と前記第2の抵抗部との接続ノードの電圧を制御電極に受け、制御電極に受ける電圧が所定の第5の閾値を超えたときにオン状態に切替わり、
前記第2のスイッチング素子の主電極間は、前記第8の抵抗部と並列に接続され、
前記第2のスイッチング素子は、前記第3の抵抗部と前記第4の抵抗部との接続ノードの電圧を制御電極に受け、制御電極に受ける電圧が所定の第6の閾値を超えたときにオン状態に切替わり、
前記第1の分圧回路の出力電圧は、前記第5の抵抗部と前記第6の抵抗部との接続ノードから出力され、
前記第1の閾値は、前記第3の抵抗部の抵抗値と前記第4の抵抗部の抵抗値との比、および前記第6の閾値によって決まり、
前記第2の閾値は、前記第1の抵抗部の抵抗値と前記第2の抵抗部の抵抗値との比、および前記第5の閾値によって決まる、請求項1に記載の力率改善回路。 - 前記第1および第2のスイッチング素子の各々は、トランジスタであり、
前記第5の閾値および前記第6の閾値は、前記トランジスタの閾値電圧であり、
前記第3の抵抗部の抵抗値と前記第4の抵抗部の抵抗値との和で前記第4の抵抗部の抵抗値を割った値は、前記第1の抵抗部の抵抗値と前記第2の抵抗部の抵抗値との和で前記第2の抵抗部の抵抗値を割った値よりも大きい、請求項3に記載の力率改善回路。 - 交流入力電圧を全波整流する整流回路と、
前記整流回路の出力電圧を定電圧に変換して出力するチョッパ回路と、
前記整流回路の出力電圧を分圧して出力する第1の分圧回路とを備え、
前記第1の分圧回路は、前記整流回路の出力電圧のピーク値が、複数の第1の閾値によって区分される3以上の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど分圧比を小さくし、
前記第1の分圧回路の出力電圧に応じて、前記チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる制御回路をさらに備えた力率改善回路。 - 前記チョッパ回路の出力電圧を分圧して出力する第2の分圧回路をさらに備え、
前記第2の分圧回路は、前記整流回路の出力電圧のピーク値が、複数の第2の閾値によって区分される3以上の電圧範囲のうちでより高電圧の電圧範囲に含まれるほど分圧比を小さくし、
前記制御回路は、前記第1および第2の分圧回路の出力電圧に応じて、前記チョッパ回路に設けられたスイッチング素子のオン時間およびオフ時間を変化させる、請求項5に記載の力率改善回路。
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