JP3558750B2 - Ｐｌｌ制御システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば無線周波（ＲＦ）信号受信機のような電子装置を同調するために使用することができる制御システムに関するものである。
【０００２】
【従来の技術】
最近のテレビジョン受像機では、例えば現行の４×３アスペクト比スクリーンで、同時に２あるいはそれ以上の画像の小さな映像を、大きな映像中に挿入することが行われている。さらに新しいワイドスクリーンテレビジョン受像機（１６×９アスペクト比ワイドスクリーン表示フォーマット）は、或る時には“ＰＯＰ”（ｐｉｃｔｕｒｅ ｏｕｔｓｉｄｅ ｐｉｃｔｕｒｅ）の特徴（画像外画像）を有し、これは１６×９ワイドスクリーンテレビジョン受像機が、４×３アスペクト比の主画像が表示されるようにセットされているときに、上記主画像の周囲に沿う非使用スクリーンの領域中の垂直の縦の欄に３あるいはそれ以上の補助画像を表示することができる。
【０００３】
このような特徴を与えるために、受像機に２個のチューナが設けられている。第１のチューナは主画像を表示するために使用され、第２のチューナはＰＯＰ画像を表示させるために使用される。これらのＰＯＰ画像は、第２のチューナをチャンネルの１つに順次に同調させ、そのチャンネルからの１つのフィールドでビデオメモリをローディングし、次いで次のチャンネルに進ませることによって得られる３つの他の信号源、通常は他のチャンネルを“スナップショット”的に表示させるものである。
【０００４】
【発明が解決しようとする課題】
ＰＯＰ信号源間で同調させるためにチューナが３００ミリ秒（ｍｓ）を要すると、第２のチューナを３つのチャンネルのすべてにわたって循環させるためには１秒以上の時間を必要とする。更新の速度がこのように非常に遅いため、ＰＯＰチャンネルを観察することができる機会、すなわち観察可能性が低下し、そのためＰＯＰ画像は通常はＰＯＰチャンネルで表示される利用可能なプログラムをモニタするためにのみ使用される。しかしながら、もし、ＰＯＰチャンネルをサンプル（ｓａｍｐｌｅ）するために使用されるチューナが充分に速く同調することができれば、３つのＰＯＰ画像をすべてほゞ実時間率で更新することができる。
【０００５】
この発明は、現在の周波数から離れた周波数の位置にある選択された周波数に急速同調させることが望ましい場合にも適用することができる。このような状況は、５００チャンネル以上のチャンネルを利用することができる直接衛星放送の場合に生ずる可能性がある。さらに、この発明は、一般に積分器を含む制御システムの動作をスピードアップするために適用することができる。
【０００６】
テレビジョンチューナのような制御システム用の位相ロックドループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ：ＰＬＬ）では、周波数を表わす信号は制御可能な発振器で発生されて、位相検波器（ＰＤ）において基準周波数と比較される。位相検波器の出力信号は２つの信号間の位相および周波数の差を表わす直流（ＤＣ）成分をもっている。位相検波器の出力信号は能動形あるいは受動形の低域通過フイルタに供給されて、その出力信号中の小さな変動を平滑して除去する。低域通過濾波された信号は、通常は電圧制御発振器（ＶＣＯ）の形式の制御発振器を調整するために使用される。最近のＰＬＬ回路は、低域通過フイルタの代わりに増幅器の帰還ループ中の積分キャパシタに結合された電流源出力段を使用している。このような構成では、もし、受信信号の周波数と選択された信号の周波数との間に大きな差があると、大きな積分キャパシタが、ＰＬＬがロックするような所望のＤＣ電圧に到達するのに数１００ｍｓも要する。このように積分時間が長くなることが、例えばＰＯＰ画像用のチューナを急速同調するのを阻害している。
【０００７】
図２乃至図４に示す従来のチューナ制御装置は、ＰＯＰ画像用としては欠点があった。各図において、同じ参照番号は同じ構成部材を示すものとする。位相ロックドループを具えたテレビジョンチューナは３００ｍｓもの長さのロック時間をもつ可能性がある。
【０００８】
図２を参照すると、トランジスタ１４はオフチップ（集積回路チップ外に配置された）形の相対的に大電力用の増幅器で、ＰＬＬ１０の一部として集積回路チップ上に配置された低電力演算増幅器１６の出力端子に結合されている。位相検波器からの同調信号は演算増幅器１６の入力端子１７に供給され、さらにトランジスタ１４に供給される。トランジスタ１４のコレクタからの出力信号はＶＣＯ１２中の同調回路（図示せず）の個々のバラクタダイオードに供給され、また積分キャパシタ１８と、並列接続された抵抗２０とキャパシタ２２とからなる回路網１９を経て入力端子１７に帰還されている。抵抗２４はトランジスタ１４のコレクタ電極に電源電圧を供給する。かくして帰還ループに対して、順方向利得は増幅器１４、１６によって与えられる。
【０００９】
先に説明したように、キャパシタ１８は積分キャパシタであり、キャパシタ２２は帰還ループに対する高周波ロールオフを与える。この構成では、長いロックループ時間は、キャパシタ１８を充電（あるいは放電）するトランジスタ１４のコレクタ出力電圧のスルーレート（ｄｖ／ｄｔ）が制限されていることによって生じる。この特定の例では、トランジスタ１４のスルーレートの制限は増幅器１６のスルーレートの制限に依存している。
【００１０】
図３は、１９８５年９月発行のアイイーイーイー・トランザクションズ・オン・マイクロウエーブ．セオリ・アンド・テクニークス（ＩＥＥＥ ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ）、ＭＴＴ−３、Ｖｏｌｕｍｅ ９のバーナード グランス氏（Ｂｅｒｎａｒｄ Ｇｌａｎｃｅ）の論文“Ｎｅｗ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ Ｃｉｒｃｕｉｔ Ｐｒｏｖｉｄｉｎｇ Ｖｅｒｙ Ｆａｓｔ Ａｃｑｕｉｓｉｔｉｏｎ Ｔｉｍｅ（非常に速い捕捉時間を与える新しい位相ロックドループ回路）”中で述べられている構成に類似した構成を示している。同図において、増幅器１４、１６の入力回路中の抵抗２８の両端間に逆並列ダイオード３０、３２が接続されている。この構成はＰＬＬ中で逓倍形位相検波器（ＰＤ）３４が使用される場合を意図したものである。ダイオード３０、３２は、位相検波器から供給されるＤＣ電圧が約０．６ボルトのダイオード導通閾値電圧を超過するときに抵抗２８の実効値を低下させるように作用する。
【００１１】
しかしながら、グランス氏の構成はデジタル形式の検波器と共に使用することができない。デジタル形式の検波器を使用する場合は、位相検波器の応答は、修正信号である平均ＤＣ値をもったパルス幅変調された矩形波の形式である。これらのパルスはすべて同じ振幅をもっているため、このパルスは同調誤差の大きさには無関係にダイオードをターンオンしてしまう。このことは非常に小さい位相誤差（狭いパルス幅）に対しても少なくとも１個のダイオードは常に有効状態（オン状態）にあり、システムの定常状態の特性を変化させることを意味する。
【００１２】
図４に示す回路は、モトローラ社の４４８０２形集積回路で使用されているような３状態位相検波器３４を使用したＰＬＬを示している。このような回路は１〜２チャンネルのみのスパンを同調させるときは比較的速く、例えばチャンネル１０からチャンネル１２に同調させるときには僅か２０ｍｓしか必要としない。しかしながら、米国におけるチャンネル６からチャンネル７へ、あるいは１つのバンドの下側端から他のバンドの上側端に移る場合のように、バンドの境目を横切って同調するときに、１００ｍｓ以上の時間を必要とする。これは位相検波器は通常１／２Ｖ_ｃｃに制限された最大出力信号を持っていることによる。大きな周波数の変化を必要とする場合は、位相検波器は飽和し、積分キャパシタ１８が位相検波器の出力信号Ｖ_ｄに応答して如何に速く充電されるかという点について限界がある。さらに詳しく言えば、抵抗２０の両端間の電圧降下を無視すれば、キャパシタ１８の電圧充電率ｄｖ／ｄｔはＩ_ｃあるいはＩ_ｉｎ、およびキャパシタ１８と抵抗２８の値に依存する。従って、もし同調電圧に大きな変化が必要ならば、位相検波器３４の出力信号のスルーレートの制限があり得る。
【００１３】
このような構成では、キャパシタ１８および抵抗２８の各値は大きく、同調電圧はＶＣＯを制御するために使用されるので、ＶＣＯの感度は高く、ループの帯域幅（ＢＷ）は狭くなければならない。例えば、或る種のチューナでは、Ｖｄ＝１．３Ｖ、抵抗２８＝２２ＫΩ、キャパシタ１８＝０．２２μＦ（マイクロファラッド）で、ｄｖ／ｄｔ＝２６０ｖ／秒になり、さらに２５ボルトの同調電圧で表わされる周波数に同調するのに約１００ｍｓ必要になる。
【００１４】
【課題を解決するための手段】
本発明の特徴に従って、ＰＬＬのような制御装置の積分コンデンサの電荷に大きな変化、例えばチューナ同調周波数の大きな変化（大きな誤差）が要求されるとき、積分コンデンサの充電が速く行われる。大きな周波数の変化または大きな誤差の補正が要求されるとき、積分コンデンサの容量値が減じられる。この容量値の減少は、積分コンデンサと直列に第２のコンデンサを、切り替え可能に接続することにより達成され、その結果、総容量の減少したコンデンサはより急速に充電される。
発明の構成
入力信号を基準信号と比較して、該入力信号と基準信号間の位相差または周波数の差を示す出力信号を発生する手段（３４）と、
入力と出力を有する増幅器（１４）を備えると共に、積分コンデンサ（１８）を含み前記増幅器（１４）の前記出力と入力との間にフィードバック信号を供給する帰還路（１８、２０、２２）を備え、前記出力信号を濾波するフィルタ手段（１４、１８、２０、２２）と、
前記フィルタ手段に結合され、制御信号に応答してＰＬＬ制御システムの時定数を制御する時定数制御手段（３６、Ｑ１、Ｑ２）と、
ＤＣ電圧源（Ｖｃｃ、−Ｖｃｃ）と、から成るＰＬＬ制御システムであって、前記帰還路は前記フィードバック信号の大きさに応答して前記制御信号を発生する手段（２０）を含み、
前記時定数制御手段（３６、Ｑ１、Ｑ２）は前記ＤＣ電圧源に結合され、前記制御信号に応答して、前記積分コンデンサ（１８）にＤＣ電流を加えるかまたは該積分コンデンサ（１８）からＤＣ電流を流出させるかを選択する、前記ＰＬＬ制御システム。
【００１５】
【発明の実施の形態】
図１を参照すると、例えば選択されたチャンネルの周波数が現在同調しているチャンネルの周波数から離れていて、大きな周波数誤差が存在するときに、積分キャパシタ１８をより速く充電することによって、図１に示す同調装置を高速化している。周波数を変化させるためには、ＰＬＬ１０はキャパシタ１８を充電（または放電）するために電流をシンク（ｓｉｎｋ）またはソース（ｓｏｕｒｃｅ）する。図２に示す従来の装置と同様に、キャパシタ１８と並列回路１９は、増幅器１４、１６に対する帰還回路網として結合されている。しかしながら、本発明の装置においては、図１に示すように、相補トランジスタＱ１およびＱ２が設けられており、それぞれのトランジスタのコレクタ電極は＋Ｖ_ｃｃ、−Ｖ_ｃｃにそれぞれ結合されており、各トランジスタのベース電極は回路網１９のＰＬＬ側に結合されている。トランジスタＱ１、Ｑ２のエミッタ電極は互に結合されて、抵抗３６を経て回路網１９と積分キャパシタ１８との接続点に接続されている。
【００１６】
ＰＬＬ１０の誤差修正作用により、キャパシタ１８からの電流のシンク、キャパシタ１８への電流のソースによって回路網１９の両端間に発生する電圧は、抵抗２０の両端間に電圧を発生させ、この電圧が電流の対応する極性に対して適切なトランジスタのＶ_ｂｅを超過すると、相補トランジスタＱ１、Ｑ２の一方を導通させる。導通したトランジスタＱ１またはＱ２はキャパシタ１８を抵抗３６を介して適当な電圧源、すなわち＋Ｖ_ｃｃまたは−Ｖ_ｃｃに結合する。この動作により、外部電源から適正な極性の付加シンク／ソース電流を供給して、短時間でキャパシタを充／放電させる。
【００１７】
抵抗３６の値はキャパシタ１８に供給することができる最大ソース／シンク電流を制限するように選択されており、抵抗３６の抵抗値はシステムの過渡応答性に影響を与える。例えば、回路中にオーバーシュートあるいはリンギングを生じさせる充電インパルス電流レベルを与えることが可能である。さらに導通トランジスタＱ１、Ｑ２の入力回路は抵抗３６と共に帰還回路をシャント（側路）するので、さらに過渡応答性をもたらす可能性がある。
【００１８】
従って、例えば、ＰＬＬ１０あるいは増幅器１４、１６のシステム中にキャパシタ１８の急速充／放電を妨げるスルーレートの制限があると、このスルーレートの制限は次に示すようにして回避することができる。ＰＬＬ１０からの同調信号によって与えられるキャパシタの充／放電電流に別の電流を付加することにより、キャパシタ１８の電気的状態を選択されたチャンネルに対応する充電状態に急速に変化させることができる。
【００１９】
トランジスタＱ１、Ｑ２によってキャパシタ１８に与えられる付加シンク／ソース電流は抵抗２０を流れないという点に注目する必要がある。従って、同調が完了し、すなわちキャパシタ１８がＰＬＬ１０の出力電圧によって充／放電されてＰＬＬ１０がロック状態になると、ＰＬＬ１０によって抵抗２０の両端間に発生する電圧は適当なトランジスタＱ１、Ｑ２を導通状態に維持するには不充分な大きさになり、すなわち上記の電圧が適当なトランジスタのダイオード電圧Ｖ_ｂｅ以下になり、トランジスタＱ１、Ｑ２は非導通になる。従って、一旦ロック状態になると、温度ドリフトを補償するのに必要な小さな修正電流はトランジスタＱ１、Ｑ２のいずれをターンオンするにも不充分な大きさになり、ＰＬＬ１０はあたかもトランジスタＱ１、Ｑ２が存在しないように動作する。
【００２０】
図１に示す本発明の構成では、積分キャパシタ１８の電流付加回路構成は、該積分キャパシタ１８をより急速に充／放電して応答時間をより短縮するために、外部から供給される電流を使用している。これは、図２、３、４の従来の回路構成と対蹠をなす点で、図２、３、４の従来の回路構成では積分キャパシタの充電電流は位相検波器３４および増幅器１４、１６のスルーレートの制限の影響を受ける。図３の従来の回路構成で得られる最善の状態は、ダイオードの導通とバイパス抵抗２８とにより積分キャパシタ１８と直列の抵抗値を瞬間的に減少させることである。しかしながら、充／放電電流は依然として位相検波器３４あるいは増幅器１４、１６から供給され、この充／放電電流の大きさは、電源から直接供給される図１に示す本発明の回路構成の付加充／放電電流に比して遙に制限されたものとなる。
【００２１】
図１の回路構成では、図３、図４の従来技術による回路の抵抗２８を必要としない電流源出力を使用しており、抵抗２０とキャパシタ２２とにより形成されるボードのポール（極）（Ｂｏｄｅ ｐｏｌｅ）をもっている。キャパシタ２２は位相検波器のパルスを濾波して抵抗２０の両端間にＤＣ電圧を発生させ、これによって、この回路をデジタル位相検波器と共に使用することができる。
【００２２】
一般に図１の開ループ利得は、図５（ａ）に示すような周波数応答性をもっている。振幅応答曲線は２０ｄＢ／ｄｅｃのスロープで０ｄＢ縦座標と交わり、ゼロ（ｚ）およびポール（極）（ｐ）はクロスオーバ点から離れており、安定性に対する位相マージン（ｆｃ）は要求を満たしている。スピードアップ回路が有効であるときは、図５（ａ）の点線によって示すように利得は上昇し、横座標のクロスオーバ点は周波数の高い方に移動する。これによって回路網１９に与えられる３次ポール（ｐ）はクロスオーバポールに近づき、位相マージンは減少する。
【００２３】
図５（ｂ）に改善された応答曲線が示されており、この応答曲線では利得は上昇し、３次ポールは横座標のクロスオーバ点からさらに離れて、位相マージンを維持するのを助ける。抵抗２０およびキャパシタ２２の両端間に結合されたトランジスタＱ１、Ｑ２および抵抗３６が、ポールが存在することにより設けられている回路網１９をシャントするように作用して、ポールの移動が行われる。
【００２４】
この発明のＰＬＬの動作スピードは非常に速いが、任意に速くすることはできない。ＰＬＬのロック時間を１０ｍｓ以下に短縮することができ、このロック時間は３個のＰＯＰ画像が殆ど実時間の動きを呈するようにするのに充分に短い時間である。
【００２５】
次に図６を参照する。図６は本発明の第２の実施形態を示している。増幅器１４、１６の利得は大きく、増幅器１４、１６の入力端子１７は仮想的にアース点になる。キャパシタ４０の一端は回路網１９とキャパシタ１８との接続点に接続されており、他端はスイッチングトランジスタ４２によりアース点に切換え可能に結合されている。トランジスタ４２が無効状態（非導通状態）にあるときは、帰還ループは通常の態様で動作する。しかしながら、トランジスタ４２が、そのべース電極に供給されるスイッチング信号によって導通状態にされると、キャパシタ１８に結合された回路網１９の一端はトランジスタ４２のコレクターエミッタ回路およびキャパシタ４０を経てアース点に結合され、回路網１９の他端は入力端子１７の仮想アース点に結合される。キャパシタ４０の値がキャパシタ２２の値よりも遙に大であると、回路網１９は信号短絡状態になり、該回路網１９はシステムから切り離された状態になる。従って、回路網１９の両端間に切換え可能に結合されるこのキャパシタ４０を配置することにより、図５（ａ）、（ｂ）のポールＰを除くことができる。トランジスタ４２のベースに供給されるスイッチング信号は、例えばＰＬＬがロックしていないことを表わす信号、あるいはＰＬＬがロックしていることを表わす信号の否定とすることができる。
【００２６】
しかしながら、図６の回路には他の特徴がある。トランジスタ４２が有効状態（導通状態）にあると、キャパシタ１８および４０は、直列にアース点に接続される。直列接続されたキャパシタ１８とキャパシタ４０の総合のキャパシタンスは、キャパシタ１８自身よりも小さくなるので、この減少した総合のキャパシタンスにより、積分キャパシタ１８に結合されるべき何らの付加充／放電電流をも使用することなく、増幅器１４、１６による積分キャパシタ１８の充／放電に必要な時間を短縮することができる。
【００２７】
本発明を同調周波数の選択用ＰＬＬチューナに関して説明したが、本発明は一般に応答速度をスピードアップして応答時間を短縮するために、任意の制御システムで使用できることは云うまでもない。
【００２８】
【発明の効果】
以上のように、本発明によれば、誤差を表わす信号に応じて同調装置その他の装置を制御するシステムにおいて、上記誤差を表わす信号を積分する積分時間を大幅に短縮することができ、システムの制御速度を高めて制御に要する時間を短縮することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の制御システムの第１の実施形態を、一部をブロックの形式で、他の一部を回路図の形で示した図である。
【図２】従来技術によるチューナ部分を、一部をブロックの形で、他の一部を回路図の形で示した図である。
【図３】従来技術によるチューナ部分の他の例を、一部をブロックの形で、他の一部を回路図の形で示した図である。
【図４】従来技術によるチューナ部分のさらに他の例を、一部をブロックの形で、他の一部を回路図の形で示した図である。
【図５】（ａ）、（ｂ）は共に本発明の制御システムの第１の実施形態のボード（Ｂｏｄｅ）応答曲線を示す図である。
【図６】本発明の制御システムの第２の実施形態を、一部をブロックの形式で、他の一部を回路図の形で示した図である。
【符号の説明】
１０ 位相ロックドループ
１４ トランジスタ
１６ 増幅器
１８ 積分キャパシタ
１９ 帰還回路網
２０ 抵抗
２２ キャパシタ
３６ 抵抗
４０ キャパシタ
４２ トランジスタ
Ｑ１ トランジスタ
Ｑ２ トランジスタ

Claims (1)

1. 入力信号を基準信号と比較して、該入力信号と基準信号間の位相差または周波数の差を示す出力信号を発生する手段と、
   入力と出力を有する増幅器を備えると共に、積分コンデンサを含み前記増幅器の前記出力と入力との間にフィードバック信号を供給する帰還路を備え、前記出力信号を濾波するフィルタ手段と、
   前記フィルタ手段に結合され、制御信号に応答してＰＬＬ制御システムの時定数を制御する時定数制御手段と、
   ＤＣ電圧源と、から成るＰＬＬ制御システムであって、
   前記帰還路は前記フィードバック信号の大きさに応答して前記制御信号を発生する手段を含み、
   前記時定数制御手段は前記ＤＣ電圧源に結合され、前記制御信号に応答して、前記積分コンデンサにＤＣ電流を加えるかまたは該積分コンデンサからＤＣ電流を流出させるかを選択する、前記ＰＬＬ制御システム。

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