DE4017491C2 - Abstimmschaltung - Google Patents
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- 230000004044 response Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 5
- 230000009467 reduction Effects 0.000 claims description 5
- 230000010354 integration Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 14
- 230000000750 progressive effect Effects 0.000 description 13
- 230000001629 suppression Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 206010040007 Sense of oppression Diseases 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000005502 phase rule Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
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- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Die Erfindung betrifft eine Abstimmschaltung nach dem
Oberbegriff des Anspruchs 1.
Abstimmschaltung bzw. Phasenregelschleifen werden für eine
Vielzahl von Anwendungen benötigt, unter anderem für
Tracking-Filter, Frequenz- und Phasenmodulation und Demo
dulation, Trägerregenerierung, Frequenzgenerierung und
vieles andere mehr. Für viele Anwendungen ist es von
großer Bedeutung, die Einstellzeiten von Phasenregel
schleifen soweit wie möglich zu reduzieren.
Um das Einrasten der Phasenregelschleife zu erleichtern,
werden vielfach kombinierte Frequenz- und Phasendiskri
minatoren verwendet. Der Frequenzdiskriminator reduziert
die eventuell bestehende Differenz zwischen Ist- und
Sollfrequenz bis der Phasendiskriminator aktiv werden kann
und schließlich bei konstanter Frequenz des nachzuregeln
den spannungskontrollierten Oszillators, nachfolgend VCO
genannt, eine feste Phasenbeziehung zwischen der VCO-
Frequenz bzw. der Referenz- und Vergleichsfrequenz
herstellt.
Für spezielle Anwendungen ist es gelegentlich erfor
derlich, die Regelschleife zu sperren, wobei der VCO frei
laufend auf der gerade erreichten Frequenz verbleibt. Wird
ein Freigabesignal gesetzt, hält das Schleifenfilter der
Phasenregelschleife die momentan erreichte Spannung und
damit die VCO-Frequenz fest. Diese Anordnung bietet die
einfachste Möglichkeit, zwischen zwei Schleifenfrequenzen
umzuschalten, nämlich zwischen der normalen Grenzfrequenz
und null. Bei aufgetrennter Schleife ist allerdings mit
einer langsamen Drift des VCO zu rechnen.
Die Schleifenauftrennung ist beispielsweise für sehr
schnell einzustellende Schleifen vorteilhaft, deren Fre
quenz anschließend nur für kurze Zeit benötigt wird, wie
es bei burstweiser Übertragung und bei Slow-Frequency-
Hopping der Fall ist. Während der Einstellung braucht die
Frequenz spektral nicht sehr rein sein, da sie dann weder
für Senden noch für Empfangen benötigt wird, während sie
nach Erreichen des gewünschten Wertes und nach Schlei
fenauftrennung, welche beispielsweise auch automatisch
durch ein Lock-Detekt-Signal gesteuert werden kann, den
üblichen Anforderungen nach spektraler Reinheit genügen
muß. Sobald die Schleife aufgetrennt ist, wird die spek
trale Reinheit der erzeugten Frequenz nur noch durch die
Kurzzeitstabilität des VCO begrenzt.
Wenn man den Regelvorgang bei großen Frequenzabweichungen
nur dem Phasendiskriminator überläßt, ergeben sich relativ
lange Einstellzeiten. Durch Hinzunahme eines Frequenz
diskriminators, der über entsprechende Widerstände im
Integrator in den Regelvorgang eingreift und ihn be
schleunigt, kann man die Einstellzeiten bei größeren Fre
quenzfehlern merklich verringern.
Ein Frequenz-Phasen-Diskriminator hat die größte Regel
steilheit für Phasenfehler von ±Π, sie geht jedoch mit
fallendem Phasenfehler kontinuierlich gegen Null. Damit
existiert auch keine konstante Schleifenfrequenz, weil der
wirksame Längswiderstand im Schleifenfilter durch den Pha
senfehler gewissermaßen geschert wird. Dies bedeutet, daß
sich bei großen Phasenfehlern eine höhere Grenzfrequenz
einstellt und infolgedessen ein schnelleres Nachregeln
stattfindet, während die Grenzfrequenz bei verschwindenden
Phasenfehler gegen Null geht. Im ersten Fall ist die
Unterdrückung der Seitenbänder schlecht, während im
zweiten Fall die Unterdrückung wesentlich besser ist.
Aus der GB 2 207 310 ist eine PLL-Schaltung bekannt gewor
den, bei der ein Integrator mit Stromquellen mit umschaltba
rem Stromwerten arbeitet, die einem Kondensator kontrolliert
auf- bzw. entladen. Der Zweck der verschiedenen Stromwerte
bei der GB-2 207 310 ist die Kompensation der sich mit der
frequenzabhängigen VCO-Steilheit und dem frequenzbestimmten
Teilerverhältnis ändernden Schleifenverstärkung der Regel
schleife. Mit der annähernd konstant gehaltenen Schleifenver
stärkung werden dann auch die dynamischen Regelschleifenei
genschaften, wobei es hier im wesentlichen auf die Ein
schwingzeit der Schleife ankommt, bei einer Frequenzumschal
tung lediglich konstant gehalten.
Die GB 2 073 981 zeigt und beschreibt eine Frequenzver
gleichseinrichtung für ein digitales Abstimmsystem, bei der
ebenfalls ein Integrator zum Einsatz kommt, dessen Integrati
onszeitkonstante umschaltbar ist. Hier wird die Integra
torsteilheit jedoch entsprechend der Differenz der vor dem
Umschalten vorhandenen Sollfrequenz und der gewünschten neuen
Sollfrequenz gebildet. Die jeweils eingestellte Integra
torsteilheit wird während eines Messvorganges beibehalten,
kann aber nach einer Reihe von Vergleichen mit fester Ein
stellung auf einen neuen Wert umgeschalten werden. Dies ge
schieht aber nicht als Ergebnis des während jedes Frequenz-
bzw. Phasenvergleichs ermittelten Phasen- oder Frequenzfeh
lers.
Die US-PS 4,743,867 zeigt eine Kompensationsschaltung für ei
ne PLL-Schaltung. Durch die Umschaltung der Integratorwi
derstände soll erreicht werden, Änderungen der dynamischen
Eigenschaften der Regelschleife weitgehend zu kompensieren
und einen von der Frequenz weitgehend unabhängigen Modulati
onsfrequenzhub zu erzielen, wenn sich mit ändernder VCO-
Frequenz, mit der sich auch das Teilerverhältnis des Teilers
und die Regelsteilheit des VCO's ändern, die sich ebenfalls
ändernde Schleifenverstärkung kompensiert werden soll. In der
in dieser Druckschrift vorgeschlagenen Regelschleife werden
die Einflüsse der wechselnden frequenzbestimmenden Teilerver
hältnisse und der sich mit der VCO-Frequenz ändernden Regel
steilheit des VCO getrennt kompensiert. Welche Widerstände
ein- bzw. abgeschaltet werden hängt also bei dieser Entgegen
haltung nur von der VCO-Soll-Frequenz und nicht vom währende
des Regelvorganges festgestellten Frequenz- oder Phasenfehler
ab.
Schließlich zeigt und beschreibt die WO 8/0126 ein veränder
liches Frequenzsystem mit einer linearen Kombination einer
Ladepumpe eingesetzt, die wieder den Zweck des Sicherstellens
einer lediglich konstanten Schleifenverstärkung hat, um da
durch die dynamischen Schleifenparameter weitergehend kon
stant halten zu können. Die Ladungspumpe wird also in Abhän
gigkeit von der VCO-Frequenz eingestellt und diese Einstel
lung wird dann über viele Vergleichszyklen bei einer Fre
quenzumschaltung lediglich konstant gehalten.
Der Erfindung liegt die Aufgabe zugrunde, eine Abstimm
schaltung mit reduzierter Einschwingzeit bei vermindertem
Einschwingen anzugeben.
Diese Aufgabe wird bei einem Abstimmschaltung nach dem
Oberbegriff des Anspruchs 1 durch die im Kennzeichen ange
gebenen Merkmale gelöst.
Weiterbildungen und vorteilhafte Ausgestaltungen der
Erfindung ergeben sich aus den Ansprüchen, der weiteren
Beschreibung und der Zeichnung.
Bei der erfindungsgemäßen Abstimmschaltung mit einer Pha
senregelschleife und einer Frequenzregelschleife wächst
für einen Vergleich in einem Integrator der Strom progres
siv mit der Schließzeit bzw. mit dem Phasenfehler des be
treffenden Zweiges eines Phasendiskriminators an. Mit z. B.
steigendem Phasenfehler wird der Strom progressiv mit
beliebiger oder auch quadratischer Kennlinien erhöht, was
zu Folge hat, daß sich die effektive Diskriminatorsteil
heit und damit die Schleifenfrequenz in Abhängigkeit vom
Phasenfehler ständig ändert. Bei großen Phasenfehlern ist
die Regelgeschwindigkeit aufgrund der höheren Schleifen
frequenz groß, nimmt mit Verringerung des Phasenfehlers
dann jedoch ab, wobei gleichzeitig die Referenzfrequenzun
terdrückung wesentlich verbessert wird.
Eine Abstimmschaltung mit schaltungstechnisch geringem
Aufwand ist mit einen quadratisch progressiver Phasendis
kriminator mit Zusatzintegrator realisierbar.
Zudem kann eine Lock-Detekt-Schaltung für die Beschleu
nigung der PLL-Einstellzeit verwendet werden, bei welcher
zunächst mit beidseitig reduzierten Teilerverhältnissen
von Referenz- und Hauptteiler gearbeitet und nach dem Ein
rasten der Schleife in der Nähe der gewünschten Frequenz
auf die exakten Teilerverhältnisse umgeschaltet wird, so
daß nur noch der Restfehler auszuregeln ist. Im einfach
sten Fall signalisiert die Lock-Detekt-Schaltung, daß der
Phasenfehler unterhalb einer bestimmten Größe liegt und
kein Frequenzfehler vorliegt.
Mit einer schleichenden Teilerumschaltung kann durch ge
eignete Wahl der Teilerumschaltung erreicht werden, daß
während des Regelvorgangs stets der Bereich der optimalen
Regelsteilheit eingehalten wird. Anhand der Größe des ge
wünschten Frequenzsprunges und der verwendeten Teilerfre
quenz kann unter Berücksichtigung der Schleifendynamik be
stimmt werden, welche Änderungen des Teilerverhältnisses
möglich sind - unter Berücksichtigung des Prinzips der
Teilerinitialisierung - ohne daß die Schleife ausrastet.
Ausgehend von der Überlegung, daß ein zeitweiliges Ausra
sten die Gesamteinstellzeit vergrößert, wird erfindungsge
mäß das Teilerverhältnis derart in mehreren Schritten um
geschaltet, daß während des gesamten Zeihvorgangs die PLL
eingerastet bleibt. Die PLL arbeitet während des Ziehvor
gangs vorzugsweise im Bereich zwischen Π und 2Π, um die
dort vorhandene höhere Regelsteilheit zu nutzen. Mittels
sorgfältiger Optimierung kann infolgedessen die Gesamtein
stellzeit verringert werden.
Für die Verkürzung der Einstellzeit kann vorzugsweise die
Schleifenfrequenz während des Einstellvorgangs heraufgesetzt
und nach erfolgter Einstellung wieder reduziert
werden. Dabei wird das Hauptproblem, welches darin
besteht, daß die mit kleiner Zeitkonstante eingerastete
Schleife beim Umschalten auf die größere Zeitkonstante
gewöhnlich wieder ausrastet, danach erneut einrasten muß
und damit der Zeitgewinn beim Einstellvorgang wieder
zunichte gemacht wird, dadurch gelöst, daß die Schlei
fenumschaltung nach dem Einrasten nicht inmitten eines
Vergleichsvorgangs stattfindet und außerdem auf der
Regelspannung keine Änderungen, insbesondere keine Stöße
oder Sprünge auftreten, welche den erreichten Regel
gleichgewichtszustand stören und damit zum Ausrasten
führen können. Vorteilhaft wird dazu eine Teilerinitiali
sierung verwendet.
Bei der erfindungsgemäßen Abstimmschaltung kann ein Dop
pelschleifen-Synthesizer bzw. virtueller Doppelschleifen-
Synthesizer dazu benutzt werden, die gewünschte Frequenz
als Summe zweier anderer Frequenzen zu generieren. Da
durch, daß die Vergleichsfrequenzen viel höher gewählt
werden können, als es dem gewünschten Rasterabstand ent
spricht, sind beide Schleifen viel schneller. Nachfolgend
wird die Erfindung anhand der Zeichnung näher erläutert.
In der Zeichnung zeigen zur Verdeutlichung der Erfindung:
Fig. 1 eine progressive Kennlinie als grafische
Darstellung,
Fig. 2 einen Diskriminator mit progressiver Kennlinie,
Fig. 3 eine Schaltungsanordnung zur Erzeugung einer
beliebigen progressiven Kennlinie,
Fig. 4 einen quadratisch progressiven Phasendiskriminator
mit Zusatzintegrator,
Fig. 5 einen Lock-Detektor,
Fig. 6 ein Darstellung zur Erläuterung des Prinzips einer
"schleichenden" Teilerumschaltung,
Fig. 7 einen Frequenz-Phasen-Diskriminator,
Fig. 8 einen Doppelschleifen-Synthesizer sowie
Fig. 9 einen virtuellen Doppelschleifen-Synthesizer.
Fig. 1 zeigt qualitativ den Kennlinienverlauf eines erfin
dungsgemäßen progressiven Phasendiskriminators. Sie wird
erreicht, indem nicht für jeden Vergleich im Intergrator
die Ladungsmenge Q = I.Tau wirksam wird, mit Strom I = const.,
sondern indem der Strom I selbst progressiv mit Tau bzw.
dem Phasenfehler delta Phi wächst, im einfachsten Fall
linear. Tau ist dabei die Schließzeit des betreffenden
Zweiges im Phasendiskriminator ist. Dann ergibt sich:
Fig. 2 zeigt einen Diskriminator mit quadratischer pro
gressiver Kennlinie. Einem AND-Gatter 10 wird sowohl eine
Vergleichsfrequenz fT, ein Freigabesignal FG, wie oben
erläutert und das invertierte Ausgangssignal eines D-Flip-
Flops 11 zugeführt. Der Ausgang des AND-Gatters 10 ist mit
dem D-Eingang des D-Flip-Flops 11 verbunden. Als Taktsi
gnale wird dem D-Flip-Flop 11 eine Taktfrequenz entspre
chend 2n.fR zugeführt, mit fR gleich der Referenzfrequenz.
Der nichtinvertierende Q-Ausgang des D-Flip-Flops 11 führt
auf den Takteingang eines D-Flip-Flops 12 und auf einen
Eingang eines OR-Gatters 21, dessen Ausgang mit dem Tak
teingang eines D-Flip-Flops 35 verbunden ist. Der inver
tierende Q-Ausgang des D-Flip-Flops 12 ist mit dem D-
Eingang des D-Flip-Flops 12 verbunden. Dem D-Flip-Flop 12
schließen sich weitere D-Flip-Flops 13, 14 an, die ent
sprechend geschaltet sind.
An den nichtinvertierenden Q-Ausgängen der D-Flip-Flops
12, 13, 14 ist ein Widerstandsnetzwerk in der Weise ange
schlossen, daß vom Ausgang des D-Flip-Flops 12 ein Wider
stand 15 über einen Widerstand 16 gegen Masse, vom Ausgang
des D-Flip-Flops 13 ein Widerstand 18, 17 über den Wider
stand 16 gegen Masse, vom Ausgang des D-Flip-Flops 14 ein
Widerstand 20, 19 über die Widerstände 16, 17 gegen Masse
führt. Der nichtinvertierende Q-Ausgang des D-Flip-Flops
14 führt zudem einerseits über einen steuerbaren Schalter
36 auf einen Intergrator 37, an dessen Ausgang die VCO-
Spannung abgreifbar ist, andererseits auf einen Eingang
ein AND-Gatters 33.
Entsprechend ist die D-Flip-Flop-Kette für die ver
gleichsfrequenz fR aufgebaut mit einem AND-Gatter 22, D-
Flip-Flops 23 bis 26 und Widerständen 27 bis 32. Der
nichtinvertierende Q-Eingang des D-Flip-Flops 26 führt
ebenfalls auf einen Eingang des AND-Gatters 33. Die Wider
stände 20, 32 sind miteinander mit dem den nichtinvertie
renden Q-Ausgang der D-Flip-Flops 14, 26 abgewendete An
schlüsse verbunden. Das Freigabesignal FG wird weiterhin
dem D-Eingang des D-Flip-Flops 35 als auch über einen In
verter auf einen Eingang eines OR-Gatters 34 zugeführt.
Ein weiterer Eingang des OR-Gatters 34 ist mit dem Ausgang
des AND-Gatters 33 verbunden. Der Ausgang des OR-Gatters
34 liefert das Resetsignal R für alle D-Flip-Flops. Die
Setzeingänge S der D-Flip-Flops 11 bis 14, 23 bis 26, 35
sind gegen Bezugspotential geschaltet. Der nichtinvertie
rende Q-Ausgang des D-Flip-Flops 35 liefert ein Um
schaltsignal für den steuerbaren Schalter 36.
Bei diesem Ausführungsbeispiel werden mit steigendem Pha
senfehler weitere Widerstände zugeschaltet. Besonders vor
teilhaft arbeitet das Ausführungsbeispiel gemäß Fig. 1,
wenn eine Taktfrequenz gewählt wird, die 2n.fR beträgt,
sowie die Zuschaltung der Teilwiderstände mit einem Tei
lerabgriff 2n-1, 2n-2 usw. realisiert ist. Mit dieser
Maßnahme wird insbesondere eine Verringerung der als
Schalter wirkenden D-Flip-Flops 11 bis 14, 23 bis 26 er
zielt.
Fig. 3 zeigt eine Schaltungsanordnung zur Erzeugung einer
beliebigen progressiven Kennlinie.
Anstelle der in Fig. 1 verwendeten D-Flip-Flops 11 bis 14,
23 bis 26 können Schieberegister 40, 41 verwendet werden,
deren Ausgänge je über eine Diode auf ein Widerstandsnetz
werk 42 und eine gemeinsame Sammelleitung führen. Die Sam
melleitung des Widerstandsnetzwerks 42 ist dann über den
steuerbaren Schalter 36, dem ein Durchschaltsignal DS zu
geführt wird, mit dem Integrator 37 verbunden.
Durch diese Schaltungsanordnung sind beliebige progressive
Kennlinien möglich. Statt der Entkopplungsdioden können
auch CMOS-Schalter oder ähnliches verwendet werden.
Mit den Ausführungsbeispielen nach Fig. 2 und Fig. 3
lassen sich ein besserer Kompromiß von Regelgeschwindig
keiten und Referenzfrequenzunterdrückung erreichen, als
dies bei den bekannten Schaltungen möglich war, da sich
die effektive Diskriminatorsteilheit und damit die
Schleifenfrequenz in Abhängigkeit vom Phasenfehler ständig
ändert. Bei großen Phasenfehlern ist die Regelgeschwindig
keit aufgrund der höheren Schleifenfrequenz groß, nimmt
mit Verringerung des Phasenfehlers dann jedoch ab, wobei
gleichzeitig die Referenzfrequenzunterdrückung wesentlich
verbessert wird.
Fig. 4 zeigt einen quadratisch progressiver Phasendiskri
minator mit Zusatzintegrator. Dieses Ausführungsbeispiel
gibt eine einfachere Ausführungsform der Schaltung gemäß
Fig. 3 wieder. Aus einer nicht gezeichneten Eingangsschaltung,
die beispielsweise zwei D-Flip-Flops enthalten kann,
denen die Referenzfrequenz fR bzw. fT zugeführt und die an
ihren nichtinvertierenden Q-Ausgängen die Signale QT bzw.
QR liefern, werden die Signale QT bzw. QR Eingängen eines
NOR-Gatters 60 zugeführt. Gleichzeitig dient das Signal QT
als Steuersignal für einen steuerbaren Schalter 70 und das
Signal QR als Steuersignal für einen steuerbaren Schalter
71. Der Schalter 70 ist mit einem Anschluß an Betriebs
spannung +U, der Schalter 71 an Bezugspotential gelegt.
Der zweite Anschluß des Schalters 70 ist über einen Wider
stand 67 mit einem Anschluß eines steuerbaren Schalters 66
verbunden, der durch das Ausgangssignal des NOR-Gatters 60
steuerbar ist. Das Ausgangssignal des NOR-Gatters 60 wird
weiter über einen Inverter 61 als Steuersignal einem steu
erbaren Schalter 62 zugeführt, dessen Eingang mit einem
Integrator 68 und dessen Ausgang über einem Widerstand 63
mit einem weiteren Integrator 64 verbunden ist. Der Aus
gang des steuerbaren Schalters 66 führt über einen Wider
stand 65 auf den Rückkopplungszweig des Integrators 68,
während der Ausgang des Schalters 71 über einen Widerstand
69 mit dem invertierenden Eingang des Integrators 68 ver
bunden ist.
Die Schalter 70, 71 bestimmen die Polarität je nach der
erforderlichen Regelrichtung, während der Schalter 66 für
die Startbedingung sorgt, so daß die Regelung bei kleinem
Phasenfehler mit einer minimalen Diskriminatorsteilheit
erfolgt, während größere Phasenfehler zu einer größeren
Diskriminatorsteilheit und einer Erhöhung der Regelge
schwindigkeit führen. In einer weiteren Ausgestaltung der
Schaltung kann der Start mit einem festen Offset erfolgen.
Vorzugsweise kann mit einer weiteren Integration auch eine
kubische Progression erzielt werden. Durch Hinzufügen wei
terer Integratoren sind auch noch steilere Progressionen
realisierbar. Vorteilhaft bietet der progressive Phasen
diskriminator auch die Möglichkeit, das Problem der
infolge breitbandigen Rauschens verringerte Einstellge
nauigkeit von schnellen PLL-Schaltungen zu verringern.
Fig. 5 zeigt einen Lock-Detektor. Signale QT1 und QR1, die
aus der Referenz- und Vergleichsfrequenz erzeugt werden,
führen auf Eingänge eines OR-Gatter 50, dessen Ausgangs
signal sowohl mit einem Eingang eines AND-Gatters 54,
einem D-Eingang eines D-Flip-Flops 55 als auch über einen
Widerstand 51, einen nach Bezugspotential geschaltetem
Kondensator 52 und ein Zeitglied 53, die z. B. als zwei
Inverter ausbildet, mit einem zweiten Eingang des AND-
Gatters 54 verbunden ist. Der Ausgang des AND-Gatters 54
ist mit dem Takteingang des D-Flip-Flops 55 verbunden.
Die Signale QT2 und QR2, die aus der Referenz- und Ver
gleichsfrequenz erzeugt wurden, werden über ein OR-Gatter
56 dem Setzeingang des D-Flip-Flops 55 zugeführt. Der
Reset-Eingang des D-Flip-Flops 55 ist auf Bezugspotential
gelegt. Am invertierenden Ausgang des D-Flip-Flops 55 ist
ein Lock-Detekt-Signal abnehmbar.
Eine Lock-Detekt-Schaltung ist eine bekannte Beschleu
nigungsmethode für die PLL-Einstellzeit, bei welcher zu
nächst mit beidseitig reduzierten Teilerverhältnissen ge
arbeitet und nach dem Einrasten der Schleife in der Nähe
der gewünschten Frequenz auf die exakten Teilerverhältnisse
umgeschaltet wird, so daß nur noch der Restfehler aus
zuregeln ist. Im einfachsten Fall signalisiert die Lock-
Detekt-Schaltung, daß der Phasenfehler unterhalb einer be
stimmten Größe liegt und kein Frequenzfehler vorliegt.
Vorteilhaft ist eine Lock-Detekt-Schaltung für einen pro
gressiven Phasendiskriminator verwendbar. Das D-Flip-Flop
55 wird immer dann gesetzt, wenn der Phasenfehler eine be
stimmte Größe überschritten hat oder eines der
Frequenzfehler-Flip-Flops gesetzt ist. Die Vergleichszeit
für das AND-Gatter 54 wird durch das Zeitglied 53 gewonnen
und kann, falls erforderlich, durch eine zusätzliche Zeit
konstante aus Widerstand 51, Kondensator 52 gezielt ver
größert werden. Das Lock-Detekt-Signal ist also nur dann
aktiv, wenn der Phasenfehler einen bestimmten Wert unter
schreitet.
Fig. 6 zeigt das Prinzip einer "schleichenden" Teiler
umschaltung. Anhand der Größe des gewünschten Frequenz
sprunges und der verwendeten Teilerfrequenz kann unter Be
rücksichtigung der Schleifendynamik bestimmt werden,
welche Änderungen des Teilerverhältnisses möglich sind
- unter Berücksichtigung des Prinzips der Teilerinitiali
sierung - ohne daß die Schleife ausrastet. Ausgehend von
der Überlegung, daß ein zeitweiliges Ausrasten die Ge
samteinstellzeit verzögert, wird erfindungsgemäß das Tei
lerverhältnis derart in mehreren Schritten umgeschaltet,
daß während des gesamten Ziehvorgangs die PLL eingerastet
bleibt. Die PLL arbeitet während des Ziehvorgangs vorzugs
weise im Bereich zwischen Π und 2Π, um die dort höhere
Regelsteilheit zu nutzen. Mittels sorgfältiger Optimierung
kann infolgedessen die Gesamteinstellzeit verringert wer
den.
Wie Fig. 6 zu entnehmen ist, kann man durch geeignete Wahl
der Teilerschritte und Zeitdauern dafür sorgen, daß wäh
rend des Regelvorgangs im Bereich größter Regelsteilheit
gearbeitet wird.
Eine sehr effektive Methode wird bei dem nachfolgenden
Schaltungsbeispiel in Fig. 7 für die Verkürzung der Ein
stellzeit verwendet. Es wird die Schleifengrenzfrequenz
während des Einstellvorgangs heraufgesetzt und nach
erfolgter Einstellung wieder reduziert. Dabei wird das
Hauptproblem, welches darin besteht, daß die mit kleiner
Zeitkonstante eingerastete Schleife beim Umschalten auf
die größere Zeitkonstante gewöhnlich wieder ausrastet,
danach erneut einrasten muß und damit der Zeitgewinn beim
Einstellvorgang wieder zunichte gemacht wird, dadurch
gelöst, daß durch Schaltungsmaßnahmen die Schleifenum
schaltung nach dem Einrasten nicht inmitten eines
Vergleichsvorgangs stattfindet und daß außerdem auf der
Regelspannung keine Änderungen, insbesondere keine Stöße
oder Sprünge auftreten, welche den erreichten Regel
gleichgewichtszustand stören und damit zum Ausrasten
führen können. Vorteilhaft wird dazu eine Teilerinitiali
sierung verwendet.
Fig. 7 zeigt einen Frequenz-Phasen-Diskriminator mit Tei
lerinitialisierung und Umschaltung der Schleifenfrequenz.
Die Vergleichsfrequenz fT wird den Takteingängen von D-
Flip-Flops 80, 84 zugeführt. Die Setzeingänge der D-Flip-
Flops 80, 84 sind gegen Bezugspotential geschaltet. Vom
nichtinvertierenden Q-Ausgang des D-Flip-Flops 80 wird ein
Signal QT1 dem D-Eingang des D-Flip-Flops 84 und Eingängen
eines AND-Gatters 104 und OR-Gattern 85, 103 zugeführt.
Eingänge eines AND-Gatters 81 sind mit dem invertierenden
Q-Ausgang des D-Flip-Flops 80, einem Freigabesignal FG so
wie mit dem invertierenden Q-Ausgang eines D-Flip-Flops 87
verbunden. Der Ausgangs des AND-Gatters 81 führt einer
seits direkt, andererseits über ein Zeitglied 83 mit einem
Inverter auf ein AND-Gatter 82, dessen Ausgang über ein
OR-Gatter 105 den Reset-Eingängen der D-Flip-Flops 80, 87
zugeführt wird. Weiterhin ist der Ausgang des AND-Gatters
82 mit Eingängen von OR-Gattern 90 und 92 verbunden. Das
Ausgangssignal des AND-Gatters 82 stellt zudem ein Preset-
bzw. Reset-Impuls R bzw. P zur Teilerinitialisierung eines
nicht gezeichneten Teilers dar. Der nichtinvertierende Q-
Ausgang des D-Flip-Flops 84 führt auf die anderen Eingänge
der OR-Gatter 85, 92, wobei der Eingang des OR-Gatter 92
gleichzeitig Eingang eines AND-Gatters 91 ist. Der Ausgang
des OR-Gatters 85 dient als Steuereingang eines steuerba
ren, nach Versorgungsspannung geschalteten Schalters 86,
dessen zweiter Kontakt mit einem weiteren steuerbaren
Schalter 94 und über einen Widerstand 95 mit dessen zwei
ten Kontakt verbunden ist.
Der zweite Kontakt des Schalters 94 ist über einen Wi
derstand 97 mit dem invertierenden Eingang eines Integra
tor 96 gekoppelt, an dessen Ausgang die VCO-Spannung ab
greifbar ist. Der Ausgang des AND-Gatters 91 ist mit einem
Eingang des OR-Gatters 90 verbunden, dessen Ausgang auf
die Reset-Eingänge der D-Flip-Flop 84, 88 führt. Der Ausgang
des OR-Gatters 92 ist mit dem Reset-Eingang eines D-
Flip-Flops 93 verbunden, der im Zweig der Referenzfrequenz
fR liegt. Der Zweig der Referenzfrequenz fR ist entspre
chend aufgebaut. Der nichtinvertierende Q-Ausgang des D-
Flip-Flops 87 führt auf Eingänge des OR-Gatters 103, eines
OR-Gatters 111, des AND-Gatters 104, dessen Ausgang mit
dem OR-Gatter 105 verbunden ist, und dem D-Eingang des D-
Flip-Flops 88. Der nichtinvertierende Q-Ausgang des D-
Flip-Flops 88 ist an den anderen Eingang des OR-Gatters
111 sowie an die Eingänge des OR-Gatters 92 und des AND-
Gatters 91 geschaltet. Der Ausgang des OR-Gatters 103 ist
direkt mit einem Eingang und über ein Zeitglied mit dem
anderen Eingang eines AND-Gatters 89 sowie mit dem D-
Eingang des D-Flip-Flops 93 verbunden. Der Ausgang des
AND-Gatters 89 führt auf den Takteingang des D-Flip-Flops
93. An den Ausgang des OR-Gatters 92 ist der Reset-Eingang
des D-Flip-Flops 93 geschaltet. Der Steuereingang des
Schalters 94 wird durch den invertierenden Q-Ausgang des
D-Flip-Flops 93 gesteuert, der weiter mit dem Steuer
eingang eines weiteren steuerbaren Schalters 99 verbunden
ist. Der invertierenden Q-Ausgang des D-Flip-Flops 93 lie
fert das Lock-Detekt-Signal LD. Der Schalter 99 ist mit
seinem einen Anschluß über einen Widerstand 98 mit dem in
vertierenden Eingang des Integrators 96 und über einen Wi
derstand 110 mit seinem zweiten Kontakt verbunden.
Dieser Kontakt liegt über einem steuerbaren Schalter 100,
der durch das Ausgangssignal des OR-Gatters 111 gesteuert
wird, gegen Bezugspotential. Die Setzeingänge der D-Flip-
Flops liegen an Bezugspotential, die D-Eingänge der D-
Flip-Flops 80, 87 sind auf logisch "1" gesetzt.
Das Freigabesignal FG wird erst wirksam, wenn die Signale
QT1, QR1 im Ruhezustand sind. Dann wird ein kurzer Reset-
bzw. Preset-Impuls zur Teilerinitialisierung erzeugt, der
auch den Diskriminator selbst initialisiert.
Fig. 8 zeigt einen Doppelschleifen-Synthesizer, der zwei
PLL-Anordnungen zur Frequenzerzeugung enthält. Ein Quarz
oszillator 128 liefert eine Bezugsfrequenz, die initiali
sierbaren Teilern 123, 132 zugeführt wird. Die Teiler 123,
132 sind durch ein Preset- bzw. Reset-Impuls R bzw. P
steuerbar. Das Teilerverhältnis beträgt mA : 1. Folgend wird
nur der obere Zweig A des Synthesizers beschrieben, da der
untere Zweig B entsprechend aufgebaut ist. Die im Teiler
123 erzeugte Vergleichsfrequenz fRA wird einem Phasendis
kriminator 122 zugeführt, dessen Ausgangssignal über einen
Verstärker 127 und einem Tiefpaß 126 eine Stellgröße für
einen VCO 120 bildet. Ein Ausgangssignal des VCO 120 wird
über einem programmierbaren Teiler 121 mit einem Teiler
verhältnis von nA : 1 dem Phasendiskriminator 122 zugeführt.
Der Teiler 121 ist durch ein Preset-Signal PA initiali
sierbar. Das Teilerverhältnis nA : 1 ist programmierbar. Ein
Ausgangssignal des VCO 120 des oberen Zweigs und eines VCO
129 des unteren Zweigs werden einem Phasendiskriminator
125 zugeführt, dessen Ausgangssignal über einen Bandpaß
124 das Ausgangssignal des Doppelschleifen-Synthesizer
bildet.
Der Doppelschleifen-Synthesixer kann dazu benutzt werden,
um die gewünschte Frequenz als Summe zweier anderer Fre
quenzen zu generieren. Dadurch, daß die vergleichsfrequen
zen fRA und fRB des unteren Zweigs viel höher gewählt werden
können, als es dem gewünschten Rasterabstand ent
spricht, können beide Schleifen auch viel schnellet sein.
Die einzige zu erfüllende Bedingung ist, daß der Betrag
von |fRA - fRB| = fR gilt, wobei fR die ursprüngliche
Vergleichs- bzw. Rasterfrequenz ist.
Weiter gilt:
fV = fVA + fVB = (nA/mA + nB/mB)fQ
fV = nA.fRA + nB.fRB (1)
fV = nA.n.fR + (n + 1).nB.fR (2)
Für den Fall n = 10 ergibt sich daraus dann die Beziehung:
fV = [10(nA + nB) + nB].fR (3)
mit:
n = Teilerverhältnis
A = Index für oberen Zweig
B = Index für unteren Zweig
n = Teilerverhältnis
A = Index für oberen Zweig
B = Index für unteren Zweig
Man sieht, daß durch passende Wahl der Teilerverhältnisse
nA und nB jede beliebige vielfache Frequenz von fR er
zeugt werden kann. Ist die Einstellzeit normalerweise in
der Größenordnung TE = 100.TR mit TR = 1/fR angesiedelt,
so kann man bei dieser Schaltungsanordnung mit 1/n dieses
Wertes rechnen. Für eine Referenzfrequenz von 10 kHz er
gibt sich infolgedessen eine Einstellzeit von ca. 1 ms und
für 200 kHz demnach etwa 50 µs. Kombiniert mit den oben
beschriebenen Ausführungsbeispielen lassen sich noch wei
tere Verkürzungen der Einstellzeit erreichen.
Fig. 9 zeigt einen virtuellen Doppelschleifen-Synthesizer,
der ähnliche Ergebnisse wie der in Fig. 8 beschriebene
Doppelschleifen-Synthesizer liefert, das jedoch mit schal
tungstechnisch reduziertem Aufwand. Ein Quarzoszillator
146 liefert eine Bezugsfrequenz fQ, die einem initiali
sierbaren Teiler 145 zugeführt wird. Der Teiler 145 hat
zwei Teilerverhältnisse nA und nB, die über ein Signal 2nd
selektierbar sind. Mit dem Preset-Impuls P ist das Teiler
verhältnis nA initialisiert und gestartet, das aus dem
Ausgangssignal des Teilers 145 abgeleitete Signal 2nd ini
tialisiert und startet das Teilerverhältnis nB. Das Aus
gangssignal des Teilers 145 wird dem Takteingang eines
D-Flip-Flops 144 zugeführt, dessen invertierender Q-
Ausgang auf den D-Eingang führt und dessen Setzeingang
gegen Bezugspotential geschaltet ist. Der nichtinver
tierender Q-Ausgang des Flip-Flops 144 führt auf einen
Phasendiskriminator 143. An den zweiten Eingang des Pha
sendiskriminators 143 liegt ein analoger Schaltungsaufbau
an, mit einem Teiler 141, einem D-Flip-Flop 142 und einem
VCO 140 als Vergleichsfrequenzquelle. Der Ausgang des Pha
sendiskriminators 143 führt über einen Verstärker 148 und
einem Tiefpaß 147 auf den Eingang des VCO 140, dessen
zweiter Ausgang die VCO-Frequenz bildet. Die Teiler 141,
145, die D-Flip-Flops 142 und 144 und der Phasendiskriminator
143 sind durch denselben Preset-Impuls P initialisierbar.
Die beiden D-Flip-Flops 142 und 144 dienen der Addition der
beiden Teilerverhältnisse in den verschiedenen Ästen. Als
Gleichgewichtsbedingung der eingerasteten PLL gilt Bedin
gung (1). Durch passende Wahl der Teilerverhältnisse lassen
sich wieder die in (2) und (3) gezeigten Zusammenhänge
erreichen.
Auch beim virtuellen Doppelschleifen-Synthesizer läßt sich
demnach die VCO-Frequenz fV als beliebiges Vielfache der
Vergleichs- bzw. Rasterfrequenz fR darstellen, sofern
fV << fR gilt und die Bezugsfrequenz fQ des Quarzoszil
lators 146 als ganzzahliges Vielfache von nfV und (n + 1)fV
darstellbar ist. Die Schleifenvergleichsfrequenz liegt bei
fRA und fRB, also beispielsweise 10.fR und 11.fR. Die
Schleifeneinschwingzeit TS ergibt sich dann überschlägig
zu:
TS ≈ 100.TRA + 100.TRB ≈ 10.TR
Entsprechend ist die wirksame Einstellzeit gegenüber dem
oben beschriebenen Doppelschleifen-Synthesizer mit Addi
tion der beiden VCO-Frequenzen etwa doppelt so groß,
jedoch ist der Aufwand nahezu halbiert.
Insbesondere kann das Prinzip des virtuellen Doppel
schleifen-Synthesizers auch mit den anderen beschriebenen
Schaltungsvarianten kombiniert werden. Die Teiler können
prinzipiell komplizierterer Art sein, z. B. Swallow-Counter
oder ähnliches enthalten.
Claims (5)
1. Abstimmschaltung mit einer kombinierten Phasen- und Fre
quenzregelschleife, wobei der Vergleich der herabgeteilten
Frequenz (fT) des zu regelnden Oszilators mit der Referenz
frequenz (fR) in einem Intergrator (37, 64, 96) stattfindet,
dessen Strom veränderbar ist,
dadurch gekennzeichnet,
dass sich der Strom in Abhängigkeit von den Phasenfehlern
zwischen Vergleichsfrequenz (ft)und der Referenzfrequenz (fR)
ändert, in dem der Widerstand des Integrationsgliedes im In
tegrator (37, 64, 94) mit steigendem Phasenfehler durch Zu
schalten weiterer Widerstände verringert wird und bei der
Verringerung des Phasenfehlers durch Abschalten der Wider
stände erhöht wird.
2. Abstimmschaltung nach Anspruch 1,
dadurch gekennzeichnet,
dass ein R/2R-Netzwerk verwendet wird.
3. Abstimmschaltung nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass als Phasendiskriminator Schieberegister (40, 41) verwen
det werden, deren Ausgänge über Widerstandsnetzwerke (15-20,
27-32, 42) auf eine Sammelleitung führen, die mit dem Eingang
des Integrators (37) verbunden ist.
4. Abstimmschaltung nach einer der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass dem Integrator (37) ein steuerbarer Schalter (36) vorge
schaltet ist, dass der steuerbare Schalter (36) durch ein aus
einem Freigabesignal (FG) abgeleiteten Signal steuerbar ist,
und dass das Freigabesignal (FG) nach Beendigung eines lau
fenden Vergleichs veränderbar ist.
5. Abstimmschaltung nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
dass zur Verkürzung der Einstellzeit eine Lock-Detekt-
Schaltungsanordnung verwendet wird, in der das 'Teilverhält
nis der Referenzfrequenz (fR) und der Frequenz (fT) des zu re
gelnden Oszilators zunächst reduziert ist und nach dem Ein
rasten der Schleife in der Nähe der Frequenz auf die exakten
Teilerverhältnisse umgeschaltet wird.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4017491A DE4017491C2 (de) | 1990-05-31 | 1990-05-31 | Abstimmschaltung |
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JP3128928A JPH0779157A (ja) | 1990-05-31 | 1991-05-31 | 同期調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4017491A DE4017491C2 (de) | 1990-05-31 | 1990-05-31 | Abstimmschaltung |
Publications (2)
Publication Number | Publication Date |
---|---|
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DE4017491C2 true DE4017491C2 (de) | 2002-05-08 |
Family
ID=6407525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4017491A Expired - Fee Related DE4017491C2 (de) | 1990-05-31 | 1990-05-31 | Abstimmschaltung |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPH0779157A (de) |
CH (1) | CH682362A5 (de) |
DE (1) | DE4017491C2 (de) |
FR (1) | FR2662875B1 (de) |
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8110 | Request for examination paragraph 44 | ||
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