JP3557797B2 - 半導体装置 - Google Patents
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- H01L2224/11—Manufacturing methods
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Description
【０００１】
【発明の属する技術分野】
本発明は、ベアチップをフリップチップ接合して構成される半導体パッケージおよびＢＧＡ、ＱＦＰ等とプリント基板を接合してなるマルチチップモジュール（ＭＣＭ）といった半導体装置に関する。
【０００２】
【従来の技術】
図５は従来の説明図である。
図において、１は半導体チップ、２ははんだバンプ、４はＮｉ膜、６はＡｕ膜である。
【０００３】
近年、電子部品の高密度実装化に伴い、入出力端子数の多端子化、および端子間のピッチの微細化が進行し、ＣＭＯＳ素子と基板の接合方法として、ワイヤボンディング法から、配線長が短く一括接合が可能なフリップチップ接合を行なっている。
【０００４】
フリップチップ接合はでは、はんだバンプ、電極を介して直接ＬＳＩと基板を接合している。接合に用いるはんだ材料としては、これまでに鉛（Ｐｂ）−錫（Ｓｎ）系の合金が多く使用されていた。
【０００５】
しかし、Ｐｂは複数の同位体が存在し、それら同位体はウラン（Ｕ）、トリウム（Ｔｈ）の崩壊系列中の、中間生成物あるいは最終生成物であり、崩壊の際、Ｈｅ原子を放出するα崩壊を伴うことから、はんだ中よりα線を生じる。そしてそのα線がＣＭＯＳ素子に到達してソフトエラーを発生する。
【０００６】
また、Ｐｂは土壌に流出すると酸性雨によって溶け出し、環境に影響を及ぼすことがわかっており、環境の面からもＰｂを使わないはんだ材料が強く求められている。
【０００７】
そこで、Ｐｂ系はんだに代わる材料として、Ｓｎに銀（Ａｇ）、Ｂｉ（蒼鉛）、アンチモン（Ｓｂ）、亜鉛（Ｚｎ）を混合或いは添加したはんだ材料がつかわれ始めている。
【０００８】
これらのはんだ材料は、混合する量あるいは添加量は、使用するはんだ材料の温度階層によって異なるが、ＣＭＯＳ素子等のはんだ接合においては、Ｓｎの組成比が９０％以上含まれる、２００℃以上の比較的高融点のはんだ材料が用いられている。
【０００９】
【発明が解決しようとする課題】
従来、Ｐｂ系はんだ接合に用いる下地電極膜の材料としては、図５に示すようにＣＭＯし等の半導体チップ１のアルミニウム（Ａｌ）電極上から順に、チタン（Ｔｉ）膜３、ニッケル（Ｎｉ）膜４、金（Ａｕ）膜６の膜構成となっている。これまでの半導体チップ１接合に用いる、例えばＰｂ−５％Ｓｎといったはんだ材料では、Ｓｎの組成は１０％以下であり、上述の下地電極の膜構成によって信頼性の高い接合体を形成することができた。
【００１０】
しかし、Ｓｎの組成比が９０％以上であるＳｎ系のはんだ材料を使用した場合、上述の下地電極の膜構成で接合を行なうと、最も膜厚の大きいＮｉ膜４は、はんだ接合工程の際の温度サイクル間にはんだバンプ２中のＳｎと反応してはんだ中に拡散し、その結果、下地電極におけるＮｉ膜４の膜厚は減少し、接合強度の低下、さらにはバンプ欠け、破断等が生じるといった問題が生じた。
【００１１】
本発明は、以上の点を鑑み、下地電極膜の材料のＮｉがはんだ材料中へ拡散するのを遅らせるか、或いは阻止する半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
図１は本発明の原理説明図である。
図において、１は半導体チップ、２ははんだバンプ、３はＴｉ膜、４はＮｉ膜、５はＣｒ膜、６はＡｕ膜、７はＮｉである。
【００１３】
本発明では、下地電極膜の材料のＮｉがはんだ材料の中へ拡散するのを遅らせるために、図１に示すように、Ｎｉ膜４中にＳｎに対する拡散を抑制する金属層を設けること、およびＮｉ膜４の膜厚を大きくしてはんだ付け工程が終了した時点でも下地電極膜にＮｉが残存し得る膜厚とすること等により、上記の問題点を解決する。
【００１４】
すなわち、クロム（Ｃｒ）膜５をＮｉ膜４の中間に挿入することにより、以下に述べる効果が得られる。
はんだ付け工程中において、はんだ接合部では、図２（ａ）に平面図で模式拡大図で、また図２（ｂ）に断面図で示すように、はんだ側のＮｉが前述の図５に示すように、はんだのＳｎ中に拡散が進行し、Ｃｒ膜５が直接Ｓｎと接触する。ＳｎとＣｒは濡れ性が低く、金属化合物を形成しないため、反応速度は低下する。しかし、Ｃｒ膜５の膜厚は２００〜２０００Å程度と薄く、スパッタ直後は図１に示すように積層状態となっているが、転写やウエットバック等のはんだ付け工程中に、図２（ａ）に平面図で模式拡大図で、また図２（ｂ）に断面図で示すように、Ｃｒ膜５にある欠陥（隙間）にＮｉ７が拡散移動してそれが島状に分布しており、徐々にＮｉ７がＣｒとともに拡散するため、接合強度を損なうことなくＮｉ７の拡散速度を抑制することができる。
【００１５】
また、Ｎｉ膜４の膜厚を１μｍ以上にすることによって、はんだ付けプロセス終了時において、下地電極膜上に０．５μｍ程度のＮｉ膜４が残っており、良好な接合体を得ることができる。
【００１６】
ここで、Ｃｒ膜５の膜厚を２００〜２０００Åに限定した理由として、２００Å以下ではＣｒ膜５による拡散抑制効果は得られず、また、２０００Å以上では、Ｓｉ側のＮｉ膜４の拡散はＣｒ膜５によって遮られ、Ｃｒ膜５の上でははんだをはじき、バンプ欠けを生じるためである。
【００１７】
すなわち、本発明の目的は、半導体のチップ１或いはパッケージ上に形成されたはんだバンプ２の下地電極膜が、チタン、ニッケル、クロム、ニッケル、金の順に積層された膜からなることにより、
また、前記下地電極膜はＮｉ膜４が１μｍを超える厚さであることにより、
また、前記下地電極膜はクロム膜が２００〜２０００Åの厚さであることにより達成される。
【００１８】
【発明の実施の形態】
図１は本発明の原理説明図兼一実施例の説明図、図３は本発明を適用した半導体パッケージ断面構造図、図４は本発明を適用したＭＣＭ外観図である。
【００１９】
図において、１は半導体チップ、２ははんだバンプ、３はＴｉ膜、４はＮｉ膜、５はＣｒ膜、６はＡｕ膜、８はＡｌＮ基板、９はＣｕ−ポリイミド薄膜配線層、１０は外部リード、１１はキャップ、１２はＭＣＭ基板である。
【００２０】
本発明の実施例について、先ず図１により説明する。
表１に膜構成、およびはんだ付け後の接合状態、バンプ欠けについて示す。
【００２１】
【表１】
【００２２】
本発明の第一の実施例では、ＬＳＩ等の半導体チップ１に対して、はんだバンプ２の電極として、Ｔｉ膜３を１０００Å、Ｎｉ膜４を１μｍ、Ｃｒ膜５を１０００Å、Ｎｉ膜４を１μｍ、Ａｕ膜６を１０００Åの厚さに蒸着法あるいはスパッタ法により形成する。
【００２３】
はんだ材料は、表２に示す組成の合金の内、融点２４０〜２４５℃のＮｏ６、融点２３０〜２３５℃のＮｏ９、融点２２１℃のＮｏ１６の三種類で評価した。
【００２４】
【表２】
【００２５】
そして、図３に断面図で示すように、半導体チップ１に対してめっき法およびはんだボールによってはんだバンプ２を形成し、フラックスを塗布した後、コンベア炉中でＡｌＮ基板８とフリップチップ接合を行なった。はんだ付けの条件はリフロー温度が最高で融点＋３０℃で、リフロー時間は１２分、その内最高温度には２分間保つ。
【００２６】
尚、はんだバンプ径は１００μｍであり、バンプ間のピッチは２１０μｍである。
第二の実施例では、ＬＳＩ等の半導体チップ１に対して、はんだバンプ２の下地電極膜として、Ｔｉ膜３を１０００Å、Ｎｉ膜４を２０００Å、５０００Å、１μｍ、Ｃｒ膜５を１０００Å、Ｎｉ膜４を２０００Å、５０００Å、１μｍ、Ａｕ膜６を１０００Åの厚さに蒸着法あるいはスパッタ法により形成し、Ｎｉ膜４の膜厚を変えた影響を調べた。そして、第一の実施例と同様にして、フリップチップ接合を行なった。
【００２７】
その結果、Ｎｉ膜４の膜厚が２０００Å＋２０００Åではんだ付け終了後において、バンプ欠けが数十個見られたのに対して、Ｎｉ膜４の膜厚が５０００Å×２の場合、１μｍ×２の場合は、いずれもバンプ欠けが生じないで、良好なはんだ接合体が得られた。
【００２８】
第三の実施例では、ＬＳＩ等の半導体チップ１に対して、はんだバンプ２の電極として、Ｔｉ膜３を１０００Å、Ｎｉ膜４を２０００Å、５０００Å、１μｍに可変、Ｃｒ膜５を２００〜２０００Å、Ｎｉ膜４を２０００Å、５０００Å、１μｍに可変、Ａｕを１０００Åの厚さに蒸着法あるいはスパッタ法により形成し、Ｎｉの膜厚とともに、Ｃｒの膜厚を変えて、その影響を調べた。そして、第一、第二の実施例と同様にして、フリップチップ接合を行なった。
【００２９】
その結果、Ｎｉ膜４の膜厚が２０００Å×２の場合、あるいはＣｒ膜５の膜厚が２０００Å以上でＮｉ膜４の膜厚が５０００Å×２以下の場合には、はんだ付け終了後においてバンプ欠けが数十個見られたのに対して、Ｎｉ膜４の膜厚が５０００Å×２で、Ｃｒ膜５の膜厚が２００〜２０００Åの場合は、いずれもバンプ欠けが生じないで、良好なはんだ接合体が得られた。
【００３０】
次に、第一〜第三の実施例により作製したＣＭＯＳデバイスを用い、図３に示すような半導体パッケージを作製した。
続いて、第一の実施例と同じ工程により作製したＣＭＯＳデバイス、およびその他のデバイスを搭載して、図４に示すようなマルチチップモジュール構成体を作製した。
【００３１】
その結果、表１に示すように、各はんだ材料とも、Ｎｉ膜４は０．２μｍ以上残存しており、良好なはんだ接合部を作製できた。
本発明はＣＭＯＳ等の半導体チップ１のフリップチップ接合のみならず、Ｓｎを主成分としたはんだで接合を行なうその他のＢＧＡ、ＱＦＰ等の接合方式においても、その電極材料として使うことにより同様の効果が期待される。
【００３２】
【発明の効果】
以上説明したように、Ｐｂフリー化に対応したＳｎ系のはんだ合金でフリップチップ接合、あるいは他の接合方式の電極に対して本発明を実施することにより、バンプ欠け、はんだ付け不良といった障害を発生することなく、良好なはんだ接合部を形成することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明のＣｒ膜の作用の説明図
【図３】本発明を適用した半導体パッケージ断面構造図
【図４】本発明を適用したＭＣＭ外観図
【図５】従来例の説明図
【符号の説明】
図において、
１ 半導体チップ
２ はんだバンプ
３ Ｔｉ膜
４ Ｎｉ膜
５ Ｃｒ膜
６ Ａｕ膜
７ Ｎｉ
８ ＡｌＮ基板
９ Ｃｕ−ポリイミド薄膜配線層
１０ 外部リード
１１ キャップ
１２ ＭＣＭ基板
【発明の属する技術分野】
本発明は、ベアチップをフリップチップ接合して構成される半導体パッケージおよびＢＧＡ、ＱＦＰ等とプリント基板を接合してなるマルチチップモジュール（ＭＣＭ）といった半導体装置に関する。
【０００２】
【従来の技術】
図５は従来の説明図である。
図において、１は半導体チップ、２ははんだバンプ、４はＮｉ膜、６はＡｕ膜である。
【０００３】
近年、電子部品の高密度実装化に伴い、入出力端子数の多端子化、および端子間のピッチの微細化が進行し、ＣＭＯＳ素子と基板の接合方法として、ワイヤボンディング法から、配線長が短く一括接合が可能なフリップチップ接合を行なっている。
【０００４】
フリップチップ接合はでは、はんだバンプ、電極を介して直接ＬＳＩと基板を接合している。接合に用いるはんだ材料としては、これまでに鉛（Ｐｂ）−錫（Ｓｎ）系の合金が多く使用されていた。
【０００５】
しかし、Ｐｂは複数の同位体が存在し、それら同位体はウラン（Ｕ）、トリウム（Ｔｈ）の崩壊系列中の、中間生成物あるいは最終生成物であり、崩壊の際、Ｈｅ原子を放出するα崩壊を伴うことから、はんだ中よりα線を生じる。そしてそのα線がＣＭＯＳ素子に到達してソフトエラーを発生する。
【０００６】
また、Ｐｂは土壌に流出すると酸性雨によって溶け出し、環境に影響を及ぼすことがわかっており、環境の面からもＰｂを使わないはんだ材料が強く求められている。
【０００７】
そこで、Ｐｂ系はんだに代わる材料として、Ｓｎに銀（Ａｇ）、Ｂｉ（蒼鉛）、アンチモン（Ｓｂ）、亜鉛（Ｚｎ）を混合或いは添加したはんだ材料がつかわれ始めている。
【０００８】
これらのはんだ材料は、混合する量あるいは添加量は、使用するはんだ材料の温度階層によって異なるが、ＣＭＯＳ素子等のはんだ接合においては、Ｓｎの組成比が９０％以上含まれる、２００℃以上の比較的高融点のはんだ材料が用いられている。
【０００９】
【発明が解決しようとする課題】
従来、Ｐｂ系はんだ接合に用いる下地電極膜の材料としては、図５に示すようにＣＭＯし等の半導体チップ１のアルミニウム（Ａｌ）電極上から順に、チタン（Ｔｉ）膜３、ニッケル（Ｎｉ）膜４、金（Ａｕ）膜６の膜構成となっている。これまでの半導体チップ１接合に用いる、例えばＰｂ−５％Ｓｎといったはんだ材料では、Ｓｎの組成は１０％以下であり、上述の下地電極の膜構成によって信頼性の高い接合体を形成することができた。
【００１０】
しかし、Ｓｎの組成比が９０％以上であるＳｎ系のはんだ材料を使用した場合、上述の下地電極の膜構成で接合を行なうと、最も膜厚の大きいＮｉ膜４は、はんだ接合工程の際の温度サイクル間にはんだバンプ２中のＳｎと反応してはんだ中に拡散し、その結果、下地電極におけるＮｉ膜４の膜厚は減少し、接合強度の低下、さらにはバンプ欠け、破断等が生じるといった問題が生じた。
【００１１】
本発明は、以上の点を鑑み、下地電極膜の材料のＮｉがはんだ材料中へ拡散するのを遅らせるか、或いは阻止する半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
図１は本発明の原理説明図である。
図において、１は半導体チップ、２ははんだバンプ、３はＴｉ膜、４はＮｉ膜、５はＣｒ膜、６はＡｕ膜、７はＮｉである。
【００１３】
本発明では、下地電極膜の材料のＮｉがはんだ材料の中へ拡散するのを遅らせるために、図１に示すように、Ｎｉ膜４中にＳｎに対する拡散を抑制する金属層を設けること、およびＮｉ膜４の膜厚を大きくしてはんだ付け工程が終了した時点でも下地電極膜にＮｉが残存し得る膜厚とすること等により、上記の問題点を解決する。
【００１４】
すなわち、クロム（Ｃｒ）膜５をＮｉ膜４の中間に挿入することにより、以下に述べる効果が得られる。
はんだ付け工程中において、はんだ接合部では、図２（ａ）に平面図で模式拡大図で、また図２（ｂ）に断面図で示すように、はんだ側のＮｉが前述の図５に示すように、はんだのＳｎ中に拡散が進行し、Ｃｒ膜５が直接Ｓｎと接触する。ＳｎとＣｒは濡れ性が低く、金属化合物を形成しないため、反応速度は低下する。しかし、Ｃｒ膜５の膜厚は２００〜２０００Å程度と薄く、スパッタ直後は図１に示すように積層状態となっているが、転写やウエットバック等のはんだ付け工程中に、図２（ａ）に平面図で模式拡大図で、また図２（ｂ）に断面図で示すように、Ｃｒ膜５にある欠陥（隙間）にＮｉ７が拡散移動してそれが島状に分布しており、徐々にＮｉ７がＣｒとともに拡散するため、接合強度を損なうことなくＮｉ７の拡散速度を抑制することができる。
【００１５】
また、Ｎｉ膜４の膜厚を１μｍ以上にすることによって、はんだ付けプロセス終了時において、下地電極膜上に０．５μｍ程度のＮｉ膜４が残っており、良好な接合体を得ることができる。
【００１６】
ここで、Ｃｒ膜５の膜厚を２００〜２０００Åに限定した理由として、２００Å以下ではＣｒ膜５による拡散抑制効果は得られず、また、２０００Å以上では、Ｓｉ側のＮｉ膜４の拡散はＣｒ膜５によって遮られ、Ｃｒ膜５の上でははんだをはじき、バンプ欠けを生じるためである。
【００１７】
すなわち、本発明の目的は、半導体のチップ１或いはパッケージ上に形成されたはんだバンプ２の下地電極膜が、チタン、ニッケル、クロム、ニッケル、金の順に積層された膜からなることにより、
また、前記下地電極膜はＮｉ膜４が１μｍを超える厚さであることにより、
また、前記下地電極膜はクロム膜が２００〜２０００Åの厚さであることにより達成される。
【００１８】
【発明の実施の形態】
図１は本発明の原理説明図兼一実施例の説明図、図３は本発明を適用した半導体パッケージ断面構造図、図４は本発明を適用したＭＣＭ外観図である。
【００１９】
図において、１は半導体チップ、２ははんだバンプ、３はＴｉ膜、４はＮｉ膜、５はＣｒ膜、６はＡｕ膜、８はＡｌＮ基板、９はＣｕ−ポリイミド薄膜配線層、１０は外部リード、１１はキャップ、１２はＭＣＭ基板である。
【００２０】
本発明の実施例について、先ず図１により説明する。
表１に膜構成、およびはんだ付け後の接合状態、バンプ欠けについて示す。
【００２１】
【表１】
本発明の第一の実施例では、ＬＳＩ等の半導体チップ１に対して、はんだバンプ２の電極として、Ｔｉ膜３を１０００Å、Ｎｉ膜４を１μｍ、Ｃｒ膜５を１０００Å、Ｎｉ膜４を１μｍ、Ａｕ膜６を１０００Åの厚さに蒸着法あるいはスパッタ法により形成する。
【００２３】
はんだ材料は、表２に示す組成の合金の内、融点２４０〜２４５℃のＮｏ６、融点２３０〜２３５℃のＮｏ９、融点２２１℃のＮｏ１６の三種類で評価した。
【００２４】
【表２】
そして、図３に断面図で示すように、半導体チップ１に対してめっき法およびはんだボールによってはんだバンプ２を形成し、フラックスを塗布した後、コンベア炉中でＡｌＮ基板８とフリップチップ接合を行なった。はんだ付けの条件はリフロー温度が最高で融点＋３０℃で、リフロー時間は１２分、その内最高温度には２分間保つ。
【００２６】
尚、はんだバンプ径は１００μｍであり、バンプ間のピッチは２１０μｍである。
第二の実施例では、ＬＳＩ等の半導体チップ１に対して、はんだバンプ２の下地電極膜として、Ｔｉ膜３を１０００Å、Ｎｉ膜４を２０００Å、５０００Å、１μｍ、Ｃｒ膜５を１０００Å、Ｎｉ膜４を２０００Å、５０００Å、１μｍ、Ａｕ膜６を１０００Åの厚さに蒸着法あるいはスパッタ法により形成し、Ｎｉ膜４の膜厚を変えた影響を調べた。そして、第一の実施例と同様にして、フリップチップ接合を行なった。
【００２７】
その結果、Ｎｉ膜４の膜厚が２０００Å＋２０００Åではんだ付け終了後において、バンプ欠けが数十個見られたのに対して、Ｎｉ膜４の膜厚が５０００Å×２の場合、１μｍ×２の場合は、いずれもバンプ欠けが生じないで、良好なはんだ接合体が得られた。
【００２８】
第三の実施例では、ＬＳＩ等の半導体チップ１に対して、はんだバンプ２の電極として、Ｔｉ膜３を１０００Å、Ｎｉ膜４を２０００Å、５０００Å、１μｍに可変、Ｃｒ膜５を２００〜２０００Å、Ｎｉ膜４を２０００Å、５０００Å、１μｍに可変、Ａｕを１０００Åの厚さに蒸着法あるいはスパッタ法により形成し、Ｎｉの膜厚とともに、Ｃｒの膜厚を変えて、その影響を調べた。そして、第一、第二の実施例と同様にして、フリップチップ接合を行なった。
【００２９】
その結果、Ｎｉ膜４の膜厚が２０００Å×２の場合、あるいはＣｒ膜５の膜厚が２０００Å以上でＮｉ膜４の膜厚が５０００Å×２以下の場合には、はんだ付け終了後においてバンプ欠けが数十個見られたのに対して、Ｎｉ膜４の膜厚が５０００Å×２で、Ｃｒ膜５の膜厚が２００〜２０００Åの場合は、いずれもバンプ欠けが生じないで、良好なはんだ接合体が得られた。
【００３０】
次に、第一〜第三の実施例により作製したＣＭＯＳデバイスを用い、図３に示すような半導体パッケージを作製した。
続いて、第一の実施例と同じ工程により作製したＣＭＯＳデバイス、およびその他のデバイスを搭載して、図４に示すようなマルチチップモジュール構成体を作製した。
【００３１】
その結果、表１に示すように、各はんだ材料とも、Ｎｉ膜４は０．２μｍ以上残存しており、良好なはんだ接合部を作製できた。
本発明はＣＭＯＳ等の半導体チップ１のフリップチップ接合のみならず、Ｓｎを主成分としたはんだで接合を行なうその他のＢＧＡ、ＱＦＰ等の接合方式においても、その電極材料として使うことにより同様の効果が期待される。
【００３２】
【発明の効果】
以上説明したように、Ｐｂフリー化に対応したＳｎ系のはんだ合金でフリップチップ接合、あるいは他の接合方式の電極に対して本発明を実施することにより、バンプ欠け、はんだ付け不良といった障害を発生することなく、良好なはんだ接合部を形成することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明のＣｒ膜の作用の説明図
【図３】本発明を適用した半導体パッケージ断面構造図
【図４】本発明を適用したＭＣＭ外観図
【図５】従来例の説明図
【符号の説明】
図において、
１ 半導体チップ
２ はんだバンプ
３ Ｔｉ膜
４ Ｎｉ膜
５ Ｃｒ膜
６ Ａｕ膜
７ Ｎｉ
８ ＡｌＮ基板
９ Ｃｕ−ポリイミド薄膜配線層
１０ 外部リード
１１ キャップ
１２ ＭＣＭ基板
Claims (3)
- 半導体のチップ或いはパッケージ上に形成されたはんだバンプの下地電極膜が、チタン、ニッケル、クロム、ニッケル、金の順に積層された膜からなることを特徴とする半導体装置。
- 前記チタンと前記クロムの間のニッケル膜の膜厚は０．５〜１μｍであり、かつ前記クロムと前記金の間のニッケル膜の膜厚は０．５〜１μｍであることを特徴とする請求項１記載の半導体装置。
- 前記下地電極膜はクロム膜が２００〜２０００Åの厚さであることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18955396A JP3557797B2 (ja) | 1996-07-18 | 1996-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18955396A JP3557797B2 (ja) | 1996-07-18 | 1996-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041303A JPH1041303A (ja) | 1998-02-13 |
| JP3557797B2 true JP3557797B2 (ja) | 2004-08-25 |
Family
ID=16243258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18955396A Expired - Fee Related JP3557797B2 (ja) | 1996-07-18 | 1996-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557797B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919079B1 (ko) * | 2007-07-25 | 2009-09-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조 방법 |
-
1996
- 1996-07-18 JP JP18955396A patent/JP3557797B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1041303A (ja) | 1998-02-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040402 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040510 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080528 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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