JP3557797B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ベアチップをフリップチップ接合して構成される半導体パッケージおよびBGA、QFP等とプリント基板を接合してなるマルチチップモジュール(MCM)といった半導体装置に関する。
【0002】
【従来の技術】
図5は従来の説明図である。
図において、1は半導体チップ、2ははんだバンプ、4はNi膜、6はAu膜である。
【0003】
近年、電子部品の高密度実装化に伴い、入出力端子数の多端子化、および端子間のピッチの微細化が進行し、CMOS素子と基板の接合方法として、ワイヤボンディング法から、配線長が短く一括接合が可能なフリップチップ接合を行なっている。
【0004】
フリップチップ接合はでは、はんだバンプ、電極を介して直接LSIと基板を接合している。接合に用いるはんだ材料としては、これまでに鉛(Pb)−錫(Sn)系の合金が多く使用されていた。
【0005】
しかし、Pbは複数の同位体が存在し、それら同位体はウラン(U)、トリウム(Th)の崩壊系列中の、中間生成物あるいは最終生成物であり、崩壊の際、He原子を放出するα崩壊を伴うことから、はんだ中よりα線を生じる。そしてそのα線がCMOS素子に到達してソフトエラーを発生する。
【0006】
また、Pbは土壌に流出すると酸性雨によって溶け出し、環境に影響を及ぼすことがわかっており、環境の面からもPbを使わないはんだ材料が強く求められている。
【0007】
そこで、Pb系はんだに代わる材料として、Snに銀(Ag)、Bi(蒼鉛)、アンチモン(Sb)、亜鉛(Zn)を混合或いは添加したはんだ材料がつかわれ始めている。
【0008】
これらのはんだ材料は、混合する量あるいは添加量は、使用するはんだ材料の温度階層によって異なるが、CMOS素子等のはんだ接合においては、Snの組成比が90%以上含まれる、200℃以上の比較的高融点のはんだ材料が用いられている。
【0009】
【発明が解決しようとする課題】
従来、Pb系はんだ接合に用いる下地電極膜の材料としては、図5に示すようにCMOし等の半導体チップ1のアルミニウム(Al)電極上から順に、チタン(Ti)膜3、ニッケル(Ni)膜4、金(Au)膜6の膜構成となっている。これまでの半導体チップ1接合に用いる、例えばPb−5%Snといったはんだ材料では、Snの組成は10%以下であり、上述の下地電極の膜構成によって信頼性の高い接合体を形成することができた。
【0010】
しかし、Snの組成比が90%以上であるSn系のはんだ材料を使用した場合、上述の下地電極の膜構成で接合を行なうと、最も膜厚の大きいNi膜4は、はんだ接合工程の際の温度サイクル間にはんだバンプ2中のSnと反応してはんだ中に拡散し、その結果、下地電極におけるNi膜4の膜厚は減少し、接合強度の低下、さらにはバンプ欠け、破断等が生じるといった問題が生じた。
【0011】
本発明は、以上の点を鑑み、下地電極膜の材料のNiがはんだ材料中へ拡散するのを遅らせるか、或いは阻止する半導体装置の製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
図1は本発明の原理説明図である。
図において、1は半導体チップ、2ははんだバンプ、3はTi膜、4はNi膜、5はCr膜、6はAu膜、7はNiである。
【0013】
本発明では、下地電極膜の材料のNiがはんだ材料の中へ拡散するのを遅らせるために、図1に示すように、Ni膜4中にSnに対する拡散を抑制する金属層を設けること、およびNi膜4の膜厚を大きくしてはんだ付け工程が終了した時点でも下地電極膜にNiが残存し得る膜厚とすること等により、上記の問題点を解決する。
【0014】
すなわち、クロム(Cr)膜5をNi膜4の中間に挿入することにより、以下に述べる効果が得られる。
はんだ付け工程中において、はんだ接合部では、図2(a)に平面図で模式拡大図で、また図2(b)に断面図で示すように、はんだ側のNiが前述の図5に示すように、はんだのSn中に拡散が進行し、Cr膜5が直接Snと接触する。SnとCrは濡れ性が低く、金属化合物を形成しないため、反応速度は低下する。しかし、Cr膜5の膜厚は200〜2000Å程度と薄く、スパッタ直後は図1に示すように積層状態となっているが、転写やウエットバック等のはんだ付け工程中に、図2(a)に平面図で模式拡大図で、また図2(b)に断面図で示すように、Cr膜5にある欠陥(隙間)にNi7が拡散移動してそれが島状に分布しており、徐々にNi7がCrとともに拡散するため、接合強度を損なうことなくNi7の拡散速度を抑制することができる。
【0015】
また、Ni膜4の膜厚を1μm以上にすることによって、はんだ付けプロセス終了時において、下地電極膜上に0.5μm程度のNi膜4が残っており、良好な接合体を得ることができる。
【0016】
ここで、Cr膜5の膜厚を200〜2000Åに限定した理由として、200Å以下ではCr膜5による拡散抑制効果は得られず、また、2000Å以上では、Si側のNi膜4の拡散はCr膜5によって遮られ、Cr膜5の上でははんだをはじき、バンプ欠けを生じるためである。
【0017】
すなわち、本発明の目的は、半導体のチップ1或いはパッケージ上に形成されたはんだバンプ2の下地電極膜が、チタン、ニッケル、クロム、ニッケル、金の順に積層された膜からなることにより、
また、前記下地電極膜はNi膜4が1μmを超える厚さであることにより、
また、前記下地電極膜はクロム膜が200〜2000Åの厚さであることにより達成される。
【0018】
【発明の実施の形態】
図1は本発明の原理説明図兼一実施例の説明図、図3は本発明を適用した半導体パッケージ断面構造図、図4は本発明を適用したMCM外観図である。
【0019】
図において、1は半導体チップ、2ははんだバンプ、3はTi膜、4はNi膜、5はCr膜、6はAu膜、8はAlN基板、9はCu−ポリイミド薄膜配線層、10は外部リード、11はキャップ、12はMCM基板である。
【0020】
本発明の実施例について、先ず図1により説明する。
表1に膜構成、およびはんだ付け後の接合状態、バンプ欠けについて示す。
【0021】
【表1】
【0022】
本発明の第一の実施例では、LSI等の半導体チップ1に対して、はんだバンプ2の電極として、Ti膜3を1000Å、Ni膜4を1μm、Cr膜5を1000Å、Ni膜4を1μm、Au膜6を1000Åの厚さに蒸着法あるいはスパッタ法により形成する。
【0023】
はんだ材料は、表2に示す組成の合金の内、融点240〜245℃のNo6、融点230〜235℃のNo9、融点221℃のNo16の三種類で評価した。
【0024】
【表2】
【0025】
そして、図3に断面図で示すように、半導体チップ1に対してめっき法およびはんだボールによってはんだバンプ2を形成し、フラックスを塗布した後、コンベア炉中でAlN基板8とフリップチップ接合を行なった。はんだ付けの条件はリフロー温度が最高で融点+30℃で、リフロー時間は12分、その内最高温度には2分間保つ。
【0026】
尚、はんだバンプ径は100μmであり、バンプ間のピッチは210μmである。
第二の実施例では、LSI等の半導体チップ1に対して、はんだバンプ2の下地電極膜として、Ti膜3を1000Å、Ni膜4を2000Å、5000Å、1μm、Cr膜5を1000Å、Ni膜4を2000Å、5000Å、1μm、Au膜6を1000Åの厚さに蒸着法あるいはスパッタ法により形成し、Ni膜4の膜厚を変えた影響を調べた。そして、第一の実施例と同様にして、フリップチップ接合を行なった。
【0027】
その結果、Ni膜4の膜厚が2000Å+2000Åではんだ付け終了後において、バンプ欠けが数十個見られたのに対して、Ni膜4の膜厚が5000Å×2の場合、1μm×2の場合は、いずれもバンプ欠けが生じないで、良好なはんだ接合体が得られた。
【0028】
第三の実施例では、LSI等の半導体チップ1に対して、はんだバンプ2の電極として、Ti膜3を1000Å、Ni膜4を2000Å、5000Å、1μmに可変、Cr膜5を200〜2000Å、Ni膜4を2000Å、5000Å、1μmに可変、Auを1000Åの厚さに蒸着法あるいはスパッタ法により形成し、Niの膜厚とともに、Crの膜厚を変えて、その影響を調べた。そして、第一、第二の実施例と同様にして、フリップチップ接合を行なった。
【0029】
その結果、Ni膜4の膜厚が2000Å×2の場合、あるいはCr膜5の膜厚が2000Å以上でNi膜4の膜厚が5000Å×2以下の場合には、はんだ付け終了後においてバンプ欠けが数十個見られたのに対して、Ni膜4の膜厚が5000Å×2で、Cr膜5の膜厚が200〜2000Åの場合は、いずれもバンプ欠けが生じないで、良好なはんだ接合体が得られた。
【0030】
次に、第一〜第三の実施例により作製したCMOSデバイスを用い、図3に示すような半導体パッケージを作製した。
続いて、第一の実施例と同じ工程により作製したCMOSデバイス、およびその他のデバイスを搭載して、図4に示すようなマルチチップモジュール構成体を作製した。
【0031】
その結果、表1に示すように、各はんだ材料とも、Ni膜4は0.2μm以上残存しており、良好なはんだ接合部を作製できた。
本発明はCMOS等の半導体チップ1のフリップチップ接合のみならず、Snを主成分としたはんだで接合を行なうその他のBGA、QFP等の接合方式においても、その電極材料として使うことにより同様の効果が期待される。
【0032】
【発明の効果】
以上説明したように、Pbフリー化に対応したSn系のはんだ合金でフリップチップ接合、あるいは他の接合方式の電極に対して本発明を実施することにより、バンプ欠け、はんだ付け不良といった障害を発生することなく、良好なはんだ接合部を形成することができる。
【図面の簡単な説明】
【図1】本発明の原理説明図
【図2】本発明のCr膜の作用の説明図
【図3】本発明を適用した半導体パッケージ断面構造図
【図4】本発明を適用したMCM外観図
【図5】従来例の説明図
【符号の説明】
図において、
1 半導体チップ
2 はんだバンプ
3 Ti膜
4 Ni膜
5 Cr膜
6 Au膜
7 Ni
8 AlN基板
9 Cu−ポリイミド薄膜配線層
10 外部リード
11 キャップ
12 MCM基板
Claims (3)
- 半導体のチップ或いはパッケージ上に形成されたはんだバンプの下地電極膜が、チタン、ニッケル、クロム、ニッケル、金の順に積層された膜からなることを特徴とする半導体装置。
- 前記チタンと前記クロムの間のニッケル膜の膜厚は0.5〜1μmであり、かつ前記クロムと前記金の間のニッケル膜の膜厚は0.5〜1μmであることを特徴とする請求項1記載の半導体装置。
- 前記下地電極膜はクロム膜が200〜2000Åの厚さであることを特徴とする請求項1記載の半導体装置。
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JP18955396A JP3557797B2 (ja) | 1996-07-18 | 1996-07-18 | 半導体装置 |
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JP18955396A JP3557797B2 (ja) | 1996-07-18 | 1996-07-18 | 半導体装置 |
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JP18955396A Expired - Fee Related JP3557797B2 (ja) | 1996-07-18 | 1996-07-18 | 半導体装置 |
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- 1996-07-18 JP JP18955396A patent/JP3557797B2/ja not_active Expired - Fee Related
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