JP2002124533A - 電極材料、半導体装置及び実装装置 - Google Patents

電極材料、半導体装置及び実装装置

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Abstract

(57)【要約】 【課題】 はんだ電極の機械的な接続信頼性及び電気的
な接続信頼性を向上することができる電極材料、半導体
装置並びに実装装置を提供する。 【解決手段】 電極材料は、Ｐｂフリーはんだに、この
Ｐｂフリーはんだの組成元素により生成される金属間化
合物粒子を含有させることにより形成されている。Ｐｂ
フリーはんだにはＳｎベースのＳｎ−Ａｇ等が使用され
ており、金属間化合物粒子にはＡｇ３Ｓｎ等が使用され
ている。この電極材料は、半導体装置１のはんだ電極１
６として使用されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電極材料、半導体
装置及び実装装置に関し、特に鉛（Ｐｂ）フリーはんだ
を主組成材料とする電極材料、この電極材料により形成
されたはんだ電極を有する半導体装置及びこの半導体装
置を備えた実装装置に関する。
【０００２】
【従来の技術】ボールグリッドアレイ（ＢＧＡ）構造、
スモールアウトラインパッケージ（ＳＯＰ、ＴＳＯＰ）
構造、クワッドフラットパッケージ（ＱＦＰ）構造等の
半導体装置の配線基板への実装には、はんだ電極が使用
されている。また、ベア半導体チップ自体を基板上に直
接実装する場合にも、はんだ電極が使用されている。
【０００３】このようなはんだ電極にはＰｂ−Ｓｎ等の
Ｐｂを含む電極材料が一般的に使用されていたが、環境
問題への配慮から、Ｐｂを含まないＰｂフリーはんだ電
極が使用される傾向にある。ＰｂフリーはんだはＳｎや
Ａｇをベースにして形成されており、例えばＳｎ−Ａ
ｇ、Ｓｎ−Ｃｕ等の二元系、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−
Ａｇ−Ｉｎ等の三元系のＰｂフリーはんだが一般的に使
用されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ｐ
ｂフリーはんだからなる電極材料、この電極材料を利用
して製造された半導体装置や実装装置においては、以下
の点について配慮がなされていなかった。
【０００５】第１に、Ｐｂフリーはんだにおいては、Ｐ
ｂ−Ｓｎはんだに比べて引張強度が弱く、又クリープ特
性が悪いので、はんだ電極部分の機械的な接続信頼性か
つ電気的な接続信頼性を充分に確保することができな
い。
【０００６】第２に、Ｐｂフリーはんだにおいては、Ｐ
ｂ−Ｓｎはんだに比べて濡れ性が悪いので、上記と同様
にはんだ電極部分の機械的な接続信頼性かつ電気的な接
続信頼性を充分に確保することができない。
【０００７】第３に、Ｐｂフリーはんだにおいては、Ｐ
ｂ−Ｓｎはんだに比べてはんだ電極中にボイドが発生し
易いので、温度サイクルに伴うストレスによる破断が発
生し易く、上記と同様にはんだ電極部分の機械的な接続
信頼性かつ電気的な接続信頼性を充分に確保することが
できない。
【０００８】このようにＰｂフリーはんだによりはんだ
電極が形成された半導体装置や実装装置においては、は
んだ電極部分の接続の信頼性が充分に確保することがで
きないので、信頼性に優れた半導体装置や実装装置を実
現することが難しかった。
【０００９】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、はんだ電極と
して機械的な接続信頼性及び電気的な接続信頼性を向上
することができる電極材料を提供することである。特
に、本発明は、上記目的に加えて、簡易に製造すること
ができる電極材料を提供することである。
【００１０】さらに、本発明の目的は、はんだ電極部分
の機械的な接続信頼性及び電気的な接続信頼性を向上す
ることができ、信頼性に優れた半導体装置を提供するこ
とである。
【００１１】さらに、本発明の目的は、はんだ電極部分
の機械的な接続信頼性及び電気的な接続信頼性を向上す
ることができ、信頼性に優れた実装装置を提供すること
である。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、Ｐｂフリーはんだに、この
Ｐｂフリーはんだの組成元素により生成される金属間化
合物粒子を含有してなる電極材料としたことである。こ
こで、「Ｐｂフリーはんだ」とは、Ｐｂを含まないはん
だという意味で使用される。「金属間化合物粒子」と
は、このようなＰｂを含まないはんだを組成する少なく
とも２以上の異なる種類の組成元素により生成される金
属間化合物粒子という意味で使用される。この「金属間
化合物粒子」には、基本的にはＰｂフリーはんだを組成
する元素以外の元素は含有されていない。「金属間化合
物粒子」は、０．０１ｗｔ％〜４．０ｗｔ％の範囲内に
おいて、Ｐｂフリーはんだに含有されることが好まし
い。本発明の第１の特徴に係る電極材料には、（イ）の
Ｐｂフリーはんだに、（ロ）の金属間化合物粒子が含有
された、下記（１）乃至（７）のいずれか１つを実用的
に使用することができる。
【００１３】（１）（イ）Ｓｎ−Ａｇ （ロ）Ａｇ３Ｓ
ｎ又はＡｇ６Ｓｎ （２）（イ）Ｓｎ−Ｃｕ （ロ）Ｃｕ６Ｓｎ５又はＣｕ
３Ｓｎ （３）（イ）Ｓｎ−Ａｇ−Ｃｕ （ロ）Ａｇ３Ｓｎ、Ａ
ｇ６Ｓｎ、Ｃｕ６Ｓｎ５又はＣｕ３Ｓｎ （４）（イ）Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ （ロ）Ａｇ３Ｓ
ｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５又はＣｕ３Ｓｎ （５）（イ）Ｓｎ−Ａｇ−Ｉｎ−Ｃｕ （ロ）Ａｇ３Ｓ
ｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎ、Ｃｕ９Ｉ
ｎ４、ＣｕＩｎ２、Ｃｕ４Ｉｎ３、Ａｇ３Ｉｎ、Ａｇ２
Ｉｎ又はＡｇＩｎ２ （６）（イ）Ｓｎ−Ａｇ−Ｂｉ （ロ）Ａｇ３Ｓｎ又は
Ａｇ６Ｓｎ （７）（イ）Ｓｎ−Ａｇ−Ｉｎ （ロ）Ａｇ３Ｓｎ、Ａ
ｇ６Ｓｎ、Ａｇ３Ｉｎ、Ａｇ２Ｉｎ又はＡｇＩｎ２ （８）（イ）Ｓｎ−Ａｇ−Ｂｉ−Ｉｎ （ロ）Ａｇ３Ｓ
ｎ、Ａｇ６Ｓｎ、Ｉｎ２Ｂｉ、Ａｇ３Ｉｎ、Ａｇ２Ｉｎ
又はＡｇＩｎ２ （９）（イ）Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ−Ｉｎ （ロ）Ａ
ｇ３Ｓｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎ、Ｉ
ｎ２Ｂｉ、Ｃｕ９Ｉｎ４、ＣｕＩｎ２、Ｃｕ４Ｉｎ３、
Ａｇ３Ｉｎ、Ａｇ２Ｉｎ又はＡｇＩｎ２ さらに、本発明の第１の特徴に係る電極材料において
は、ピーク温度が２２０℃〜２７０℃の温度範囲におい
てＰｂフリーはんだにリフローを行うことが好ましい。
この温度範囲内においてＰｂフリーはんだにリフローを
行うと、特に金属間化合物粒子を含有させなくてもＰｂ
フリーはんだ内部に金属間化合物粒子を生成することが
できる。
【００１４】このように構成される本発明の第１の特徴
に係る電極材料においては、以下の作用効果を得ること
ができる。
【００１５】（ａ）電極材料において、Ｐｂフリーはん
だに金属間化合物粒子が含有されていることから、Ｐｂ
フリーはんだを組成する金属間の結合をより強固にする
ことができ、金属粒子を緻密にすることができるので、
引張強度を向上することができる。
【００１６】（ｂ）電極材料において、金属粒子を緻密
にすることができるので、クリープ特性を向上すること
ができる。
【００１７】（ｃ）電極材料において、金属間化合物粒
子が含有されていることから、はんだ電極として使用し
た場合にこのはんだ電極の内部に残存する温度サイクル
に起因した残留歪みを減少することができるので、はん
だ電極の亀裂、破断等を防止することができ、はんだ電
極の寿命を長くすることができる。
【００１８】（ｄ）電極材料において、Ｐｂフリーはん
だを組成する金属粒径を細かくすることができるので、
はんだ濡れ性を向上することができる。
【００１９】（ｅ）電極材料において、金属間化合物粒
子が含有されていることから、はんだ電極として使用し
た場合にこのはんだ電極の内部にボイドが発生しにくく
なり、はんだ電極の亀裂、破断等を防止することができ
るとともに、はんだ電極の接合強度を向上することがで
きる。
【００２０】本発明の第２の特徴は、電極端子と、電極
端子上に配設され、Ｐｂフリーはんだにその組成元素に
より生成される金属間化合物粒子を含有してなるはんだ
電極とを備えた半導体装置としたことである。ここで、
「Ｐｂフリーはんだ」、「金属間化合物粒子」等の用語
の定義は本発明の第１の特徴に係る電極材料の「Ｐｂフ
リーはんだ」、「金属間化合物粒子」等の用語の定義と
同様である。「半導体装置」とは、ボールグリッドアレ
イ構造、スモールアウトラインパッケージ構造、クワッ
ドフラットパッケージ構造等、ベア半導体チップを封止
体により封止した構造を有する装置という意味で使用さ
れる。「電極端子」とは、はんだ電極が形成され、この
はんだ電極と電気的かつ機械的な接続を行う端子という
意味で使用される。例えば、ボールグリッドアレイ構造
の場合に「電極端子」は外部電極端子であり、スモール
アウトラインパッケージ構造やクワッドフラットパッケ
ージ構造の場合に「電極端子」はアウターリードであ
る。また、パッケージ基板上にはんだ電極を介在させて
ベア半導体チップをフェイスダウンにより実装した半導
体装置においては、「電極端子」は、パッケージ基板上
の内部電極端子であり、若しくはベア半導体チップのボ
ンディングパッドである。
【００２１】このような本発明の第２の特徴に係る半導
体装置においては、本発明の第１の特徴に係る電極材料
により得られる効果と同様の効果を得ることができ、電
気的信頼性並びに機械的信頼性を向上することができ
る。
【００２２】本発明の第３の特徴は、第１の電極端子を
有する配線基板と、第２の電極端子を有する半導体装置
と、第１の電極端子と第２の電極端子との間に配設さ
れ、Ｐｂフリーはんだにその組成元素により生成される
金属間化合物粒子を含有してなるはんだ電極とを備えた
実装装置としたことである。ここで、「Ｐｂフリーはん
だ」、「金属間化合物粒子」等の用語の定義は本発明の
第１の特徴に係る電極材料の「Ｐｂフリーはんだ」、
「金属間化合物粒子」等の用語の定義と同様であり、
「半導体装置」の用語の定義は本発明の第２の特徴に係
る半導体装置の「半導体装置」の用語の定義と同様であ
る。「配線基板」とは少なくとも１個の半導体装置を実
装するための基板という意味で使用され、この「配線基
板」にはマザーボード、ドーターボード、ベビーボード
等のプリント配線基板、絶縁配線基板、セラミックス配
線基板、炭化珪素基板、ガラス基板等の基板が少なくと
も含まれる。配線基板の「第１の電極端子」とは、はん
だ電極が形成され、このはんだ電極と電気的かつ機械的
な接続を行う端子という意味で使用される。同様に、半
導体装置の「第２の電極端子」とは、はんだ電極が形成
され、このはんだ電極と電気的かつ機械的な接続を行う
端子という意味で使用される。
【００２３】このように構成される本発明の第３の特徴
に係る実装装置においては、本発明の第１の特徴に係る
電極材料により得られる効果と同様の効果を得ることが
でき、電気的信頼性並びに機械的信頼性を向上すること
ができる。
【００２４】本発明の第４の特徴は、電極端子と、電極
端子上に配設され、Ｓｎを組成元素として含むはんだ電
極とを備え、電極端子の組成元素とはんだ電極のＳｎと
により、電極端子とはんだ電極との間に生成される金属
間化合物層の金属間化合物粒子と同一のものをはんだ電
極に含有させてなる半導体装置としたことである。ここ
で、「半導体装置」、「電極端子」等の用語の定義は本
発明の第２の特徴に係る半導体装置の「半導体装置」、
「電極端子」等の用語の定義と同様である。「電極端
子」の少なくとも最上層部分に、Ｃｕ層又はＮｉ層が配
設されていることが好ましい。この「少なくとも最上層
部分」とは、「電極端子」の全体、又は「電極端子」の
最上層の全体、又は「電極端子」の最上層の一部がＣｕ
層又Ｎｉ層により形成されているという意味で使用され
る。さらに、「電極端子」とは、その最上層に形成され
るバリアメタル層を含む意味で使用される。「Ｓｎを組
成元素として含むはんだ電極」とは、例えば本発明の第
１の特徴に係る電極材料において説明した（イ）のＰｂ
フリーはんだを実用的に使用することができる。「金属
間化合物層」とは、電極端子とはんだ電極との境界部分
において、電極端子の組成元素とはんだ電極のＳｎとに
より生成された金属間化合物からなる層という意味で使
用される。例えば、「電極端子」の少なくとも最上層又
は最上層の一部にＣｕ層又はＮｉ層が使用される場合に
は、このＣｕ又はＮｉとはんだ電極のＳｎとによりＣｕ
６Ｓｎ５、Ｃｕ３Ｓｎ、Ｎｉ３Ｓｎ４、Ｎｉ３Ｓｎ又は
Ｎｉ３Ｓｎ２の金属間化合物層が生成される。「金属間
化合物粒子」には、上記金属間化合物層の金属間化合物
粒子と同一のもの、具体的にＣｕ６Ｓｎ５、Ｃｕ３Ｓ
ｎ、Ｎｉ３Ｓｎ４、Ｎｉ３Ｓｎ又はＮｉ３Ｓｎ２を実用
的に使用することができる。
【００２５】このように構成される本発明の第４の特徴
に係る半導体装置においては、はんだ電極に予め金属間
化合物粒子を含有させることにより、はんだ電極のＳｎ
と電極端子の組成元素との相互拡散を抑制し、電極端子
とはんだ電極との間の、脆い特性を有する金属間化合物
層の生成を抑制する（生成膜厚を減少させる）ことがで
きる。この結果、電極端子とはんだ電極との間の亀裂、
破断等を防止することができるので、電気的信頼性並び
に機械的信頼性に優れた半導体装置を実現することがで
きる。
【００２６】本発明の第５の特徴は、第１の電極端子を
有する配線基板と、第２の電極端子を有する半導体装置
と、第１の電極端子と第２の電極端子との間に配設さ
れ、Ｓｎを組成元素として含むはんだ電極とを備え、第
１の電極端子又は第２の電極端子の組成元素とはんだ電
極のＳｎとにより、第１の電極端子又は第２の電極端子
とはんだ電極との間に生成される金属間化合物層の金属
間化合物粒子と同一のものをはんだ電極に含有させてな
る実装装置としたことである。ここで、「半導体装
置」、「実装装置」等の用語の定義は本発明の第３の特
徴に係る実装装置の「半導体装置」、「実装装置」等の
用語の定義と同様である。また、「Ｓｎを組成元素とし
て含むはんだ電極」、「金属間化合物層」、「金属間化
合物粒子」等の用語の定義は本発明の第４の特徴に係る
半導体装置の「Ｓｎを組成元素として含むはんだ電
極」、「金属間化合物層」、「金属間化合物粒子」等の
用語の定義と同様である。
【００２７】このように構成される本発明の第５の特徴
に係る実装装置においては、はんだ電極に予め金属間化
合物粒子を含有させることにより、はんだ電極のＳｎと
第１の電極端子又は第２の電極端子の組成元素との相互
拡散を抑制し、第１の電極端子又は第２の電極端子とは
んだ電極との間の、脆い特性を有する金属間化合物層の
生成を抑制することができる。この結果、第１の電極端
子又は第２の電極端子とはんだ電極との間の亀裂、破断
等を防止することができるので、電気的信頼性並びに機
械的信頼性に優れた実装装置を実現することができる。
【００２８】
【発明の実施の形態】次に、図面を参照して、本発明に
係る電極材料、半導体装置及び実装装置を、本発明の実
施の形態により説明する。以下の図面の記載において、
同一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであり、厚みと平面寸法
との関係、各層の厚みの比率等は現実のものとは異なる
ことに留意すべきである。従って、具体的な厚みや寸法
は以下の説明を参酌して判断すべきものである。また、
図面相互間においても互いの寸法の関係や比率が異なる
部分が含まれていることは勿論である。
【００２９】（第１の実施の形態） 半導体装置の構造（ボールグリッドアレイ構造）：図１
に示すように、本発明の第１の実施の形態に係る半導体
装置１は、ボールグリッドアレイ構造により構成されて
おり、ベア半導体チップ１０と、このベア半導体チップ
１０を実装する基板（パッケージ基板）１１と、少なく
ともベア半導体チップ１０の集積回路面を覆いベア半導
体チップ１０を保護する封止体１５とを備えて構築され
ている。
【００３０】ベア半導体チップ１０は例えば単結晶シリ
コン基板（単結晶シリコンチップ）により形成されてお
り、ベア半導体チップ１０の主面（図１中、下側表面）
には、論理回路、記憶回路等の集積回路が配設されてい
る。本発明の第１の実施の形態に係る半導体装置１にお
いては、フェイスダウン方式によりベア半導体チップ１
０が基板１１上に実装されているので、基板１１に集積
回路面を向かい合わせるようにベア半導体チップ１０が
実装されている。ベア半導体チップ１０の主面において
は、このベア半導体チップ１０の集積回路と基板１１の
内部電極端子（１１１）との間を電気的に接続するボン
ディングパッド１０Ｐが複数配設されている。集積回路
の素子間、回路間等の結線に例えばＡｌ合金（Ａｌ−Ｃ
ｕ、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ等）配線が使用され
る場合、ボンディングパッド１０Ｐは、最終配線層と同
一層のＡｌ合金膜により形成されている。また、Ｃｕ配
線が使用される場合には、ボンディングパッド１０Ｐは
Ｃｕ膜により形成されている。図１においては詳細に図
示していないが、ボンディングパッド１０Ｐの表面上に
はバリアメタル層が配設されている。なお、バリアメタ
ル層については、本発明の第３の実施の形態において詳
述する。
【００３１】基板１１は、配線基材１１Ａと、この配線
基材１１Ａの裏面（図１中、下側表面）上に接着剤を介
在して配設された樹脂テープ１１Ｂとを備えて構成され
ている。配線基材１１Ａは、硬性の高い、例えばエポキ
シ系樹脂基板により形成されている。樹脂テープ１１Ｂ
は、柔軟性（フレキシブル性）の高い、例えばポリイミ
ド系樹脂テープにより形成されている。
【００３２】この樹脂テープ１１Ｂの表面（図１中、上
側表面）、裏面（図１中、下側表面）には、それぞれ複
数本の配線並びに電極端子が配設されている。樹脂テー
プ１１Ｂの表面において、配線基材１１Ａの中央部分に
配設されたチップ開口部１１Ｈには樹脂テープ１１Ｂの
中央部がオーバーハングするような形状で配設されてお
り、この樹脂テープ１１Ｂの中央部には内部電極端子１
１１が配設されている。内部電極端子１１１はベア半導
体チップ１０のボンディングパッド１０Ｐに電気的に接
続されるようになっている。内部電極端子１１１には、
例えばＣｕ膜、Ｃｕ合金膜等の単層膜や、Ｃｕ膜上にＮ
ｉめっき膜を形成した複合膜を実用的に使用することが
できる。内部電極端子１１１とボンディングパッド１０
Ｐとの間はバンプ電極１３を通して電気的に接続され、
かつ機械的に接合されている。このバンプ電極１３に
は、例えばＡｕバンプ電極、はんだバンプ電極、Ｃｕバ
ンプ電極等を実用的に使用することができる。
【００３３】樹脂テープ１１Ｂの裏面においては、複数
個の外部電極端子１１２が配設されており、この複数個
の外部電極端子１１２には各々はんだ電極１６が配設さ
れている。すなわち、本発明の第１の実施の形態に係る
半導体装置１は、外部電極端子１１２と、この外部電極
端子１１２上（図１中、下側表面上）に配設され、Ｐｂ
フリーはんだにその組成元素により生成される金属間化
合物粒子を含有してなるはんだ電極１６とを備えて構築
されている。外部電極端子１１２は、例えば内部電極端
子１１１と同一材料により形成されており、図示しない
配線、接続孔配線のそれぞれを通して内部電極端子１１
１に電気的に接続されている。
【００３４】ここで、はんだ電極１６は、Ｐｂを含まな
いＰｂフリーはんだに、このＰｂフリーはんだを組成す
る少なくとも２以上の異なる種類の組成元素により生成
される金属間化合物粒子を含有させた電極材料により形
成されている。はんだ電極１６には、以下の電極材料を
実用的に使用することができる。なお、金属間化合物粒
子は、０．０１ｗｔ％〜４．０ｗｔ％の範囲内、好まし
くは０．５ｗｔ％において、Ｐｂフリーはんだに含有さ
せることが実用的である。
【００３５】（１）Ｓｎ−ＡｇからなるＰｂフリーはん
だに、Ａｇ３Ｓｎ又はＡｇ６Ｓｎからなる金属間化合物
粒子を含有させた電極材料 （２）Ｓｎ−ＣｕからなるＰｂフリーはんだに、Ｃｕ６
Ｓｎ５又はＣｕ３Ｓｎからなる金属間化合物粒子を含有
させた電極材料 （３）Ｓｎ−Ａｇ−ＣｕからなるＰｂフリーはんだに、
Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５又はＣｕ３Ｓｎ
の少なくともいずれか１つの金属間化合物粒子を含有さ
せた電極材料 （４）Ｓｎ−Ａｇ−Ｃｕ−ＢｉからなるＰｂフリーはん
だに、Ａｇ３Ｓｎ、Ａｇ ６Ｓｎ、Ｃｕ６Ｓｎ５又はＣｕ
３Ｓｎの少なくともいずれか１つの金属間化合物粒子を
含有させた電極材料 （５）Ｓｎ−Ａｇ−Ｉｎ−ＣｕからなるＰｂフリーはん
だに、Ａｇ３Ｓｎ、Ａｇ ６Ｓｎ、Ｃｕ６Ｓｎ５、Ｃｕ３
Ｓｎ、Ｃｕ９Ｉｎ４、ＣｕＩｎ２、Ｃｕ４Ｉｎ３、Ａｇ
３Ｉｎ、Ａｇ２Ｉｎ又はＡｇＩｎ２の少なくともいずれ
か１つの金属間化合物粒子を含有させた電極材料 （６）Ｓｎ−Ａｇ−ＢｉからなるＰｂフリーはんだに、
Ａｇ３Ｓｎ又はＡｇ６Ｓｎからなる金属間化合物粒子を
含有させた電極材料 （７）Ｓｎ−Ａｇ−ＩｎからなるＰｂフリーはんだに、
Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ａｇ３Ｉｎ、Ａｇ２Ｉｎ又は
ＡｇＩｎ２の少なくともいずれか１つの金属間化合物粒
子を含有させた電極材料 （８）Ｓｎ−Ａｇ−Ｂｉ−ＩｎからなるＰｂフリーはん
だに、Ａｇ３Ｓｎ、Ａｇ ６Ｓｎ、Ｉｎ２Ｂｉ、Ａｇ３Ｉ
ｎ、Ａｇ２Ｉｎ又はＡｇＩｎ２の少なくともいずれか１
つの金属間化合物粒子を含有させた電極材料 （９）Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ−ＩｎからなるＰｂフリ
ーはんだに、Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５、
Ｃｕ３Ｓｎ、Ｉｎ２Ｂｉ、Ｃｕ９Ｉｎ４、ＣｕＩｎ２、
Ｃｕ４Ｉｎ３、Ａｇ３Ｉｎ、Ａｇ２Ｉｎ又はＡｇＩｎ２
の少なくともいずれか１つの金属間化合物粒子を含有さ
せた電極材料 封止体１５は、例えば、トランスファーモールド法によ
り成型されたエポキシ系樹脂、滴下塗布法により滴下さ
れた後硬化させたポリイミド系樹脂等により形成されて
いる。
【００３６】ベア半導体チップ１０の裏面上及び基板１
１の配線基材１１Ａの表面上には、これらを覆う金属キ
ャップ１４が配設されている。この金属キャップ１４
は、半導体装置１の全体的な機械的剛性を高め、ベア半
導体チップ１０の集積回路の回路動作により発生する熱
を外部に放出する等の機能を備えている。
【００３７】はんだ電極の製造方法：次に、上記本発明
の第１の実施の形態に係る半導体装置１のはんだ電極１
６の製造方法を説明する。なお、この製造方法において
は、Ｓｎ−Ａｇ−ＣｕからなるＰｂフリーはんだについ
て説明するが、それ以外のＰｂフリーはんだの製造方法
はここでの製造方法と基本的には同様であるので、その
説明は省略する。
【００３８】（１）まず最初に、Ｐｂフリーはんだの主
組成元素と同一の金属元素であるＡｇとＳｎとを３：１
の化学量論比において配合する。この配合されたＡｇ及
びＳｎを黒鉛るつぼに入れ、Ａｒガス雰囲気中において
Ａｇ及びＳｎを溶解させる。黒鉛るつぼ内のＡｇ及びＳ
ｎの溶解液を温度調節した冷却室に噴出させ、冷却する
ことにより、Ａｇ３Ｓｎの金属間化合物を生成すること
ができる。
【００３９】（２）ミルを使用し、金属間化合物を粉砕
することにより、Ａｇ３Ｓｎの金属間化合物粒子を生成
することができる。なお、例えば、Ｐｂフリーはんだと
してＣｕ−Ｓｎを使用する場合においては、同様な製造
方法により、Ｃｕ３Ｓｎ、Ｃｕ ６Ｓｎ５等の金属間化合
物粒子を簡単に製造することができる。
【００４０】（３）Ｓｎ−３．５Ａｇ−０．７５Ｃｕか
らなるＰｂフリーはんだ中にＡｇ３Ｓｎの金属間化合物
粒子を０．５ｗｔ％になるように含有させる。この金属
間化合物粒子を含有させたＰｂフリーはんだに圧延処理
を行うことにより、はんだ電極１６となる電極材料を製
造することができる。
【００４１】はんだ電極の特性試験結果：上記製造方法
により製造された電極材料からはんだ電極１６を形成
し、このはんだ電極１６を備えた本発明の第１の実施の
形態に係る半導体装置１を実装した後に、はんだ電極１
６の以下の各種特性を調べた。
【００４２】（１）温度サイクルに対する信頼性試験
（ＴＣＴ） 低温６５℃、高温１２５℃の範囲の温度サイクル試験の
結果、はんだ電極１６は、３０００サイクルを経過して
も接続不良を生じることがなかった。
【００４３】（２）高温放置試験 １５０℃の温度の高温放置試験の結果、３０００時間経
過後において、はんだ電極１６と基板１１の内部電極端
子１１１との間の境界部分に、Ｃｕ−Ｓｎからなる金属
間化合物層が約７．５μｍの厚さしか成長していなかっ
た。この金属間化合物層は、機械的に脆く、Ｐｂフリー
はんだのみのはんだ電極の場合には、約２倍の１５μｍ
の成長が確認された。
【００４４】以上説明したように、本発明の第１の実施
の形態に係る電極材料（はんだ電極１６）並びに半導体
装置１においては、以下の効果を得ることができる。
【００４５】（ａ）電極材料において、Ｐｂフリーはん
だに金属間化合物粒子が含有されていることから、Ｐｂ
フリーはんだを組成する金属間の結合をより強固にする
ことができ、金属粒子を緻密にすることができるので、
引張強度を向上することができる。従って、はんだ電極
１６の亀裂、破断等を防止することができ、接続不良の
ない電気的信頼性に優れた半導体装置１を実現すること
ができる。
【００４６】（ｂ）電極材料において、金属粒子を緻密
にすることができるので、一定応力が継続する場合に生
じるクリープ特性を向上することができる。従って、は
んだ電極１６の亀裂、破断等を防止することができ、接
続不良のない電気的信頼性に優れた半導体装置１を実現
することができる。
【００４７】（ｃ）電極材料において、金属間化合物粒
子が含有されていることから、はんだ電極１６として使
用した場合にこのはんだ電極１６の内部に残存する温度
サイクルに起因した残留歪みを減少することができるの
で、はんだ電極１６の亀裂、破断等を防止することがで
き、はんだ電極１６の寿命を長くすることができる。従
って、接続不良のない電気的信頼性に優れた半導体装置
１を実現することができる。
【００４８】（ｄ）電極材料において、Ｐｂフリーはん
だを組成する金属粒径を細かくすることができるので、
はんだ濡れ性を向上することができる。従って、半導体
装置１を配線基板等の実装ボードや電子機器に実装する
際の実装不良を防止することができる。
【００４９】（ｅ）電極材料において、金属間化合物粒
子が含有されていることから、はんだ電極１６として使
用した場合にこのはんだ電極１６の内部にボイドが発生
しにくくなり、はんだ電極１６の亀裂、破断等を防止す
ることができるとともに、はんだ電極１６の接合強度を
向上することができる。従って、接続不良のない電気的
信頼性に優れた半導体装置１を実現することができる。
【００５０】変形例：ピーク温度が２２０℃〜２７０℃
の温度範囲、好ましくは２５０℃の温度において、上記
Ｐｂフリーはんだにリフローを行うことにより、特に金
属間化合物粒子を含有させなくてもＰｂフリーはんだ内
部に金属間化合物粒子を生成することができ、本発明の
第１の実施の形態に係る電極材料並びに半導体装置１を
実現することができる。本発明者が行った基礎試験の結
果、上記ピーク温度に設定することにより、金属間化合
物粒子を特に別途加えなくても、Ｐｂフリーはんだに約
０．５ｗｔ％の金属間化合物粒子を含有させることがで
きた。従って、電極材料の製造又は半導体装置１の製造
において、リフロー温度を適宜調節するだけで、接続不
良のない電気的特性に優れた電極材料又は半導体装置１
を簡易に製造することができる。
【００５１】（第２の実施の形態）本発明の第２の実施
の形態は、基板上に半導体装置を実装した実装装置に本
発明を適用した場合を説明するものである。
【００５２】実装装置の構造：図２に示すように、本発
明の第２の実施の形態に係る実装装置３は、電極端子
（第１の電極端子）３１を有する配線基板３０と、外部
電極端子（第２の電極端子又はアウターリード）２１２
を有する半導体装置２と、電極端子３１と外部電極端子
２１２との間に配設され、Ｐｂフリーはんだにその組成
元素により生成される金属間化合物粒子を含有してなる
はんだ電極２６とを備えて構築されている。
【００５３】配線基板３０は、例えばエポキシ系樹脂か
らなる配線基材上に電極端子３１、図示しない配線等を
備えており、いわゆるプリント配線基板である。電極端
子３１、配線等には、Ｃｕ膜、Ｃｕ合金膜等の単層膜
や、これらの膜上にＮｉめっき層を形成した複合膜を実
用的に使用することができる。本発明の第２の実施の形
態に係る配線基板３０はマザーボード、ドーターボー
ド、ベビーボード等のプリント配線基板であるが、配線
基板３０は、絶縁配線基板、セラミックス配線基板、炭
化珪素基板、ガラス基板等であってもよい。
【００５４】はんだ電極２６は基本的には本発明の第１
の実施の形態に係る半導体装置１のはんだ電極１６と同
様のものであるので、ここでの説明は省略する。
【００５５】半導体装置の構造（ＳＯＰ構造、ＴＳＯＰ
構造、ＱＦＰ構造等）：同図２に示すように、本発明の
第２の実施の形態に係る実装装置３の半導体装置２は、
スモールアウトラインパッケージ構造、クワッドフラッ
トパッケージ構造等により構成されており、ベア半導体
チップ１０と、リード２１と、ベア半導体チップ１０及
びリード２１の一部を被覆する封止体２５とを備えて構
築されている。
【００５６】ベア半導体チップ１０は、基本的に本発明
の第１の実施の形態に係る半導体装置１のベア半導体チ
ップ１０と同一である。なお、本発明の第２の実施の形
態に係る半導体装置２において、ベア半導体チップ１０
は、主面を上側（図２中、上側）に向けたフェイスアッ
プ方式により、リード２１のタブリード２１３上に取り
付けられている。
【００５７】リード２１の内部電極端子（インナーリー
ド）２１１の一端は、ベア半導体チップ１０の外周囲に
配設され、ベア半導体チップ１０のボンディングパッド
１０Ｐに電気的に接続されている。内部電極端子２１１
の一端とボンディングパッド１０Ｐとの間の電気的な接
続にはボンディングワイヤ２２が使用されている。ボン
ディングワイヤ２２には、例えばＡｕワイヤ、Ｃｕワイ
ヤ、Ａｌワイヤ等のワイヤを実用的に使用することがで
きる。
【００５８】リード２１の外部電極端子２１２の一端は
内部電極端子２１１の他端に一体的に接続され、外部電
極端子２１２の他端ははんだ電極２６を介在させて配線
基板３０の電極端子３１に電気的かつ機械的に接続され
るようになっている。すなわち、本発明の第２の実施の
形態に係る実装装置３において、半導体装置２は、外部
電極端子２１２と、この外部電極端子２１２上（図２
中、下側表面上）に配設され、Ｐｂフリーはんだにその
組成元素により生成される金属間化合物粒子を含有して
なるはんだ電極２６とを備えて構築されている。リード
２１は、例えばＮｉ−Ｆｅ合金、Ｃｕ合金等の板材をエ
ッチングにより又は打ち抜き加工により成形したものを
実用的に使用することができる。また、リード２１の少
なくとも外部電極端子２１２の表面上にＳｎ−Ａｇはん
だめっき膜、Ｓｎ−Ｂｉはんだめっき膜、Ｐｄめっき膜
等を形成することにより、はんだリフロー工程における
濡れ性を向上することができる。
【００５９】封止体２５は、ベア半導体チップ１０、タ
ブリード２１３及び内部電極端子２１１を覆うように構
成されており、例えばトランスファーモールド法により
成型されたエポキシ系樹脂により形成されている。
【００６０】はんだ電極の製造方法並びに実装装置の製
造方法：次に、上記本発明の第２の実施の形態に係るは
んだ電極２６の製造方法及び実装装置３の製造方法を説
明する。なお、この製造方法においては、本発明の第１
の実施の形態に係る半導体装置１のはんだ電極１６と同
様に、Ｓｎ−Ａｇ−ＣｕからなるＰｂフリーはんだにつ
いて説明する。
【００６１】（１）まず最初に、本発明の第１の実施の
形態に係る半導体装置１のはんだ電極１６の製造方法と
同様に、Ｓｎ−３．５Ａｇ−０．７５ＣｕからなるＰｂ
フリーはんだ中にＡｇ３Ｓｎ（又はＣｕ３Ｓｎ若しくは
Ｃｕ６Ｓｎ５）の金属間化合物粒子を０．５ｗｔ％にな
るように含有させる。
【００６２】（２）この金属間化合物粒子が含有された
Ｐｂフリーはんだにフラックス、好ましくはロジン系フ
ラックスを混入させてはんだ電極ペーストを生成する。
【００６３】（３）はんだ電極ペーストを配線基板３０
の電極端子３１上に、スクリーン印刷法により形成す
る。なお、具体的なスクリーン印刷法については、本発
明の第３の実施の形態において説明する。
【００６４】（４）配線基板３０の電極端子３１上には
んだ電極ペーストを介在させて半導体装置２の外部電極
端子２１２を配置する。この状態において配線基板３０
及び半導体装置２をリフロー炉に通し、ピーク温度２５
０℃においてはんだ電極ペーストにリフローを行う。こ
のリフローにより、電極端子３１と外部電極端子２１２
との間を電気的かつ機械的に接続するはんだ電極２６が
形成されるとともに、配線基板３０上に半導体装置２が
実装され、実装装置３を完成させることができる。
【００６５】はんだ電極の特性試験結果：上記製造方法
により製造された本発明の第２の実施の形態に係る実装
装置３において、はんだ電極２６の以下の各種特性を調
べた。
【００６６】（１）温度サイクルに対する信頼性試験
（ＴＣＴ） 低温６５℃、高温１２５℃の範囲の温度サイクル試験の
結果、はんだ電極２６は、３０００サイクルを経過して
も接続不良を生じることがなかった。
【００６７】（２）高温放置試験 １５０℃の温度の高温放置試験の結果、３０００時間経
過後において、はんだ電極２６と半導体装置２の外部電
極端子２１２又は配線基板３０の電極端子３１との間の
境界部分に、Ｃｕ−Ｓｎからなる金属間化合物層が約
７．５μｍの厚さしか成長していなかった。この金属間
化合物層は、機械的に脆く、Ｐｂフリーはんだのみのは
んだ電極の場合には、約２倍の１５μｍの成長が確認さ
れた。
【００６８】以上説明したように、本発明の第２の実施
の形態に係る電極材料（はんだ電極２６）並びに実装装
置３においては、本発明の第１の実施の形態に係る電極
材料（はんだ電極１６）並びに半導体装置１により得ら
れる効果と同様の効果を得ることができる。
【００６９】第１の変形例：本発明の第２の実施の形態
に係る実装装置３は、配線基板３０の電極端子３１には
んだ電極２６を介在させて半導体装置２の外部電極端子
２１２を接続し、配線基板３０上に半導体装置２を実装
して構築されているが、本発明に係る実装装置は、配線
基板３０の電極端子３１にはんだ電極１６を介在させて
本発明の第１の実施の形態に係る半導体装置１の外部電
極端子１１２を接続し、配線基板３０上に半導体装置１
を実装して構築してもよい。
【００７０】第２の変形例：本発明の第２の実施の形態
に係る実装装置３においては、Ｐｂフリーはんだに金属
間化合物粒子を含有させてはんだ電極２６を形成してい
るが、はんだ電極２６は、本発明の第１の実施の形態に
係る半導体装置１の変形例において説明したはんだ電極
１６と同様に、金属間化合物粒子を別途含有させること
なく、リフロー温度を適宜調節することにより金属間化
合物粒子を含有したＰｂフリーはんだから形成すること
ができる。
【００７１】（第３の実施の形態）本発明の第３の実施
の形態は、Ｃｕ層やＮｉ層を含むバリアメタル層等の上
層上の配設に好適なはんだ電極を形成する電極材料、こ
のはんだ電極を備えた半導体装置及び実装装置を説明す
るものである。
【００７２】半導体装置の構造及び実装装置の構造（フ
リップチップ構造）：図３及び図４に示すように、本発
明の第３の実施の形態に係る半導体装置４は、フリップ
チップ構造により構成されており、ボンディングパッド
（電極端子）１０Ｐと、ボンディングパッド１０Ｐ上
（図３中、下側表面、図４中、上側表面）に配設され、
Ｓｎを組成元素として含むはんだ電極４６とを備え、ボ
ンディングパッド１０Ｐの組成元素とはんだ電極４６の
Ｓｎとにより、ボンディングパッド１０Ｐとはんだ電極
４６との間に生成される金属間化合物層４６０の金属間
化合物粒子と同一のものをはんだ電極４６に含有させる
ことにより構築されている。また、この本発明の第３の
実施の形態に係る半導体装置４は「実装装置４」とする
ことができ、この実装装置４は、内部電極端子（第１の
電極端子）４１１を有する配線基板４１と、ボンディン
グパッド（第２の電極端子）１０Ｐを有するベア半導体
チップ（半導体装置）１０と、内部電極端子４１１とボ
ンディングパッド１０Ｐとの間に配設され、Ｓｎを組成
元素として含むはんだ電極４６とを備え、内部電極端子
４１１又はボンディングパッド１０Ｐの組成元素とはん
だ電極４６のＳｎとにより、内部電極端子４１１又はボ
ンディングパッド１０Ｐとはんだ電極４６との間に生成
される金属間化合物層４６０の金属間化合物粒子と同一
のものをはんだ電極４６に含有させることにより構築す
ることができる。
【００７３】ベア半導体チップ１０は基本的には本発明
の第１の実施の形態に係る半導体装置１のベア半導体チ
ップ１０と同様に構成されており、図４に示すように、
このベア半導体チップ１０の単結晶シリコン基板１０１
上にボンディングパッド１０Ｐが配設されている。ボン
ディングパッド１０Ｐは、集積回路の素子間や回路間を
結線する最終配線層と同一層により形成されたいわゆる
本来のボンディングパッド１０５と、ボンディングパッ
ド１０５上に配設されたバリアメタル層１０６とを備え
て構成されている。図４中、符号１０２は模式的に図示
した絶縁膜であり、実際にはこの絶縁膜１０２は複数層
で形成されており、複数層の絶縁膜のそれぞれの間には
配線層が配設されている。ここで、本発明において、
「ボンディングパッド１０Ｐ」とは、ボンディングパッ
ド１０５及びバリアメタル層１０６を含めた意味で使用
される。
【００７４】ボンディングパッド１０Ｐのボンディング
パッド１０５には、本発明の第１の実施の形態に係る半
導体装置１において説明したように、例えばＡｌ合金膜
を実用的に使用することができる。バリアメタル層１０
６には、本発明の第３の実施の形態に係る半導体装置
（又は実装装置）４において、ボンディングパッド１０
５の表面からその高さ方向に向かって、膜厚１００ｎｍ
のＴｉ膜１０６Ａ、膜厚３００ｎｍのＮｉ膜１０６Ｂ、
膜厚５０ｎｍのＰｄ膜１０６Ｃのそれぞれを順次積層し
た複合膜を実用的に使用することができる。なお、バリ
アメタル層１０６には、それ以外に少なくとも以下の複
合膜からなるバリアメタル層を実用的に使用することが
できる。
【００７５】（１）Ｃｒ膜上にＣｕ膜を積層したバリア
メタル層 （２）Ｃｒ膜上にＣｕ膜、Ａｕ膜のそれぞれを順次積層
したバリアメタル層 （３）Ｃｒ膜上にＣｕ−Ｃｒ合金膜、Ｃｕ膜、Ａｕ膜の
それぞれを順次積層したバリアメタル層 （４）Ｔｉ膜上にＣｕ膜を積層したバリアメタル層 （５）Ｔｉ膜上にＣｕ膜、Ｎｉ膜のそれぞれを順次積層
したバリアメタル層 （６）Ｔｉ膜上にＮｉ膜を積層したバリアメタル層 （７）Ｔｉ膜上にＮｉ膜、Ｃｕ膜のそれぞれを順次積層
したバリアメタル層 ボンディングパッド１０Ｐ上に配設されるはんだ電極４
６は、Ｓｎを組成元素として含むいわゆるＳｎベースの
電極材料により形成されており、本発明の第３の実施の
形態に係る半導体装置４においては、本発明の第１の実
施の形態に係る半導体装置１のはんだ電極１６を形成す
る電極材料、すなわちＰｂフリーはんだを実用的に使用
することができる。はんだ電極４６は、それに含まれる
Ｓｎとバリアメタル層１０６のＮｉ膜１０６ＢのＮｉと
からなる金属間化合物層４６０を、はんだ電極４６とバ
リアメタル層１０６との間の境界部分に生成してしまう
が、はんだ電極４６に予め金属間化合物層４６０の金属
間化合物粒子と同一の金属間化合物粒子を含有させるこ
とにより金属間化合物層４６０の生成（成長）を抑制す
ることができる。本発明の第３の実施の形態に係る半導
体装置４において、例えば金属間化合物層４６０がＮｉ
３Ｓｎ４、Ｎｉ３Ｓｎ又はＮｉ３Ｓｎにより形成されて
いる場合には金属間化合物粒子としてＮｉ３Ｓｎ４、Ｎ
ｉ３Ｓｎ又はＮｉ３Ｓｎを使用することができる。
【００７６】また、バリアメタル層１０６の構成膜に上
記のようにＣｕ膜が含まれる場合には、このＣｕ膜のＣ
ｕとはんだ電極４６のＳｎとからなる金属間化合物層４
６０、例えばＣｕ６Ｓｎ５、Ｃｕ３Ｓｎ等が生成される
ので、金属間化合物粒子には同一のＣｕ６Ｓｎ５、Ｃｕ
３Ｓｎ等を使用することができる。
【００７７】さらに、このボンディングパッド１０Ｐと
はんだ電極４６との間の関係は、配線基板４１の内部電
極端子４１１とはんだ電極４６との間の関係と同様で、
内部電極端子４１１にはＣｕ膜、Ｃｕ合金膜等の単層
膜、又はＣｕ膜にＮｉめっき膜を形成した複合膜が使用
されているので、はんだ電極４６に予め金属間化合物粒
子を含ませることにより、はんだ電極４６と内部電極端
子４１１との間に生成される金属間化合物層の成長を抑
制することができる。
【００７８】また、内部電極端子４１１は、Ｃｕ膜、Ｃ
ｕ合金膜、Ｎｉ膜等の表面上に、例えば０．０１μｍ〜
０．１μｍ程度の膜厚のＡｕ膜を形成した複合膜により
形成してもよい。このＡｕ膜は主に酸化防止膜として使
用されており、リフロー処理後にはＡｕはＰｂフリーは
んだ内に拡散される。従って、金属間化合物層は上記の
ようにＣｕ６Ｓｎ５、Ｃｕ３Ｓｎ、Ｎｉ３Ｓｎ４、Ｎｉ
３Ｓｎ又はＮｉ３Ｓｎ ２になる。
【００７９】配線基板４１には、例えば本発明の第２の
実施の形態に係る実装装置３の配線基板３０と同様のも
のを実用的に使用することができる。
【００８０】封止体４５には、例えば滴下塗布法により
滴下された後に硬化させたポリイミド系樹脂を実用的に
使用することができる。
【００８１】はんだ電極の製造方法、並びに半導体装置
又は実装装置の製造方法：次に、上記本発明の第３の実
施の形態に係るはんだ電極２６の製造方法、半導体装置
４の製造方法又は実装装置４の製造方法を説明する。な
お、この製造方法においては、本発明の第１の実施の形
態に係る半導体装置１のはんだ電極１６と同様に、Ｓｎ
−Ａｇ−ＣｕからなるＰｂフリーはんだについて説明す
る。
【００８２】（１）まず最初に、本発明の第１の実施の
形態に係る半導体装置１のはんだ電極１６の製造方法と
同様に、Ｓｎ−３．５Ａｇ−０．７５ＣｕからなるＰｂ
フリーはんだ中に、そのＰｂフリーはんだのＳｎとバリ
アメタル層１０６（又は内部電極端子４１１）に含まれ
るＮｉ又はＣｕとにより生成される金属間化合物層４６
０と同一の金属間化合物粒子（Ｎｉ３Ｓｎ４、Ｎｉ３Ｓ
ｎ又はＮｉ３Ｓｎ２、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎ等）
を、０．５ｗｔ％になるように含有させる。
【００８３】（２）この金属間化合物粒子が含有された
Ｐｂフリーはんだにフラックス、好ましくはロジン系フ
ラックスを混入させてはんだ電極ペースト（４６３）を
形成する。
【００８４】（３）一方、ベア半導体チップ１０におい
ては、図５に示すようにボンディングパッド１０５上に
バリアメタル層１０６が形成され、図６に示すようにバ
リアメタル層１０６を所定パット形状にパターンニング
し、ボンディングパッド１０Ｐが形成される。
【００８５】（４）図７に示すように、はんだ電極ペー
スト４６３をベア半導体チップ１０のボンディングパッ
ド１０Ｐ上に、スクリーン印刷法により形成する。この
スクリーン印刷においては、予めベア半導体チップ１０
上にボンディングパッド１０Ｐ部分が開口されたソルダ
ーレジスト４６４を形成し、印刷マスク４６１を使用し
てボンディングパッド１０Ｐ上にはんだ電極ペースト４
６３が形成される。余分なはんだ電極ペースト４６３は
スキージ４６２により取り除かれる。そして、図８に示
すように、印刷マスク４６１及びソルダーレジスト膜４
６４を取り除く。ソルダーレジスト膜４６４は取り除か
ずにそのまま残存させていてもよい。また、ソルダーレ
ジスト膜４６４を形成することなく、スクリーン印刷法
によりはんだ電極ペースト４６３を形成することができ
る。
【００８６】なお、はんだ電極ペースト４６３は、配線
基板４１の内部電極端子４１１上に形成してもよい。
【００８７】（５）配線基板４１の内部電極端子４１１
上にはんだ電極ペースト４６３を介在させてベア半導体
チップ１０のボンディングパッド１０Ｐ（詳細には、バ
リアメタル層１０６）を配置する。この状態において配
線基板４１及びベア半導体チップ１０をリフロー炉に通
し、ピーク温度２５０℃においてはんだ電極ペースト４
６３にリフローを行う。このリフローにより、前述の図
３及び図４に示すように、配線基板４１の内部電極端子
４１１とベア半導体チップ１０のボンディングパッド１
０Ｐとの間を電気的かつ機械的に接続するはんだ電極４
６が形成されるとともに、配線基板４１上にベア半導体
チップ１０が実装される。
【００８８】このリフロー工程において、ボンディング
パッド１０Ｐとはんだ電極４６との間に金属間化合物層
４６０が生成される（同様に、内部電極端子４１１とは
んだ電極４６との間にも金属間化合物層が生成される）
が、はんだ電極４６には金属間化合物層４６０と同一の
金属間化合物粒子が予め含有されているので、金属間化
合物層４６０の成長を抑制することができる。
【００８９】（６）この後、配線基板４１とベア半導体
チップ１０との間に少なくとも封止体４５を形成するこ
とにより、本発明の第３の実施の形態に係る半導体装置
（又は実装装置）４を完成させることができる。
【００９０】なお、ここでは、はんだ電極４６をスクリ
ーン印刷法により形成した場合を説明したが、はんだ電
極４６をめっき法、ボール搭載法により形成することが
できる。
【００９１】はんだ電極の特性試験結果：上記製造方法
により製造された本発明の第３の実施の形態に係る半導
体装置４において、はんだ電極４６の以下の各種特性を
調べた。
【００９２】（１）温度サイクルに対する信頼性試験
（ＴＣＴ） 低温６５℃、高温１２５℃の範囲の温度サイクル試験の
結果、はんだ電極４６は、３０００サイクルを経過して
も接続不良を生じることがなかった。
【００９３】（２）高温放置試験 １５０℃の温度の高温放置試験の結果、３０００時間経
過後において、はんだ電極４６とベア半導体チップ１０
のボンディングパッド１０Ｐとの境界部分に、Ｎｉ３Ｓ
ｎ４、Ｎｉ３Ｓｎ又はＮｉ３Ｓｎ２、Ｃｕ６Ｓｎ５又は
Ｃｕ３Ｓｎの金属間化合物層４６０が約５μｍの厚さし
か成長していなかった。この金属間化合物層４６０は、
機械的に脆く、Ｐｂフリーはんだのみのはんだ電極の場
合には、約２倍の１０μｍの成長が確認された。
【００９４】以上説明したように、本発明の第３の実施
の形態に係る電極材料（はんだ電極４６）並びに半導体
装置（又は実装装置）４においては、はんだ電極４６に
予め金属間化合物粒子を含有させることにより、はんだ
電極４６のＳｎとボンディングパッド１０Ｐのバリアメ
タル層１０６（又は内部電極端子４１１）のＮｉ又はＣ
ｕとの相互拡散を抑制し、ボンディングパッド１０Ｐと
はんだ電極４６との間の、脆い特性を有する金属間化合
物層４６０の生成を抑制する（生成膜厚を減少させる）
ことができる。この結果、ボンディングパッド１０Ｐと
はんだ電極４６との間の亀裂、破断等を防止することが
できるので、電気的信頼性並びに機械的信頼性に優れた
半導体装置（又は実装装置）４を実現することができ
る。
【００９５】変形例：本発明の第３の実施の形態に係る
半導体装置（実装装置）４においては、Ｐｂフリーはん
だに金属間化合物粒子を含有させてはんだ電極４６を形
成しているが、はんだ電極４６は、本発明の第１の実施
の形態に係る半導体装置１の変形例において説明したは
んだ電極１６と同様に、金属間化合物粒子を別途含有さ
せることなく、リフロー温度を適宜調節することにより
金属間化合物粒子を含有したＰｂフリーはんだから形成
することができる。
【００９６】（その他の実施の形態）本発明は上記複数
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。
【００９７】例えば、本発明は、上記本発明の第２の実
施の形態に係る実装装置３の配線基板３０上に複数個の
半導体装置２を実装するようにしてもよい。
【００９８】また、本発明は、上記本発明の第３の実施
の形態に係る半導体装置（又は実装装置）４の基板４１
上に複数個のベア半導体チップ１０を実装し、マルチチ
ップモジュール構造としてもよい。
【００９９】さらに、本発明は、上記本発明の第３の実
施の形態に係る半導体装置４において、基板４１の外部
電極端子４１２を内部電極端子４１１と同一表面上に配
設し、外部電極端子４１２と外部電子機器との間の電気
的な接続をボンディングワイヤにより行うようにするこ
とができる。
【０１００】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。
【０１０１】
【発明の効果】本発明は、はんだ電極として機械的な接
続信頼性及び電気的な接続信頼性を向上することができ
る電極材料を提供することができる。特に、本発明は、
上記電極材料を簡易に製造することができる。
【０１０２】さらに、本発明は、はんだ電極部分の機械
的な接続信頼性及び電気的な接続信頼性を向上すること
ができ、信頼性に優れた半導体装置を提供することがで
きる。
【０１０３】さらに、本発明は、はんだ電極部分の機械
的な接続信頼性及び電気的な接続信頼性を向上すること
ができ、信頼性に優れた実装装置を提供することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置及
び実装装置の断面図である。
【図３】本発明の第３の実施の形態に係る半導体装置の
断面図である。
【図４】本発明の第３の実施の形態に係る半導体装置の
ベア半導体チップの要部拡大断面図である。
【図５】本発明の第３の実施の形態に係る半導体装置に
おいてはんだ電極の工程断面図である。
【図６】図５に続くはんだ電極の工程断面図である。
【図７】図６に続くはんだ電極の工程断面図である。
【図８】図７に続くはんだ電極の工程断面図である。
【符号の説明】
１，２，４ 半導体装置 ３ 実装装置 １０ ベア半導体チップ １０Ｐ ボンディングパッド １１，４１ 基板 １１Ａ 配線基材 １１Ｂ 樹脂テープ １１１，２１１，４１１ 内部電極端子 １１２，２１２，４１２ 外部電極端子 １５，２５，４５ 封止体 １６，２６，４６ はんだ電極 ２１ リード ３０，４１ 配線基板 ３１ 電極端子

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 Ｐｂフリーはんだに、このＰｂフリーは
    んだの組成元素により生成される金属間化合物粒子を含
    有してなることを特徴とする電極材料。
  2. 【請求項２】 前記金属間化合物粒子は、 ０．０１ｗｔ％〜４．０ｗｔ％の範囲内において、Ｐｂ
    フリーはんだに含有されていることを特徴とする請求項
    １に記載の電極材料。
  3. 【請求項３】 （イ）のＰｂフリーはんだに、（ロ）の
    金属間化合物粒子が含有された、下記（１）乃至（７）
    のいずれか１つであることを特徴とする請求項１又は請
    求項２に記載の電極材料。 （１）（イ）Ｓｎ−Ａｇ （ロ）Ａｇ３Ｓｎ又はＡｇ６Ｓｎ （２）（イ）Ｓｎ−Ｃｕ （ロ）Ｃｕ６Ｓｎ５又はＣｕ３Ｓｎ （３）（イ）Ｓｎ−Ａｇ−Ｃｕ （ロ）Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５又はＣｕ
    ３Ｓｎ （４）（イ）Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ （ロ）Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５又はＣｕ
    ３Ｓｎ （５）（イ）Ｓｎ−Ａｇ−Ｉｎ−Ｃｕ （ロ）Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５、Ｃｕ３
    Ｓｎ、Ｃｕ９Ｉｎ ４、ＣｕＩｎ２、Ｃｕ４Ｉｎ３、Ａｇ
    ３Ｉｎ、Ａｇ２Ｉｎ又はＡｇＩｎ２ （６）（イ）Ｓｎ−Ａｇ−Ｂｉ （ロ）Ａｇ３Ｓｎ又はＡｇ６Ｓｎ （７）（イ）Ｓｎ−Ａｇ−Ｉｎ （ロ）Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ａｇ３Ｉｎ、Ａｇ２Ｉ
    ｎ又はＡｇＩｎ２ （８）（イ）Ｓｎ−Ａｇ−Ｂｉ−Ｉｎ （ロ）Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ｉｎ２Ｂｉ、Ａｇ３Ｉ
    ｎ、Ａｇ２Ｉｎ又はＡｇＩｎ２ （９）（イ）Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ−Ｉｎ （ロ）Ａｇ３Ｓｎ、Ａｇ６Ｓｎ、Ｃｕ６Ｓｎ５、Ｃｕ３
    Ｓｎ、Ｉｎ２Ｂｉ、Ｃｕ９Ｉｎ４、ＣｕＩｎ２、Ｃｕ４
    Ｉｎ３、Ａｇ３Ｉｎ、Ａｇ２Ｉｎ又はＡｇＩｎ２
  4. 【請求項４】 電極端子と、 前記電極端子上に配設され、Ｐｂフリーはんだにその組
    成元素により生成される金属間化合物粒子を含有してな
    るはんだ電極とを備えたことを特徴とする半導体装置。
  5. 【請求項５】 第１の電極端子を有する配線基板と、 第２の電極端子を有する半導体装置と、 前記第１の電極端子と第２の電極端子との間に配設さ
    れ、Ｐｂフリーはんだにその組成元素により生成される
    金属間化合物粒子を含有してなるはんだ電極とを備えた
    ことを特徴とする実装装置。
  6. 【請求項６】 電極端子と、 前記電極端子上に配設され、Ｓｎを組成元素として含む
    はんだ電極とを備え、 前記電極端子の組成元素とはんだ電極のＳｎとにより、
    前記電極端子とはんだ電極との間に生成される金属間化
    合物層の金属間化合物粒子と同一のものを前記はんだ電
    極に含有させてなることを特徴とする半導体装置。
  7. 【請求項７】 前記電極端子の少なくとも最上層部分に
    は、Ｃｕ層又はＮｉ層が配設され、 前記金属間化合物粒子は、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎ、
    Ｎｉ３Ｓｎ４、Ｎｉ３Ｓｎ又はＮｉ３Ｓｎ２であること
    を特徴とする請求項６に記載の半導体装置。
  8. 【請求項８】 第１の電極端子を有する配線基板と、 第２の電極端子を有する半導体装置と、 前記第１の電極端子と第２の電極端子との間に配設さ
    れ、Ｓｎを組成元素として含むはんだ電極とを備え、 前記第１の電極端子又は第２の電極端子の組成元素とは
    んだ電極のＳｎとにより、前記第１の電極端子又は第２
    の電極端子とはんだ電極との間に生成される金属間化合
    物層の金属間化合物粒子と同一のものを前記はんだ電極
    に含有させてなることを特徴とする実装装置。
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Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004059042A1 (ja) * 2002-12-26 2004-07-15 Ebara Corporation 鉛フリーバンプおよびその形成方法
US6854636B2 (en) 2002-12-06 2005-02-15 International Business Machines Corporation Structure and method for lead free solder electronic package interconnections
US6892925B2 (en) * 2002-09-18 2005-05-17 International Business Machines Corporation Solder hierarchy for lead free solder joint
US6917113B2 (en) 2003-04-24 2005-07-12 International Business Machines Corporatiion Lead-free alloys for column/ball grid arrays, organic interposers and passive component assembly
JP2006114705A (ja) * 2004-10-14 2006-04-27 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
JP2006114706A (ja) * 2004-10-14 2006-04-27 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
JP2006179798A (ja) * 2004-12-24 2006-07-06 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2006179797A (ja) * 2004-12-24 2006-07-06 Ibiden Co Ltd プリント配線板
US7193326B2 (en) 2003-06-23 2007-03-20 Denso Corporation Mold type semiconductor device
JP2007537588A (ja) * 2004-05-06 2007-12-20 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 組込方法及びこの方法により製造されたアセンブリ
JP2008098212A (ja) * 2006-10-06 2008-04-24 Hitachi Ltd 電子装置およびその製造方法
JP2011041970A (ja) * 2009-08-24 2011-03-03 Nihon Superior Co Ltd 鉛フリーはんだ接合材料
US7943861B2 (en) * 2004-10-14 2011-05-17 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
KR101064033B1 (ko) * 2004-05-20 2011-09-08 티디케이가부시기가이샤 고전압 세라믹 콘덴서
JP2011233879A (ja) * 2011-04-07 2011-11-17 Hitachi Ltd 電子装置の製造方法
WO2014168027A1 (ja) 2013-04-09 2014-10-16 千住金属工業株式会社 ソルダペースト
JP2015230900A (ja) * 2014-06-03 2015-12-21 三菱マテリアル株式会社 パワーモジュール
JP2016134421A (ja) * 2015-01-16 2016-07-25 富士通株式会社 電子装置及び電子装置の製造方法
US9640508B2 (en) 2014-11-12 2017-05-02 Fujitsu Limited Electrical apparatus
JP6144440B1 (ja) * 2017-01-27 2017-06-07 有限会社 ナプラ 半導体封止用プリフォーム
JP6156965B1 (ja) * 2017-03-31 2017-07-05 有限会社 ナプラ 半導体封止用プリフォーム
JP2019080038A (ja) * 2017-10-25 2019-05-23 サムソン エレクトロ−メカニックス カンパニーリミテッド． インダクター
US11285569B2 (en) 2003-04-25 2022-03-29 Henkel Ag & Co. Kgaa Soldering material based on Sn Ag and Cu

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6892925B2 (en) * 2002-09-18 2005-05-17 International Business Machines Corporation Solder hierarchy for lead free solder joint
JP2005538851A (ja) * 2002-09-18 2005-12-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 非共晶はんだ組成物
US6854636B2 (en) 2002-12-06 2005-02-15 International Business Machines Corporation Structure and method for lead free solder electronic package interconnections
WO2004059042A1 (ja) * 2002-12-26 2004-07-15 Ebara Corporation 鉛フリーバンプおよびその形成方法
US6917113B2 (en) 2003-04-24 2005-07-12 International Business Machines Corporatiion Lead-free alloys for column/ball grid arrays, organic interposers and passive component assembly
US11285569B2 (en) 2003-04-25 2022-03-29 Henkel Ag & Co. Kgaa Soldering material based on Sn Ag and Cu
US7468318B2 (en) 2003-06-23 2008-12-23 Denso Corporation Method for manufacturing mold type semiconductor device
US7193326B2 (en) 2003-06-23 2007-03-20 Denso Corporation Mold type semiconductor device
US8268672B2 (en) 2004-05-06 2012-09-18 Nxp B.V. Method of assembly and assembly thus made
JP2007537588A (ja) * 2004-05-06 2007-12-20 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 組込方法及びこの方法により製造されたアセンブリ
KR101064033B1 (ko) * 2004-05-20 2011-09-08 티디케이가부시기가이샤 고전압 세라믹 콘덴서
JP2006114705A (ja) * 2004-10-14 2006-04-27 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
US7943861B2 (en) * 2004-10-14 2011-05-17 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US8156646B2 (en) 2004-10-14 2012-04-17 Ibiden Co., Ltd. Method for manufacturing printed wiring board
JP2006114706A (ja) * 2004-10-14 2006-04-27 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
JP4679139B2 (ja) * 2004-12-24 2011-04-27 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2006179797A (ja) * 2004-12-24 2006-07-06 Ibiden Co Ltd プリント配線板
JP2006179798A (ja) * 2004-12-24 2006-07-06 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2008098212A (ja) * 2006-10-06 2008-04-24 Hitachi Ltd 電子装置およびその製造方法
JP2011041970A (ja) * 2009-08-24 2011-03-03 Nihon Superior Co Ltd 鉛フリーはんだ接合材料
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
JP2011233879A (ja) * 2011-04-07 2011-11-17 Hitachi Ltd 電子装置の製造方法
US10350712B2 (en) 2013-04-09 2019-07-16 Senju Metal Industry Co., Ltd. Solder paste
WO2014168026A1 (ja) 2013-04-09 2014-10-16 千住金属工業株式会社 ソルダペースト
KR20150139583A (ko) 2013-04-09 2015-12-11 센주긴조쿠고교 가부시키가이샤 솔더 페이스트
US9987710B2 (en) 2013-04-09 2018-06-05 Senju Metal Industry Co., Ltd. Solder paste
KR20150139584A (ko) 2013-04-09 2015-12-11 센주긴조쿠고교 가부시키가이샤 솔더 페이스트
WO2014168027A1 (ja) 2013-04-09 2014-10-16 千住金属工業株式会社 ソルダペースト
JP2015230900A (ja) * 2014-06-03 2015-12-21 三菱マテリアル株式会社 パワーモジュール
US9640508B2 (en) 2014-11-12 2017-05-02 Fujitsu Limited Electrical apparatus
JP2016134421A (ja) * 2015-01-16 2016-07-25 富士通株式会社 電子装置及び電子装置の製造方法
JP6144440B1 (ja) * 2017-01-27 2017-06-07 有限会社 ナプラ 半導体封止用プリフォーム
JP2018121012A (ja) * 2017-01-27 2018-08-02 有限会社 ナプラ 半導体封止用プリフォーム
US10629506B2 (en) 2017-01-27 2020-04-21 Napra Co., Ltd. Preform for semiconductor encapsulation
JP2018174163A (ja) * 2017-03-31 2018-11-08 有限会社 ナプラ 半導体封止用プリフォーム
JP6156965B1 (ja) * 2017-03-31 2017-07-05 有限会社 ナプラ 半導体封止用プリフォーム
JP2019080038A (ja) * 2017-10-25 2019-05-23 サムソン エレクトロ−メカニックス カンパニーリミテッド． インダクター
US11342110B2 (en) 2017-10-25 2022-05-24 Samsung Electro-Mechanics Co., Ltd. Inductor

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