JP3551877B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に素子分離領域を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年、半導体素子（たとえばＭＯＳトランジスタ）の微細化に伴い、素子分離領域の微細化が必要となっている。素子分離領域の微細化を達成するため、トレンチ素子分離技術が検討されている。トレンチ素子分離技術は、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁材を充填することによって、半導体素子間を分離する技術である。次に、この技術の一例を説明する。
【０００３】
図１１は、従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す断面図である。
【０００４】
図１１（ａ）に示すように、トレンチ１１６を有するシリコン基板１１０上に、絶縁層１２１を形成する。このシリコン基板１１０の実効凸部領域１３０の上には、研磨ストッパ層１１４が形成されている。実効凸部領域１３０と研磨ストッパ層１１４との間には、パッド層１１２が介在されている。
【０００５】
次に、図１１（ｂ）に示すように、研磨ストッパ層１１４をストッパとして、絶縁層１２１を平坦化する。この絶縁層１２１の平坦化は、化学的機械的研磨法（以下「ＣＭＰ法」という）により行われる。
【０００６】
そして、図１１（ｃ）に示すように、研磨ストッパ層１１４を除去することにより、トレンチ絶縁層１２０が形成され、トレンチ素子分離領域１２４が完成する。
【０００７】
しかし、図１１（ｂ）に示すように、デバイスの設計上、互いに密に形成された実効凸部領域１３０と、孤立した実効凸部領域１３０とが形成される場合がある。このような場合、たとえば次の問題が生じる。
【０００８】
ＣＭＰ法で絶縁層１２１を平坦化する際に、孤立した実効凸部領域１３０における研磨ストッパ層１１４が、極端に削られてしまう現象が生じる。一方、互いに密に形成された実効凸部領域１３０における研磨ストッパ層１１４は、孤立した実効凸部領域１３０に比べると、削られない。この現象は、実効凸部領域１３０のパターン密度により、研磨レートが相違することから生じる。つまり、孤立した実効凸部領域１３０における研磨ストッパ層１１４には、研磨圧力が集中してしまう。その結果、孤立した実効凸部領域１３０における研磨レートが、互いに密に形成された実効凸部領域１３０における研磨レートに比べて速くなってしまう。このため、孤立した実効凸部領域１３０における研磨ストッパ層１１４の研磨が、過剰に進んでしまうことになる。
【０００９】
このように、孤立した実効凸部領域１３０における研磨ストッパ層１１４が極端に削られると、たとえば、得られるトレンチ絶縁層１２０の膜厚がばらつくなどの不具合が生じる（図１１（ｃ）参照）。また、研磨ストッパ層１１４がその機能を発揮することができなくなるという不具合も生じる。さらに、孤立した実効凸部領域１３０が削られると、研磨布がたわみ、互いに密に形成された実効凸部領域１３０における研磨ストッパ層１１４において、エロージョン（ｅｒｏｓｉｏｎ） が生じる。エロージョンとは、研磨ストッパ層１１４の角部１１４ａが削られる現象をいう。また、研磨布がたわむと、絶縁層１２１の上部においてディッシング（ｄｉｓｈｉｎｇ） が生じる。ディッシングとは、絶縁層１２１の上部の形状が皿状になる現象をいう。
【００１０】
以上の問題を解決するために、図１２に示すように、トレンチ１１６内に、ダミー凸部領域１３２を形成する技術が提案されている。ダミー凸部領域１３２を形成することにより、研磨圧力がダミー凸部領域１３２に分散され、孤立した実効凸部領域１３０に研磨圧力が集中するのを抑えることができる。その結果、孤立した実効凸部領域１３０における、研磨レートが速くなるのを抑えることができる。このため、ダミー凸部領域１３２を形成することにより、孤立した実効凸部領域１３０が削られるのを抑えることができる。
【００１１】
ダミー凸部領域１３２を形成した技術は、特開平９−１０７０２８号公報、特開平９−１８１１５９号公報、特開平１０−９２９２１号公報、特開平１１−２６５７６号公報、米国特許第５，８８５，８５６号および米国特許第５，９０２，７５２号において、開示されている。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、トレンチ素子分離領域内に、ダミー凸部領域が所定のパターンで形成された半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
（半導体装置）
（Ａ）本発明の第１の半導体装置は、
トレンチ素子分離領域を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
行方向と交差する方向に沿って伸びる、第１の仮想直線を想定すると、
前記第１の仮想直線と前記行方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第１の仮想直線上に位置するように、配置されている。
【００１４】
ここで、「行方向」とは、たとえば、アクティブ領域、ゲート領域、ｎウエルとｐウエルとの境界領域、禁止区域などを考慮して想定される、一の方向である。
【００１５】
本発明の第１の半導体装置によれば、ダミー凸部領域は、第１の仮想直線上に位置するように形成されている。この第１の仮想直線と行方向とのなす角は、２〜４０度である。つまり、同一の第１の仮想直線上にあって、行方向に隣り合うダミー凸部領域は、互いに列方向にずれて形成されている。このため、行方向に伸びる禁止区域の付近においても、ダミー凸部領域を密に形成することが、容易となる。つまり、禁止区域内に、あるダミー凸部領域が重なる場合でも、禁止区域の付近において、他のダミー凸部領域が、確実に配置される。その結果、トレンチ内に充填された絶縁層を研磨する際、禁止区域の付近においても、ダミー凸部領域に、研磨圧力を確実に分散させることができる。
【００１６】
また、禁止区域の付近においても、確実にダミー凸部領域を配置することができるため、実効凸部領域間の間隔が狭い領域においても、確実にダミー凸部領域を配置することができる。
【００１７】
本発明の第１の半導体装置は、前記第１の仮想直線間において、所定の間隔が置かれていることが好ましい。前記間隔は、１〜１６μｍであることが好ましい。
【００１８】
前記ダミー凸部領域は、該ダミー凸部領域の中心が、前記第１の仮想直線上に位置するように、配置されていることが好ましい。
【００１９】
（Ｂ）本発明の第２の半導体装置は、
トレンチ素子分離領域を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように、配置されている。
【００２０】
ここで「列方向」とは、行方向と直交する方向であり、たとえば、アクティブ領域、ゲート領域、ｎウエルとｐウエルとの境界領域、禁止区域などを考慮して想定される、一の方向である。
【００２１】
本発明の第２の半導体装置によれば、ダミー凸部領域は、第２の仮想直線上に位置するように形成されている。この第２の仮想直線と列方向とのなす角は、２〜４０度である。つまり、同一の第２の仮想直線上にあって、列方向に隣り合うダミー凸部領域は、互いに行方向にずれて形成されている。このため、列方向に伸びる禁止区域の付近においても、ダミー凸部領域を密に形成することが、容易となる。つまり、禁止区域内に、あるダミー凸部領域が重なる場合でも、禁止区域の付近において、他のダミー凸部領域が、確実に配置される。その結果、トレンチ内に充填された絶縁層を研磨する際、禁止区域の付近においても、ダミー凸部領域に、研磨圧力を確実に分散させることができる。
【００２２】
また、禁止区域の付近においても、確実にダミー凸部領域を配置することができるため、実効凸部領域間の間隔が狭い領域においても、確実にダミー凸部領域を配置することができる。
【００２３】
また、上述の、本発明の第１の半導体装置と、本発明の第２の半導体装置とを組み合わせた態様であってもよい。このように組み合わせた態様を有する半導体装置によれば、禁止区域の付近において、より確実にダミー凸部領域を形成することができる。
【００２４】
本発明の第２の半導体装置は、前記第２の仮想直線間において、所定の間隔が置かれていることが好ましい。前記間隔は、１〜１６μｍであることが好ましい。
【００２５】
前記ダミー凸部領域は、該ダミー凸部領域の中心が、前記第２の仮想直線上に位置するように、配置されていることが好ましい。
【００２６】
本発明の第１および第２の半導体装置において、ダミー凸部領域は、次の態様のうち、少なくともいずれかの態様をとることができる。
【００２７】
（１）平面形状において、前記トレンチ素子分離領域の面積に占める、ダミー凸部領域の面積の割合は、３０〜５０％である態様である。この割合が３０〜５０％の範囲内にあることで、ダミー凸部領域に研磨圧力を、より効果的に分散させることができる。さらに、前記割合は、約４０％であることが好ましい。
【００２８】
（２）前記ダミー凸部領域の平面形状は、ほぼ方形をなす態様である。その形状が、ほぼ方形をなすことで、ダミー凸部領域の形成が容易となる。前記ダミー凸部領域の平面形状は、ほぼ正方形をなすことが好ましい。前記ダミー凸部領域の平面形状が、ほぼ正方形であることにより、より密に、ダミー凸部領域を形成することができる。たとえば、禁止区域が直交するような場所の付近においても、より確実にダミー凸部領域を形成することができる。このため、複雑なパターンで形成された禁止区域（たとえば、複雑なパターンで形成されたゲート領域の周囲の禁止区域）の付近においても、より効果的にダミー凸部領域を形成することができる。
【００２９】
（３）ダミー凸部領域の平面形状が方形の場合に、前記第１の仮想直線または前記第２の仮想直線上に配置された、隣り合う前記ダミー凸部領域は、平面形状において、互いに部分的に対向し合う辺を有する態様である。対向し合う、前記辺同士の間隔は、前記ダミー凸部領域の一辺より短いことが好ましい。または、対向し合う、前記辺同士の間隔は、好ましくは０．５〜５μｍ、より好ましくは、約１μｍである。
【００３０】
（４）ダミー凸部領域の平面形状が方形の場合に、前記ダミー凸部領域の一辺の長さは、１μｍ以上である態様であることが好ましい。ダミー凸部領域の一辺の長さが１μｍ以上であることにより、ダミー凸部領域を発生させるためのマスクを作成する際において、マスク作成データ量が増大するのを抑えることができる。
【００３１】
そして、前記ダミー凸部領域の一辺の長さは、１０μｍ以下である態様であることが好ましく、さらに好ましくは５μｍ以下の態様である。ダミー凸部領域の一辺の長さが５μｍ以下である場合には、トレンチ内に絶縁層を埋め込む際において、ダミー凸部領域の上に堆積される絶縁層が厚くなるのを抑えることができる。高密度プラズマＣＶＤ法を用いて、トレンチ内に絶縁層を埋め込む際に、特に好適となる。
【００３２】
特に好ましくは、前記ダミー凸部領域の一辺の長さは、約２μｍである。
【００３３】
（５）前記トレンチ素子分離領域内において、禁止区域が設定され、前記禁止区域に部分的に重なることになるダミー凸部領域は、形成されていないことが好ましい。これによって、パターン飛びや、絶縁層を研磨する際においてスクラッチ（ｓｃｒａｔｃｈ） が生じるのを、確実に防止することができる。前記禁止区域の幅は、たとえば０．５〜２０μｍである態様である。
【００３４】
（Ｃ）本発明の第３の半導体装置は、
トレンチ素子分離領域を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
行方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
行方向で隣り合う前記ダミー凸部領域は、互いに列方向にずれ、
前記ダミー凸部領域の列方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である。
【００３５】
ここで、「行方向」および「列方向」は、本発明の第１および第２の半導体装置の項で説明したものと同様である。
【００３６】
本発明の第３の半導体装置によれば、行方向で隣り合う前記ダミー凸部領域は、互いに列方向にずれている。このため、本発明の第３の半導体装置は、本発明の第１の半導体装置と同様の作用効果を奏することができる。
【００３７】
（Ｄ）本発明の第４の半導体装置は、
トレンチ素子分離領域を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
列方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれ、
前記ダミー凸部領域の行方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である。
【００３８】
ここで、「行方向」および「列方向」は、本発明の第１および第２の半導体装置の項で説明したものと同様である。
【００３９】
本発明の第４の半導体装置によれば、列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれている。このため、本発明の第４の半導体装置は、本発明の第２の半導体装置と同様の作用効果を奏することができる。
【００４０】
また、上述の、本発明の第３の半導体装置と、本発明の第４の半導体装置とを組み合わせた態様であってもよい。このように組み合わせた態様を有する半導体装置によれば、禁止区域の付近において、より確実にダミー凸部領域を形成することができる。
【００４１】
本発明の第３および第４の半導体装置において、前記ダミー凸部領域の一辺の長さは、約２μｍであることが好ましい。
【００４２】
（半導体装置の製造方法）
（Ａ）本発明の、第１の半導体装置の製造方法は、
トレンチ素子分離領域を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ内に、複数のダミー凸部領域が形成され、
行方向と交差する方向に沿って伸びる、第１の仮想直線を想定すると、
前記第１の仮想直線と前記行方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第１の仮想直線上に位置するように、配置されている。
【００４３】
本発明の、第１の半導体装置の製造方法によれば、工程（ｂ）において、ダミー凸部領域が形成されている。このダミー凸部領域は、上述の、本発明の第１の半導体装置の項で説明したパターンと同様のパターンで形成されている。このため、工程（ｂ）において、禁止区域の付近において、ダミー凸部領域が、確実に形成されることになる。その結果、工程（ｄ）において、絶縁層を研磨する際に、ダミー凸部領域に研磨圧力を確実に分散することができる。したがって、研磨後に得られる絶縁層の厚さを均一にすることができる。
【００４４】
（Ｂ）本発明の、第２の半導体装置の製造方法は、
トレンチ素子分離領域を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ内に、複数のダミー凸部領域が形成され、
列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように、配置されている。
【００４５】
本発明の、第２の半導体装置の製造方法によれば、上述の、本発明の第２の半導体装置の項で説明したパターンと同様のパターンで、ダミー凸部領域が形成されている。このため、本発明によれば、本発明の第１の半導体装置の製造方法と、同様の効果を奏することができる。
【００４６】
本発明の第１の半導体装置の製造方法と、本発明の第２の半導体装置の製造法とを組み合わせてもよい。
【００４７】
すなわち、本発明の、第１の半導体装置の製造方法において、
さらに、列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように、配置されていてもよい。
【００４８】
このように組み合わせた場合には、禁止区域の付近において、ダミー凸部領域をより確実に形成することができる。このため、研磨後に得られる絶縁層の厚さを、より均一にすることができる。
【００４９】
本発明の、第１および第２の半導体装置の製造方法には、第１および第２の仮想直線の構成として、半導体装置の項で説明した事項を適用できる。また、ダミー凸部領域は、半導体装置の項で説明した態様（１）〜（５）を同様にとることができる。
【００５０】
（Ｃ）本発明の、第３の半導体装置の製造方法は、
トレンチ素子分離領域を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ内に、複数のダミー凸部領域が形成され、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
行方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
行方向で隣り合う前記ダミー凸部領域は、互いに列方向にずれ、
前記ダミー凸部領域の列方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である。
【００５１】
本発明の、第３の半導体装置の製造方法によれば、上述の、本発明の第３の半導体装置の項で説明したパターンと同様のパターンで、ダミー凸部領域が形成されている。このため、本発明によれば、本発明の第１の半導体装置の製造方法と、同様の効果を奏することができる。
【００５２】
（Ｄ）本発明の第４の半導体装置の製造方法は、
トレンチ素子分離領域を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ内に、複数のダミー凸部領域が形成され、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
列方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれ、
前記ダミー凸部領域の行方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である。
【００５３】
本発明の、第４の半導体装置の製造方法によれば、上述の、本発明の第４の半導体装置の項で説明したパターンと同様のパターンで、ダミー凸部領域が形成されている。このため、本発明によれば、本発明の第１の半導体装置の製造方法と、同様の効果を奏することができる。
【００５４】
本発明の第３の半導体装置の製造方法と、本発明の第４の半導体装置の製造方法とを組み合わせてもよい。
【００５５】
このように組み合わせた場合には、禁止区域の付近において、ダミー凸部領域をより確実に形成することができる。このため、研磨後に得られる絶縁層の厚さを、より均一にすることができる。
【００５６】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００５７】
［半導体装置］
（デバイスの構造）
以下、本実施の形態に係る半導体装置を説明する。本実施の形態に係る半導体装置は、シリコン基板において、トレンチ素子分離領域を有している。本実施の形態に係る半導体装置の特徴点は、トレンチ素子分離領域を有するシリコン基板の構成の点にある。以下、具体的に、トレンチ素子分離領域を有するシリコン基板の構成を説明する。図１は、トレンチ素子分離領域を有するシリコン基板の平面図である。図２は、図１におけるＡ−Ａ線に沿った断面を模式的に示す断面図である。
【００５８】
シリコン基板１０には、所定のパターンを有する実効凸部領域３０が形成されている。実効凸部領域３０は、たとえば、ＭＯＳトランジスタなどの素子形成領域となる。実効凸部領域３０は、規則的またはランダムに、配置されている。実効凸部領域３０は、デバイスの設計上、互いに密に形成された実効凸部領域３０と、孤立した実効凸部領域３０とを有する。互いに密に形成された実効凸部領域３０と、孤立した実効凸部領域３０との間には、広い素子分離領域２４が形成されている。
【００５９】
広いトレンチ素子分離領域２４内には、ダミー凸部領域３２が形成されている。ダミー凸部領域３２は、行方向に交差する方向に沿って、整列配置するように形成されている。また、ダミー凸部領域３２は、列方向に交差する方向に沿って、整列配置するように形成されている。ダミー凸部領域３２が形成される、トレンチ素子分離領域２４の幅（実効凸部領域間の間隔）Ｗ１０は、特に限定されない。
【００６０】
また、実効凸部領域３０の周囲には、この後に詳述する禁止区域が設定されている。ここで、禁止区域とは、ダミー凸部領域３２を発生させない領域をいう。つまり、ダミー凸部領域３２は、この禁止区域内に掛からないように、形成されている。より具体的には、全体的または部分的に禁止区域に重なるダミー凸部領域は、完全に排除されている。部分的に禁止区域に重なるダミー凸部領域も完全に排除することによる利点は、後述の作用効果の項で詳述する。
【００６１】
以下、図３を参照しながら、ダミー凸部領域３２の配置パターンを説明する。図３は、ダミー凸部領域３２の配置パターンを説明するための図である。
【００６２】
ダミー凸部領域３２は、第１の仮想直線Ｌ１上に位置するように形成されている。また、ダミー凸部領域３２は、第２の仮想直線Ｌ２上に位置するように形成されている。ダミー凸部領域３２は、たとえば、ダミー凸部領域３２の中心が、第１の仮想直線Ｌ１の上に位置するように、形成される。また、ダミー凸部領域３２は、たとえば、ダミー凸部領域３２の中心が、第２の仮想直線Ｌ２の上に位置するように、形成される。
【００６３】
第１の仮想直線Ｌ１は、行方向と交差している。第１の仮想直線Ｌ１と行方向とのなす角θ１は、２〜４０度であり、好ましくは１５〜２５度であり、より好ましくは約２０度である。ここで「行方向」とは、たとえば、アクティブ領域、ゲート領域、ｎウエルとｐウエルとの境界領域、抵抗として機能するウエル，禁止区域などを考慮して想定される、一の方向である。
【００６４】
第２の仮想直線Ｌ２は、列方向と交差している。第２の仮想直線Ｌ２と列方向とのなす角θ２は、２〜４０度であり、好ましくは１５〜２５度であり、より好ましくは約２０度である。ここで「列方向」とは、行方向と直交する方向であり、たとえば、アクティブ領域、ゲート領域、ｎウエルとｐウエルとの境界領域、抵抗として機能するウエル，禁止区域などを考慮して想定される、一の方向である。
【００６５】
第１の仮想直線Ｌ１は、複数本想定され、かつ、所定のピッチで想定される。第１の仮想直線Ｌ１間の間隔は、特に限定されず、たとえば１〜１６μｍであり、好ましくは２〜５μｍである。第２の仮想直線Ｌ２は、複数本想定され、かつ、所定のピッチで想定される。第２の仮想直線Ｌ２間の間隔は、特に限定されず、たとえば１〜１６μｍであり、好ましくは２〜５μｍである。
【００６６】
同一の第１の仮想直線Ｌ１上に配置された、隣り合うダミー凸部領域３２は、互いに列方向にずれて形成されている。ダミー凸部領域３２の列方向にずれた幅Ｙ１０は、好ましくは０．５〜５μｍ、さらに好ましくは０．５〜２μｍ、特に好ましくは約１μｍである。
【００６７】
同一の第２の仮想直線Ｌ２上に配置された、列方向に隣り合うダミー凸部領域３２は、互いに行方向にずれて形成されている。ダミー凸部領域３２の行方向にずれた幅Ｘ１０は、好ましくは０．５〜５μｍ、より好ましくは０．５〜２μｍ、特に好ましくは約１μｍである。
【００６８】
平面形状において、トレンチ素子分離領域２４の単位面積に占める、ダミー凸部領域３２の面積の割合は、特に限定されず、好ましくは３０〜５０％、より好ましくは約４０％である。具体的には、単位ユニットの全面積に占める、ダミー凸部領域の面積の割合は、好ましくは３０〜５０％、より好ましくは約４０％である。
【００６９】
ここで「単位ユニット」とは、そのユニットを上下左右に繰り返すことで、全体のパターンを形成することができる最小のユニットをいう。具体的には、図３においては、「単位ユニット」は、四角形ＡＢＣＤによって囲まれる領域である。
【００７０】
ダミー凸部領域３２の平面形状は、特に限定されず、たとえば多角形，円形を挙げることができる。ダミー凸部領域３２の平面形状は、好ましくは多角形であり、より好ましくは方形であり、特に好ましくは正方形である。ダミー凸部領域３２の平面形状が正方形であると、トレンチ素子分離領域２４内に、より密にダミー凸部領域３２を形成することができる。たとえば、禁止区域が直交するような場所の付近においても、ダミー凸部領域３２をより確実に形成することができる。このため、複雑なパターンで形成された禁止区域（たとえば、複雑なパターンで形成されたゲート領域の周囲の禁止区域）の付近においても、より効果的にダミー凸部領域３２を形成することができる。
【００７１】
ダミー凸部領域３２の平面形状が正方形である場合において、一辺の長さＴ１０は、特に限定されないが、たとえば１〜１０μｍ、好ましくは１〜５μｍ、より好ましくは、約２μｍである。ダミー凸部領域の一辺の長さＴ１０が１μｍ以上であることにより、ダミー凸部領域３２を発生させるための、マスクを作成する際において、マスク作成データ量が著しく増大するのを抑えることができる。ダミー凸部領域３２の一辺の長さＴ１０が５μｍ以下であることにより、後述する、トレンチ１６内に絶縁層２１を埋め込む際に、ダミー凸部領域３２の上に堆積される絶縁層の厚さが、実効凸部領域（たとえば回路領域）３０の上に堆積される絶縁層の厚さと、ほぼ同等にすることができる。このため、ダミー凸部領域の一辺の長さＴ１０が５μｍ以下である場合には、後述する絶縁層２１の研磨工程後において、ダミー凸部領域３２の上に絶縁層２１が残存するのを、より確実に抑えることができる。また、ダミー凸部領域の一辺の長さＴ１０が５μｍ以下であることは、高密度プラズマＣＶＤ法により、トレンチ１６内に絶縁層２１を充填する際、特に有用である。
【００７２】
ダミー凸部領域３２の平面形状が正方形の場合に、同一の第１の仮想直線Ｌ１上に配置された、隣り合うダミー凸部領域３２は、互いに部分的に対向する辺Ｓ１，Ｓ２を有する。この対向する辺Ｓ１，Ｓ２同士の間の間隔Ｇ１０は、特に限定されないが、好ましくは０．５〜５μｍ、より好ましくは約１μｍである。または、間隔Ｇ１０は、ダミー凸部領域３２の一辺の長さＴ１０より短く設定されることが好ましく、ダミー凸部領域３２の一辺の長さＴ１０の、ほぼ半分であることがより好ましい。
【００７３】
ダミー凸部領域３２の平面形状が正方形の場合に、同一の第２の仮想直線Ｌ２上に配置された、隣り合うダミー凸部領域３２は、互いに部分的に対向する辺Ｓ３，Ｓ４を有する。この対向する辺Ｓ３，Ｓ４同士の間の間隔Ｇ２０は、特に限定されないが、好ましくは０．５〜５μｍ、より好ましくは約１μｍである。または、間隔Ｇ２０は、ダミー凸部領域３２の一辺の長さＴ１０より短く設定されることが好ましく、ダミー凸部領域３２の一辺の長さＴ１０の、ほぼ半分であることがより好ましい。
【００７４】
ダミー凸部領域３２の平面形状が正方形の場合には、行方向で隣り合う、ダミー凸部領域３２の列方向にずれた幅Ｙ１０は、ダミー凸部領域３２の一辺の長さの、ほぼ半分であることが好ましい。また、列方向で隣り合う、ダミー凸部領域３２の行方向にずれた幅Ｘ１０は、ダミー凸部領域の一辺の長さの、ほぼ半分であることが好ましい。
【００７５】
（作用効果）
ダミー凸部領域３２が以上の構成で形成されることにより、たとえば、次の作用効果を奏することができる。この作用効果を、図４を参照しながら説明する。図４は、ダミー凸部領域３２の配置パターンの作用効果を説明するための図である。
【００７６】
（１）図４（ａ）に示すように、トレンチ素子分離領域内であって、実効凸部領域の周囲において、行方向に伸びる禁止区域が存在している場合を考える。この場合、この禁止区域と平行に、格子状のダミー凸部領域を形成することが考えられる。ダミー凸部領域が格子状に形成された場合には、ダミー凸部領域の一つが禁止区域に掛かると、そのダミー凸部領域と同じ行にある他のダミー凸部領域がすべて、禁止区域に掛かることになる。このため、ダミー凸部領域が禁止区域内に掛からないように、禁止区域の付近にダミー凸部領域を形成するには、ダミー凸部領域の位置を制御する必要がある。この制御は、たとえばマスク作成データの増大などを招くため、技術的に難しい。一方、禁止区域の付近にダミー凸部領域を形成できない場合は、その禁止区域の付近において、トレンチ素子分離領域内に形成されるダミー凸部領域の密度が、不充分になってしまう。
【００７７】
しかし、本実施の形態においては、図４（ｂ）に示すように、ダミー凸部領域３２は、行方向と交差する方向に伸びる第１の仮想直線Ｌ１上に位置するように、形成されている。つまり、同一の第１の仮想直線Ｌ１上にある、隣り合うダミー凸部領域３２は、互いに列方向にずれて形成されている。このため、同一の仮想直線上において、あるダミー凸部領域が、禁止区域に掛かったとしても、隣りの他のダミー凸部領域３２は、禁止区域に掛かからないように配置できる。その結果、ダミー凸部領域３２の形成位置を制御することなく、禁止区域の付近にダミー凸部領域３２を確実に形成することができる。
【００７８】
また、本実施の形態においては、ダミー凸部領域３２は、さらに、列方向と交差する方向に伸びる第２の仮想直線Ｌ２上に位置するように、形成されている。つまり、同一の第２の仮想直線Ｌ２上にある、隣り合うダミー凸部領域３２は、互いに行方向にずれて形成されている。このため、ダミー凸部領域３２が第１の仮想直線Ｌ１上にある場合と同様の理由で、列方向に伸びる禁止区域の付近に、ダミー凸部領域３２を確実に形成することができる。
【００７９】
（２）本実施の形態では、部分的に禁止区域に重なるダミー凸部領域は、完全に排除されている。このため、たとえば、次の作用効果が奏される。
【００８０】
図４（ｂ）において、禁止区域に部分的に重なるダミー凸部領域のうち、禁止区域に重ならない一部の領域（斜線で示す領域）（以下「残存ダミー凸部領域」という）を発生させることが考えられる。この残存ダミー凸部領域は、本来のダミー凸部領域の平面形状の一部が欠けた、平面形状を有する。すなわち、残存ダミー凸部領域の平面形状は、本来のダミー凸部領域の平面形状と比べて、小さくなる。この残存ダミー凸部領域の平面形状の寸法が、極端に小さく（たとえば、解像限界またはデザインルールより小さく）なると、たとえば次のような問題が生じることが考えられる。
【００８１】
（ａ）残存ダミー凸部領域を規定するレジスト層を形成するのが困難となり、残存ダミー凸部領域のパターン飛びが発生する。（ｂ）残存ダミー凸部領域を形成するためのレジスト層を形成できたとしても、そのレジスト層が倒れ、倒れたレジスト層が、トレンチを形成するためのエッチングの際にゴミとなり、そのエッチングに悪影響を及ぼす。（ｃ）残存ダミー凸部領域の凸部は細くなるため、残存ダミー凸部領域の凸部が、凸部領域形成のエッチング工程後の、基板の洗浄工程などの際に折れ、表面異物となる。（ｄ）この表面異物が絶縁層内にとり込まれると、絶縁層の研磨の際に、スクラッチ（ｓｃｒａｔｃｈ） が生じたりする。
【００８２】
しかし、本実施の形態では、残存ダミー凸部領域を形成していない。このため、上述のような問題が発生するのを確実に防止することができる。
【００８３】
（禁止区域）
次に、禁止区域を具体的に説明する。図５は、禁止区域を説明するため図であって、ダミー凸部領域を有するシリコン基板の平面図である。図５において、禁止区域を斜線で示す。禁止区域は、たとえば、次の領域において設定される。
【００８４】
（１）第１に、実アクティブ領域Ａ１の周囲の領域である。この領域に禁止区域を設けないと、ダミー凸部領域３２が、実アクティブ領域Ａ１と接した状態で形成される場合がある。この場合、たとえば、実アクティブ領域Ａ１とダミー凸部領域３２とがショートしてしまい、必要以外の部分がアクティブ領域となってしまう不具合が生じる。この禁止区域の幅Ｗ１は、この不具合を抑えることができれば特に限定されず、たとえば０．５〜２０μｍ、好ましくは１〜５μｍである。なお、ダミー凸部領域３２は、禁止区域に掛からない程度で、実アクティブ領域Ａ１の付近まで形成されていることが好ましい。
【００８５】
（２）第２に、ゲート領域が形成されることになる領域Ａ２の周囲の領域である。この領域に禁止区域を設けないと、ダミー凸部領域３２と、ゲート領域とが重なった状態で形成される場合がある。この場合、必要以外の領域でゲート領域の下にアクティブ領域が形成され、ゲートとアクティブで容量結合が形成されてしまい、本来のトランジスタの特性を劣化させてしまうなどの不具合が生じる。この禁止区域の幅Ｗ２は、この不具合を抑えることができれば特に限定されず、たとえば０．５〜２０μｍ、好ましくは１〜５μｍである。
【００８６】
（３）第３に、ｎウエルとｐウエルとの境界領域Ａ３の周囲の領域である。この領域に禁止区域を設けないと、ｎウエルとｐウエルとの境界領域Ａ３において、ダミー凸部領域３２が形成される場合がある。この場合、ｎウエルとｐウエルとがダミー凸部領域３２を介して接触してしまい、電流リークが発生するなどの不具合が生じる。この禁止区域の幅Ｗ３は、この不具合を抑えることができれば特に限定されず、たとえば０．５〜２０μｍ、好ましくは１〜５μｍである。なお、ダミー凸部領域３２は、禁止区域に掛からない程度で、ｎウエルとｐウエルとの境界領域Ａ３の付近まで形成されていることが好ましい。
【００８７】
（４）第４に、抵抗として機能するウエル領域Ａ４の周囲の領域である。この領域に禁止区域を設けないと、ウエル領域Ａ４上にダミー凸部領域３２が形成されるため、ウエル領域Ａ４の抵抗などが変化するなどの不具合が生じる。この禁止区域の幅Ｗ４は、この不具合を抑えることができれば特に限定されず、たとえば０．５〜２０μｍ、好ましくは１〜５μｍである。なお、ダミー凸部領域３２は、禁止区域に掛からない程度で、抵抗として機能するウエル領域Ａ４の付近まで形成されていることが好ましい。
【００８８】
［半導体装置の製造方法］
（製造プロセス）
次に、実施の形態に係る半導体装置の製造プロセスについて説明する。具体的には、トレンチ素子分離領域の形成方法について説明する。図６〜図８は、本実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【００８９】
（１）まず、図６（ａ）を参照しながら説明する。シリコン基板１０上に、パッド層１２を形成する。パッド層１２の材質としては、たとえば酸化シリコン，酸化窒化シリコンなどを挙げることができる。パッド層１２が酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法などにより形成することができる。パッド層１２が酸化窒化シリコンからなる場合には、ＣＶＤ法などにより形成することができる。パッド層１２の膜厚は、たとえば５〜２０ｎｍである。
【００９０】
次に、パッド層１２上に、研磨ストッパ層１４を形成する。研磨ストッパ層１４としては、単層構造または多層構造を挙げることができる。単層構造としては、たとえば窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかを挙げることができる。多層構造としては、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを挙げることができる。研磨ストッパ層１４の形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。研磨ストッパ層１４は、後のＣＭＰにおけるストッパとして機能するのに十分な膜厚、たとえば５０〜２５０ｎｍの膜厚を有する。
【００９１】
次に、研磨ストッパ層１４の上に、所定のパターンのレジスト層Ｒ１を形成する。具体的には、レジスト層Ｒ１は、デバイスの構造の項で説明した凸部領域３０，３２のパターンが形成されるように、パターニングされている（図１参照）。より具体的には、レジスト層Ｒ１は、実効凸部領域３０およびダミー凸部領域３２の形成領域の上方のレジスト層Ｒ１が残存するように、パターニングされている。
【００９２】
（２）次に、図６（ｂ）に示すように、レジスト層Ｒ１をマスクとして、研磨ストッパ層１４およびパッド層１２をエッチングする。このエッチングは、たとえばドライエッチングにより行われる。
【００９３】
（３）次に、レジスト層Ｒ１を除去する。レジスト層Ｒ１は、たとえばアッシングにより除去される。次いで、図６（ｃ）に示すように、研磨ストッパ層１４をマスクとして、シリコン基板１０をエッチングし、トレンチ１６を形成する。トレンチ１６が形成されることにより、実効凸部領域３０とダミー実効凸部領域３２とが形成される。トレンチ１６の深さは、デバイスの設計で異なるが、たとえば３００〜５００ｎｍである。シリコン基板１０のエッチングは、ドライエッチングにより行うことができる。これらの凸部領域３０，３２の断面形状は、テーパ形状であることが好ましい。凸部領域３０，３２の断面形状がテーパ形状であることで、後述する、絶縁層２１のトレンチ１６内への埋め込みが容易となる。凸部領域３０，３２の断面形状のテーパ角度αは、７０度以上９０度未満であることが好ましい。
【００９４】
次に、図示しないが、シリコン基板１０と研磨ストッパ層１４との間に介在しているパッド層１２の端部をエッチングする。
【００９５】
（４）次に、図７（ａ）に示すように、熱酸化法により、トレンチ１６におけるシリコン基板１０の露出面を酸化し、トレンチ酸化膜１８を形成する。また、この熱酸化によって、パッド層１２の端部がエッチングされていることにより、凸部領域３０，３２の肩部１０ａは、酸化されて、丸みを帯びる。トレンチ酸化膜１８の膜厚は、たとえば１０〜７０ｎｍであり、好ましくは１０〜５０ｎｍである。
【００９６】
（５）次に、図７（ｂ）に示すように、トレンチ１６を埋め込むようにして、絶縁層２１を全面に堆積する。絶縁層２１の材質としては、たとえば酸化シリコンを挙げることができる。絶縁層２１の膜厚は、トレンチ１６を埋め込み、少なくとも研磨ストッパ層１４を覆うような膜厚であれば特に限定されない。絶縁層２１の膜厚は、たとえば５００〜８００ｎｍである。絶縁層２１の堆積方法としては、たとえば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００９７】
（６）次に、図７（ｃ）に示すように、絶縁層２１をＣＭＰ法により平坦化する。この平坦化は、研磨ストッパ層１４が露出するまで行う。つまり、研磨ストッパ層１４をストッパとして、絶縁層２１を平坦化する。本実施の形態においては、広い素子分離領域２４において、ダミー凸部領域３２が形成されている。すなわち、互いに密に形成された実効凸部領域２４と、孤立した実効凸部領域２４との間において、ダミー凸部領域３２が形成されている。そして、ダミー凸部領域３２は、半導体装置の項で説明した配置パターンで形成されている。このため、ダミー凸部領域３２は、広い素子分離領域２４における禁止区域の付近において、確実に形成されている。その結果、この研磨の際において、広い素子分離領域２４内においてダミー凸部領域３２が確実に形成された分だけ、ダミー凸部領域３２に確実に研磨圧力を分散させることができる。このため、孤立した実効凸部領域３０に研磨圧力が集中するのをより抑えることができる。したがって、孤立した実効凸部領域３０における研磨ストッパ層１４が削られるのを、より抑制することができる。
【００９８】
（７）次に、図８に示すように、研磨ストッパ層１４を、たとえば熱リン酸液を用いて除去する。次に、図２に示すように、パッド層１２と、絶縁層２１の上部とを、フッ酸により等方性エッチングする。こうして、トレンチ１６内にトレンチ絶縁層２０が形成されて、トレンチ素子分離領域２４が完成する。
【００９９】
（作用効果）
以下、本実施の形態に係る半導体装置の製造方法の作用効果を説明する。
【０１００】
本実施の形態に係る半導体装置の製造方法においては、ダミー凸部領域３２が、半導体装置の項で説明した、ダミー凸部領域３２のパターンと同様のパターンで形成されている。このため、禁止区域の付近において、ダミー凸部領域３２が確実に形成されている。その結果、工程（６）で説明したように、孤立した実効凸部領域３０における研磨ストッパ層１４が削られるのを、より抑えることができる。したがって、トレンチ絶縁層２０の膜厚をより均一にすることができる。
【０１０１】
［実験例］
ダミー凸部領域の配置パターンの相違によって、実効凸部領域間においてダミー凸部領域が形成される具合が、どのように変化するかを調べるために実験を行った。
【０１０２】
（実施例の条件）
以下、実施例の条件を説明する。
【０１０３】
（１）実施例においては、ダミー凸部領域の配置パターンは、次のルールにしたがった。
（ａ）第１の仮想直線と行方向とのなす角度は、約１８．４度とした。
（ｂ）第１の仮想直線間の間隔は、約３．２μｍとした。
（ｃ）第２の仮想直線と列方向とのなす角度は、約１８．４度とした。
（ｄ）第２の仮想直線間の間隔は、約３．２μｍとした。
（ｅ）素子分離領域の単位面積当たりに占めるダミー凸部領域の面積の割合は、４０％とした。
（ｆ）ダミー凸部領域の平面形状は、正方形とした。
（ｇ）ダミー凸部領域の平面形状の一辺は、２μｍとした。
（ｈ）同一の第１の仮想直線上に配置された、隣り合うダミー凸部領域において、対向する辺同士の間隔は、１μｍとした。
（ｉ）同一の第２の仮想直線上に配置された、隣り合うダミー凸部領域において、対向する辺同士の間隔は、１μｍとした。
（ｊ）同一の第１の仮想直線上に配置された、隣り合うダミー凸部領域において、互いに列方向にずれた幅は、１μｍとした。
（ｋ）同一の第２の仮想直線上に配置された、隣り合うダミー凸部領域において、互いに行方向にずれた幅は、１μｍとした。
（ｌ）ダミー凸部領域は、その中心が、第１の仮想直線の上に位置するように形成されている。
（ｍ）ダミー凸部領域は、その中心が、第２の仮想直線の上に位置するように形成されている。
（ｎ）全体的または部分的に禁止区域に重なるダミー凸部領域（禁止区域に接するダミー凸部領域も含む）は、排除されている。
【０１０４】
（２）禁止区域は、実効凸部領域の周囲の領域に設定した。禁止区域の幅は、１μｍとした。
【０１０５】
（３）実効凸部領域間の間隔が１０μｍである領域Ａ１と、実効凸部領域間の間隔が６μｍである領域Ｂ１を設定した。
【０１０６】
（比較例の条件）
以下、比較例の条件を説明する。
【０１０７】
（１）比較例においては、ダミー凸部領域を格子状に配置している。具体的には、ダミー凸部領域の配置パターンは、次のルールにしたがった。
（ａ）行方向に隣り合うダミー凸部領域間の間隔は、１μｍとした。
（ｂ）列方向に隣り合うダミー凸部領域間の間隔は、１μｍとした。
（ｃ）ダミー凸部領域の平面形状は、正方形とした。
（ｄ）ダミー凸部領域の一辺は、２μｍとした。
（ｅ）全体的または部分的に禁止区域に重なるダミー凸部領域（禁止区域に接するダミー凸部領域も含む）は、排除されている。
【０１０８】
（２）禁止区域は、実効凸部領域の周囲の領域に設定した。禁止区域の幅は、１μｍであった。
【０１０９】
（３）実効凸部領域のパターンは、実施例と同様のパターンを使用した。なお、実施例の領域Ａ１に対応する領域をＡ２として表し、実施例の領域Ｂ１に対応する領域をＢ２として表す。
【０１１０】
（結果）
この結果を図９および図１０に示す。図９は、実施例に係るウエハの一部の平面図である。図１０は、比較例に係るウエハの一部の平面図である。なお、実線で示された正方形は実際に形成されたダミー凸部領域を示し、想像線で示された正方形は排除された架空のダミー凸部領域を示す。
【０１１１】
比較例においては、領域Ａ２において、１行分のダミー凸部領域しか形成されていない。すなわち、禁止区域の付近において、ダミー凸部領域が形成されていない。これに対して、実施例においては、領域Ａ１において、禁止区域の付近にも確実にダミー凸部領域が形成されている。
【０１１２】
また、実施例においては、実効凸部領域間の間隔が狭い領域（領域Ｂ１）において、ダミー凸部領域が形成されている。これに対して、比較例においては、実効凸部領域間の間隔が狭い領域（領域Ｂ２）において、ダミー凸部領域が形成されていない。
【０１１３】
以上のことから、実施例によれば、比較例に比べて、より確実に素子分離領域内にダミー凸部領域を形成できることがわかる。
【０１１４】
［変形例］
本発明は、上記の実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
【０１１５】
（１）上記の実施の形態においては、ダミー凸部領域３２は、ダミー凸部領域３２の中心が、第１の仮想直線Ｌ１の上に位置するように、形成されていた。しかし、ダミー凸部領域３２は、ダミー凸部領域３２の中心ではない他の部分が、第１の仮想直線Ｌ１の上に位置するように、形成されていてもよい。すなわち、ダミー凸部領域３２が第１の仮想直線Ｌ１上にあればよい。
【０１１６】
（２）上記の実施の形態においては、ダミー凸部領域３２は、ダミー凸部領域３２の中心が、第２の仮想直線Ｌ２の上に位置するように、形成されていた。しかし、ダミー凸部領域３２は、ダミー凸部領域３２の中心ではない他の部分が、第２の仮想直線Ｌ２の上に位置するように、形成されていてもよい。すなわち、ダミー凸部領域３２が第２の仮想直線Ｌ２上にあればよい。
【図面の簡単な説明】
【図１】トレンチ素子分離領域を有するシリコン基板の平面図である。
【図２】図１におけるＡ−Ａ線に沿った断面を模式的に示す断面図である。
【図３】ダミー凸部領域の配置パターンを説明するための図である。
【図４】ダミー凸部領域の配置パターンの作用効果を説明するための図である。
【図５】禁止区域を説明するため図であって、ダミー凸部領域を有するシリコン基板の平面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図７】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図８】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図９】実施例に係るウエハの一部の平面図である。
【図１０】比較例に係るウエハの一部の平面図である。
【図１１】従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す断面図である。
【図１２】ダミー凸部領域を形成した場合における、トレンチ素子分離領域の形成工程を模式的に示す断面図である。
【符号の説明】
１０ シリコン基板
１２ パッド層
１４ 研磨ストッパ層
１６ トレンチ
１８ トレンチ酸化膜
２０ トレンチ絶縁層
２１ 絶縁層
２４ 素子分離領域
３０ 実効凸部領域
３２ ダミー凸部領域
Ｄ１ 第１の仮想直線間の間隔
Ｄ２ 第２の仮想直線間の間隔
Ｇ１０，Ｇ２０ 辺同士の間隔
Ｌ１ 第１の仮想直線
Ｌ２ 第２の仮想直線
Ｓ１，Ｓ２，Ｓ３，Ｓ４ 辺
Ｔ１０ ダミー凸部領域の一辺の長さ
Ｘ１０ ずれ幅
Ｙ１０ ずれ幅
θ１ 第１の仮想直線と行方向とのなす角
θ２ 第２の仮想直線と列方向とのなす角
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に素子分離領域を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
近年、半導体素子（たとえばＭＯＳトランジスタ）の微細化に伴い、素子分離領域の微細化が必要となっている。素子分離領域の微細化を達成するため、トレンチ素子分離技術が検討されている。トレンチ素子分離技術は、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁材を充填することによって、半導体素子間を分離する技術である。次に、この技術の一例を説明する。
【０００３】
図１１は、従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す断面図である。
【０００４】
図１１（ａ）に示すように、トレンチ１１６を有するシリコン基板１１０上に、絶縁層１２１を形成する。このシリコン基板１１０の実効凸部領域１３０の上には、研磨ストッパ層１１４が形成されている。実効凸部領域１３０と研磨ストッパ層１１４との間には、パッド層１１２が介在されている。
【０００５】
次に、図１１（ｂ）に示すように、研磨ストッパ層１１４をストッパとして、絶縁層１２１を平坦化する。この絶縁層１２１の平坦化は、化学的機械的研磨法（以下「ＣＭＰ法」という）により行われる。
【０００６】
そして、図１１（ｃ）に示すように、研磨ストッパ層１１４を除去することにより、トレンチ絶縁層１２０が形成され、トレンチ素子分離領域１２４が完成する。
【０００７】
しかし、図１１（ｂ）に示すように、デバイスの設計上、互いに密に形成された実効凸部領域１３０と、孤立した実効凸部領域１３０とが形成される場合がある。このような場合、たとえば次の問題が生じる。
【０００８】
ＣＭＰ法で絶縁層１２１を平坦化する際に、孤立した実効凸部領域１３０における研磨ストッパ層１１４が、極端に削られてしまう現象が生じる。一方、互いに密に形成された実効凸部領域１３０における研磨ストッパ層１１４は、孤立した実効凸部領域１３０に比べると、削られない。この現象は、実効凸部領域１３０のパターン密度により、研磨レートが相違することから生じる。つまり、孤立した実効凸部領域１３０における研磨ストッパ層１１４には、研磨圧力が集中してしまう。その結果、孤立した実効凸部領域１３０における研磨レートが、互いに密に形成された実効凸部領域１３０における研磨レートに比べて速くなってしまう。このため、孤立した実効凸部領域１３０における研磨ストッパ層１１４の研磨が、過剰に進んでしまうことになる。
【０００９】
このように、孤立した実効凸部領域１３０における研磨ストッパ層１１４が極端に削られると、たとえば、得られるトレンチ絶縁層１２０の膜厚がばらつくなどの不具合が生じる（図１１（ｃ）参照）。また、研磨ストッパ層１１４がその機能を発揮することができなくなるという不具合も生じる。さらに、孤立した実効凸部領域１３０が削られると、研磨布がたわみ、互いに密に形成された実効凸部領域１３０における研磨ストッパ層１１４において、エロージョン（ｅｒｏｓｉｏｎ） が生じる。エロージョンとは、研磨ストッパ層１１４の角部１１４ａが削られる現象をいう。また、研磨布がたわむと、絶縁層１２１の上部においてディッシング（ｄｉｓｈｉｎｇ） が生じる。ディッシングとは、絶縁層１２１の上部の形状が皿状になる現象をいう。
【００１０】
以上の問題を解決するために、図１２に示すように、トレンチ１１６内に、ダミー凸部領域１３２を形成する技術が提案されている。ダミー凸部領域１３２を形成することにより、研磨圧力がダミー凸部領域１３２に分散され、孤立した実効凸部領域１３０に研磨圧力が集中するのを抑えることができる。その結果、孤立した実効凸部領域１３０における、研磨レートが速くなるのを抑えることができる。このため、ダミー凸部領域１３２を形成することにより、孤立した実効凸部領域１３０が削られるのを抑えることができる。
【００１１】
ダミー凸部領域１３２を形成した技術は、特開平９−１０７０２８号公報、特開平９−１８１１５９号公報、特開平１０−９２９２１号公報、特開平１１−２６５７６号公報、米国特許第５，８８５，８５６号および米国特許第５，９０２，７５２号において、開示されている。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、トレンチ素子分離領域内に、ダミー凸部領域が所定のパターンで形成された半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
（半導体装置）
（Ａ）本発明の第１の半導体装置は、
トレンチ素子分離領域を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
行方向と交差する方向に沿って伸びる、第１の仮想直線を想定すると、
前記第１の仮想直線と前記行方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第１の仮想直線上に位置するように、配置されている。
【００１４】
ここで、「行方向」とは、たとえば、アクティブ領域、ゲート領域、ｎウエルとｐウエルとの境界領域、禁止区域などを考慮して想定される、一の方向である。
【００１５】
本発明の第１の半導体装置によれば、ダミー凸部領域は、第１の仮想直線上に位置するように形成されている。この第１の仮想直線と行方向とのなす角は、２〜４０度である。つまり、同一の第１の仮想直線上にあって、行方向に隣り合うダミー凸部領域は、互いに列方向にずれて形成されている。このため、行方向に伸びる禁止区域の付近においても、ダミー凸部領域を密に形成することが、容易となる。つまり、禁止区域内に、あるダミー凸部領域が重なる場合でも、禁止区域の付近において、他のダミー凸部領域が、確実に配置される。その結果、トレンチ内に充填された絶縁層を研磨する際、禁止区域の付近においても、ダミー凸部領域に、研磨圧力を確実に分散させることができる。
【００１６】
また、禁止区域の付近においても、確実にダミー凸部領域を配置することができるため、実効凸部領域間の間隔が狭い領域においても、確実にダミー凸部領域を配置することができる。
【００１７】
本発明の第１の半導体装置は、前記第１の仮想直線間において、所定の間隔が置かれていることが好ましい。前記間隔は、１〜１６μｍであることが好ましい。
【００１８】
前記ダミー凸部領域は、該ダミー凸部領域の中心が、前記第１の仮想直線上に位置するように、配置されていることが好ましい。
【００１９】
（Ｂ）本発明の第２の半導体装置は、
トレンチ素子分離領域を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように、配置されている。
【００２０】
ここで「列方向」とは、行方向と直交する方向であり、たとえば、アクティブ領域、ゲート領域、ｎウエルとｐウエルとの境界領域、禁止区域などを考慮して想定される、一の方向である。
【００２１】
本発明の第２の半導体装置によれば、ダミー凸部領域は、第２の仮想直線上に位置するように形成されている。この第２の仮想直線と列方向とのなす角は、２〜４０度である。つまり、同一の第２の仮想直線上にあって、列方向に隣り合うダミー凸部領域は、互いに行方向にずれて形成されている。このため、列方向に伸びる禁止区域の付近においても、ダミー凸部領域を密に形成することが、容易となる。つまり、禁止区域内に、あるダミー凸部領域が重なる場合でも、禁止区域の付近において、他のダミー凸部領域が、確実に配置される。その結果、トレンチ内に充填された絶縁層を研磨する際、禁止区域の付近においても、ダミー凸部領域に、研磨圧力を確実に分散させることができる。
【００２２】
また、禁止区域の付近においても、確実にダミー凸部領域を配置することができるため、実効凸部領域間の間隔が狭い領域においても、確実にダミー凸部領域を配置することができる。
【００２３】
また、上述の、本発明の第１の半導体装置と、本発明の第２の半導体装置とを組み合わせた態様であってもよい。このように組み合わせた態様を有する半導体装置によれば、禁止区域の付近において、より確実にダミー凸部領域を形成することができる。
【００２４】
本発明の第２の半導体装置は、前記第２の仮想直線間において、所定の間隔が置かれていることが好ましい。前記間隔は、１〜１６μｍであることが好ましい。
【００２５】
前記ダミー凸部領域は、該ダミー凸部領域の中心が、前記第２の仮想直線上に位置するように、配置されていることが好ましい。
【００２６】
本発明の第１および第２の半導体装置において、ダミー凸部領域は、次の態様のうち、少なくともいずれかの態様をとることができる。
【００２７】
（１）平面形状において、前記トレンチ素子分離領域の面積に占める、ダミー凸部領域の面積の割合は、３０〜５０％である態様である。この割合が３０〜５０％の範囲内にあることで、ダミー凸部領域に研磨圧力を、より効果的に分散させることができる。さらに、前記割合は、約４０％であることが好ましい。
【００２８】
（２）前記ダミー凸部領域の平面形状は、ほぼ方形をなす態様である。その形状が、ほぼ方形をなすことで、ダミー凸部領域の形成が容易となる。前記ダミー凸部領域の平面形状は、ほぼ正方形をなすことが好ましい。前記ダミー凸部領域の平面形状が、ほぼ正方形であることにより、より密に、ダミー凸部領域を形成することができる。たとえば、禁止区域が直交するような場所の付近においても、より確実にダミー凸部領域を形成することができる。このため、複雑なパターンで形成された禁止区域（たとえば、複雑なパターンで形成されたゲート領域の周囲の禁止区域）の付近においても、より効果的にダミー凸部領域を形成することができる。
【００２９】
（３）ダミー凸部領域の平面形状が方形の場合に、前記第１の仮想直線または前記第２の仮想直線上に配置された、隣り合う前記ダミー凸部領域は、平面形状において、互いに部分的に対向し合う辺を有する態様である。対向し合う、前記辺同士の間隔は、前記ダミー凸部領域の一辺より短いことが好ましい。または、対向し合う、前記辺同士の間隔は、好ましくは０．５〜５μｍ、より好ましくは、約１μｍである。
【００３０】
（４）ダミー凸部領域の平面形状が方形の場合に、前記ダミー凸部領域の一辺の長さは、１μｍ以上である態様であることが好ましい。ダミー凸部領域の一辺の長さが１μｍ以上であることにより、ダミー凸部領域を発生させるためのマスクを作成する際において、マスク作成データ量が増大するのを抑えることができる。
【００３１】
そして、前記ダミー凸部領域の一辺の長さは、１０μｍ以下である態様であることが好ましく、さらに好ましくは５μｍ以下の態様である。ダミー凸部領域の一辺の長さが５μｍ以下である場合には、トレンチ内に絶縁層を埋め込む際において、ダミー凸部領域の上に堆積される絶縁層が厚くなるのを抑えることができる。高密度プラズマＣＶＤ法を用いて、トレンチ内に絶縁層を埋め込む際に、特に好適となる。
【００３２】
特に好ましくは、前記ダミー凸部領域の一辺の長さは、約２μｍである。
【００３３】
（５）前記トレンチ素子分離領域内において、禁止区域が設定され、前記禁止区域に部分的に重なることになるダミー凸部領域は、形成されていないことが好ましい。これによって、パターン飛びや、絶縁層を研磨する際においてスクラッチ（ｓｃｒａｔｃｈ） が生じるのを、確実に防止することができる。前記禁止区域の幅は、たとえば０．５〜２０μｍである態様である。
【００３４】
（Ｃ）本発明の第３の半導体装置は、
トレンチ素子分離領域を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
行方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
行方向で隣り合う前記ダミー凸部領域は、互いに列方向にずれ、
前記ダミー凸部領域の列方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である。
【００３５】
ここで、「行方向」および「列方向」は、本発明の第１および第２の半導体装置の項で説明したものと同様である。
【００３６】
本発明の第３の半導体装置によれば、行方向で隣り合う前記ダミー凸部領域は、互いに列方向にずれている。このため、本発明の第３の半導体装置は、本発明の第１の半導体装置と同様の作用効果を奏することができる。
【００３７】
（Ｄ）本発明の第４の半導体装置は、
トレンチ素子分離領域を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
列方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれ、
前記ダミー凸部領域の行方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である。
【００３８】
ここで、「行方向」および「列方向」は、本発明の第１および第２の半導体装置の項で説明したものと同様である。
【００３９】
本発明の第４の半導体装置によれば、列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれている。このため、本発明の第４の半導体装置は、本発明の第２の半導体装置と同様の作用効果を奏することができる。
【００４０】
また、上述の、本発明の第３の半導体装置と、本発明の第４の半導体装置とを組み合わせた態様であってもよい。このように組み合わせた態様を有する半導体装置によれば、禁止区域の付近において、より確実にダミー凸部領域を形成することができる。
【００４１】
本発明の第３および第４の半導体装置において、前記ダミー凸部領域の一辺の長さは、約２μｍであることが好ましい。
【００４２】
（半導体装置の製造方法）
（Ａ）本発明の、第１の半導体装置の製造方法は、
トレンチ素子分離領域を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ内に、複数のダミー凸部領域が形成され、
行方向と交差する方向に沿って伸びる、第１の仮想直線を想定すると、
前記第１の仮想直線と前記行方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第１の仮想直線上に位置するように、配置されている。
【００４３】
本発明の、第１の半導体装置の製造方法によれば、工程（ｂ）において、ダミー凸部領域が形成されている。このダミー凸部領域は、上述の、本発明の第１の半導体装置の項で説明したパターンと同様のパターンで形成されている。このため、工程（ｂ）において、禁止区域の付近において、ダミー凸部領域が、確実に形成されることになる。その結果、工程（ｄ）において、絶縁層を研磨する際に、ダミー凸部領域に研磨圧力を確実に分散することができる。したがって、研磨後に得られる絶縁層の厚さを均一にすることができる。
【００４４】
（Ｂ）本発明の、第２の半導体装置の製造方法は、
トレンチ素子分離領域を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ内に、複数のダミー凸部領域が形成され、
列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように、配置されている。
【００４５】
本発明の、第２の半導体装置の製造方法によれば、上述の、本発明の第２の半導体装置の項で説明したパターンと同様のパターンで、ダミー凸部領域が形成されている。このため、本発明によれば、本発明の第１の半導体装置の製造方法と、同様の効果を奏することができる。
【００４６】
本発明の第１の半導体装置の製造方法と、本発明の第２の半導体装置の製造法とを組み合わせてもよい。
【００４７】
すなわち、本発明の、第１の半導体装置の製造方法において、
さらに、列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように、配置されていてもよい。
【００４８】
このように組み合わせた場合には、禁止区域の付近において、ダミー凸部領域をより確実に形成することができる。このため、研磨後に得られる絶縁層の厚さを、より均一にすることができる。
【００４９】
本発明の、第１および第２の半導体装置の製造方法には、第１および第２の仮想直線の構成として、半導体装置の項で説明した事項を適用できる。また、ダミー凸部領域は、半導体装置の項で説明した態様（１）〜（５）を同様にとることができる。
【００５０】
（Ｃ）本発明の、第３の半導体装置の製造方法は、
トレンチ素子分離領域を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ内に、複数のダミー凸部領域が形成され、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
行方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
行方向で隣り合う前記ダミー凸部領域は、互いに列方向にずれ、
前記ダミー凸部領域の列方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である。
【００５１】
本発明の、第３の半導体装置の製造方法によれば、上述の、本発明の第３の半導体装置の項で説明したパターンと同様のパターンで、ダミー凸部領域が形成されている。このため、本発明によれば、本発明の第１の半導体装置の製造方法と、同様の効果を奏することができる。
【００５２】
（Ｄ）本発明の第４の半導体装置の製造方法は、
トレンチ素子分離領域を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ内に、複数のダミー凸部領域が形成され、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
列方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれ、
前記ダミー凸部領域の行方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である。
【００５３】
本発明の、第４の半導体装置の製造方法によれば、上述の、本発明の第４の半導体装置の項で説明したパターンと同様のパターンで、ダミー凸部領域が形成されている。このため、本発明によれば、本発明の第１の半導体装置の製造方法と、同様の効果を奏することができる。
【００５４】
本発明の第３の半導体装置の製造方法と、本発明の第４の半導体装置の製造方法とを組み合わせてもよい。
【００５５】
このように組み合わせた場合には、禁止区域の付近において、ダミー凸部領域をより確実に形成することができる。このため、研磨後に得られる絶縁層の厚さを、より均一にすることができる。
【００５６】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００５７】
［半導体装置］
（デバイスの構造）
以下、本実施の形態に係る半導体装置を説明する。本実施の形態に係る半導体装置は、シリコン基板において、トレンチ素子分離領域を有している。本実施の形態に係る半導体装置の特徴点は、トレンチ素子分離領域を有するシリコン基板の構成の点にある。以下、具体的に、トレンチ素子分離領域を有するシリコン基板の構成を説明する。図１は、トレンチ素子分離領域を有するシリコン基板の平面図である。図２は、図１におけるＡ−Ａ線に沿った断面を模式的に示す断面図である。
【００５８】
シリコン基板１０には、所定のパターンを有する実効凸部領域３０が形成されている。実効凸部領域３０は、たとえば、ＭＯＳトランジスタなどの素子形成領域となる。実効凸部領域３０は、規則的またはランダムに、配置されている。実効凸部領域３０は、デバイスの設計上、互いに密に形成された実効凸部領域３０と、孤立した実効凸部領域３０とを有する。互いに密に形成された実効凸部領域３０と、孤立した実効凸部領域３０との間には、広い素子分離領域２４が形成されている。
【００５９】
広いトレンチ素子分離領域２４内には、ダミー凸部領域３２が形成されている。ダミー凸部領域３２は、行方向に交差する方向に沿って、整列配置するように形成されている。また、ダミー凸部領域３２は、列方向に交差する方向に沿って、整列配置するように形成されている。ダミー凸部領域３２が形成される、トレンチ素子分離領域２４の幅（実効凸部領域間の間隔）Ｗ１０は、特に限定されない。
【００６０】
また、実効凸部領域３０の周囲には、この後に詳述する禁止区域が設定されている。ここで、禁止区域とは、ダミー凸部領域３２を発生させない領域をいう。つまり、ダミー凸部領域３２は、この禁止区域内に掛からないように、形成されている。より具体的には、全体的または部分的に禁止区域に重なるダミー凸部領域は、完全に排除されている。部分的に禁止区域に重なるダミー凸部領域も完全に排除することによる利点は、後述の作用効果の項で詳述する。
【００６１】
以下、図３を参照しながら、ダミー凸部領域３２の配置パターンを説明する。図３は、ダミー凸部領域３２の配置パターンを説明するための図である。
【００６２】
ダミー凸部領域３２は、第１の仮想直線Ｌ１上に位置するように形成されている。また、ダミー凸部領域３２は、第２の仮想直線Ｌ２上に位置するように形成されている。ダミー凸部領域３２は、たとえば、ダミー凸部領域３２の中心が、第１の仮想直線Ｌ１の上に位置するように、形成される。また、ダミー凸部領域３２は、たとえば、ダミー凸部領域３２の中心が、第２の仮想直線Ｌ２の上に位置するように、形成される。
【００６３】
第１の仮想直線Ｌ１は、行方向と交差している。第１の仮想直線Ｌ１と行方向とのなす角θ１は、２〜４０度であり、好ましくは１５〜２５度であり、より好ましくは約２０度である。ここで「行方向」とは、たとえば、アクティブ領域、ゲート領域、ｎウエルとｐウエルとの境界領域、抵抗として機能するウエル，禁止区域などを考慮して想定される、一の方向である。
【００６４】
第２の仮想直線Ｌ２は、列方向と交差している。第２の仮想直線Ｌ２と列方向とのなす角θ２は、２〜４０度であり、好ましくは１５〜２５度であり、より好ましくは約２０度である。ここで「列方向」とは、行方向と直交する方向であり、たとえば、アクティブ領域、ゲート領域、ｎウエルとｐウエルとの境界領域、抵抗として機能するウエル，禁止区域などを考慮して想定される、一の方向である。
【００６５】
第１の仮想直線Ｌ１は、複数本想定され、かつ、所定のピッチで想定される。第１の仮想直線Ｌ１間の間隔は、特に限定されず、たとえば１〜１６μｍであり、好ましくは２〜５μｍである。第２の仮想直線Ｌ２は、複数本想定され、かつ、所定のピッチで想定される。第２の仮想直線Ｌ２間の間隔は、特に限定されず、たとえば１〜１６μｍであり、好ましくは２〜５μｍである。
【００６６】
同一の第１の仮想直線Ｌ１上に配置された、隣り合うダミー凸部領域３２は、互いに列方向にずれて形成されている。ダミー凸部領域３２の列方向にずれた幅Ｙ１０は、好ましくは０．５〜５μｍ、さらに好ましくは０．５〜２μｍ、特に好ましくは約１μｍである。
【００６７】
同一の第２の仮想直線Ｌ２上に配置された、列方向に隣り合うダミー凸部領域３２は、互いに行方向にずれて形成されている。ダミー凸部領域３２の行方向にずれた幅Ｘ１０は、好ましくは０．５〜５μｍ、より好ましくは０．５〜２μｍ、特に好ましくは約１μｍである。
【００６８】
平面形状において、トレンチ素子分離領域２４の単位面積に占める、ダミー凸部領域３２の面積の割合は、特に限定されず、好ましくは３０〜５０％、より好ましくは約４０％である。具体的には、単位ユニットの全面積に占める、ダミー凸部領域の面積の割合は、好ましくは３０〜５０％、より好ましくは約４０％である。
【００６９】
ここで「単位ユニット」とは、そのユニットを上下左右に繰り返すことで、全体のパターンを形成することができる最小のユニットをいう。具体的には、図３においては、「単位ユニット」は、四角形ＡＢＣＤによって囲まれる領域である。
【００７０】
ダミー凸部領域３２の平面形状は、特に限定されず、たとえば多角形，円形を挙げることができる。ダミー凸部領域３２の平面形状は、好ましくは多角形であり、より好ましくは方形であり、特に好ましくは正方形である。ダミー凸部領域３２の平面形状が正方形であると、トレンチ素子分離領域２４内に、より密にダミー凸部領域３２を形成することができる。たとえば、禁止区域が直交するような場所の付近においても、ダミー凸部領域３２をより確実に形成することができる。このため、複雑なパターンで形成された禁止区域（たとえば、複雑なパターンで形成されたゲート領域の周囲の禁止区域）の付近においても、より効果的にダミー凸部領域３２を形成することができる。
【００７１】
ダミー凸部領域３２の平面形状が正方形である場合において、一辺の長さＴ１０は、特に限定されないが、たとえば１〜１０μｍ、好ましくは１〜５μｍ、より好ましくは、約２μｍである。ダミー凸部領域の一辺の長さＴ１０が１μｍ以上であることにより、ダミー凸部領域３２を発生させるための、マスクを作成する際において、マスク作成データ量が著しく増大するのを抑えることができる。ダミー凸部領域３２の一辺の長さＴ１０が５μｍ以下であることにより、後述する、トレンチ１６内に絶縁層２１を埋め込む際に、ダミー凸部領域３２の上に堆積される絶縁層の厚さが、実効凸部領域（たとえば回路領域）３０の上に堆積される絶縁層の厚さと、ほぼ同等にすることができる。このため、ダミー凸部領域の一辺の長さＴ１０が５μｍ以下である場合には、後述する絶縁層２１の研磨工程後において、ダミー凸部領域３２の上に絶縁層２１が残存するのを、より確実に抑えることができる。また、ダミー凸部領域の一辺の長さＴ１０が５μｍ以下であることは、高密度プラズマＣＶＤ法により、トレンチ１６内に絶縁層２１を充填する際、特に有用である。
【００７２】
ダミー凸部領域３２の平面形状が正方形の場合に、同一の第１の仮想直線Ｌ１上に配置された、隣り合うダミー凸部領域３２は、互いに部分的に対向する辺Ｓ１，Ｓ２を有する。この対向する辺Ｓ１，Ｓ２同士の間の間隔Ｇ１０は、特に限定されないが、好ましくは０．５〜５μｍ、より好ましくは約１μｍである。または、間隔Ｇ１０は、ダミー凸部領域３２の一辺の長さＴ１０より短く設定されることが好ましく、ダミー凸部領域３２の一辺の長さＴ１０の、ほぼ半分であることがより好ましい。
【００７３】
ダミー凸部領域３２の平面形状が正方形の場合に、同一の第２の仮想直線Ｌ２上に配置された、隣り合うダミー凸部領域３２は、互いに部分的に対向する辺Ｓ３，Ｓ４を有する。この対向する辺Ｓ３，Ｓ４同士の間の間隔Ｇ２０は、特に限定されないが、好ましくは０．５〜５μｍ、より好ましくは約１μｍである。または、間隔Ｇ２０は、ダミー凸部領域３２の一辺の長さＴ１０より短く設定されることが好ましく、ダミー凸部領域３２の一辺の長さＴ１０の、ほぼ半分であることがより好ましい。
【００７４】
ダミー凸部領域３２の平面形状が正方形の場合には、行方向で隣り合う、ダミー凸部領域３２の列方向にずれた幅Ｙ１０は、ダミー凸部領域３２の一辺の長さの、ほぼ半分であることが好ましい。また、列方向で隣り合う、ダミー凸部領域３２の行方向にずれた幅Ｘ１０は、ダミー凸部領域の一辺の長さの、ほぼ半分であることが好ましい。
【００７５】
（作用効果）
ダミー凸部領域３２が以上の構成で形成されることにより、たとえば、次の作用効果を奏することができる。この作用効果を、図４を参照しながら説明する。図４は、ダミー凸部領域３２の配置パターンの作用効果を説明するための図である。
【００７６】
（１）図４（ａ）に示すように、トレンチ素子分離領域内であって、実効凸部領域の周囲において、行方向に伸びる禁止区域が存在している場合を考える。この場合、この禁止区域と平行に、格子状のダミー凸部領域を形成することが考えられる。ダミー凸部領域が格子状に形成された場合には、ダミー凸部領域の一つが禁止区域に掛かると、そのダミー凸部領域と同じ行にある他のダミー凸部領域がすべて、禁止区域に掛かることになる。このため、ダミー凸部領域が禁止区域内に掛からないように、禁止区域の付近にダミー凸部領域を形成するには、ダミー凸部領域の位置を制御する必要がある。この制御は、たとえばマスク作成データの増大などを招くため、技術的に難しい。一方、禁止区域の付近にダミー凸部領域を形成できない場合は、その禁止区域の付近において、トレンチ素子分離領域内に形成されるダミー凸部領域の密度が、不充分になってしまう。
【００７７】
しかし、本実施の形態においては、図４（ｂ）に示すように、ダミー凸部領域３２は、行方向と交差する方向に伸びる第１の仮想直線Ｌ１上に位置するように、形成されている。つまり、同一の第１の仮想直線Ｌ１上にある、隣り合うダミー凸部領域３２は、互いに列方向にずれて形成されている。このため、同一の仮想直線上において、あるダミー凸部領域が、禁止区域に掛かったとしても、隣りの他のダミー凸部領域３２は、禁止区域に掛かからないように配置できる。その結果、ダミー凸部領域３２の形成位置を制御することなく、禁止区域の付近にダミー凸部領域３２を確実に形成することができる。
【００７８】
また、本実施の形態においては、ダミー凸部領域３２は、さらに、列方向と交差する方向に伸びる第２の仮想直線Ｌ２上に位置するように、形成されている。つまり、同一の第２の仮想直線Ｌ２上にある、隣り合うダミー凸部領域３２は、互いに行方向にずれて形成されている。このため、ダミー凸部領域３２が第１の仮想直線Ｌ１上にある場合と同様の理由で、列方向に伸びる禁止区域の付近に、ダミー凸部領域３２を確実に形成することができる。
【００７９】
（２）本実施の形態では、部分的に禁止区域に重なるダミー凸部領域は、完全に排除されている。このため、たとえば、次の作用効果が奏される。
【００８０】
図４（ｂ）において、禁止区域に部分的に重なるダミー凸部領域のうち、禁止区域に重ならない一部の領域（斜線で示す領域）（以下「残存ダミー凸部領域」という）を発生させることが考えられる。この残存ダミー凸部領域は、本来のダミー凸部領域の平面形状の一部が欠けた、平面形状を有する。すなわち、残存ダミー凸部領域の平面形状は、本来のダミー凸部領域の平面形状と比べて、小さくなる。この残存ダミー凸部領域の平面形状の寸法が、極端に小さく（たとえば、解像限界またはデザインルールより小さく）なると、たとえば次のような問題が生じることが考えられる。
【００８１】
（ａ）残存ダミー凸部領域を規定するレジスト層を形成するのが困難となり、残存ダミー凸部領域のパターン飛びが発生する。（ｂ）残存ダミー凸部領域を形成するためのレジスト層を形成できたとしても、そのレジスト層が倒れ、倒れたレジスト層が、トレンチを形成するためのエッチングの際にゴミとなり、そのエッチングに悪影響を及ぼす。（ｃ）残存ダミー凸部領域の凸部は細くなるため、残存ダミー凸部領域の凸部が、凸部領域形成のエッチング工程後の、基板の洗浄工程などの際に折れ、表面異物となる。（ｄ）この表面異物が絶縁層内にとり込まれると、絶縁層の研磨の際に、スクラッチ（ｓｃｒａｔｃｈ） が生じたりする。
【００８２】
しかし、本実施の形態では、残存ダミー凸部領域を形成していない。このため、上述のような問題が発生するのを確実に防止することができる。
【００８３】
（禁止区域）
次に、禁止区域を具体的に説明する。図５は、禁止区域を説明するため図であって、ダミー凸部領域を有するシリコン基板の平面図である。図５において、禁止区域を斜線で示す。禁止区域は、たとえば、次の領域において設定される。
【００８４】
（１）第１に、実アクティブ領域Ａ１の周囲の領域である。この領域に禁止区域を設けないと、ダミー凸部領域３２が、実アクティブ領域Ａ１と接した状態で形成される場合がある。この場合、たとえば、実アクティブ領域Ａ１とダミー凸部領域３２とがショートしてしまい、必要以外の部分がアクティブ領域となってしまう不具合が生じる。この禁止区域の幅Ｗ１は、この不具合を抑えることができれば特に限定されず、たとえば０．５〜２０μｍ、好ましくは１〜５μｍである。なお、ダミー凸部領域３２は、禁止区域に掛からない程度で、実アクティブ領域Ａ１の付近まで形成されていることが好ましい。
【００８５】
（２）第２に、ゲート領域が形成されることになる領域Ａ２の周囲の領域である。この領域に禁止区域を設けないと、ダミー凸部領域３２と、ゲート領域とが重なった状態で形成される場合がある。この場合、必要以外の領域でゲート領域の下にアクティブ領域が形成され、ゲートとアクティブで容量結合が形成されてしまい、本来のトランジスタの特性を劣化させてしまうなどの不具合が生じる。この禁止区域の幅Ｗ２は、この不具合を抑えることができれば特に限定されず、たとえば０．５〜２０μｍ、好ましくは１〜５μｍである。
【００８６】
（３）第３に、ｎウエルとｐウエルとの境界領域Ａ３の周囲の領域である。この領域に禁止区域を設けないと、ｎウエルとｐウエルとの境界領域Ａ３において、ダミー凸部領域３２が形成される場合がある。この場合、ｎウエルとｐウエルとがダミー凸部領域３２を介して接触してしまい、電流リークが発生するなどの不具合が生じる。この禁止区域の幅Ｗ３は、この不具合を抑えることができれば特に限定されず、たとえば０．５〜２０μｍ、好ましくは１〜５μｍである。なお、ダミー凸部領域３２は、禁止区域に掛からない程度で、ｎウエルとｐウエルとの境界領域Ａ３の付近まで形成されていることが好ましい。
【００８７】
（４）第４に、抵抗として機能するウエル領域Ａ４の周囲の領域である。この領域に禁止区域を設けないと、ウエル領域Ａ４上にダミー凸部領域３２が形成されるため、ウエル領域Ａ４の抵抗などが変化するなどの不具合が生じる。この禁止区域の幅Ｗ４は、この不具合を抑えることができれば特に限定されず、たとえば０．５〜２０μｍ、好ましくは１〜５μｍである。なお、ダミー凸部領域３２は、禁止区域に掛からない程度で、抵抗として機能するウエル領域Ａ４の付近まで形成されていることが好ましい。
【００８８】
［半導体装置の製造方法］
（製造プロセス）
次に、実施の形態に係る半導体装置の製造プロセスについて説明する。具体的には、トレンチ素子分離領域の形成方法について説明する。図６〜図８は、本実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【００８９】
（１）まず、図６（ａ）を参照しながら説明する。シリコン基板１０上に、パッド層１２を形成する。パッド層１２の材質としては、たとえば酸化シリコン，酸化窒化シリコンなどを挙げることができる。パッド層１２が酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法などにより形成することができる。パッド層１２が酸化窒化シリコンからなる場合には、ＣＶＤ法などにより形成することができる。パッド層１２の膜厚は、たとえば５〜２０ｎｍである。
【００９０】
次に、パッド層１２上に、研磨ストッパ層１４を形成する。研磨ストッパ層１４としては、単層構造または多層構造を挙げることができる。単層構造としては、たとえば窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかを挙げることができる。多層構造としては、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを挙げることができる。研磨ストッパ層１４の形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。研磨ストッパ層１４は、後のＣＭＰにおけるストッパとして機能するのに十分な膜厚、たとえば５０〜２５０ｎｍの膜厚を有する。
【００９１】
次に、研磨ストッパ層１４の上に、所定のパターンのレジスト層Ｒ１を形成する。具体的には、レジスト層Ｒ１は、デバイスの構造の項で説明した凸部領域３０，３２のパターンが形成されるように、パターニングされている（図１参照）。より具体的には、レジスト層Ｒ１は、実効凸部領域３０およびダミー凸部領域３２の形成領域の上方のレジスト層Ｒ１が残存するように、パターニングされている。
【００９２】
（２）次に、図６（ｂ）に示すように、レジスト層Ｒ１をマスクとして、研磨ストッパ層１４およびパッド層１２をエッチングする。このエッチングは、たとえばドライエッチングにより行われる。
【００９３】
（３）次に、レジスト層Ｒ１を除去する。レジスト層Ｒ１は、たとえばアッシングにより除去される。次いで、図６（ｃ）に示すように、研磨ストッパ層１４をマスクとして、シリコン基板１０をエッチングし、トレンチ１６を形成する。トレンチ１６が形成されることにより、実効凸部領域３０とダミー実効凸部領域３２とが形成される。トレンチ１６の深さは、デバイスの設計で異なるが、たとえば３００〜５００ｎｍである。シリコン基板１０のエッチングは、ドライエッチングにより行うことができる。これらの凸部領域３０，３２の断面形状は、テーパ形状であることが好ましい。凸部領域３０，３２の断面形状がテーパ形状であることで、後述する、絶縁層２１のトレンチ１６内への埋め込みが容易となる。凸部領域３０，３２の断面形状のテーパ角度αは、７０度以上９０度未満であることが好ましい。
【００９４】
次に、図示しないが、シリコン基板１０と研磨ストッパ層１４との間に介在しているパッド層１２の端部をエッチングする。
【００９５】
（４）次に、図７（ａ）に示すように、熱酸化法により、トレンチ１６におけるシリコン基板１０の露出面を酸化し、トレンチ酸化膜１８を形成する。また、この熱酸化によって、パッド層１２の端部がエッチングされていることにより、凸部領域３０，３２の肩部１０ａは、酸化されて、丸みを帯びる。トレンチ酸化膜１８の膜厚は、たとえば１０〜７０ｎｍであり、好ましくは１０〜５０ｎｍである。
【００９６】
（５）次に、図７（ｂ）に示すように、トレンチ１６を埋め込むようにして、絶縁層２１を全面に堆積する。絶縁層２１の材質としては、たとえば酸化シリコンを挙げることができる。絶縁層２１の膜厚は、トレンチ１６を埋め込み、少なくとも研磨ストッパ層１４を覆うような膜厚であれば特に限定されない。絶縁層２１の膜厚は、たとえば５００〜８００ｎｍである。絶縁層２１の堆積方法としては、たとえば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００９７】
（６）次に、図７（ｃ）に示すように、絶縁層２１をＣＭＰ法により平坦化する。この平坦化は、研磨ストッパ層１４が露出するまで行う。つまり、研磨ストッパ層１４をストッパとして、絶縁層２１を平坦化する。本実施の形態においては、広い素子分離領域２４において、ダミー凸部領域３２が形成されている。すなわち、互いに密に形成された実効凸部領域２４と、孤立した実効凸部領域２４との間において、ダミー凸部領域３２が形成されている。そして、ダミー凸部領域３２は、半導体装置の項で説明した配置パターンで形成されている。このため、ダミー凸部領域３２は、広い素子分離領域２４における禁止区域の付近において、確実に形成されている。その結果、この研磨の際において、広い素子分離領域２４内においてダミー凸部領域３２が確実に形成された分だけ、ダミー凸部領域３２に確実に研磨圧力を分散させることができる。このため、孤立した実効凸部領域３０に研磨圧力が集中するのをより抑えることができる。したがって、孤立した実効凸部領域３０における研磨ストッパ層１４が削られるのを、より抑制することができる。
【００９８】
（７）次に、図８に示すように、研磨ストッパ層１４を、たとえば熱リン酸液を用いて除去する。次に、図２に示すように、パッド層１２と、絶縁層２１の上部とを、フッ酸により等方性エッチングする。こうして、トレンチ１６内にトレンチ絶縁層２０が形成されて、トレンチ素子分離領域２４が完成する。
【００９９】
（作用効果）
以下、本実施の形態に係る半導体装置の製造方法の作用効果を説明する。
【０１００】
本実施の形態に係る半導体装置の製造方法においては、ダミー凸部領域３２が、半導体装置の項で説明した、ダミー凸部領域３２のパターンと同様のパターンで形成されている。このため、禁止区域の付近において、ダミー凸部領域３２が確実に形成されている。その結果、工程（６）で説明したように、孤立した実効凸部領域３０における研磨ストッパ層１４が削られるのを、より抑えることができる。したがって、トレンチ絶縁層２０の膜厚をより均一にすることができる。
【０１０１】
［実験例］
ダミー凸部領域の配置パターンの相違によって、実効凸部領域間においてダミー凸部領域が形成される具合が、どのように変化するかを調べるために実験を行った。
【０１０２】
（実施例の条件）
以下、実施例の条件を説明する。
【０１０３】
（１）実施例においては、ダミー凸部領域の配置パターンは、次のルールにしたがった。
（ａ）第１の仮想直線と行方向とのなす角度は、約１８．４度とした。
（ｂ）第１の仮想直線間の間隔は、約３．２μｍとした。
（ｃ）第２の仮想直線と列方向とのなす角度は、約１８．４度とした。
（ｄ）第２の仮想直線間の間隔は、約３．２μｍとした。
（ｅ）素子分離領域の単位面積当たりに占めるダミー凸部領域の面積の割合は、４０％とした。
（ｆ）ダミー凸部領域の平面形状は、正方形とした。
（ｇ）ダミー凸部領域の平面形状の一辺は、２μｍとした。
（ｈ）同一の第１の仮想直線上に配置された、隣り合うダミー凸部領域において、対向する辺同士の間隔は、１μｍとした。
（ｉ）同一の第２の仮想直線上に配置された、隣り合うダミー凸部領域において、対向する辺同士の間隔は、１μｍとした。
（ｊ）同一の第１の仮想直線上に配置された、隣り合うダミー凸部領域において、互いに列方向にずれた幅は、１μｍとした。
（ｋ）同一の第２の仮想直線上に配置された、隣り合うダミー凸部領域において、互いに行方向にずれた幅は、１μｍとした。
（ｌ）ダミー凸部領域は、その中心が、第１の仮想直線の上に位置するように形成されている。
（ｍ）ダミー凸部領域は、その中心が、第２の仮想直線の上に位置するように形成されている。
（ｎ）全体的または部分的に禁止区域に重なるダミー凸部領域（禁止区域に接するダミー凸部領域も含む）は、排除されている。
【０１０４】
（２）禁止区域は、実効凸部領域の周囲の領域に設定した。禁止区域の幅は、１μｍとした。
【０１０５】
（３）実効凸部領域間の間隔が１０μｍである領域Ａ１と、実効凸部領域間の間隔が６μｍである領域Ｂ１を設定した。
【０１０６】
（比較例の条件）
以下、比較例の条件を説明する。
【０１０７】
（１）比較例においては、ダミー凸部領域を格子状に配置している。具体的には、ダミー凸部領域の配置パターンは、次のルールにしたがった。
（ａ）行方向に隣り合うダミー凸部領域間の間隔は、１μｍとした。
（ｂ）列方向に隣り合うダミー凸部領域間の間隔は、１μｍとした。
（ｃ）ダミー凸部領域の平面形状は、正方形とした。
（ｄ）ダミー凸部領域の一辺は、２μｍとした。
（ｅ）全体的または部分的に禁止区域に重なるダミー凸部領域（禁止区域に接するダミー凸部領域も含む）は、排除されている。
【０１０８】
（２）禁止区域は、実効凸部領域の周囲の領域に設定した。禁止区域の幅は、１μｍであった。
【０１０９】
（３）実効凸部領域のパターンは、実施例と同様のパターンを使用した。なお、実施例の領域Ａ１に対応する領域をＡ２として表し、実施例の領域Ｂ１に対応する領域をＢ２として表す。
【０１１０】
（結果）
この結果を図９および図１０に示す。図９は、実施例に係るウエハの一部の平面図である。図１０は、比較例に係るウエハの一部の平面図である。なお、実線で示された正方形は実際に形成されたダミー凸部領域を示し、想像線で示された正方形は排除された架空のダミー凸部領域を示す。
【０１１１】
比較例においては、領域Ａ２において、１行分のダミー凸部領域しか形成されていない。すなわち、禁止区域の付近において、ダミー凸部領域が形成されていない。これに対して、実施例においては、領域Ａ１において、禁止区域の付近にも確実にダミー凸部領域が形成されている。
【０１１２】
また、実施例においては、実効凸部領域間の間隔が狭い領域（領域Ｂ１）において、ダミー凸部領域が形成されている。これに対して、比較例においては、実効凸部領域間の間隔が狭い領域（領域Ｂ２）において、ダミー凸部領域が形成されていない。
【０１１３】
以上のことから、実施例によれば、比較例に比べて、より確実に素子分離領域内にダミー凸部領域を形成できることがわかる。
【０１１４】
［変形例］
本発明は、上記の実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
【０１１５】
（１）上記の実施の形態においては、ダミー凸部領域３２は、ダミー凸部領域３２の中心が、第１の仮想直線Ｌ１の上に位置するように、形成されていた。しかし、ダミー凸部領域３２は、ダミー凸部領域３２の中心ではない他の部分が、第１の仮想直線Ｌ１の上に位置するように、形成されていてもよい。すなわち、ダミー凸部領域３２が第１の仮想直線Ｌ１上にあればよい。
【０１１６】
（２）上記の実施の形態においては、ダミー凸部領域３２は、ダミー凸部領域３２の中心が、第２の仮想直線Ｌ２の上に位置するように、形成されていた。しかし、ダミー凸部領域３２は、ダミー凸部領域３２の中心ではない他の部分が、第２の仮想直線Ｌ２の上に位置するように、形成されていてもよい。すなわち、ダミー凸部領域３２が第２の仮想直線Ｌ２上にあればよい。
【図面の簡単な説明】
【図１】トレンチ素子分離領域を有するシリコン基板の平面図である。
【図２】図１におけるＡ−Ａ線に沿った断面を模式的に示す断面図である。
【図３】ダミー凸部領域の配置パターンを説明するための図である。
【図４】ダミー凸部領域の配置パターンの作用効果を説明するための図である。
【図５】禁止区域を説明するため図であって、ダミー凸部領域を有するシリコン基板の平面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図７】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図８】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図９】実施例に係るウエハの一部の平面図である。
【図１０】比較例に係るウエハの一部の平面図である。
【図１１】従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す断面図である。
【図１２】ダミー凸部領域を形成した場合における、トレンチ素子分離領域の形成工程を模式的に示す断面図である。
【符号の説明】
１０ シリコン基板
１２ パッド層
１４ 研磨ストッパ層
１６ トレンチ
１８ トレンチ酸化膜
２０ トレンチ絶縁層
２１ 絶縁層
２４ 素子分離領域
３０ 実効凸部領域
３２ ダミー凸部領域
Ｄ１ 第１の仮想直線間の間隔
Ｄ２ 第２の仮想直線間の間隔
Ｇ１０，Ｇ２０ 辺同士の間隔
Ｌ１ 第１の仮想直線
Ｌ２ 第２の仮想直線
Ｓ１，Ｓ２，Ｓ３，Ｓ４ 辺
Ｔ１０ ダミー凸部領域の一辺の長さ
Ｘ１０ ずれ幅
Ｙ１０ ずれ幅
θ１ 第１の仮想直線と行方向とのなす角
θ２ 第２の仮想直線と列方向とのなす角
Claims (32)
- トレンチ素子分離領域を有し、該トレンチ素子分離領域内に設定された禁止区域と、を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
行方向と交差する方向に沿って伸びる、第１の仮想直線を想定すると、
前記第１の仮想直線と前記行方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第１の仮想直線上に位置するように、配置されており、
さらに、前記ダミー凸部領域は、前記禁止区域に部分的に重ならない、半導体装置。 - 請求項１において、
前記第１の仮想直線間において、所定の間隔が置かれている、半導体装置。 - 請求項２において、
前記間隔は、１〜１６μｍである、半導体装置。 - 請求項１〜３のいずれかにおいて、
前記ダミー凸部領域は、該ダミー凸部領域の中心が、前記第１の仮想直線上に位置するように、配置された、半導体装置。 - トレンチ素子分離領域と、該トレンチ素子分離領域内に設定された禁止区域と、を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように、配置されており、
さらに、前記ダミー凸部領域は、前記禁止区域に部分的に重ならない、半導体装置。 - 請求項１〜４のいずれかにおいて、
さらに、列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、さらに、前記第２の仮想直線上に位置するように、配置された、半導体装置。 - 請求項５または６において、
前記第２の仮想直線間において、所定の間隔が置かれている、半導体装置。 - 請求項７において、
前記間隔は、１〜１６μｍである、半導体装置。 - 請求項５〜８のいずれかにおいて、
前記ダミー凸部領域は、該ダミー凸部領域の中心が、前記第２の仮想直線上に位置するように、配置された、半導体装置。 - 請求項１〜９のいずれかにおいて、
平面形状において、前記トレンチ素子分離領域の面積に占める、ダミー凸部領域の面積の割合は、３０〜５０％である、半導体装置。 - 請求項１０において、
前記割合は、約４０％である、半導体装置。 - 請求項１〜１１のいずれかにおいて、
前記ダミー凸部領域の平面形状は、ほぼ方形をなす、半導体装置。 - 請求項１２において、
前記ダミー凸部領域の平面形状は、ほぼ正方形をなす、半導体装置。 - 請求項１２または１３において、
前記第１の仮想直線または前記第２の仮想直線上に配置された、隣り合う前記ダミー凸部領域は、平面形状において、互いに部分的に対向し合う辺を有する、半導体装置。 - 請求項１４において、
対向し合う、前記辺同士の間隔は、前記ダミー凸部領域の一辺より短い、半導体装置。 - 請求項１４または１５において、
対向し合う、前記辺同士の間隔は、０．５〜５μｍである、半導体装置。 - 請求項１６において、
前記辺同士の間隔は、約１μｍである、半導体装置。 - 請求項１２〜１７のいずれかにおいて、
前記ダミー凸部領域の一辺の長さは、１μｍ以上である、半導体装置。 - 請求項１２〜１８のいずれかにおいて、
前記ダミー凸部領域の一辺の長さは、１０μｍ以下である、半導体装置。 - 請求項１２〜１９のいずれかにおいて、
前記ダミー凸部領域の一辺の長さは、５μｍ以下である、半導体装置。 - 請求項１２〜２０のいずれかにおいて、
前記ダミー凸部領域の一辺の長さは、約２μｍである、半導体装置。 - 請求項２１において、
前記禁止区域の幅は、０．５〜２０μｍである、半導体装置。 - トレンチ素子分離領域と、該トレンチ素子分離領域内に設定された禁止区域と、を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
行方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
行方向で隣り合う前記ダミー凸部領域は、互いに列方向にずれ、
前記ダミー凸部領域の列方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
さらに、前記ダミー凸部領域は、前記禁止区域に部分的に重ならない、半導体装置。 - トレンチ素子分離領域と、該トレンチ素子分離領域内に設定された禁止区域と、を有し、
前記トレンチ素子分離領域内において、複数のダミー凸部領域が設けられ、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
列方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれ、
前記ダミー凸部領域の行方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
さらに、前記ダミー凸部領域は、前記禁止区域に部分的に重ならない、半導体装置。 - 請求項２３において、
さらに、列方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれ、
前記ダミー凸部領域の行方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である、半導体装置。 - 請求項２３〜２５のいずれかにおいて、
前記ダミー凸部領域の一辺の長さは、約２μｍである、半導体装置。 - トレンチ素子分離領域と、該トレンチ素子分離領域内に設定された禁止区域と、を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ素子分離領域内に、複数のダミー凸部領域が形成され、
行方向と交差する方向に沿って伸びる、第１の仮想直線を想定すると、
前記第１の仮想直線と前記行方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第１の仮想直線上に位置するように配置され、
さらに、前記ダミー凸部領域は、前記禁止区域に部分的に重ならない、半導体装置の製造方法。 - トレンチ素子分離領域と、該トレンチ素子分離領域内に設定された禁止区域と、を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ素子分離領域内に、複数のダミー凸部領域が形成され、
列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように配置され、
さらに、前記ダミー凸部領域は、前記禁止区域に部分的に重ならない、半導体装置の製造方法。 - 請求項２７において、
さらに、列方向と交差する方向に沿って伸びる、第２の仮想直線を想定すると、
前記第２の仮想直線と前記列方向とのなす角は、２〜４０度であり、
前記ダミー凸部領域は、前記第２の仮想直線上に位置するように、配置された、半導体装置の製造方法。 - トレンチ素子分離領域と、該トレンチ素子分離領域内に設定された禁止区域と、を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ素子分離領域内に、複数のダミー凸部領域が形成され、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
行方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
行方向で隣り合う前記ダミー凸部領域は、互いに列方向にずれ、
前記ダミー凸部領域の列方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
さらに、前記ダミー凸部領域は、前記禁止区域に部分的に重ならない、半導体装置の製造方法。 - トレンチ素子分離領域と、該トレンチ素子分離領域内に設定された禁止区域と、を有する、半導体装置の製造方法であって、
（ａ）シリコン基板の上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記シリコン基板にトレンチを形成する工程、
（ｃ）前記トレンチを充填するように、前記シリコン基板の上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程、を含み、
前記工程（ｂ）において、前記トレンチ素子分離領域内に、複数のダミー凸部領域が形成され、
前記ダミー凸部領域は、平面形状において、ほぼ正方形をなし、
列方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれ、
前記ダミー凸部領域の行方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
さらに、前記ダミー凸部領域は、前記禁止区域に部分的に重ならない、半導体装置の製造方法。 - 請求項３０において、
さらに、列方向で隣り合う前記ダミー凸部領域間の間隔は、該ダミー凸部領域の一辺の長さの、ほぼ半分であり、
列方向で隣り合う前記ダミー凸部領域は、互いに行方向にずれ、
前記ダミー凸部領域の行方向にずれた幅は、該ダミー凸部領域の一辺の長さの、ほぼ半分である、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009369A JP3551877B2 (ja) | 2000-01-18 | 2000-01-18 | 半導体装置およびその製造方法 |
| US09/761,963 US6605852B2 (en) | 2000-01-18 | 2001-01-17 | Semiconductor device and method for manufacturing the same including forming a plurality of dummy convex regions on a matrix with a virtual linear line defining an angle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009369A JP3551877B2 (ja) | 2000-01-18 | 2000-01-18 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003115532A Division JP4019275B2 (ja) | 2003-04-21 | 2003-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203261A JP2001203261A (ja) | 2001-07-27 |
| JP3551877B2 true JP3551877B2 (ja) | 2004-08-11 |
Family
ID=18537533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000009369A Expired - Lifetime JP3551877B2 (ja) | 2000-01-18 | 2000-01-18 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6605852B2 (ja) |
| JP (1) | JP3551877B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3539337B2 (ja) | 2000-03-17 | 2004-07-07 | セイコーエプソン株式会社 | 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体 |
| DE10149885B4 (de) * | 2001-10-10 | 2006-03-23 | Infineon Technologies Ag | Testwafer und Verfahren zu dessen Herstellung |
| US6495926B1 (en) * | 2001-11-29 | 2002-12-17 | Sun Microsystems, Inc. | 60 degree bump placement layout for an integrated circuit power grid |
| JP4136684B2 (ja) | 2003-01-29 | 2008-08-20 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びそのダミーパターンの配置方法 |
| JP2005209799A (ja) * | 2004-01-21 | 2005-08-04 | Fujitsu Ltd | 電子装置の設計方法および製造方法、電子装置 |
| JP3946724B2 (ja) * | 2004-01-29 | 2007-07-18 | シャープ株式会社 | 半導体装置の製造方法 |
| EP1748482A1 (en) * | 2004-04-30 | 2007-01-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor manufacturing method and semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0155874B1 (ko) | 1995-08-31 | 1998-12-01 | 김광호 | 반도체장치의 평탄화방법 및 이를 이용한 소자분리방법 |
| US6178543B1 (en) * | 1996-05-16 | 2001-01-23 | United Microelectronics Corp. | Method of designing active region pattern with shift dummy pattern |
| US5885856A (en) | 1996-08-21 | 1999-03-23 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making |
| JPH10125681A (ja) | 1996-08-27 | 1998-05-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPH1126576A (ja) | 1997-07-01 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2000
- 2000-01-18 JP JP2000009369A patent/JP3551877B2/ja not_active Expired - Lifetime
-
2001
- 2001-01-17 US US09/761,963 patent/US6605852B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6605852B2 (en) | 2003-08-12 |
| US20010026992A1 (en) | 2001-10-04 |
| JP2001203261A (ja) | 2001-07-27 |
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