KR100815962B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은, 반도체 기판상에 산화막 및 소정의 간격으로 이격된 다수의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화막 및 상기 기판을 선택 식각하여 다수의 트렌치를 형성하는 단계와; 상기 트렌치에 대해 트렌치 산화막을 매립하는 단계와; 상기 트렌치 산화막 위에 평탄화 저지막을 형성하는 단계와; 상기 평탄화 저지막 위에 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 평탄화 저지막을 선택 식각하는 단계와; 상기 트렌치 산화막을 평탄화하되, 상기 선택 식각된 평탄화 저지막을 제거하는 단계와; 상기 평탄화된 트렌치 산화막 위에 ARC(Anti Reflect Coating)막을 형성하는 단계와; 상기 ARC(Anti Reflect Coating)막 위에 다수의 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 ARC 및 상기 트렌치 산화막을 선택 식각하여 STI(Shallow Trench Isolation)를 형성하는 단계를 포함하는 반도체 소자의 제조 방법. 를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
STI, CMP, 디싱(dishing), 침식(erosion)
Description
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 STI 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 소자의 STI 제조 방법을 설명하기 위한 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
201 : 반도체 기판
202 : 산화막
203 : 제 1 포토레지스트 패턴
204 : 트렌치
205 : 트렌치 산화막
206 : 평탄화 저지막
207 : 제 2 포토레지스트 패턴
208 : ARC(Anti Reflect Coating)
209 : 제 3 포토레지스트 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation)를 형성하기 위한 공정 과정 중에서 평탄화 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치의 고집적화를 실현하기 위하여는, 반도체 장치를 구성하는 각종 반도체 소자들, 예컨대 트랜지스터, 커패시터 및 각종 배선들을 매우 좁은 영역에 형성해야 한다. 따라서, 반도체 장치를 구성하는 각 구성 요소들 사이의 거리가 좁기 때문에, 각 구성 요소들 사이의 절연을 더욱 강화할 필요가 있다. 종래에는 반도체 장치를 구성하는 반도체 소자들을 전기적으로 분리시키기 위한 수단으로서, 국소적으로 실리콘 기판을 산화시켜 형성하는 로코스(LOCOS)형 필드 산화막이 널리 사용되어 왔다.
그러나, 로코스형 필드 산화막은 그 형성 과정에서 발생하는 버즈 비크(bird's beak)로 인하여 반도체 소자들이 형성되는 활성 영역을 일부 침범하게 되므로 반도체 장치의 고집적화를 방해한다. 따라서, 형성되는 영역은 적으면서 동시에 절연성이 뛰어난 필드 산화막이 필요하였는데, 그 대표적인 예가 트랜치형 필드 산화막이며, 특히 얕은 트랜치형 소자 분리막(Shallow Trench Isolation : STI)이 널리 사용되고 있다. STI 공정은 반도체 기판영역을 선택적으로 식각하여 소자 분리를 위한 트랜치를 형성하고 트랜치에 절연막을 채워 넣는 방법이다.
최근, 반도체 소자가 더욱 고집적화되고 미세화됨에 따라 각 개별 소자의 크기가 축소되어 기판 내부에 소자분리막을 형성하기 위한 트렌치의 폭이 감소하고 깊이 또한 증가하고 있다. 이와 같이, 소자의 고집적화에 따라 트렌치 폭의 감소와 깊이의 증가로 인해 트렌치의 종횡비(aspect ratio)가 커지면 트렌치 산화막 증착시, 스텝 커버리지(step coverige)가 좋지않아 트렌치의 깊은 부분을 미처 매립하기 전에 입구부분이 먼저 막혀 트렌치 내부에 산화막이 완전히 매립되지 않는 갭필(gap fill) 능력이 저하되는 문제가 발생한다.
도 1a 내지 도 1b는, 갭필 능력을 향상시킬 수 있는 STI의 형성 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, STI를 형성하기 위해 반도체 기판(101)을 식각하여 다수의 트렌치를 형성한 후, 기판(101) 전면에 대해 트렌치를 충분히 매립하도록 소정 두께의 트렌치 산화막(103)을 증착한다. 이때, 기판(101)의 활성 영역 상부에 전술한 바와 같은 트렌치 산화막(103)을 매립하는 과정에서 불필요한 부가적인 막 예컨데, 패드 산화막 및 패드 질화막의 하드마스크가 기판(101) 상부에 존재하지 않기 때문에 트렌치의 종횡비 깊이는 실제 트렌치의 깊이만큼만 고려해주면 되므로 갭필 마진이 더욱 넓어질 수 있다.
하지만, 도 1b에 도시된 바와 같이, 트렌치 산화막(103)을 증착한 결과물에 대해 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)를 통한 평탄화를 진행할 수 있는데, 이러한 CMP 공정에서 식각 정지막으로 사용되고 있는 패드 질화막이 없기 때문에 트렌치 산화막(103)이 균일하게 평탄화되도록 조절하기 어렵다.
따라서, 상술한 바와 같이, 트렌치 산화막(103)을 평탄화하기 위한 CMP 공정에서 패드 질화막의 부재에 따른 공정 마진(margin)이 부족할 뿐만 아니라 도 1b에 서 보듯이, 패턴 밀도(pattern density)에 따른 디싱(dishing) 및 침식(erosion) 현상(A)이 심화되어 후속의 공정에 악영향을 미치는 문제가 발생한다.
전술한 문제를 해결하기 위해 본 발명은, STI를 형성하기 위한 공정 과정 중에서 평탄화 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은 반도체 기판상에 산화막 및 소정의 간격으로 이격된 다수의 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화막 및 상기 기판을 선택 식각하여 다수의 트렌치를 형성하는 단계와; 상기 트렌치에 대해 트렌치 산화막을 매립하는 단계와; 상기 트렌치 산화막 위에 평탄화 저지막을 형성하는 단계와; 상기 평탄화 저지막 위에 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 평탄화 저지막을 선택 식각하는 단계와; 상기 트렌치 산화막을 평탄화하되, 상기 선택 식각된 평탄화 저지막을 제거하는 단계와; 상기 평탄화된 트렌치 산화막 위에 ARC(Anti Reflect Coating)막을 형성하는 단계와; 상기 ARC(Anti Reflect Coating)막 위에 다수의 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 ARC 및 상기 트렌치 산화막을 선택 식각하여 STI(Shallow Trench Isolation)를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따르면, 상기 평탄화 저지막은 실리콘 질화막(SiN)인 것 것이 바람직하다.
본 발명의 실시예에 따르면, 상기 제 3 포토레지스트 패턴을 형성하는 단계에서, 상기 제 3 포토레지스트 패턴은 상기 반도체 기판의 필드 영역 상부에 형성되는 것이 바람직하다.
또한, 본 발명의 실시예에 따르면, 상기 평탄화하는 단계는 에치 백 공정 또는 화학적 기계적 연마 공정을 통해 진행하는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(201)의 표면에 TEOS(Tetra Ethyl Ortho Silicate) 물질을 이용하여 산화막(202)을 형성한다. 이어서, 산화막(202) 위에 제 1 포토레지스트막을 형성한 후, 제 1 포토레지스트막에 대해 기판(201)에서 소자 분리막이 형성될 영역을 노출하도록 패터닝한다. 즉, 기판(201) 상부에 형성된 제 1 포토레지스트막에 대해 노광하여 소정의 간격으로 이격된 다수의 제 1 포토레지스트 패턴(203)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 기판(201)에 트렌치(204)를 형성하기 위해 제 1 포토레지스트 패턴(203)을 식각 마스크로 사용하여 산화막(202)을 선택 식각한다.
이어서, 제 1 포토레지스트 패턴(203) 및 식각된 산화막(202)을 식각 마스크로 사용하여 반응 이온 식각(Reactive Ion Etching: RIE)을 포함한 건식 식각으로 기판(201)을 소정의 깊이로 선택 식각하여 다수의 트렌치(204)를 형성한다. 이때, 트렌치(204)를 형성한 후, 트렌치(204) 내벽에 대해 열확산을 얇게 시키는 공정 과정을 포함할 수 있다. 이러한 과정은 이어지는 트렌치 산화막을 채우는 과정에서 불순물들이 실리콘 속으로 침투될 수 있는 것을 방지할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 애싱(Ashing) 공정을 이용하여 제 1 포토레지스트 패턴(203)을 제거할 수 있다.
다음으로, 2d에 도시된 바와 같이, 전술한 방법으로 형성된 트렌치(204)를 포함한 반도체 기판(201) 전면에 대해 트렌치(204)를 충분히 매립하도록 소정 두께의 트렌치 산화막(205)을 증착한다. 이때, 트렌치 산화막(205)은 갭필 특성이 좋은 산화막, 예컨데 SiO2를 이용하되, 바람직하게는 고밀도 플라즈마 화학 기상 증착법(High Density Plasma Chemical Vapoer Deposition : HDP CVD)을 이용하여 증착할 수 있다. 특히, 이러한 트렌치 산화막(205) 매립시, 불필요한 부가적인 막 예컨데, 패드 산화막 및 패드 질화막의 하드마스크가 기판(201) 상부에 존재하지 않기 때문에 트렌치(204)의 종횡비(aspect ratio) 깊이는 실제 트렌치(204)의 깊이만큼만 고려해주면 되므로 갭필 마진(margin)이 더욱 넓어질 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 전술한 바와 같이 트렌치(204)를 포함한 기판(201) 전면에 대해 트렌치 산화막(205)을 매립하면, 트렌치(204) 영역에 매 립된 트렌치 산화막(205)은 움푹 패이도록 증착되어 단차가 발생할 수 있다. 이러한 단차는 평탄화 공정을 통해 극복할 수 있는데 이때, 트렌치 산화막(205)에 디싱 및 침식의 문제가 발생할 수 있다. 따라서, 단차가 발생한 트렌치(204) 영역 상부에 평탄화 저지막을 형성하기 위하여 트렌치 산화막(205) 상에 실리콘 질화막(SiN)을 이용하여 평탄화 저지막(206)을 증착한다.
다음으로, 도 2f에 도시된 바와 같이, 평탄화 저지막(206)이 증착된 트렌치 산화막(205) 위에 제 2 포토레지스트막을 도포한 후, 전술한 바와 같이 단차가 발생한 트렌치(204) 영역의 상부에 평탄화 저지막(206)을 형성하도록 제 2 포토레지스트막을 노광하여 제 2 포토레지스트 패턴(207)을 형성한다.
다음으로, 도 2g에 도시된 바와 같이, 제 2 포토레지스트 패턴(207)을 식각 마스크로 사용하여 평탄화 저지막(206)을 선택 식각할 수 있다.
다음으로, 도 2h에 도시된 바와 같이, 트렌치 산화막(205)을 증착한 결과물에 대해 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)를 통한 평탄화를 진행한다. 이때, 트렌치 산화막(205)에 대해 평탄화 공정을 수행하되, 선택 식각된 평탄화 저지막까지 제거하는 공정을 수행할 수 있다. 따라서, 전술한 바와 같이 트렌치 산화막(205)의 평탄화 공정 시, 부분적으로 평탄화 저지막(206)을 형성함으로써, 트렌치 산화막(205)에 대한 CMP 공정 마진을 확보할 수 있을 뿐만 아니라 패턴 밀도(pattern density)에 따른 디싱 및 침식 현상을 방지할 수 있다.
다음으로, 도 2i에 도시된 바와 같이, 평탄화된 트렌치 산화막(205) 위에 ARC(Anti Reflect Coating)막(208) 및 제 3 포토레지스트막을 형성한다.
이어서, 이렇게 형성된 제 3 포토레지스트막은 기판(201)에서 활성 영역을 노출하도록 패터닝된다. 즉, ARC막(208) 및 평탄화된 트렌치 산화막(205)을 포함한 기판(201) 위에 형성된 제 3 포토레지스트막을 노광하여 기판(201)의 필드 영역 상부에 다수의 제 3 포토레지스트 패턴(209)을 형성한다. 이러한 제 3 포토레지스트 패턴(209)을 형성하는 공정은 다수의 STI를 형성하기 위한 마스크로 사용하기 위함이다.
다음으로, 도 2j에 도시된 바와 같이, 제 3 포토레지스트 패턴(209)을 식각 마스크로 사용하여 ARC막(208)을 선택 식각한다.
이어서, 제 3 포토레지스트 패턴(209) 및 식각된 ARC막(208)을 다시 식각 마스크로 사용하여 기판(201) 위의 활성 영역이 노출되도록 RIE 방법을 포함한 건식 식각 방법을 사용하여 충분한 두께로 트렌치(204)를 매립한 트렌치 산화막(205)을 식각한다. 일반적으로 STI를 형성하기 위한 공정시, 기판의 활성영역 위에 희생막 패턴 및 포토레지스트 패턴을 형성하고, 이러한 패턴을 식각 마스크로 사용하여 기판 내에 STI가 형성되는 것이 통상적인 방법이다.
하지만, 본 발명에 따른 STI 형성 방법은, 전술한 방법과는 반대로 예컨데, 리버스 패터닝(reverse patterning)을 이용한 소자 분리막 형성 방법으로써 기판 상부의 필드영역에 이전과 동일한 방법의 패턴을 형성하여 기판의 활성영역이 노출되도록 식각함으로써 STI를 형성할 수 있는 방법이다. 이러한 리버스 패터닝을 이용한 STI 공정 과정에서, 트렌치 산화막(205) 매립시, 불필요한 부가적인 막 예컨데, 패드 산화막 및 패드 질화막의 하드마스크가 기판(201) 상부에 존재하지 않기 때문에 트렌치(204)의 종횡비 깊이는 실제 트렌치(204)의 깊이만큼만 고려해주면 되므로 갭필 마진이 더욱 넓어질 수 있다.
다음으로, 도 2k에 도시된 바와 같이, 마지막으로 남아있는 제 3 포토레지스트 패턴(209)에 대해 애싱 공정 및 세정 공정을 수행한다. 이렇게 하여, 본 발명에 따라 형성된 리버스 패터닝을 이용한 STI 공정은 하드마스크를 사용하지 않고도 정상적인 STI의 프로파일을 구현할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 리버스 패터닝을 이용한 STI(Shallow Trench Isolation) 공정 과정에서, 단차가 발생한 트렌치 산화막 영역에 대해 실리콘 질화막을 이용한 평탄화 저지막을 형성함으로써 CMP 공정의 마진을 확보할 수 있어 공정의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 반도체 기판상에 산화막 및 소정의 간격으로 이격된 다수의 제 1 포토레지스트 패턴을 형성하는 단계;상기 제 1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화막 및 상기 기판을 선택 식각하여 다수의 트렌치를 형성하는 단계;상기 트렌치에 대해 트렌치 산화막을 매립하는 단계;상기 트렌치 산화막 위에 평탄화 저지막을 형성하는 단계;상기 평탄화 저지막 위에 제 2 포토레지스트 패턴을 형성하는 단계;상기 제 2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 평탄화 저지막을 선택 식각하는 단계;상기 트렌치 산화막을 평탄화하되, 상기 선택 식각된 평탄화 저지막을 제거하는 단계;상기 평탄화된 트렌치 산화막 위에 ARC(Anti Reflect Coating)막을 형성하는 단계;상기 ARC(Anti Reflect Coating)막 위에 다수의 제 3 포토레지스트 패턴을 형성하는 단계; 및상기 제 3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 ARC 및 상기 트렌치 산화막을 선택 식각하여 STI(Shallow Trench Isolation)를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에서,상기 평탄화 저지막은 실리콘 질화막(SiN)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서,상기 제 3 포토레지스트 패턴을 형성하는 단계에서, 상기 제 3 포토레지스트 패턴은 상기 반도체 기판의 필드 영역 상부에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서,상기 평탄화하는 단계는 에치 백 공정 또는 화학적 기계적 연마 공정을 통해 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020060098755A KR100815962B1 (ko) | 2006-10-11 | 2006-10-11 | 반도체 소자의 제조 방법 |
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| KR1020060098755A KR100815962B1 (ko) | 2006-10-11 | 2006-10-11 | 반도체 소자의 제조 방법 |
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|---|---|---|---|---|
| KR20020002164A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체 소자분리막의 형성방법 |
| KR20020002925A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자분리막 형성방법 |
| KR20020043908A (ko) * | 2000-12-04 | 2002-06-12 | 박종섭 | 반도체소자의 소자 분리막 형성 방법 |
| KR20030095094A (ko) * | 2002-06-11 | 2003-12-18 | 동부전자 주식회사 | 복합 슬러리를 이용한 자기 평탄화 방법 |
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2006
- 2006-10-11 KR KR1020060098755A patent/KR100815962B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020002164A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체 소자분리막의 형성방법 |
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| KR20030095094A (ko) * | 2002-06-11 | 2003-12-18 | 동부전자 주식회사 | 복합 슬러리를 이용한 자기 평탄화 방법 |
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