JPH1126576A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1126576A JPH1126576A JP9175684A JP17568497A JPH1126576A JP H1126576 A JPH1126576 A JP H1126576A JP 9175684 A JP9175684 A JP 9175684A JP 17568497 A JP17568497 A JP 17568497A JP H1126576 A JPH1126576 A JP H1126576A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- dummy
- contact hole
- semiconductor substrate
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ダミーパターンを形成する領域において、ダ
ミー電極や配線層と半導体基板との間で浮遊容量が発生
し、回路の誤動作を招いていた。 【解決手段】 ダミーパターンが形成された装置及びそ
の製造方法であって、コンタクト領域３１において半導
体基板１とダミー電極１２ａ及び５、コンタクトホール
１５においてダミー電極１２ａ及び５と第１のダミー配
線層７と、コンタクトホール１６において第１のダミー
配線層７と第２のダミー配線層９とが電気的に接続さ
れ、浮遊容量が消失して回路の誤動作が防止される。
ミー電極や配線層と半導体基板との間で浮遊容量が発生
し、回路の誤動作を招いていた。 【解決手段】 ダミーパターンが形成された装置及びそ
の製造方法であって、コンタクト領域３１において半導
体基板１とダミー電極１２ａ及び５、コンタクトホール
１５においてダミー電極１２ａ及び５と第１のダミー配
線層７と、コンタクトホール１６において第１のダミー
配線層７と第２のダミー配線層９とが電気的に接続さ
れ、浮遊容量が消失して回路の誤動作が防止される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特にダミーパターンが形成された装
置及びその製造方法に関する。
製造方法に係わり、特にダミーパターンが形成された装
置及びその製造方法に関する。
【０００２】
【従来の技術】図８に、１つの半導体チップ１００にお
ける回路ブロックが形成された複数の回路形成領域１０
１と、その周囲に存在し、それぞれの回路形成領域を分
離する回路分離領域１０２とを示す。回路形成領域１０
１では、回路を構成するゲート電極や２層以上の配線層
等の段差の存在により、これらの上面に堆積された層間
絶縁膜に凹凸が生じる。このため、回路分離領域１０２
において電極や配線等を形成せずに層間絶縁膜を堆積す
ると、回路形成領域１０１との間で層間絶縁膜の高さに
相違が生じる。そこで、回路分離領域１０２においても
ダミー素子領域やダミー電極、ダミー配線層を含んだダ
ミーパターンを形成し、その上に層間絶縁膜を堆積する
ことが行われている。
ける回路ブロックが形成された複数の回路形成領域１０
１と、その周囲に存在し、それぞれの回路形成領域を分
離する回路分離領域１０２とを示す。回路形成領域１０
１では、回路を構成するゲート電極や２層以上の配線層
等の段差の存在により、これらの上面に堆積された層間
絶縁膜に凹凸が生じる。このため、回路分離領域１０２
において電極や配線等を形成せずに層間絶縁膜を堆積す
ると、回路形成領域１０１との間で層間絶縁膜の高さに
相違が生じる。そこで、回路分離領域１０２においても
ダミー素子領域やダミー電極、ダミー配線層を含んだダ
ミーパターンを形成し、その上に層間絶縁膜を堆積する
ことが行われている。
【０００３】図９に、従来の回路分離領域１０２におけ
るダミーパターンの縦断面構造を示す。半導体基板１の
表面部分にＰウエル１１ｂが形成され、Ｐウエル１１ｂ
内のダミー素子領域がトレンチ溝３により分離されてい
る。ダミー素子領域の表面は、熱酸化法により形成され
たシリコン酸化膜４が形成されており、その上部にダミ
ーゲート電極が形成されている。ダミーゲート電極は、
多結晶シリコン膜１２とタングステン等の高融点金属膜
５とで構成されている。
るダミーパターンの縦断面構造を示す。半導体基板１の
表面部分にＰウエル１１ｂが形成され、Ｐウエル１１ｂ
内のダミー素子領域がトレンチ溝３により分離されてい
る。ダミー素子領域の表面は、熱酸化法により形成され
たシリコン酸化膜４が形成されており、その上部にダミ
ーゲート電極が形成されている。ダミーゲート電極は、
多結晶シリコン膜１２とタングステン等の高融点金属膜
５とで構成されている。
【０００４】ダミー素子領域とトレンチ溝３の表面全体
を覆うように、第１層目の層間絶縁膜６が堆積されてい
る。層間絶縁膜６を堆積した時点では、ダミーゲート電
極の存在により表面に段差があるが、ＣＭＰ（chemical
mechanical polishing ）により平坦化される。層間絶
縁膜６の表面上に、第１層目のダミー配線層７が形成さ
れ、その表面全体を覆うように第２層目の層間絶縁膜８
が堆積される。この層間絶縁膜８がＣＭＰにより平坦化
された後、第２層目のダミー配線層９が形成される。さ
らに、表面全体を覆うように第３層目の層間絶縁膜１０
が堆積され、その表面がＣＭＰにより平坦化される。
を覆うように、第１層目の層間絶縁膜６が堆積されてい
る。層間絶縁膜６を堆積した時点では、ダミーゲート電
極の存在により表面に段差があるが、ＣＭＰ（chemical
mechanical polishing ）により平坦化される。層間絶
縁膜６の表面上に、第１層目のダミー配線層７が形成さ
れ、その表面全体を覆うように第２層目の層間絶縁膜８
が堆積される。この層間絶縁膜８がＣＭＰにより平坦化
された後、第２層目のダミー配線層９が形成される。さ
らに、表面全体を覆うように第３層目の層間絶縁膜１０
が堆積され、その表面がＣＭＰにより平坦化される。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
装置及びその製造方法では、ダミーパターンを設けたこ
とによって浮遊容量が増大するという問題があった。図
９からも明らかなように、多結晶シリコン膜１２及び高
融点金属膜５ａから成るダミーゲート電極と半導体基板
１との間には、シリコン酸化膜４が形成されて絶縁され
ている。このため、ダミーゲート電極と半導体基板１と
の間で浮遊容量が発生していた。さらに、ダミーゲート
電極とダミー配線層７との間、ダミー配線層７とダミー
配線層９とのそれぞれの間においても浮遊容量が発生し
ていた。
装置及びその製造方法では、ダミーパターンを設けたこ
とによって浮遊容量が増大するという問題があった。図
９からも明らかなように、多結晶シリコン膜１２及び高
融点金属膜５ａから成るダミーゲート電極と半導体基板
１との間には、シリコン酸化膜４が形成されて絶縁され
ている。このため、ダミーゲート電極と半導体基板１と
の間で浮遊容量が発生していた。さらに、ダミーゲート
電極とダミー配線層７との間、ダミー配線層７とダミー
配線層９とのそれぞれの間においても浮遊容量が発生し
ていた。
【０００６】このため、従来の半導体装置及びその製造
方法によれば、ダミーパターンにより発生した浮遊容量
が原因となって、回路に誤動作が生じる場合があった。
方法によれば、ダミーパターンにより発生した浮遊容量
が原因となって、回路に誤動作が生じる場合があった。
【０００７】本発明は上記事情に鑑みてなされたもの
で、平坦化のために形成するダミーパターンにより浮遊
容量が生じ、回路が誤動作することを防止することが可
能な半導体装置及びその製造方法を提供することを目的
とする。
で、平坦化のために形成するダミーパターンにより浮遊
容量が生じ、回路が誤動作することを防止することが可
能な半導体装置及びその製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の回路を形成しない領域にダミー
パターンを形成する方法であって、前記半導体基板の表
面上に絶縁膜を形成する工程と、前記絶縁膜にコンタク
トホールを開孔して前記半導体基板の表面を露出する工
程と、前記絶縁膜上および前記コンタクトホールで露出
した前記半導体基板の表面上に導電性材料を堆積する工
程と、前記導電性材料にパターニングを行って前記ダミ
ー電極を形成する工程とを備え、前記ダミー電極と前記
半導体基板とが電気的に接続されることを特徴としてい
る。ここで、ダミー電極を形成する導電性材料には、基
板と同じ導電型の不純物イオンの注入を行う工程を備え
ていなければならない。
造方法は、半導体基板の回路を形成しない領域にダミー
パターンを形成する方法であって、前記半導体基板の表
面上に絶縁膜を形成する工程と、前記絶縁膜にコンタク
トホールを開孔して前記半導体基板の表面を露出する工
程と、前記絶縁膜上および前記コンタクトホールで露出
した前記半導体基板の表面上に導電性材料を堆積する工
程と、前記導電性材料にパターニングを行って前記ダミ
ー電極を形成する工程とを備え、前記ダミー電極と前記
半導体基板とが電気的に接続されることを特徴としてい
る。ここで、ダミー電極を形成する導電性材料には、基
板と同じ導電型の不純物イオンの注入を行う工程を備え
ていなければならない。
【０００９】このような構成としたことにより、ダミー
電極と半導体基板との間に浮遊容量が発生することが防
止される。
電極と半導体基板との間に浮遊容量が発生することが防
止される。
【００１０】本発明の製造方法はさらに、前記ダミー電
極と前記絶縁膜の表面上に層間絶縁膜を堆積し、表面を
平坦化する工程と、前記層間絶縁膜にコンタクトホール
を開孔し、前記ダミー電極の表面を露出させる工程と、
前記コンタクトホールを導電性材料で埋める工程と、前
記層間絶縁膜と前記コンタクトホールを埋める導電性材
料の表面上に配線材料を堆積してパターニングを行い、
ダミー配線層を形成する工程とを備えていてもよく、こ
の場合は、前記ダミー電極が前記半導体基板に電気的に
接続され、前記ダミー電極と前記ダミー配線層とが電気
的に接続される。これにより、半導体基板とダミー電
極、ダミー電極とダミー配線層とがそれぞれ電気的に接
続され、これらの導電層の間において浮遊容量が発生す
ることが防止される。
極と前記絶縁膜の表面上に層間絶縁膜を堆積し、表面を
平坦化する工程と、前記層間絶縁膜にコンタクトホール
を開孔し、前記ダミー電極の表面を露出させる工程と、
前記コンタクトホールを導電性材料で埋める工程と、前
記層間絶縁膜と前記コンタクトホールを埋める導電性材
料の表面上に配線材料を堆積してパターニングを行い、
ダミー配線層を形成する工程とを備えていてもよく、こ
の場合は、前記ダミー電極が前記半導体基板に電気的に
接続され、前記ダミー電極と前記ダミー配線層とが電気
的に接続される。これにより、半導体基板とダミー電
極、ダミー電極とダミー配線層とがそれぞれ電気的に接
続され、これらの導電層の間において浮遊容量が発生す
ることが防止される。
【００１１】本発明の他の製造方法は、配線層が第１、
第２のダミー配線層として多層構造となっており、コン
タクト領域においてダミー電極と半導体基板とが電気的
に接続され、１層目の層間絶縁膜に形成された第１のコ
ンタクトホールを埋める導電性材料によりダミー電極と
第１のダミー配線層とが電気的に接続され、２層目の層
間絶縁膜に形成された第２のコンタクトホールを埋める
導電性材料により第１のダミー配線層と第２のダミー配
線層とが電気的に接続されることを特徴とする。
第２のダミー配線層として多層構造となっており、コン
タクト領域においてダミー電極と半導体基板とが電気的
に接続され、１層目の層間絶縁膜に形成された第１のコ
ンタクトホールを埋める導電性材料によりダミー電極と
第１のダミー配線層とが電気的に接続され、２層目の層
間絶縁膜に形成された第２のコンタクトホールを埋める
導電性材料により第１のダミー配線層と第２のダミー配
線層とが電気的に接続されることを特徴とする。
【００１２】あるいは、本発明の他の製造方法は、前記
半導体基板の表面上に絶縁膜を形成する工程と、前記絶
縁膜の表面上に第１の層間絶縁膜を堆積し、表面を平坦
化する工程と、前記絶縁膜及び前記第１の層間絶縁膜に
同時に第１のコンタクトホールを開孔し、前記半導体基
板の表面を露出させる工程と、前記第１のコンタクトホ
ールを導電性材料で埋める工程と、前記第１の層間絶縁
膜と前記第１のコンタクトホールを埋める導電性材料の
表面上に配線材料を堆積してパターニングを行い、第１
のダミー配線層を形成する工程と、前記第１の層間絶縁
膜と前記第１のダミー配線層の表面上に第２の層間絶縁
膜を堆積し、表面を平坦化する工程と、前記第２の層間
絶縁膜又は前記絶縁膜と前記第１の層間絶縁膜及び前記
第２の層間絶縁膜に第２のコンタクトホールを開孔し、
前記第１のダミー配線層の表面又は前記半導体基板の表
面の少なくともいずれか一方を露出させる工程と、前記
第２のコンタクトホールを導電性材料で埋める工程と、
前記第２の層間絶縁膜と前記第３のコンタクトホールを
埋める導電性材料の表面上に配線材料を堆積してパター
ニングを行い、第２のダミー配線層を形成する工程とを
備え、前記半導体基板と前記第１のダミー配線層、前記
半導体基板と前記第１のダミー配線層と前記第２のダミ
ー配線層、又は前記半導体基板と前記第２のダミー配線
層、の少なくともいずれか１組が電気的に接続されるこ
とを特徴とする。
半導体基板の表面上に絶縁膜を形成する工程と、前記絶
縁膜の表面上に第１の層間絶縁膜を堆積し、表面を平坦
化する工程と、前記絶縁膜及び前記第１の層間絶縁膜に
同時に第１のコンタクトホールを開孔し、前記半導体基
板の表面を露出させる工程と、前記第１のコンタクトホ
ールを導電性材料で埋める工程と、前記第１の層間絶縁
膜と前記第１のコンタクトホールを埋める導電性材料の
表面上に配線材料を堆積してパターニングを行い、第１
のダミー配線層を形成する工程と、前記第１の層間絶縁
膜と前記第１のダミー配線層の表面上に第２の層間絶縁
膜を堆積し、表面を平坦化する工程と、前記第２の層間
絶縁膜又は前記絶縁膜と前記第１の層間絶縁膜及び前記
第２の層間絶縁膜に第２のコンタクトホールを開孔し、
前記第１のダミー配線層の表面又は前記半導体基板の表
面の少なくともいずれか一方を露出させる工程と、前記
第２のコンタクトホールを導電性材料で埋める工程と、
前記第２の層間絶縁膜と前記第３のコンタクトホールを
埋める導電性材料の表面上に配線材料を堆積してパター
ニングを行い、第２のダミー配線層を形成する工程とを
備え、前記半導体基板と前記第１のダミー配線層、前記
半導体基板と前記第１のダミー配線層と前記第２のダミ
ー配線層、又は前記半導体基板と前記第２のダミー配線
層、の少なくともいずれか１組が電気的に接続されるこ
とを特徴とする。
【００１３】この場合は、半導体基板と第１のダミー配
線層、第１のダミー配線層と第２のダミー配線層、又は
半導体基板と第２のダミー配線層との間のいずれか１組
の間で浮遊容量が発生することが防止される。
線層、第１のダミー配線層と第２のダミー配線層、又は
半導体基板と第２のダミー配線層との間のいずれか１組
の間で浮遊容量が発生することが防止される。
【００１４】また、前記絶縁膜に前記第１のコンタクト
ホールが開孔されたダミー素子形成領域が前記半導体基
板に形成されたトレンチ溝により分離されており、前記
ダミー素子形成領域は前記半導体基板の表面上におい
て、格子状、千鳥格子状、又はランダムに配置されてい
てもよい。
ホールが開孔されたダミー素子形成領域が前記半導体基
板に形成されたトレンチ溝により分離されており、前記
ダミー素子形成領域は前記半導体基板の表面上におい
て、格子状、千鳥格子状、又はランダムに配置されてい
てもよい。
【００１５】本発明の半導体装置は、半導体基板の回路
を形成しない領域にダミーパターンが形成された装置で
あって、半導体基板の表面上に形成され、第１のコンタ
クトホールが開孔された絶縁膜と、前記第１のコンタク
トホールにおいて露出した前記半導体基板の表面上に基
板と同一導電型の導電性材料により形成されたダミー電
極とを備え、前記ダミー電極と前記半導体基板とが電気
的に接続されていることを特徴としている。
を形成しない領域にダミーパターンが形成された装置で
あって、半導体基板の表面上に形成され、第１のコンタ
クトホールが開孔された絶縁膜と、前記第１のコンタク
トホールにおいて露出した前記半導体基板の表面上に基
板と同一導電型の導電性材料により形成されたダミー電
極とを備え、前記ダミー電極と前記半導体基板とが電気
的に接続されていることを特徴としている。
【００１６】本発明の他の半導体装置は、さらに、前記
ダミー電極と前記絶縁膜の表面上に絶縁性材料により形
成され、前記ダミー電極の表面が露出するように第２の
コンタクトホールが開孔された層間絶縁膜と、前記層間
絶縁膜の前記第２のコンタクトホールを埋める導電性材
料と、前記層間絶縁膜と前記第２のコンタクトホールを
埋める導電性材料の表面上に配線材料により形成された
ダミー配線層とを備え、前記ダミー電極と前記半導体基
板とが電気的に接続され、前記ダミー電極と前記ダミー
配線層とが電気的に接続されていることを特徴としてい
る。
ダミー電極と前記絶縁膜の表面上に絶縁性材料により形
成され、前記ダミー電極の表面が露出するように第２の
コンタクトホールが開孔された層間絶縁膜と、前記層間
絶縁膜の前記第２のコンタクトホールを埋める導電性材
料と、前記層間絶縁膜と前記第２のコンタクトホールを
埋める導電性材料の表面上に配線材料により形成された
ダミー配線層とを備え、前記ダミー電極と前記半導体基
板とが電気的に接続され、前記ダミー電極と前記ダミー
配線層とが電気的に接続されていることを特徴としてい
る。
【００１７】また、本発明の他の半導体装置は、ダミー
配線層が第１、第２のダミー配線層として形成されてお
り、前記ダミー電極が前記半導体基板に電気的に接続さ
れ、前記ダミー電極と前記第１のダミー配線層とが電気
的に接続され、前記第１のダミー配線層と前記第２のダ
ミー配線層とが電気的に接続されていることを特徴とす
る。
配線層が第１、第２のダミー配線層として形成されてお
り、前記ダミー電極が前記半導体基板に電気的に接続さ
れ、前記ダミー電極と前記第１のダミー配線層とが電気
的に接続され、前記第１のダミー配線層と前記第２のダ
ミー配線層とが電気的に接続されていることを特徴とす
る。
【００１８】本発明のさらに他の半導体装置は、半導体
基板の表面上に形成され、第１のコンタクトホールが開
孔された絶縁膜と、前記絶縁膜と前記第１のコンタクト
ホールにおいて露出した前記半導体基板の表面上に形成
され、前記第１のコンタクトホールにおいて第２のコン
タクトホールが開孔された第１の層間絶縁膜と、前記第
１のコンタクトホール及び前記第２のコンタクトホール
を埋める第１の導電性材料と、前記第１の層間絶縁膜の
表面上、又は前記第１の層間絶縁膜及び前記第２のコン
タクトホールを埋める第１の導電性材料の表面上に配線
材料により形成された第１のダミー配線層と、前記第１
のダミー配線層と前記第１の層間絶縁膜の表面上に絶縁
性材料により形成され、前記第１のダミー配線層の表面
及び／又は前記第２のコンタクトホールを埋める導電性
材料の表面が露出するように第３のコンタクトホールが
形成された第２の層間絶縁膜と、前記第２の層間絶縁膜
の前記第３のコンタクトホールを埋める第２の導電性材
料と、前記第２の層間絶縁膜と前記第３のコンタクトホ
ールを埋める第２の導電性材料の表面上に配線材料によ
り形成された第２のダミー配線層とを備え、前記半導体
基板と前記第１のダミー配線層、又は前記半導体基板と
前記第１のダミー配線層と前記第２のダミー配線層、又
は前記半導体基板と前記第２のダミー配線層、の少なく
ともいずれか１組が電気的に接続されている。
基板の表面上に形成され、第１のコンタクトホールが開
孔された絶縁膜と、前記絶縁膜と前記第１のコンタクト
ホールにおいて露出した前記半導体基板の表面上に形成
され、前記第１のコンタクトホールにおいて第２のコン
タクトホールが開孔された第１の層間絶縁膜と、前記第
１のコンタクトホール及び前記第２のコンタクトホール
を埋める第１の導電性材料と、前記第１の層間絶縁膜の
表面上、又は前記第１の層間絶縁膜及び前記第２のコン
タクトホールを埋める第１の導電性材料の表面上に配線
材料により形成された第１のダミー配線層と、前記第１
のダミー配線層と前記第１の層間絶縁膜の表面上に絶縁
性材料により形成され、前記第１のダミー配線層の表面
及び／又は前記第２のコンタクトホールを埋める導電性
材料の表面が露出するように第３のコンタクトホールが
形成された第２の層間絶縁膜と、前記第２の層間絶縁膜
の前記第３のコンタクトホールを埋める第２の導電性材
料と、前記第２の層間絶縁膜と前記第３のコンタクトホ
ールを埋める第２の導電性材料の表面上に配線材料によ
り形成された第２のダミー配線層とを備え、前記半導体
基板と前記第１のダミー配線層、又は前記半導体基板と
前記第１のダミー配線層と前記第２のダミー配線層、又
は前記半導体基板と前記第２のダミー配線層、の少なく
ともいずれか１組が電気的に接続されている。
【００１９】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】図１に、本発明の第１の実施の形態による
半導体装置の縦断面構造、及びその製造方法を工程別に
示す。以下の工程は、図８に示された半導体チップ１０
０のうち、回路ブロックが形成されていない回路分離領
域１０２にダミーパターンを形成する方法に関するが、
ダミーパターンの形成は回路ブロック１０１における素
子の形成と同じ工程で、同様な方法により形成される。
半導体装置の縦断面構造、及びその製造方法を工程別に
示す。以下の工程は、図８に示された半導体チップ１０
０のうち、回路ブロックが形成されていない回路分離領
域１０２にダミーパターンを形成する方法に関するが、
ダミーパターンの形成は回路ブロック１０１における素
子の形成と同じ工程で、同様な方法により形成される。
【００２１】先ず、図１（ａ）に示されるように、半導
体基板１の表面に、ダミー素子領域を分離するように、
反応性イオンエッチングを行って深さ約０．５μｍのト
レンチ溝３を形成する。化学的気相法（以下、ＣＶＤ法
という）を用いて、表面全体にＴＥＯＳオゾン膜を堆積
し、ＣＭＰにより表面を平坦化してトレンチ溝３の内部
を埋める。
体基板１の表面に、ダミー素子領域を分離するように、
反応性イオンエッチングを行って深さ約０．５μｍのト
レンチ溝３を形成する。化学的気相法（以下、ＣＶＤ法
という）を用いて、表面全体にＴＥＯＳオゾン膜を堆積
し、ＣＭＰにより表面を平坦化してトレンチ溝３の内部
を埋める。
【００２２】図１（ｂ）に示されたように、摂氏約９０
０度で熱酸化を行い、半導体基板１の表面に約１００オ
ングストロームの膜厚のシリコン酸化膜４を形成する。
半導体基板１の表面部分に、選択的にＮ型不純物イオン
を注入してＮウエル１１ａを形成し、選択的にＰ型不純
物イオンを注入してＰウエル１１ｂを形成する。
０度で熱酸化を行い、半導体基板１の表面に約１００オ
ングストロームの膜厚のシリコン酸化膜４を形成する。
半導体基板１の表面部分に、選択的にＮ型不純物イオン
を注入してＮウエル１１ａを形成し、選択的にＰ型不純
物イオンを注入してＰウエル１１ｂを形成する。
【００２３】シリコン酸化膜４の表面にレジストを塗布
し、ダミー電極と半導体基板１との電気的な接続をとる
ためのコンタクトホールを開孔したレジスト膜を形成
し、これをマスクとして図１（ｃ）に示されたようにシ
リコン酸化膜４にエッチングを行い、コンタクトホール
３１を開孔する。表面全体に、ＣＶＤ法により多結晶シ
リコン膜１２を堆積する。図１（ｄ）のように、多結晶
シリコン膜１２の表面上に、Ｐウエル１１ｂが形成され
た領域を開孔したレジスト膜１３を形成する。このレジ
スト膜１３をマスクとし、Ｐ型不純物として例えばボロ
ンを多結晶シリコン膜１２に選択的にイオン注入し、多
結晶シリコン膜１２ｂとする。図１（ｅ）のように、レ
ジスト膜１３を除去し、Ｎウエルが形成された領域を開
孔したレジスト膜１４を形成し、Ｎ型不純物として例え
ばヒ素を多結晶シリコン膜１２に選択的にイオン注入
し、多結晶シリコン膜１２ａとする。このため、ダミー
電極と半導体基板とはオーミックとなる。
し、ダミー電極と半導体基板１との電気的な接続をとる
ためのコンタクトホールを開孔したレジスト膜を形成
し、これをマスクとして図１（ｃ）に示されたようにシ
リコン酸化膜４にエッチングを行い、コンタクトホール
３１を開孔する。表面全体に、ＣＶＤ法により多結晶シ
リコン膜１２を堆積する。図１（ｄ）のように、多結晶
シリコン膜１２の表面上に、Ｐウエル１１ｂが形成され
た領域を開孔したレジスト膜１３を形成する。このレジ
スト膜１３をマスクとし、Ｐ型不純物として例えばボロ
ンを多結晶シリコン膜１２に選択的にイオン注入し、多
結晶シリコン膜１２ｂとする。図１（ｅ）のように、レ
ジスト膜１３を除去し、Ｎウエルが形成された領域を開
孔したレジスト膜１４を形成し、Ｎ型不純物として例え
ばヒ素を多結晶シリコン膜１２に選択的にイオン注入
し、多結晶シリコン膜１２ａとする。このため、ダミー
電極と半導体基板とはオーミックとなる。
【００２４】このイオン注入工程は、図８に示す回路ブ
ロックにおいて、Ｎウェル上に形成された多結晶シリコ
ン膜にＰ型不純物イオンを、Ｐウェル上に形成された多
結晶シリコン膜にＮ型不純物イオンを注入する工程と同
時に行うことができる。
ロックにおいて、Ｎウェル上に形成された多結晶シリコ
ン膜にＰ型不純物イオンを、Ｐウェル上に形成された多
結晶シリコン膜にＮ型不純物イオンを注入する工程と同
時に行うことができる。
【００２５】多結晶シリコン膜１２ａ及び１２ｂの表面
上に、スパッタリング法によりタングステン等の高融点
金属膜５を、約１０００〜２０００オングストロームの
膜厚で堆積する。ダミー電極を形成すべき領域以外の部
分を開孔したレジスト膜を形成し、これをマスクとし
て、図１（ｆ）に示されたように、多結晶シリコン膜１
２ａ及び１２ｂと高融点金属膜５とにパターニングを行
ってダミー電極１２ａ、１２ｂ、５を形成する。これに
より、Ｐウエル１１ｂが形成された半導体基板１とＰ型
不純物が導入された多結晶シリコン膜１２ｂとが電気的
に接続され、Ｎウエル１１ａが形成された半導体基板１
とＮ型不純物が導入された多結晶シリコン膜１２ａとが
電気的に接続された状態になる。
上に、スパッタリング法によりタングステン等の高融点
金属膜５を、約１０００〜２０００オングストロームの
膜厚で堆積する。ダミー電極を形成すべき領域以外の部
分を開孔したレジスト膜を形成し、これをマスクとし
て、図１（ｆ）に示されたように、多結晶シリコン膜１
２ａ及び１２ｂと高融点金属膜５とにパターニングを行
ってダミー電極１２ａ、１２ｂ、５を形成する。これに
より、Ｐウエル１１ｂが形成された半導体基板１とＰ型
不純物が導入された多結晶シリコン膜１２ｂとが電気的
に接続され、Ｎウエル１１ａが形成された半導体基板１
とＮ型不純物が導入された多結晶シリコン膜１２ａとが
電気的に接続された状態になる。
【００２６】図１（ｇ）に示されたように、表面全体に
ＣＶＤ法を用いてシリコン酸化膜を約５００オングスト
ロームの膜厚で堆積し、さらに例えばＢＰＳＧ（ボロン
・リン・Ｓi Ｏ2 ・ガラス）膜からなる第１層目の層間
絶縁膜６を約１００００〜２００００オングストローム
の膜厚で堆積し、ＣＭＰで平坦化する。
ＣＶＤ法を用いてシリコン酸化膜を約５００オングスト
ロームの膜厚で堆積し、さらに例えばＢＰＳＧ（ボロン
・リン・Ｓi Ｏ2 ・ガラス）膜からなる第１層目の層間
絶縁膜６を約１００００〜２００００オングストローム
の膜厚で堆積し、ＣＭＰで平坦化する。
【００２７】この後、第１の実施の形態では、図８に示
す回路ブロック１０１に形成される素子に接続される第
１層目の配線層１７及び第２層目の層間絶縁膜８を形成
して層間絶縁膜８を平坦化し、さらに同じく１０１に接
続される第２層目の配線層１８及び第３層目の層間絶縁
膜１０を形成して平坦化し、図２のような縦断面構造を
得る。
す回路ブロック１０１に形成される素子に接続される第
１層目の配線層１７及び第２層目の層間絶縁膜８を形成
して層間絶縁膜８を平坦化し、さらに同じく１０１に接
続される第２層目の配線層１８及び第３層目の層間絶縁
膜１０を形成して平坦化し、図２のような縦断面構造を
得る。
【００２８】この第１の実施の形態によれば、ダミー電
極を構成する多結晶シリコン膜１２ａとＮウエル１１ａ
が形成された半導体基板１とが電気的に接続され、同様
にダミー電極を構成する多結晶シリコン膜１２ｂとＰウ
エル１１ｂが形成された半導体基板１とが電気的に接続
される。従って、図８に示された従来の装置において存
在していた電極と基板との間の浮遊容量が消失する。こ
れにより、従来浮遊容量が原因となって発生していた回
路の誤動作を防止することができる。
極を構成する多結晶シリコン膜１２ａとＮウエル１１ａ
が形成された半導体基板１とが電気的に接続され、同様
にダミー電極を構成する多結晶シリコン膜１２ｂとＰウ
エル１１ｂが形成された半導体基板１とが電気的に接続
される。従って、図８に示された従来の装置において存
在していた電極と基板との間の浮遊容量が消失する。こ
れにより、従来浮遊容量が原因となって発生していた回
路の誤動作を防止することができる。
【００２９】次に、本発明の第２の実施の形態による半
導体装置及びその製造方法について説明する。上記第１
の実施の形態では、ダミー電極と半導体基板とが電気的
に接続されるが、本実施の形態ではさらにダミー配線層
とダミー電極との間、複数のタミー配線層同志の間も接
続される点に特徴がある。
導体装置及びその製造方法について説明する。上記第１
の実施の形態では、ダミー電極と半導体基板とが電気的
に接続されるが、本実施の形態ではさらにダミー配線層
とダミー電極との間、複数のタミー配線層同志の間も接
続される点に特徴がある。
【００３０】第２の実施の形態による製造方法は、図１
（ｇ）に示された、上記第１の実施の形態におけるダミ
ー電極１２ａ、５又は１２ｂ及び５と、第１層目の層間
絶縁膜６を形成する工程までは同一である。この後、第
２の実施の形態では、図１（ｈ）に示されたように層間
絶縁膜６のうちダミー電極を構成する高融点金属膜５の
表面が露出するようにコンタクトホール１５を開孔す
る。層間絶縁膜６の表面全体およびコンタクトホール１
５内部を埋めるように、ＣＶＤ法によりタングステン等
の高融点金属を堆積し、エッチバックを行ってコンタク
トホール１５を埋める。あるいは、ＣＶＤ法によりタン
グステン等の高融点金属をコンタクトホール１５の内部
にのみ選択的に成長させて埋める。
（ｇ）に示された、上記第１の実施の形態におけるダミ
ー電極１２ａ、５又は１２ｂ及び５と、第１層目の層間
絶縁膜６を形成する工程までは同一である。この後、第
２の実施の形態では、図１（ｈ）に示されたように層間
絶縁膜６のうちダミー電極を構成する高融点金属膜５の
表面が露出するようにコンタクトホール１５を開孔す
る。層間絶縁膜６の表面全体およびコンタクトホール１
５内部を埋めるように、ＣＶＤ法によりタングステン等
の高融点金属を堆積し、エッチバックを行ってコンタク
トホール１５を埋める。あるいは、ＣＶＤ法によりタン
グステン等の高融点金属をコンタクトホール１５の内部
にのみ選択的に成長させて埋める。
【００３１】図１（ｉ）に示されたように、スパッタリ
ングによりアルミニウムを約４０００オングストローム
の膜厚で堆積する。レジストを塗布して配線形状にパタ
ーニングしたレジスト膜を形成し、このレジスト膜をマ
スクとしてアルミニウム膜に反応性イオンエッチングを
行い、第１層目のダミー配線層７および配線層１７を形
成する。これにより、ダミー電極と第１層目のダミー配
線層７とが、コンタクトホール１５に埋め込まれた高融
点金属を介して電気的に接続される。第１層目のダミー
配線層７のパターニングは、図８に示す回路ブロック１
０１に形成される素子に接続される第１層目の配線層１
７のパターニングと、同じ工程で行われる。図１（ｉ）
に示すように、配線層１７がダミー電極上に延在する場
合は、このダミー電極は、ダミー配線層と接続されな
い。
ングによりアルミニウムを約４０００オングストローム
の膜厚で堆積する。レジストを塗布して配線形状にパタ
ーニングしたレジスト膜を形成し、このレジスト膜をマ
スクとしてアルミニウム膜に反応性イオンエッチングを
行い、第１層目のダミー配線層７および配線層１７を形
成する。これにより、ダミー電極と第１層目のダミー配
線層７とが、コンタクトホール１５に埋め込まれた高融
点金属を介して電気的に接続される。第１層目のダミー
配線層７のパターニングは、図８に示す回路ブロック１
０１に形成される素子に接続される第１層目の配線層１
７のパターニングと、同じ工程で行われる。図１（ｉ）
に示すように、配線層１７がダミー電極上に延在する場
合は、このダミー電極は、ダミー配線層と接続されな
い。
【００３２】この後、表面全体を覆うようにＣＶＤ法に
より例えばＴＥＯＳオゾンから成る層間絶縁膜８を約１
００００〜２００００オングストロームの膜厚で堆積
し、表面をＣＭＰで平坦化する。
より例えばＴＥＯＳオゾンから成る層間絶縁膜８を約１
００００〜２００００オングストロームの膜厚で堆積
し、表面をＣＭＰで平坦化する。
【００３３】図１（ｈ）及び（ｉ）に示されたコンタク
トホール１５と第１層目のダミー配線層７とを形成した
工程と同様に、コンタクトホール１６と第２層目のダミ
ー配線層とを形成する。図１（ｊ）に示されたように、
第１層目のダミー配線層７の表面が露出するように、層
間絶縁膜８にコンタクトホール１６を開孔する。層間絶
縁膜８の表面全体およびコンタクトホール１６内部を埋
めるように、ＣＶＤ法によりタングステン等の高融点金
属を堆積し、エッチバックを行ってコンタクトホール１
６を埋める。あるいは、ＣＶＤ法によりタングステン等
の高融点金属をコンタクトホール１６の内部にのみ選択
的に成長させて埋める。
トホール１５と第１層目のダミー配線層７とを形成した
工程と同様に、コンタクトホール１６と第２層目のダミ
ー配線層とを形成する。図１（ｊ）に示されたように、
第１層目のダミー配線層７の表面が露出するように、層
間絶縁膜８にコンタクトホール１６を開孔する。層間絶
縁膜８の表面全体およびコンタクトホール１６内部を埋
めるように、ＣＶＤ法によりタングステン等の高融点金
属を堆積し、エッチバックを行ってコンタクトホール１
６を埋める。あるいは、ＣＶＤ法によりタングステン等
の高融点金属をコンタクトホール１６の内部にのみ選択
的に成長させて埋める。
【００３４】図１（ｋ）に示されたように、スパッタリ
ングによりアルミニウムを約８０００オングストローム
の膜厚で堆積し、反応性イオンエッチングによりパター
ニングして第２層目のダミー配線層９を形成する。これ
により、第２層目のダミー配線層９と第１層目のダミー
配線層７とが、コンタクトホール１６に埋め込まれた高
融点金属を介して電気的に接続される。第２層目のダミ
ー配線層９のパターニングは、図８に示す回路ブロック
１０１に形成される素子に接続される第２層目の配線層
１８のパターニングと同じ工程で行われる。このとき、
図示されていないが、第２の配線層１８が第１のダミー
配線層７上に延在する場合は、この第１のダミー配線層
７は第２のダミー配線層９と接続されない。表面全体を
覆うように、ＣＶＤ法により層間絶縁膜１０を約１００
００〜２００００オングストロームの膜厚で堆積し、表
面をＣＭＰで平坦化する。
ングによりアルミニウムを約８０００オングストローム
の膜厚で堆積し、反応性イオンエッチングによりパター
ニングして第２層目のダミー配線層９を形成する。これ
により、第２層目のダミー配線層９と第１層目のダミー
配線層７とが、コンタクトホール１６に埋め込まれた高
融点金属を介して電気的に接続される。第２層目のダミ
ー配線層９のパターニングは、図８に示す回路ブロック
１０１に形成される素子に接続される第２層目の配線層
１８のパターニングと同じ工程で行われる。このとき、
図示されていないが、第２の配線層１８が第１のダミー
配線層７上に延在する場合は、この第１のダミー配線層
７は第２のダミー配線層９と接続されない。表面全体を
覆うように、ＣＶＤ法により層間絶縁膜１０を約１００
００〜２００００オングストロームの膜厚で堆積し、表
面をＣＭＰで平坦化する。
【００３５】この第２の実施の形態によれば、最終的な
断面構造を示した図３からも明らかなように、半導体基
板１とダミー電極を構成する多結晶シリコン膜１２ａ、
１２ｂとが接続され、ダミー電極を構成する高融点金属
膜５と第１層目のダミー配線層７とが接続され、さらに
第１層目のダミー配線層７と第２層目のダミー配線層９
とが接続されることで、これらの導電層の間で従来発生
していた浮遊容量がほぼ全て消滅する。これにより、回
路の誤動作を防止することが可能である。
断面構造を示した図３からも明らかなように、半導体基
板１とダミー電極を構成する多結晶シリコン膜１２ａ、
１２ｂとが接続され、ダミー電極を構成する高融点金属
膜５と第１層目のダミー配線層７とが接続され、さらに
第１層目のダミー配線層７と第２層目のダミー配線層９
とが接続されることで、これらの導電層の間で従来発生
していた浮遊容量がほぼ全て消滅する。これにより、回
路の誤動作を防止することが可能である。
【００３６】上記第２の実施の形態では、第２層目のダ
ミー配線層９を、第１層目のダミー配線層７、ダミー電
極１２ａ（１２ｂ）及び５を順に介して半導体基板１に
接続している。しかし、半導体基板と第２層目の配線層
との間の接続には、種々の形態が存在する。図４に示さ
れたように、ダミー電極を介在せずに、コンタクト領域
３１において露出した半導体基板１の表面と第１層目の
ダミー配線層７とを、コンタクトホール１５に埋め込ま
れた高融点金属膜１５により接続し、第１層目のダミー
配線層７と第２層目のダミー配線層９とをコンタクトホ
ール１６に埋め込まれた高融点金属膜１６により接続し
てもよい。あるいは、図５に示されたように、第１層目
のダミー配線層７を介することなく、半導体基板１と第
２層目のダミー配線層９とを、ダミー電極とコンタクト
ホール１３に埋め込まれた高融点金属とを介して直接接
続してもよい。
ミー配線層９を、第１層目のダミー配線層７、ダミー電
極１２ａ（１２ｂ）及び５を順に介して半導体基板１に
接続している。しかし、半導体基板と第２層目の配線層
との間の接続には、種々の形態が存在する。図４に示さ
れたように、ダミー電極を介在せずに、コンタクト領域
３１において露出した半導体基板１の表面と第１層目の
ダミー配線層７とを、コンタクトホール１５に埋め込ま
れた高融点金属膜１５により接続し、第１層目のダミー
配線層７と第２層目のダミー配線層９とをコンタクトホ
ール１６に埋め込まれた高融点金属膜１６により接続し
てもよい。あるいは、図５に示されたように、第１層目
のダミー配線層７を介することなく、半導体基板１と第
２層目のダミー配線層９とを、ダミー電極とコンタクト
ホール１３に埋め込まれた高融点金属とを介して直接接
続してもよい。
【００３７】次に、図６及び図７に、ダミー素子分離領
域３に囲まれたダミー素子領域３２と、ダミー素子領域
３２内のダミー電極１２ａ（１２ｂ）及び５と、ダミー
電極もしくはダミー配線と半導体基板１とのコンタクト
領域３１の配置例を示す。図６のように、ダミー素子領
域３２をマトリクス状に配置してもよく、図７のように
千鳥格子状に配置してもよく、あるいはランダムに配置
してもよい。回路分離領域１０２における層間絶縁膜
６、８、及び１０の表面をより均一に平坦化するために
は、図７に示された千鳥格子状の配置が望ましい。
域３に囲まれたダミー素子領域３２と、ダミー素子領域
３２内のダミー電極１２ａ（１２ｂ）及び５と、ダミー
電極もしくはダミー配線と半導体基板１とのコンタクト
領域３１の配置例を示す。図６のように、ダミー素子領
域３２をマトリクス状に配置してもよく、図７のように
千鳥格子状に配置してもよく、あるいはランダムに配置
してもよい。回路分離領域１０２における層間絶縁膜
６、８、及び１０の表面をより均一に平坦化するために
は、図７に示された千鳥格子状の配置が望ましい。
【００３８】上述した実施の形態は一例であって、本発
明を限定するものではない。例えば、図１及び図２には
Ｐウエル１１ａとＮウエル１１ｂとが形成された半導体
基板１に対してダミーパターンを形成している。しか
し、一方の導電型のウエルのみを形成した半導体基板上
にダミーパターンを形成する場合、あるいはウエルが形
成されていない半導体基板上にダミーパターンを形成す
る場合に本発明を適用することも可能である。上記実施
の形態ではＰ型半導体基板を用いているが、Ｎ型半導体
基板に対して本発明を適用してもよい。さらに、ダミー
電極や配線層等の材料は、実施の形態に示されたものに
限定されず、半導体基板との間で導通する材料であれば
他のものを用いて形成してもよい。
明を限定するものではない。例えば、図１及び図２には
Ｐウエル１１ａとＮウエル１１ｂとが形成された半導体
基板１に対してダミーパターンを形成している。しか
し、一方の導電型のウエルのみを形成した半導体基板上
にダミーパターンを形成する場合、あるいはウエルが形
成されていない半導体基板上にダミーパターンを形成す
る場合に本発明を適用することも可能である。上記実施
の形態ではＰ型半導体基板を用いているが、Ｎ型半導体
基板に対して本発明を適用してもよい。さらに、ダミー
電極や配線層等の材料は、実施の形態に示されたものに
限定されず、半導体基板との間で導通する材料であれば
他のものを用いて形成してもよい。
【００３９】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、ダミー電極とダミー配線
層のうち少なくともいずれか一つが半導体基板と電気的
に接続されるので、これらの間に従来発生していた浮遊
容量が消失し、回路に誤動作が生じるのを防止すること
ができる。
置及びその製造方法によれば、ダミー電極とダミー配線
層のうち少なくともいずれか一つが半導体基板と電気的
に接続されるので、これらの間に従来発生していた浮遊
容量が消失し、回路に誤動作が生じるのを防止すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施の形態による半導
体装置の製造方法を工程別に示した縦断面図。
体装置の製造方法を工程別に示した縦断面図。
【図２】本発明の第１の実施の形態による半導体装置の
構造を示した縦断面図。
構造を示した縦断面図。
【図３】本発明の第２の実施の形態による半導体装置の
構造を示した縦断面図。
構造を示した縦断面図。
【図４】同第２の実施の形態による半導体装置の応用例
を示した縦断面図。
を示した縦断面図。
【図５】同第２の実施の形態による半導体装置の他の応
用例を示した縦断面図。
用例を示した縦断面図。
【図６】本発明の第１又は第２の実施の形態による半導
体装置のダミーパターンの配列を示した平面図。
体装置のダミーパターンの配列を示した平面図。
【図７】本発明の第１又は第２の実施の形態による半導
体装置のダミーパターンの他の配列を示した平面図。
体装置のダミーパターンの他の配列を示した平面図。
【図８】半導体チップにおける回路形成領域と回路形成
領域を分離する領域とを示した平面図。
領域を分離する領域とを示した平面図。
【図９】従来のダミーパターンが形成された半導体装置
の構造を示した縦断面図。
の構造を示した縦断面図。
１ 半導体基板 ３ トレンチ溝 ４ シリコン酸化膜 ５ 高融点金属膜 ６、８、１０ 層間絶縁膜 ７、９ ダミー配線層 １７、１８ 配線層 １１ａ Ｎウエル １１ｂ Ｐウエル １２、１２ａ、１２ｂ 多結晶シリコン膜 １３、１５、１６、３１ コンタクトホール ３２ ダミー素子領域
Claims (12)
- 【請求項１】半導体基板の回路を形成しない領域にダミ
ーパターンを形成する半導体装置の製造方法において、 前記半導体基板の表面上に絶縁膜を形成する工程と、 前記絶縁膜にコンタクトホールを開孔して前記半導体基
板の表面を露出する工程と、 前記絶縁膜上および前記コンタクトホールによって露出
した前記半導体基板の表面上に導電性材料を堆積する工
程と、 前記導電性材料にパターニングを行って前記ダミー電極
を形成する工程と、 を備え、前記ダミー電極と前記半導体基板とが電気的に
接続されることを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の回路を形成しない領域にダミ
ーパターンを形成する半導体装置の製造方法において、 前記半導体基板の表面上に絶縁膜を形成する工程と、 前記絶縁膜に第１のコンタクトホールを開孔して前記半
導体基板の表面を露出する工程と、 前記絶縁膜上および前記第１のコンタクトホールによっ
て露出した前記半導体基板の表面上に導電性膜を堆積す
る工程と、 前記導電性材料にパターニングを行って前記ダミー電極
を形成する工程と、 前記ダミー電極と前記絶縁膜の表面上に層間絶縁膜を堆
積し、表面を平坦化する工程と、 前記層間絶縁膜に第２のコンタクトホールを開孔し、前
記ダミー電極の表面を露出させる工程と、 前記第２のコンタクトホールを導電性材料で埋める工程
と、 前記層間絶縁膜上と前記第２のコンタクトホールを埋め
る導電性材料の表面上に配線材料を堆積してパターニン
グを行い、ダミー配線層を形成する工程と、 を備え、前記ダミー電極と前記半導体基板とが電気的に
接続され、前記ダミー電極と前記ダミー配線層とが電気
的に接続されることを特徴とする半導体装置の製造方
法。 - 【請求項３】半導体基板の回路を形成しない領域にダミ
ーパターンを形成する半導体装置の製造方法において、 前記半導体基板の表面上に絶縁膜を形成する工程と、 前記絶縁膜に第１のコンタクトホールを開孔して前記半
導体基板の表面を露出する工程と、 前記絶縁膜上および前記第１のコンタクトホールによっ
て露出した前記半導体基板の表面上に導電材料を堆積す
る工程と、 前記導電性材料にパターニングを行って前記ダミー電極
を形成する工程と、 前記ダミー電極と前記絶縁膜の表面上に第１の層間絶縁
膜を堆積し、表面を平坦化する工程と、 前記第１の層間絶縁膜に第２のコンタクトホールを開孔
し、前記ダミー電極の表面を露出させる工程と、 前記第２のコンタクトホールを導電性材料で埋める工程
と、 前記第１の層間絶縁膜と前記第２のコンタクトホールを
埋める導電性材料の表面上に配線材料を堆積してパター
ニングを行い、第１のダミー配線層を形成する工程と、 前記第１の層間絶縁膜上と前記第１のダミー配線層の表
面上に第２の層間絶縁膜を堆積し、表面を平坦化する工
程と、 前記第２の層間絶縁膜もしくは前記第１及び第２の層間
絶縁膜に第３のコンタクトホールを開孔し、前記第１の
ダミー配線層の表面もしくは前記ダミー電極の表面を露
出させる工程と、 前記第３のコンタクトホールを導電性材料で埋める工程
と、 前記第２の層間絶縁膜上と前記第３のコンタクトホール
を埋める導電性材料の表面上に配線材料を堆積してパタ
ーニングを行い、第２のダミー配線層を形成する工程
と、 を備え、前記ダミー電極と前記半導体基板とが電気的に
接続され、前記ダミー電極と前記第１のダミー配線層と
前記第２のダミー配線層、前記ダミー電極と前記第１の
配線層、前記ダミー電極と前記第２の配線層のいずれか
１組が電気的に接続されることを特徴とする半導体装置
の製造方法。 - 【請求項４】半導体基板の回路を形成しない領域にダミ
ーパターンを形成する半導体装置の製造方法において、 前記半導体基板の表面上に絶縁膜を形成する工程と、 前記絶縁膜の表面上に第１の層間絶縁膜を堆積し、表面
を平坦化する工程と、 前記絶縁膜及び前記第１の層間絶縁膜に第１のコンタク
トホールを同時に開孔し、前記半導体基板の表面を露出
させる工程と、 前記第１のコンタクトホールを導電性材料で埋める工程
と、 前記第１の層間絶縁膜と前記第１のコンタクトホールを
埋める導電性材料の表面上に配線材料を堆積してパター
ニングを行い、第１のダミー配線層を形成する工程と、 前記第１の層間絶縁膜と前記第１のダミー配線層の表面
上に第２の層間絶縁膜を堆積し、表面を平坦化する工程
と、 前記第２の層間絶縁膜又は前記絶縁膜と前記第１の層間
絶縁膜及び前記第２の層間絶縁膜に第２のコンタクトホ
ールを開孔し、前記第１のダミー配線層の表面又は前記
半導体基板の表面の少なくともいずれか一方を露出させ
る工程と、 前記第２のコンタクトホールを導電性材料で埋める工程
と、 前記第２の層間絶縁膜と前記第２のコンタクトホールを
埋める導電性材料の表面上に配線材料を堆積してパター
ニングを行い、第２のダミー配線層を形成する工程と、 を備え、前記半導体基板と前記第１のダミー配線層及び
前記第２のダミー配線層、又は前記半導体基板と前記第
１のダミー配線層又は前記半導体基板と前記第２のダミ
ー配線層の少なくともいずれか１組が電気的に接続され
ることを特徴とする半導体装置の製造方法。 - 【請求項５】前記ダミー電極を形成する前記導電性材料
に、前記半導体基板と同一導電型の不純物イオンの注入
を行う工程をさらに備えることを特徴とする請求項１乃
至３のいずれかに記載された半導体装置の製造方法。 - 【請求項６】前記絶縁膜に前記第１のコンタクトホール
が開孔されたダミー素子形成領域が前記半導体基板に形
成されたトレンチ溝により分離されており、前記ダミー
素子形成領域は前記半導体基板の表面上において、格子
状、千鳥格子状、又はランダムに配置されることを特徴
とする請求項１乃至５のいずれかに記載された半導体装
置の製造方法。 - 【請求項７】半導体基板の回路を形成しない領域にダミ
ーパターンが形成された半導体装置において、 半導体基板の表面上に形成され、第１のコンタクトホー
ルが開孔された絶縁膜と、 前記第１のコンタクトホールにおいて露出した前記半導
体基板の表面上に導電性材料により形成されたダミー電
極と、 を備え、前記ダミー電極と前記半導体基板とが電気的に
接続されていることを特徴とする半導体装置。 - 【請求項８】半導体基板の回路を形成しない領域にダミ
ーパターンが形成された半導体装置において、 半導体基板の表面上に形成され、第１のコンタクトホー
ルが開孔された絶縁膜と、 前記第１のコンタクトホールにおいて露出した前記半導
体基板の表面上に第１の導電性材料により形成されたダ
ミー電極と、 前記ダミー電極と前記絶縁膜の表面上に絶縁性材料によ
り形成され、前記ダミー電極の表面が露出するように第
２のコンタクトホールが開孔された層間絶縁膜と、 前記層間絶縁膜の前記第２のコンタクトホールを埋める
第２の導電性材料と、 前記層間絶縁膜と前記第２のコンタクトホールを埋める
第２の導電性材料の表面上に配線材料により形成された
ダミー配線層と、 を備え、前記ダミー電極と前記半導体基板とが電気的に
接続され、前記ダミー電極と前記ダミー配線層とが電気
的に接続されていることを特徴とする半導体装置。 - 【請求項９】半導体基板の回路が形成されない領域にダ
ミーパターンが形成された半導体装置において、 半導体基板の表面上に形成され、第１のコンタクトホー
ルが開孔された絶縁膜と、 前記第１のコンタクトホールにおいて露出した前記半導
体基板の表面上に第１の導電性材料により形成されたダ
ミー電極と、 前記ダミー電極と前記絶縁膜の表面上に絶縁性材料によ
り形成され、前記ダミー電極の表面が露出するように第
２のコンタクトホールが開孔された第１の層間絶縁膜
と、 前記第１の層間絶縁膜の前記第２のコンタクトホールを
埋める第２の導電性材料と、 前記第１の層間絶縁膜と前記第２のコンタクトホールを
埋める第２の導電性材料の表面上に配線材料により形成
された第１のダミー配線層と、 前記第１のダミー配線層と前記第１の層間絶縁膜の表面
上に絶縁性材料により形成され、前記第１のダミー配線
層の表面が露出するように第３のコンタクトホールが形
成された第２の層間絶縁膜と、 前記第２の層間絶縁膜の前記第３のコンタクトホールを
埋める第３の導電性材料と、 前記第２の層間絶縁膜と前記第３のコンタクトホールを
埋める第３の導電性材料の表面上に配線材料により形成
された第２のダミー配線層と、 を備え、前記ダミー電極と前記半導体基板とが電気的に
接続され、前記ダミー電極と前記第１のダミー配線層と
が電気的に接続され、前記第１のダミー配線層と前記第
２のダミー配線層とが電気的に接続されていることを特
徴とする半導体装置。 - 【請求項１０】半導体基板の回路が形成されない領域に
ダミーパターンが形成された半導体装置において、 半導体基板の表面上に形成され、第１のコンタクトホー
ルが開孔された絶縁膜と、 前記絶縁膜と前記第１のコンタクトホールにおいて露出
した前記半導体基板の表面上に形成され、前記第１のコ
ンタクトホールに対応した部分において第２のコンタク
トホールが開孔された第１の層間絶縁膜と、 前記第１のコンタクトホール及び前記第２のコンタクト
ホールを埋める第１の導電性材料と、 前記第１の層間絶縁膜の表面上、又は前記第１の層間絶
縁膜及び前記第２のコンタクトホールを埋める第１の導
電性材料の表面上に配線材料により形成された第１のダ
ミー配線層と、 前記第１のダミー配線層と前記第１の層間絶縁膜の表面
上に絶縁性材料により形成され、前記第１のダミー配線
層の表面及び／又は前記第２のコンタクトホールを埋め
る第１の導電性材料の表面が露出するように第３のコン
タクトホールが形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜の前記第３のコンタクトホールを
埋める第２の導電性材料と、 前記第２の層間絶縁膜と前記第３のコンタクトホールを
埋める第２の導電性材料の表面上に配線材料により形成
された第２のダミー配線層と、 を備え、前記半導体基板と前記第１のダミー配線層及び
前記第２のダミー配線層、又は前記第１のダミー配線層
と前記第２のダミー配線層、又は第１及び第２の導電性
材料により前記半導体基板と前記第２のダミー配線層、
の少なくともいずれか１組が電気的に接続されているこ
とを特徴とする半導体装置。 - 【請求項１１】前記ダミー電極に、前記半導体基板と同
一導電型の不純物イオンが注入されていることを特徴と
する請求項７乃至９のいずれかに記載された半導体装
置。 - 【請求項１２】前記絶縁膜に前記第１のコンタクトホー
ルが開孔されたダミー素子形成領域が前記半導体基板に
形成されたトレンチ溝により分離されており、前記ダミ
ー素子形成領域は前記半導体基板の表面上において、格
子状、千鳥格子状、又はランダムに配置されていること
を特徴とする請求項７乃至１１のいずれかに記載された
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175684A JPH1126576A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
| KR1019980026363A KR19990013504A (ko) | 1997-07-01 | 1998-07-01 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175684A JPH1126576A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126576A true JPH1126576A (ja) | 1999-01-29 |
Family
ID=16000438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9175684A Pending JPH1126576A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1126576A (ja) |
| KR (1) | KR19990013504A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003188174A (ja) * | 2001-12-19 | 2003-07-04 | Denso Corp | 半導体装置及びその製造方法 |
| US6605852B2 (en) | 2000-01-18 | 2003-08-12 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same including forming a plurality of dummy convex regions on a matrix with a virtual linear line defining an angle |
| US6888250B2 (en) | 2000-03-17 | 2005-05-03 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US6992392B2 (en) * | 2001-08-23 | 2006-01-31 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US7007265B2 (en) | 2001-09-07 | 2006-02-28 | Seiko Epson Corporation | Method for generating mask data, masks, recording media, and method for manufacturing semiconductor devices |
| KR101057243B1 (ko) | 2002-10-31 | 2011-08-16 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 |
| JP2021141252A (ja) * | 2020-03-06 | 2021-09-16 | キオクシア株式会社 | 半導体装置およびその製造方法 |
-
1997
- 1997-07-01 JP JP9175684A patent/JPH1126576A/ja active Pending
-
1998
- 1998-07-01 KR KR1019980026363A patent/KR19990013504A/ko not_active IP Right Cessation
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605852B2 (en) | 2000-01-18 | 2003-08-12 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same including forming a plurality of dummy convex regions on a matrix with a virtual linear line defining an angle |
| US8418114B2 (en) | 2000-03-17 | 2013-04-09 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US9953922B2 (en) | 2000-03-17 | 2018-04-24 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US8214776B2 (en) | 2000-03-17 | 2012-07-03 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US10930635B2 (en) | 2000-03-17 | 2021-02-23 | Seiko Epson Corporation | Semiconductor device |
| US7271490B2 (en) | 2000-03-17 | 2007-09-18 | Seiko Epson Corporation | Semiconductor device having dummy wiring layers and a method for manufacturing the same |
| US7802224B2 (en) | 2000-03-17 | 2010-09-21 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US7977233B2 (en) | 2000-03-17 | 2011-07-12 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US10679979B2 (en) | 2000-03-17 | 2020-06-09 | Seiko Epson Corporation | Semiconductor device |
| US10121741B2 (en) | 2000-03-17 | 2018-11-06 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US9978737B2 (en) | 2000-03-17 | 2018-05-22 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US8984466B2 (en) | 2000-03-17 | 2015-03-17 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US8637950B2 (en) | 2000-03-17 | 2014-01-28 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US9455223B2 (en) | 2000-03-17 | 2016-09-27 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US6888250B2 (en) | 2000-03-17 | 2005-05-03 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US6992392B2 (en) * | 2001-08-23 | 2006-01-31 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US7007265B2 (en) | 2001-09-07 | 2006-02-28 | Seiko Epson Corporation | Method for generating mask data, masks, recording media, and method for manufacturing semiconductor devices |
| JP2003188174A (ja) * | 2001-12-19 | 2003-07-04 | Denso Corp | 半導体装置及びその製造方法 |
| KR101057243B1 (ko) | 2002-10-31 | 2011-08-16 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 |
| JP2021141252A (ja) * | 2020-03-06 | 2021-09-16 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990013504A (ko) | 1999-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100505658B1 (ko) | ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자 | |
| US6342734B1 (en) | Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same | |
| US7932602B2 (en) | Metal sealed wafer level CSP | |
| KR100791339B1 (ko) | 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법 | |
| JP2001203263A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| US20050239279A1 (en) | Integrated circuits including spacers that extend beneath a conductive line and methods of fabricating the same | |
| JP2001267320A (ja) | 半導体装置及びその製造方法 | |
| US6656814B2 (en) | Methods of fabricating integrated circuit devices including distributed and isolated dummy conductive regions | |
| KR100455378B1 (ko) | 반도체 소자의 퓨즈 오픈방법 | |
| US7148102B2 (en) | Methods of forming buried bit line DRAM circuitry | |
| JP2005502999A (ja) | 金属間アンチヒューズ構造体及びその製造方法 | |
| JPH1126576A (ja) | 半導体装置及びその製造方法 | |
| JP2001168285A (ja) | 半導体装置およびその製造方法 | |
| US20010005611A1 (en) | Method of manufacturing semiconductor device | |
| JPH0669449A (ja) | ダイナミックｒａｍの配線構造およびその製造方法 | |
| KR100515010B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100370131B1 (ko) | Ｍｉｍ 캐패시터 및 그의 제조방법 | |
| KR100246100B1 (ko) | 반도체 장치의 다층 배선 및 그 형성 방법 | |
| US7084057B2 (en) | Bit line contact structure and fabrication method thereof | |
| JP3618974B2 (ja) | 半導体装置の製造方法 | |
| KR100252884B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR20040000016A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100475137B1 (ko) | 반도체 소자의 배선 형성 방법 | |
| KR100292154B1 (ko) | 반도체소자의금속플러그형성방법 | |
| CN116940106A (zh) | 半导体结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |