JP3550235B2 - バースト受信遅延検波回路 - Google Patents
バースト受信遅延検波回路 Download PDFInfo
- Publication number
- JP3550235B2 JP3550235B2 JP29730895A JP29730895A JP3550235B2 JP 3550235 B2 JP3550235 B2 JP 3550235B2 JP 29730895 A JP29730895 A JP 29730895A JP 29730895 A JP29730895 A JP 29730895A JP 3550235 B2 JP3550235 B2 JP 3550235B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- phase
- symbol
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はディジタル通信システムの受信機に用いられるバースト受信遅延検波回路に関するものである。
【０００２】
【従来の技術】
図３は従来のバースト受信遅延検波回路の構成例図である。図において、１１，１２はアナログ／ディジタル（Ａ／Ｄ）変換器、１３は例えばアークタンジェント回路などの位相検出回路、１４は遅延回路、１５は差分器、１６はディジタル位相同期回路（ＤＰＬＬ：Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）、１７は判定回路である。
【０００３】
受信信号を直交検波した後のベースバンド信号である直交検波信号Ｉ，Ｑは、情報シンボル速度の２倍以上のサンプリング速度でＡ／Ｄ変換器１１，１２によりそれぞれディジタル信号に変換される。位相検出回路１３は、Ａ／Ｄ変換器１１，１２の出力からアークタンジェントを求める等の計算を行い、位相θを出力する。
【０００４】
遅延検波では、Ｔ（１シンボル）時間前の信号との差分を差分器１５でとるため、オーバーサンプリング数Ｎと等しいＮ段の遅延回路１４を用いて遅延信号を作成する。この場合、遅延回路１４は、Ａ／Ｄ変換器１１，１２の語長（量子化ビット数）×Ｎ〔ビット〕個の遅延素子が必要となる。語長は、例えば、５〜１６ビットである。
差分器（加算器）１５で１シンボル時間前の位相信号との差分をとった位相信号は判定回路１７に入力され、ＤＰＬＬ１６で抽出されたシンボルクロックのタイミングで判定され、再生信号が出力される。
【０００５】
【発明が解決しようとする課題】
しかし、Ａ／Ｄ変換器のビットのＨレベルの切り替えは、実質的に充放電で行われるため、電力消費が発生する。よって、Ａ／Ｄ変換器での電力消費量は、語長（＝量子化ビット数）とオーバーサンプリング数とにより増大し、上記従来の回路構成では、電力消費量が多大なものとなる。また、遅延検波のための１シンボル遅延時間を得るために、オーバーサンプリング数と等しい数の遅延素子が必要となる欠点がある。
【０００６】
本発明の目的は、以上のような欠点を改善するため、消費電力増大の主原因であるＡ／Ｄ変換器のビット変動頻度を削減し、かつ、遅延回路における遅延素子の数を削減したバースト受信遅延検波回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のバースト受信遅延検波回路は、バースト検出信号によって語長が切替え指定され、受信信号の直交検波信号Ｉ，Ｑをサンプルレートまたはシンボルレートでそれぞれサンプリングして出力する２つのＡ／Ｄ変換器と、
該２つのＡ／Ｄ変換器から出力されるＩ，Ｑ信号により位相θを検出する位相検出回路と、
該位相検出回路の出力をサンプルレートまたはシンボルレートで１サンプルまたは１シンボル時間遅延させるフリップフロップと、
該フリップフロップの入力位相と出力位相との差分をとって出力する加算器と、
該加算器の出力を、バースト検出信号が希望波入力でないことを示すとき一方の出力端子に出力し、希望波入力を示すとき他方の出力端子に切替え出力する第１の切替えスイッチと、
該第１の切替えスイッチの一方の出力端子に接続され、前記加算器から出力されるサンプルレートで変動する位相信号からシンボルクロックを抽出するディジタル位相同期回路と、
前記第１の切替えスイッチの他方の出力端子に接続され、前記加算器から出力されるシンボルレートで変動する位相信号を判定して再生信号を出力する判定回路と、
前記サンプルレートのクロックを発生するサンプリングクロック発生器と、
バースト検出信号が希望波入力でないことを示すとき前記サンプリングクロック発生器から出力されるサンプリングクロックを出力し、バースト検出信号が希望波入力を示すとき前記ディジタル位相同期回路から出力されるシンボルクロックを切替え出力して前記２つのＡ／Ｄ変換器と前記フリップフロップとに供給する第２の切替えスイッチと
が備えられたことを特徴とするものである。
【０００８】
【発明の実施の形態】
以下本発明を詳細に説明する。図１は本発明のバースト受信遅延検波回路の構成例図である。図において、１，２はＡ／Ｄ変換器、３は位相検出回路、４はサンプリングクロック発生器、５はＤフリップフロップ、６は加算器、７はＤＰＬＬ、８は判定回路、９，１０は切替えスイッチである。
【０００９】
受信信号の直交検波信号Ｉ，Ｑは、Ａ／Ｄ変換器１，２へそれぞれ入力される。Ａ／Ｄ変換器１，２には、２つの制御信号入力があり、１つはバースト検出信号によるＡ／Ｄ変換時の語長を５〜１６ビットの範囲で決定する語長指定入力、もう一つはスイッチ９によってサンプルレートもしくはシンボルレートに切替えられるＡ／Ｄ用クロック入力である。
バースト検出信号とは、希望波入力が発生したかどうかをモニタ（監視）して外部回路で作成される信号である。
【００１０】
Ａ／Ｄ変換器１，２は、バースト検出信号が希望波の受信を検出したことを示すまでの間、サンプリングクロック発生器４からのクロックのサンプルレートで入力信号をディジタル変換し、かつ、その使用語長は極性を示す最上位ビットおよび、振幅を示す上位数ビットである（計：上位１〜３ビット）。入力信号が希望受信入力になったとき、バースト検出信号は立ち下がり（もしくはＬレベル）となり、各スイッチ９，１０が同時に切り替わって、Ａ／Ｄ変換器１，２は、ＤＰＬＬ７で抽出したシンボルクロックのシンボルレートで動作し、かつ、その使用語長も全ビットとなる。
【００１１】
位相検出回路３は、入力されるＩ，Ｑ信号のアークタンジェントを求める等の演算を行い、位相角θを出力する。この位相角θは１段の遅延素子となるフリップフロップ５で切替えスイッチ９によって選択された方のクロックにより、１サンプルまたは１シンボル遅延がかけられ、加算器６で遅延検波される。この遅延検波出力は、サンプルレート動作時はＤＰＬＬ７に入力されてシンボルクロックを抽出するために用いられ、シンボルレート動作時は判定のため、判定回路８へ入力される。
【００１２】
本発明の構成により、希望受信入力がない間のサンプルレート動作時は、Ａ／Ｄ変換器の使用語長が少なくなり、希望受信入力が存在する間のシンボルレート動作時は、１シンボル中に一回しかＡ／Ｄ変換器が動作しないので、消費電力増大の一原因であるＡ／Ｄ変換器出力のビット変動頻度を低く抑えることができ、消費電力を少なくしたバースト受信遅延検波回路が実現できる。また、従来回路では遅延検波のための１シンボル分の遅延を得るために、遅延回路の遅延素子がＮ段（Ｎ：オーバサンプル数）必要であったが、本発明の回路においては遅延素子はＤフリップフロップ５による１段でよい。
【００１３】
以上説明した本発明の作用を、例を用いて信号の流れに沿って説明する。図２は本発明の動作を説明するタイムチャートである。
入力信号の直交検波信号Ｉ（またはＱ）が図２の最上段（ａ）に示す波形であったとする。Ａ／Ｄ変換器１，２に入力されたＩ（またはＱ）の波形は、受信入力信号が希望波であると判断されるまで、すなわち図２の２段目（ｂ）のバースト検出信号の立ち下がりまで、波形（ｃ）に示す基準サンプリングクロックのサンプルレートでＡ／Ｄ変換されるため、最下段（ｄ）のようになる。ただし、入力信号のプリアンブル期間中にバースト検出は終了し、かつ、図１のＤＰＬＬ７も、上記期間中に受信信号に同期のとれたシンボルクロックの抽出を終了しているとする。このバースト検出信号が立ち下がると同時に、各スイッチ９，１０は切り替わる。これらスイッチ切替えの結果、シンボルクロックを抽出するＤＰＬＬ７には入力信号がなくなるので、フリーラン状態となる。この時Ａ／Ｄ変換器１，２では全語長を使用できるので、その出力は受信信号に合わせて細かい変動にも対応するものとなる。よって、Ａ／Ｄ変換器の出力は図２の最下段（ｄ）のようになる。矢印はＰＡＭ（Ｐｕｌｓｅ Ａｍｐｉｌｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）された受信信号を示す。サンプルレートでＡ／Ｄ変換した場合の出力は、上位数ビットの語長しか使用しない。
【００１４】
図２の最下段（ｄ）では、サンプルレート動作時ではＡ／Ｄ変換器の出力は上位２ビットのみ使用した例であるため（ＭＳＢを符号、ＭＳＢ−１を振幅とする）、３値（＋１，−１，０）をとることができる。このサンプルレートの受信信号から、ＤＰＬＬにより入力信号に次第に同期がとれ、最後にはサンプルレートで入力する信号に対しローカルサンプルクロックの位相がロックされる。この時点からシンボルクロックに切り替えれば、シンボル毎のＡ／Ｄ変換位置は、受信入力信号のＳ／Ｎ最良点になる。
【００１５】
【発明の効果】
以上詳細に説明したように、本発明を実施することにより、バースト受信遅延検波回路のＡ／Ｄ変換器のビット変動頻度を低減させ、Ａ／Ｄ変換器での消費電力が軽減できること、および、遅延検波に必要な遅延素子数が削減できるという効果は大きい。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明を実施した場合の入力信号対Ａ／Ｄ変換器出力対応図である。
【図３】従来のバースト受信遅延検波回路の構成を示すブロック図である。
【符号の説明】
１，２，１１，１２ Ａ／Ｄ変換器
３，１３ 位相検出回路
４ サンプリングクロック発生器
５ Ｄフリップフロップ
６ 加算器（減算器）
７，１６ ＤＰＬＬ
８，１７ 判定回路
９，１０ 切替えスイッチ
１４ 遅延回路
１５ 差分器（加算器）
【発明の属する技術分野】
本発明はディジタル通信システムの受信機に用いられるバースト受信遅延検波回路に関するものである。
【０００２】
【従来の技術】
図３は従来のバースト受信遅延検波回路の構成例図である。図において、１１，１２はアナログ／ディジタル（Ａ／Ｄ）変換器、１３は例えばアークタンジェント回路などの位相検出回路、１４は遅延回路、１５は差分器、１６はディジタル位相同期回路（ＤＰＬＬ：Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）、１７は判定回路である。
【０００３】
受信信号を直交検波した後のベースバンド信号である直交検波信号Ｉ，Ｑは、情報シンボル速度の２倍以上のサンプリング速度でＡ／Ｄ変換器１１，１２によりそれぞれディジタル信号に変換される。位相検出回路１３は、Ａ／Ｄ変換器１１，１２の出力からアークタンジェントを求める等の計算を行い、位相θを出力する。
【０００４】
遅延検波では、Ｔ（１シンボル）時間前の信号との差分を差分器１５でとるため、オーバーサンプリング数Ｎと等しいＮ段の遅延回路１４を用いて遅延信号を作成する。この場合、遅延回路１４は、Ａ／Ｄ変換器１１，１２の語長（量子化ビット数）×Ｎ〔ビット〕個の遅延素子が必要となる。語長は、例えば、５〜１６ビットである。
差分器（加算器）１５で１シンボル時間前の位相信号との差分をとった位相信号は判定回路１７に入力され、ＤＰＬＬ１６で抽出されたシンボルクロックのタイミングで判定され、再生信号が出力される。
【０００５】
【発明が解決しようとする課題】
しかし、Ａ／Ｄ変換器のビットのＨレベルの切り替えは、実質的に充放電で行われるため、電力消費が発生する。よって、Ａ／Ｄ変換器での電力消費量は、語長（＝量子化ビット数）とオーバーサンプリング数とにより増大し、上記従来の回路構成では、電力消費量が多大なものとなる。また、遅延検波のための１シンボル遅延時間を得るために、オーバーサンプリング数と等しい数の遅延素子が必要となる欠点がある。
【０００６】
本発明の目的は、以上のような欠点を改善するため、消費電力増大の主原因であるＡ／Ｄ変換器のビット変動頻度を削減し、かつ、遅延回路における遅延素子の数を削減したバースト受信遅延検波回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のバースト受信遅延検波回路は、バースト検出信号によって語長が切替え指定され、受信信号の直交検波信号Ｉ，Ｑをサンプルレートまたはシンボルレートでそれぞれサンプリングして出力する２つのＡ／Ｄ変換器と、
該２つのＡ／Ｄ変換器から出力されるＩ，Ｑ信号により位相θを検出する位相検出回路と、
該位相検出回路の出力をサンプルレートまたはシンボルレートで１サンプルまたは１シンボル時間遅延させるフリップフロップと、
該フリップフロップの入力位相と出力位相との差分をとって出力する加算器と、
該加算器の出力を、バースト検出信号が希望波入力でないことを示すとき一方の出力端子に出力し、希望波入力を示すとき他方の出力端子に切替え出力する第１の切替えスイッチと、
該第１の切替えスイッチの一方の出力端子に接続され、前記加算器から出力されるサンプルレートで変動する位相信号からシンボルクロックを抽出するディジタル位相同期回路と、
前記第１の切替えスイッチの他方の出力端子に接続され、前記加算器から出力されるシンボルレートで変動する位相信号を判定して再生信号を出力する判定回路と、
前記サンプルレートのクロックを発生するサンプリングクロック発生器と、
バースト検出信号が希望波入力でないことを示すとき前記サンプリングクロック発生器から出力されるサンプリングクロックを出力し、バースト検出信号が希望波入力を示すとき前記ディジタル位相同期回路から出力されるシンボルクロックを切替え出力して前記２つのＡ／Ｄ変換器と前記フリップフロップとに供給する第２の切替えスイッチと
が備えられたことを特徴とするものである。
【０００８】
【発明の実施の形態】
以下本発明を詳細に説明する。図１は本発明のバースト受信遅延検波回路の構成例図である。図において、１，２はＡ／Ｄ変換器、３は位相検出回路、４はサンプリングクロック発生器、５はＤフリップフロップ、６は加算器、７はＤＰＬＬ、８は判定回路、９，１０は切替えスイッチである。
【０００９】
受信信号の直交検波信号Ｉ，Ｑは、Ａ／Ｄ変換器１，２へそれぞれ入力される。Ａ／Ｄ変換器１，２には、２つの制御信号入力があり、１つはバースト検出信号によるＡ／Ｄ変換時の語長を５〜１６ビットの範囲で決定する語長指定入力、もう一つはスイッチ９によってサンプルレートもしくはシンボルレートに切替えられるＡ／Ｄ用クロック入力である。
バースト検出信号とは、希望波入力が発生したかどうかをモニタ（監視）して外部回路で作成される信号である。
【００１０】
Ａ／Ｄ変換器１，２は、バースト検出信号が希望波の受信を検出したことを示すまでの間、サンプリングクロック発生器４からのクロックのサンプルレートで入力信号をディジタル変換し、かつ、その使用語長は極性を示す最上位ビットおよび、振幅を示す上位数ビットである（計：上位１〜３ビット）。入力信号が希望受信入力になったとき、バースト検出信号は立ち下がり（もしくはＬレベル）となり、各スイッチ９，１０が同時に切り替わって、Ａ／Ｄ変換器１，２は、ＤＰＬＬ７で抽出したシンボルクロックのシンボルレートで動作し、かつ、その使用語長も全ビットとなる。
【００１１】
位相検出回路３は、入力されるＩ，Ｑ信号のアークタンジェントを求める等の演算を行い、位相角θを出力する。この位相角θは１段の遅延素子となるフリップフロップ５で切替えスイッチ９によって選択された方のクロックにより、１サンプルまたは１シンボル遅延がかけられ、加算器６で遅延検波される。この遅延検波出力は、サンプルレート動作時はＤＰＬＬ７に入力されてシンボルクロックを抽出するために用いられ、シンボルレート動作時は判定のため、判定回路８へ入力される。
【００１２】
本発明の構成により、希望受信入力がない間のサンプルレート動作時は、Ａ／Ｄ変換器の使用語長が少なくなり、希望受信入力が存在する間のシンボルレート動作時は、１シンボル中に一回しかＡ／Ｄ変換器が動作しないので、消費電力増大の一原因であるＡ／Ｄ変換器出力のビット変動頻度を低く抑えることができ、消費電力を少なくしたバースト受信遅延検波回路が実現できる。また、従来回路では遅延検波のための１シンボル分の遅延を得るために、遅延回路の遅延素子がＮ段（Ｎ：オーバサンプル数）必要であったが、本発明の回路においては遅延素子はＤフリップフロップ５による１段でよい。
【００１３】
以上説明した本発明の作用を、例を用いて信号の流れに沿って説明する。図２は本発明の動作を説明するタイムチャートである。
入力信号の直交検波信号Ｉ（またはＱ）が図２の最上段（ａ）に示す波形であったとする。Ａ／Ｄ変換器１，２に入力されたＩ（またはＱ）の波形は、受信入力信号が希望波であると判断されるまで、すなわち図２の２段目（ｂ）のバースト検出信号の立ち下がりまで、波形（ｃ）に示す基準サンプリングクロックのサンプルレートでＡ／Ｄ変換されるため、最下段（ｄ）のようになる。ただし、入力信号のプリアンブル期間中にバースト検出は終了し、かつ、図１のＤＰＬＬ７も、上記期間中に受信信号に同期のとれたシンボルクロックの抽出を終了しているとする。このバースト検出信号が立ち下がると同時に、各スイッチ９，１０は切り替わる。これらスイッチ切替えの結果、シンボルクロックを抽出するＤＰＬＬ７には入力信号がなくなるので、フリーラン状態となる。この時Ａ／Ｄ変換器１，２では全語長を使用できるので、その出力は受信信号に合わせて細かい変動にも対応するものとなる。よって、Ａ／Ｄ変換器の出力は図２の最下段（ｄ）のようになる。矢印はＰＡＭ（Ｐｕｌｓｅ Ａｍｐｉｌｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）された受信信号を示す。サンプルレートでＡ／Ｄ変換した場合の出力は、上位数ビットの語長しか使用しない。
【００１４】
図２の最下段（ｄ）では、サンプルレート動作時ではＡ／Ｄ変換器の出力は上位２ビットのみ使用した例であるため（ＭＳＢを符号、ＭＳＢ−１を振幅とする）、３値（＋１，−１，０）をとることができる。このサンプルレートの受信信号から、ＤＰＬＬにより入力信号に次第に同期がとれ、最後にはサンプルレートで入力する信号に対しローカルサンプルクロックの位相がロックされる。この時点からシンボルクロックに切り替えれば、シンボル毎のＡ／Ｄ変換位置は、受信入力信号のＳ／Ｎ最良点になる。
【００１５】
【発明の効果】
以上詳細に説明したように、本発明を実施することにより、バースト受信遅延検波回路のＡ／Ｄ変換器のビット変動頻度を低減させ、Ａ／Ｄ変換器での消費電力が軽減できること、および、遅延検波に必要な遅延素子数が削減できるという効果は大きい。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明を実施した場合の入力信号対Ａ／Ｄ変換器出力対応図である。
【図３】従来のバースト受信遅延検波回路の構成を示すブロック図である。
【符号の説明】
１，２，１１，１２ Ａ／Ｄ変換器
３，１３ 位相検出回路
４ サンプリングクロック発生器
５ Ｄフリップフロップ
６ 加算器（減算器）
７，１６ ＤＰＬＬ
８，１７ 判定回路
９，１０ 切替えスイッチ
１４ 遅延回路
１５ 差分器（加算器）
Claims (1)
- バースト検出信号によって語長が切替え指定され、受信信号の直交検波信号Ｉ，Ｑをサンプルレートまたはシンボルレートでそれぞれサンプリングして出力する２つのＡ／Ｄ変換器と、
該２つのＡ／Ｄ変換器から出力されるＩ，Ｑ信号により位相θを検出する位相検出回路と、
該位相検出回路の出力をサンプルレートまたはシンボルレートで１サンプルまたは１シンボル時間遅延させるフリップフロップと、
該フリップフロップの入力位相と出力位相との差分をとって出力する加算器と、
該加算器の出力を、バースト検出信号が希望波入力でないことを示すとき一方の出力端子に出力し、希望波入力を示すとき他方の出力端子に切替え出力する第１の切替えスイッチと、
該第１の切替えスイッチの一方の出力端子に接続され、前記加算器から出力されるサンプルレートで変動する位相信号からシンボルクロックを抽出するディジタル位相同期回路と、
前記第１の切替えスイッチの他方の出力端子に接続され、前記加算器から出力されるシンボルレートで変動する位相信号を判定して再生信号を出力する判定回路と、
前記サンプルレートのクロックを発生するサンプリングクロック発生器と、
バースト検出信号が希望波入力でないことを示すとき前記サンプリングクロック発生器から出力されるサンプリングクロックを出力し、バースト検出信号が希望波入力を示すとき前記ディジタル位相同期回路から出力されるシンボルクロックを切替え出力して前記２つのＡ／Ｄ変換器と前記フリップフロップとに供給する第２の切替えスイッチと
が備えられたバースト受信遅延検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29730895A JP3550235B2 (ja) | 1995-10-23 | 1995-10-23 | バースト受信遅延検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29730895A JP3550235B2 (ja) | 1995-10-23 | 1995-10-23 | バースト受信遅延検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116587A JPH09116587A (ja) | 1997-05-02 |
| JP3550235B2 true JP3550235B2 (ja) | 2004-08-04 |
Family
ID=17844835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29730895A Expired - Fee Related JP3550235B2 (ja) | 1995-10-23 | 1995-10-23 | バースト受信遅延検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3550235B2 (ja) |
-
1995
- 1995-10-23 JP JP29730895A patent/JP3550235B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09116587A (ja) | 1997-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10215289A (ja) | 同期装置 | |
| US5379323A (en) | DQPSK delay detection circuit | |
| US5546032A (en) | Clock signal regeneration method and apparatus | |
| JP2000049882A (ja) | クロック同期回路 | |
| US6577167B1 (en) | Clock signal producing circuit immediately producing clock signal synchronized with input signal | |
| JPH11177640A (ja) | 周波数シフトキーイング方式による復調器 | |
| US5463664A (en) | DQPSK delay detection circuit that produces stable clock signal in response to both I and Q signals | |
| JP3550235B2 (ja) | バースト受信遅延検波回路 | |
| US7961832B2 (en) | All-digital symbol clock recovery loop for synchronous coherent receiver systems | |
| JP2001156866A (ja) | 受信機および送受信機 | |
| JPH118659A (ja) | クロックタイミング再生方法および回路 | |
| JP2000049877A (ja) | クロックタイミング再生回路 | |
| JP2001237908A (ja) | Ｑｐｓｋ／ｑａｍ同期獲得装置 | |
| US6356612B1 (en) | Clock signal reproducing apparatus | |
| JP3252606B2 (ja) | ディジタルクロマ復調回路 | |
| JPH10215241A (ja) | クロック抽出回路 | |
| CN100481236C (zh) | 全数字式频率/相位恢复电路 | |
| JP3252670B2 (ja) | Ｐｓｋ搬送波信号再生装置 | |
| JPS63229933A (ja) | 位相同期回路 | |
| JP2937071B2 (ja) | 標本化クロック生成装置 | |
| JP3547992B2 (ja) | 同期装置及びその方法 | |
| JPH07226781A (ja) | 位相誤差検出回路およびクロック再生回路 | |
| JPH066397A (ja) | 遅延検波器 | |
| JP2002111499A (ja) | デジタル／アナログ変換装置及び数値制御発振装置 | |
| JP2528744B2 (ja) | 遅延検波回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |