JP2003158265A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JP2003158265A JP2003158265A JP2001356012A JP2001356012A JP2003158265A JP 2003158265 A JP2003158265 A JP 2003158265A JP 2001356012 A JP2001356012 A JP 2001356012A JP 2001356012 A JP2001356012 A JP 2001356012A JP 2003158265 A JP2003158265 A JP 2003158265A
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Abstract
(57)【要約】
【課題】 低オン抵抗の高耐圧電界効果トランジスタ及
びその製造方法を提供する。 【解決手段】 Ｎ＋型ＳｉＣ基板上１１に形成され、該
ＳｉＣ基板１１よりも低い不純物濃度のＮ−型のエピタ
キシャル領域２１と、エピタキシャル領域２１の表層部
の所定領域に形成され、所定深さを有する縮退していな
いＮ＋型のチャネル領域１００と、エピタキシャル領域
２１の表層部の所定領域に、チャネル領域１００と接続
するように形成され、所定深さを有する縮退したＰ＋＋
型のソース領域１１０と、チャネル領域１００の表面に
形成されたゲート絶縁膜５１と、ゲート絶縁膜５１の上
に形成されたゲート電極６１と、を具備して構成され
る。
びその製造方法を提供する。 【解決手段】 Ｎ＋型ＳｉＣ基板上１１に形成され、該
ＳｉＣ基板１１よりも低い不純物濃度のＮ−型のエピタ
キシャル領域２１と、エピタキシャル領域２１の表層部
の所定領域に形成され、所定深さを有する縮退していな
いＮ＋型のチャネル領域１００と、エピタキシャル領域
２１の表層部の所定領域に、チャネル領域１００と接続
するように形成され、所定深さを有する縮退したＰ＋＋
型のソース領域１１０と、チャネル領域１００の表面に
形成されたゲート絶縁膜５１と、ゲート絶縁膜５１の上
に形成されたゲート電極６１と、を具備して構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素等のワイ
ドバンドギャップ半導体を用いた電界効果トランジスタ
及びその製造方法に係り、特に、オン抵抗を低減する技
術に関する。
ドバンドギャップ半導体を用いた電界効果トランジスタ
及びその製造方法に係り、特に、オン抵抗を低減する技
術に関する。
【０００２】
【従来の技術】炭化珪素（以下、ＳｉＣという）はバン
ドギャップが広く、また最大絶縁破壊電界がシリコン
（以下、Ｓｉという）と比較して一桁も大きい。更に、
ＳｉＣの自然酸化物はＳｉＯ2であり、Ｓｉと同様の方
法により容易に炭化珪素の表面上に熱酸化膜を形成する
ことができる。
ドギャップが広く、また最大絶縁破壊電界がシリコン
（以下、Ｓｉという）と比較して一桁も大きい。更に、
ＳｉＣの自然酸化物はＳｉＯ2であり、Ｓｉと同様の方
法により容易に炭化珪素の表面上に熱酸化膜を形成する
ことができる。
【０００３】このため、ＳｉＣは、例えば電気自動車に
て用いる、高速／高電圧スイッチング素子、特に、高電
力ユニ／バイポーラ素子として用いた際に非常に優れた
材料となることが期待されている。
て用いる、高速／高電圧スイッチング素子、特に、高電
力ユニ／バイポーラ素子として用いた際に非常に優れた
材料となることが期待されている。
【０００４】このような電力用半導体素子としては一般
的に、ＭＯＳ構造を有するパワーＦＥＴ、とりわけ溝ゲ
ート型ＭＯＳＦＥＴ、プレーナ型ＭＯＳＦＥＴの２種類
の構造が使用される。溝ゲート型ＭＯＳＦＥＴ構造は、
プレーナ型ＭＯＳＦＥＴよりも狭い表面積で低オン抵抗
化することができ、高いチャネル密度とすることができ
るので、Ｓｉを用いた素子にあっては、溝ゲート型ＭＯ
ＳＦＥＴ構造が優れた特性を有していた。
的に、ＭＯＳ構造を有するパワーＦＥＴ、とりわけ溝ゲ
ート型ＭＯＳＦＥＴ、プレーナ型ＭＯＳＦＥＴの２種類
の構造が使用される。溝ゲート型ＭＯＳＦＥＴ構造は、
プレーナ型ＭＯＳＦＥＴよりも狭い表面積で低オン抵抗
化することができ、高いチャネル密度とすることができ
るので、Ｓｉを用いた素子にあっては、溝ゲート型ＭＯ
ＳＦＥＴ構造が優れた特性を有していた。
【０００５】ところが、ＳｉＣで溝ゲート型パワーＭＯ
ＳＦＥＴを作製すると、ＳｉＣの絶縁破壊電界がＳｉよ
り一桁も大きいので、溝底部のゲート絶縁膜に電界が集
中して絶縁電界に達し、半導体が絶縁電界に達する前に
素子が破壊するという問題が発生する。また、ドライエ
ッチングにより形成される溝の側壁、即ち、チャネル形
成面には、イオンエッチングによるダメージが生じるた
め、ＭＯＳ界面特性が劣化してチャネル抵抗が高くなる
という問題があった（特願平１０−３０８５１０号公報
記載）。
ＳＦＥＴを作製すると、ＳｉＣの絶縁破壊電界がＳｉよ
り一桁も大きいので、溝底部のゲート絶縁膜に電界が集
中して絶縁電界に達し、半導体が絶縁電界に達する前に
素子が破壊するという問題が発生する。また、ドライエ
ッチングにより形成される溝の側壁、即ち、チャネル形
成面には、イオンエッチングによるダメージが生じるた
め、ＭＯＳ界面特性が劣化してチャネル抵抗が高くなる
という問題があった（特願平１０−３０８５１０号公報
記載）。
【０００６】そこで、プレーナ型ＭＯＳＦＥＴ構造がＳ
ｉＣの電力用トランジスタ素子として再び注目を集めて
いる。図１０は、従来におけるＳｉＣプレーナ型ＭＯＳ
ＦＥＴの構造を示す断面図であり、高濃度Ｎ+型ＳｉＣ
からなるワイドバンドギャップ半導体基板１０上に、Ｎ
-型ＳｉＣからなるエピタキシャル領域２０が形成され
ている。
ｉＣの電力用トランジスタ素子として再び注目を集めて
いる。図１０は、従来におけるＳｉＣプレーナ型ＭＯＳ
ＦＥＴの構造を示す断面図であり、高濃度Ｎ+型ＳｉＣ
からなるワイドバンドギャップ半導体基板１０上に、Ｎ
-型ＳｉＣからなるエピタキシャル領域２０が形成され
ている。
【０００７】そして、該エピタキシャル領域２０の表層
部における所定領域には、Ｐ-型ベース領域３０、及び
Ｎ+型ソース領域４０が形成される。また、Ｎ-型ＳｉＣ
エピタキシャル領域２０の上にはゲート絶縁膜５０を介
してゲート電極６０が配置され、このゲート電極６０
は、層間絶縁膜７０にて覆われている。Ｐ-型ベース領
域３０、及びＮ+型ソース領域４０と接するように、ソ
ース電極８０が形成されると共に、Ｎ+型ＳｉＣ基板１
０の裏面には、ドレイン電極９０が形成されている。
部における所定領域には、Ｐ-型ベース領域３０、及び
Ｎ+型ソース領域４０が形成される。また、Ｎ-型ＳｉＣ
エピタキシャル領域２０の上にはゲート絶縁膜５０を介
してゲート電極６０が配置され、このゲート電極６０
は、層間絶縁膜７０にて覆われている。Ｐ-型ベース領
域３０、及びＮ+型ソース領域４０と接するように、ソ
ース電極８０が形成されると共に、Ｎ+型ＳｉＣ基板１
０の裏面には、ドレイン電極９０が形成されている。
【０００８】図１１は、このプレーナ型ＭＯＳＦＥＴ
の、電流の流れを模式的に示す説明図であり、同図
（ａ）はオフ時、（ｂ）はオン時をそれぞれ示してい
る。
の、電流の流れを模式的に示す説明図であり、同図
（ａ）はオフ時、（ｂ）はオン時をそれぞれ示してい
る。
【０００９】同図（ｂ）に示すように、ドレイン電極９
０とソース電極８０との間に電圧が印加された状態で、
ゲート電極６０に正の電圧が印加されると、ゲート電極
６０に対向したＰ-型ベース領域３０の表層に反転型の
チャネル領域１５０が形成され、ドレイン電極９０から
ソース電極８０へと電子を流すことが可能となる。
０とソース電極８０との間に電圧が印加された状態で、
ゲート電極６０に正の電圧が印加されると、ゲート電極
６０に対向したＰ-型ベース領域３０の表層に反転型の
チャネル領域１５０が形成され、ドレイン電極９０から
ソース電極８０へと電子を流すことが可能となる。
【００１０】また、同図（ａ）に示すように、ゲート電
極６０に印加された電圧を取り去ることによって、ドレ
イン電極９０とソース電極８０との間は電気的に絶縁さ
れる。これにより、スイッチング機能を示すことにな
る。なお、このとき素子の耐圧は、Ｐ-型ベース領域３
０とＮ-型エピタキシャル領域２０間のＰＮ接合のアバ
ランシェブレークダウン（なだれ降伏）で決まり、ゲー
ト絶縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層
（図１１（ａ）の符号１６０参照）によってシールドさ
れるから、ドレイン耐圧が高い。
極６０に印加された電圧を取り去ることによって、ドレ
イン電極９０とソース電極８０との間は電気的に絶縁さ
れる。これにより、スイッチング機能を示すことにな
る。なお、このとき素子の耐圧は、Ｐ-型ベース領域３
０とＮ-型エピタキシャル領域２０間のＰＮ接合のアバ
ランシェブレークダウン（なだれ降伏）で決まり、ゲー
ト絶縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層
（図１１（ａ）の符号１６０参照）によってシールドさ
れるから、ドレイン耐圧が高い。
【００１１】
【発明が解決しようとする課題】しかしながら、図１０
に示した如くのＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲ
ート絶縁膜５０と反転型のチャネル領域１５０との界面
に不完全な結晶構造、即ち、多量の界面準位が存在する
ことが知られている（V. V. Afanasev, M. Bassler, G.
Pensl and M. Schulz, Phys, Stat. Sol. (A) 162 (19
97) 321.）。
に示した如くのＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲ
ート絶縁膜５０と反転型のチャネル領域１５０との界面
に不完全な結晶構造、即ち、多量の界面準位が存在する
ことが知られている（V. V. Afanasev, M. Bassler, G.
Pensl and M. Schulz, Phys, Stat. Sol. (A) 162 (19
97) 321.）。
【００１２】このため、ゲート電極６０に電圧を印加し
て形成した、チャネル領域１５０表層の反転型チャネル
に多量の界面準位が存在し、これらが電子トラップとし
て働くため、チャネル移動度を大きくすることができ
ず、結果的にＳｉＣプレーナ型ＭＯＳＦＥＴのオン抵抗
が高くなってしまうという問題があった。
て形成した、チャネル領域１５０表層の反転型チャネル
に多量の界面準位が存在し、これらが電子トラップとし
て働くため、チャネル移動度を大きくすることができ
ず、結果的にＳｉＣプレーナ型ＭＯＳＦＥＴのオン抵抗
が高くなってしまうという問題があった。
【００１３】本発明は、このような従来の課題を解決す
るためになされたものであり、その目的とするところ
は、低オン抵抗の高耐圧電界効果トランジスタを提供す
ることにある。特にワイドギャップ半導体装置を対象と
し、ノーマリーオフの電圧駆動型で、チャネル領域の抵
抗が極めて小さい低オン抵抗の高耐圧電界効果トランジ
スタを提供することを目的とする。
るためになされたものであり、その目的とするところ
は、低オン抵抗の高耐圧電界効果トランジスタを提供す
ることにある。特にワイドギャップ半導体装置を対象と
し、ノーマリーオフの電圧駆動型で、チャネル領域の抵
抗が極めて小さい低オン抵抗の高耐圧電界効果トランジ
スタを提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、珪素よりバンドギャップ
の広い半導体からなるワイドバンドギャップ半導体基板
を有する電界効果トランジスタにおいて、前記ワイドバ
ンドギャップ半導体基板上に形成され、該ワイドバンド
ギャップ半導体基板よりも低い不純物濃度の第一導電型
の半導体エピタキシャル層と、前記半導体エピタキシャ
ル層の表層部の所定領域に形成され、所定深さを有する
縮退していない第一導電型のチャネル領域と、前記半導
体エピタキシャル層の表層部の所定領域に前記チャネル
領域と接続するように形成され、所定深さを有する縮退
した第二導電型のソース領域と、前記チャネル領域の表
面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上
に形成されたゲート電極と、を備えたことを特徴とす
る。
め、請求項１に記載の発明は、珪素よりバンドギャップ
の広い半導体からなるワイドバンドギャップ半導体基板
を有する電界効果トランジスタにおいて、前記ワイドバ
ンドギャップ半導体基板上に形成され、該ワイドバンド
ギャップ半導体基板よりも低い不純物濃度の第一導電型
の半導体エピタキシャル層と、前記半導体エピタキシャ
ル層の表層部の所定領域に形成され、所定深さを有する
縮退していない第一導電型のチャネル領域と、前記半導
体エピタキシャル層の表層部の所定領域に前記チャネル
領域と接続するように形成され、所定深さを有する縮退
した第二導電型のソース領域と、前記チャネル領域の表
面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上
に形成されたゲート電極と、を備えたことを特徴とす
る。
【００１５】請求項２に記載の発明は、珪素よりバンド
ギャップの広い半導体からなるワイドバンドギャップ半
導体基板を有する電界効果トランジスタにおいて、前記
ワイドバンドギャップ半導体基板上に形成され、該ワイ
ドバンドギャップ半導体基板よりも低い不純物濃度の、
第一導電型の半導体エピタキシャル層と、前記半導体エ
ピタキシャル層の表層部の所定領域に形成され、所定深
さを有する溝と、前記溝に沿って、前記半導体エピタキ
シャル層の所定領域に形成され、所定深さを有する縮退
していない第一導電型のチャネル領域と、前記半導体エ
ピタキシャル層の表層部の所定領域に、前記チャネル領
域と接続されるように形成され、所定深さを有する縮退
した第二導電型のソース領域と、少なくとも前記溝内に
おける前記チャネル領域の表面に形成されたゲート絶縁
膜と、前記溝内における前記ゲート絶縁膜の内側に形成
されたゲート電極と、を備えたことを特徴とする。
ギャップの広い半導体からなるワイドバンドギャップ半
導体基板を有する電界効果トランジスタにおいて、前記
ワイドバンドギャップ半導体基板上に形成され、該ワイ
ドバンドギャップ半導体基板よりも低い不純物濃度の、
第一導電型の半導体エピタキシャル層と、前記半導体エ
ピタキシャル層の表層部の所定領域に形成され、所定深
さを有する溝と、前記溝に沿って、前記半導体エピタキ
シャル層の所定領域に形成され、所定深さを有する縮退
していない第一導電型のチャネル領域と、前記半導体エ
ピタキシャル層の表層部の所定領域に、前記チャネル領
域と接続されるように形成され、所定深さを有する縮退
した第二導電型のソース領域と、少なくとも前記溝内に
おける前記チャネル領域の表面に形成されたゲート絶縁
膜と、前記溝内における前記ゲート絶縁膜の内側に形成
されたゲート電極と、を備えたことを特徴とする。
【００１６】請求項３に記載の発明は、前記縮退してい
ない第一導電型のチャネル領域は、前記ゲート電極に正
の電圧を印加したとき、前記チャネル領域表層に、電子
濃度が非常に大きい縮退した状態が実現される程度の不
純物濃度とされることを特徴とする。
ない第一導電型のチャネル領域は、前記ゲート電極に正
の電圧を印加したとき、前記チャネル領域表層に、電子
濃度が非常に大きい縮退した状態が実現される程度の不
純物濃度とされることを特徴とする。
【００１７】請求項４に記載の発明は、第二導電型の低
濃度ソース領域が、前記縮退した第二導電型のソース領
域と接続するように形成されていることを特徴とする。
濃度ソース領域が、前記縮退した第二導電型のソース領
域と接続するように形成されていることを特徴とする。
【００１８】請求項５に記載の発明は、前記ワイドバン
ドギャップ半導体基板の裏面に、ドレイン電極を形成し
たことを特徴とする。
ドギャップ半導体基板の裏面に、ドレイン電極を形成し
たことを特徴とする。
【００１９】請求項６に記載の発明は、前記ワイドバン
ドギャップ半導体基板として、炭化珪素半導体からなる
ものを用いたことを特徴とする。
ドギャップ半導体基板として、炭化珪素半導体からなる
ものを用いたことを特徴とする。
【００２０】請求項７に記載の発明は、珪素よりバンド
ギャップの広い半導体からなるワイドバンドギャップ半
導体基板を有する電界効果トランジスタを製造する方法
において、前記ワイドバンドギャップ半導体基板上に、
該ワイドバンドギャップ半導体基板よりも低い不純物濃
度の第一導電型の半導体エピタキシャル層を形成する第
１ａのステップと、前記半導体エピタキシャル層の表層
部の所定領域に、所定深さを有する縮退していない第一
導電型のチャネル領域を形成する第２ａのステップと、
前記半導体エピタキシャル層の表層部の所定領域に、前
記チャネル領域と接続するように、所定深さを有する縮
退した第二導電型のソース領域を形成する第３ａのステ
ップと、前記チャネル領域の表面にゲート絶縁膜を形成
する第４ａのステップと、前記ゲート絶縁膜の上にゲー
ト電極を形成する５ａのステップと、を備えたことを特
徴とする。
ギャップの広い半導体からなるワイドバンドギャップ半
導体基板を有する電界効果トランジスタを製造する方法
において、前記ワイドバンドギャップ半導体基板上に、
該ワイドバンドギャップ半導体基板よりも低い不純物濃
度の第一導電型の半導体エピタキシャル層を形成する第
１ａのステップと、前記半導体エピタキシャル層の表層
部の所定領域に、所定深さを有する縮退していない第一
導電型のチャネル領域を形成する第２ａのステップと、
前記半導体エピタキシャル層の表層部の所定領域に、前
記チャネル領域と接続するように、所定深さを有する縮
退した第二導電型のソース領域を形成する第３ａのステ
ップと、前記チャネル領域の表面にゲート絶縁膜を形成
する第４ａのステップと、前記ゲート絶縁膜の上にゲー
ト電極を形成する５ａのステップと、を備えたことを特
徴とする。
【００２１】請求項８に記載の発明は、珪素よりバンド
ギャップの広い半導体からなるワイドバンドギャップ半
導体基板を有する電界効果トランジスタを製造する方法
において、前記ワイドバンドギャップ半導体基板上に、
該ワイドバンドギャップ半導体基板よりも低い不純物濃
度の、第一導電型の半導体エピタキシャル層を形成する
第１ｂのステップと、前記半導体エピタキシャル層の表
層部の所定領域に、所定深さを有する第二導電型の低濃
度ソース領域を形成する第２ｂのステップと、前記半導
体エピタキシャル層の所定領域に、前記低濃度ソース領
域と接続されるように、所定深さを有する縮退していな
い第一導電型のチャネル領域を形成する第３ｂのステッ
プと、前記半導体エピタキシャル層の表層部に、縮退し
ている第二導電型のソース領域を形成する第４ｂのステ
ップと、前記半導体エピタキシャル層の表層部の、前記
縮退していない第一導電型のチャネル領域を形成した部
位に、所定深さを有する溝を形成する第５ｂのステップ
と、少なくとも前記溝内における前記第一導電型のチャ
ネル領域の表面にゲート絶縁膜を形成する第６ｂのステ
ップと、前記溝内における前記ゲート絶縁膜の内側にゲ
ート電極を形成する第７ｂのステップと、を備えたこと
を特徴とする。
ギャップの広い半導体からなるワイドバンドギャップ半
導体基板を有する電界効果トランジスタを製造する方法
において、前記ワイドバンドギャップ半導体基板上に、
該ワイドバンドギャップ半導体基板よりも低い不純物濃
度の、第一導電型の半導体エピタキシャル層を形成する
第１ｂのステップと、前記半導体エピタキシャル層の表
層部の所定領域に、所定深さを有する第二導電型の低濃
度ソース領域を形成する第２ｂのステップと、前記半導
体エピタキシャル層の所定領域に、前記低濃度ソース領
域と接続されるように、所定深さを有する縮退していな
い第一導電型のチャネル領域を形成する第３ｂのステッ
プと、前記半導体エピタキシャル層の表層部に、縮退し
ている第二導電型のソース領域を形成する第４ｂのステ
ップと、前記半導体エピタキシャル層の表層部の、前記
縮退していない第一導電型のチャネル領域を形成した部
位に、所定深さを有する溝を形成する第５ｂのステップ
と、少なくとも前記溝内における前記第一導電型のチャ
ネル領域の表面にゲート絶縁膜を形成する第６ｂのステ
ップと、前記溝内における前記ゲート絶縁膜の内側にゲ
ート電極を形成する第７ｂのステップと、を備えたこと
を特徴とする。
【００２２】
【発明の効果】請求項１に記載の発明によれば、ゲート
電極に正の電圧を印加することで第一導電型チャネル領
域の表層に高濃度の電子が誘起され電子濃度が非常に大
きい縮退した状態となり、半導体表層におけるＰ+／Ｎ+
接合でのトンネル現象を利用し、ドレイン・ソース間に
トンネル効果による大きなトンネル電流を流すことがで
きる。トンネル電流の大きさは第一導電型チャネル領域
の表層に誘起される電子の濃度に依存するので、ドレイ
ン電流はゲート電極に印加する電圧により制御すること
ができる。
電極に正の電圧を印加することで第一導電型チャネル領
域の表層に高濃度の電子が誘起され電子濃度が非常に大
きい縮退した状態となり、半導体表層におけるＰ+／Ｎ+
接合でのトンネル現象を利用し、ドレイン・ソース間に
トンネル効果による大きなトンネル電流を流すことがで
きる。トンネル電流の大きさは第一導電型チャネル領域
の表層に誘起される電子の濃度に依存するので、ドレイ
ン電流はゲート電極に印加する電圧により制御すること
ができる。
【００２３】更に、このトンネル電流は、酸化膜／Ｓｉ
Ｃ界面からの影響が少なく、また、通常のＰＮ接合の注
入による拡散電流と同等であるので、反転型のチャネル
と比較して飛躍的にチャネル抵抗を低減することができ
る。また、素子の耐圧は、第二導電型のソース領域と第
一導電型の半導体エピタキシャル層とのＰＮ接合のアバ
ランシェブレークダウンで決まるように設計できるた
め、破壊耐量を大きくすることができる。
Ｃ界面からの影響が少なく、また、通常のＰＮ接合の注
入による拡散電流と同等であるので、反転型のチャネル
と比較して飛躍的にチャネル抵抗を低減することができ
る。また、素子の耐圧は、第二導電型のソース領域と第
一導電型の半導体エピタキシャル層とのＰＮ接合のアバ
ランシェブレークダウンで決まるように設計できるた
め、破壊耐量を大きくすることができる。
【００２４】以上より、請求項１に記載の発明によれ
ば、ノーマリーオフの電圧駆動型で、チャネル領域の抵
抗が極めて小さい低オン抵抗の高耐圧電界効果トランジ
スタを得ることができる。
ば、ノーマリーオフの電圧駆動型で、チャネル領域の抵
抗が極めて小さい低オン抵抗の高耐圧電界効果トランジ
スタを得ることができる。
【００２５】請求項２に記載の発明によれば、溝ゲート
型構造としたことで、請求項１に記載した効果に加え、
更に、より狭い表面積で低オン抵抗化でき、高いチャネ
ル密度とすることができる。
型構造としたことで、請求項１に記載した効果に加え、
更に、より狭い表面積で低オン抵抗化でき、高いチャネ
ル密度とすることができる。
【００２６】請求項３に記載の発明によれば、ドレイン
電極とソース電極との間に電圧が印加された状態で、ゲ
ート電極に電圧を印加しない場合は、第一導電型のチャ
ネル領域の電子濃度は、第二導電型のソース領域にトン
ネル電流を流すことができるほど十分に高くない（縮退
していない）ので、第一導電型のチャネル領域と第二導
電型のソース領域は逆方向バイアスになり、ソース・ド
レイン間には電流が流れない。
電極とソース電極との間に電圧が印加された状態で、ゲ
ート電極に電圧を印加しない場合は、第一導電型のチャ
ネル領域の電子濃度は、第二導電型のソース領域にトン
ネル電流を流すことができるほど十分に高くない（縮退
していない）ので、第一導電型のチャネル領域と第二導
電型のソース領域は逆方向バイアスになり、ソース・ド
レイン間には電流が流れない。
【００２７】一方でゲート電極に正の電圧を印加する
と、第一導電型チャネル領域の表層に高濃度の電子が誘
起されて電子濃度が非常に大きい縮退した状態が実現さ
れ、ドレイン・ソース間にトンネル効果による大きなト
ンネル電流を流すことができる。また、トンネル電流の
大きさは第一導電型チャネル領域の表層に誘起される電
子の濃度に依存するため、ドレイン電流はゲート電極に
印加する電圧により制御できる。
と、第一導電型チャネル領域の表層に高濃度の電子が誘
起されて電子濃度が非常に大きい縮退した状態が実現さ
れ、ドレイン・ソース間にトンネル効果による大きなト
ンネル電流を流すことができる。また、トンネル電流の
大きさは第一導電型チャネル領域の表層に誘起される電
子の濃度に依存するため、ドレイン電流はゲート電極に
印加する電圧により制御できる。
【００２８】以上より、請求項３に記載の発明によれ
ば、電界効果トランジスタのスイッチング機能を、ＭＯ
Ｓゲートの印加電圧により効果的に行うことができる。
ば、電界効果トランジスタのスイッチング機能を、ＭＯ
Ｓゲートの印加電圧により効果的に行うことができる。
【００２９】請求項４に記載の発明によれば、第二導電
型の低濃度ソース領域を、縮退した第二導電型のソース
領域と接続するように設けたことで、素子の耐圧はこの
第二導電型の低濃度ソース領域と第一導電型の半導体エ
ピタキシャル層とのＰＮ接合のアバランシェブレークダ
ウンで決まるように設計でき、破壊耐量をより大きなも
のにできる。
型の低濃度ソース領域を、縮退した第二導電型のソース
領域と接続するように設けたことで、素子の耐圧はこの
第二導電型の低濃度ソース領域と第一導電型の半導体エ
ピタキシャル層とのＰＮ接合のアバランシェブレークダ
ウンで決まるように設計でき、破壊耐量をより大きなも
のにできる。
【００３０】請求項５に記載の発明によれば、縦型構造
の電力用トランジスタを作製できるので、横型構造と比
較して、より狭い表面積で低オン抵抗化ができる。
の電力用トランジスタを作製できるので、横型構造と比
較して、より狭い表面積で低オン抵抗化ができる。
【００３１】請求項６に記載の発明によれば、ワイドバ
ンドギャップ半導体基板として、最大絶縁破壊電界が珪
素と比較して一桁も大きいＳｉＣからなるものを用いる
ので、電気的な耐圧特性に優れ、高耐圧化が容易とな
る。
ンドギャップ半導体基板として、最大絶縁破壊電界が珪
素と比較して一桁も大きいＳｉＣからなるものを用いる
ので、電気的な耐圧特性に優れ、高耐圧化が容易とな
る。
【００３２】請求項７に記載の発明方法によれば、プレ
ーナ型の電界効果トランジスタを容易に作製することが
できる。
ーナ型の電界効果トランジスタを容易に作製することが
できる。
【００３３】請求項８に記載の発明方法によれば、ゲー
ト溝型電界効果トランジスタを容易に作成することがで
きる。
ト溝型電界効果トランジスタを容易に作成することがで
きる。
【００３４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。なお、本実施形態では、ゲート絶縁
膜上にポリシリコン電極を形成するＭＩＳ型電界効果ト
ランジスタを例に説明するが、ゲート電極にショットキ
ーメタルを用いたＭＥＳＦＥＴ型とすることも可能であ
る。
基づいて説明する。なお、本実施形態では、ゲート絶縁
膜上にポリシリコン電極を形成するＭＩＳ型電界効果ト
ランジスタを例に説明するが、ゲート電極にショットキ
ーメタルを用いたＭＥＳＦＥＴ型とすることも可能であ
る。
【００３５】また、以下では、第一導電型としてＮ型、
第二導電型としてＰ型を例に説明する。更に、本発明の
主旨を逸脱しない範囲での変形を含むことは言うまでも
ない。
第二導電型としてＰ型を例に説明する。更に、本発明の
主旨を逸脱しない範囲での変形を含むことは言うまでも
ない。
【００３６】［第１の実施形態；プレーナ型パワートン
ネル電界効果トランジスタ（その１）］図１は、本発明
の、第１の実施形態に係るＳｉＣプレーナ型パワートン
ネル電界効果トランジスタの、単位セルの断面図であ
る。
ネル電界効果トランジスタ（その１）］図１は、本発明
の、第１の実施形態に係るＳｉＣプレーナ型パワートン
ネル電界効果トランジスタの、単位セルの断面図であ
る。
【００３７】同図に示すように、ドレイン領域となるＮ
+型ＳｉＣ基板１１上に、Ｎ-型エピタキシャル領域２１
が積層されたウエハにおいて、Ｎ-型エピタキシャル領
域２１の所定の領域に、縮退した（即ち、フェルミ準位
が価電子帯にあるように不純物密度が多くなっている）
Ｐ++型のソース領域１１０が形成されている。
+型ＳｉＣ基板１１上に、Ｎ-型エピタキシャル領域２１
が積層されたウエハにおいて、Ｎ-型エピタキシャル領
域２１の所定の領域に、縮退した（即ち、フェルミ準位
が価電子帯にあるように不純物密度が多くなっている）
Ｐ++型のソース領域１１０が形成されている。
【００３８】同様に、Ｎ-型エピタキシャル領域２１の
所定の領域に、縮退していないＮ+型チャネル領域１０
０が形成されている。また、Ｎ+型チャネル領域１００
の表面には、ゲート絶縁膜５１を介してゲート電極６１
が配置され、ゲート電極６１は層間絶縁膜７１にて覆わ
れている。ここで、Ｎ+チャネル領域１００は、ゲート
電極６１に正の電圧を印加した時、チャネル領域１００
の表層に、電子濃度が非常に大きい縮退した状態が実現
される程度の大きな不純物濃度となるように設計されて
いる。
所定の領域に、縮退していないＮ+型チャネル領域１０
０が形成されている。また、Ｎ+型チャネル領域１００
の表面には、ゲート絶縁膜５１を介してゲート電極６１
が配置され、ゲート電極６１は層間絶縁膜７１にて覆わ
れている。ここで、Ｎ+チャネル領域１００は、ゲート
電極６１に正の電圧を印加した時、チャネル領域１００
の表層に、電子濃度が非常に大きい縮退した状態が実現
される程度の大きな不純物濃度となるように設計されて
いる。
【００３９】また、Ｐ++型ソース領域１１０上には、ソ
ース電極８１が形成されるとともに、Ｎ+型ＳｉＣ基板
１１の裏面にはドレイン電極９１が形成されている。
ース電極８１が形成されるとともに、Ｎ+型ＳｉＣ基板
１１の裏面にはドレイン電極９１が形成されている。
【００４０】次に、本実施形態に係るＳｉＣプレーナ型
パワートンネル電界効果トランジスタの製造方法の一例
を、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）に示す断
面図を参照しながら説明する。
パワートンネル電界効果トランジスタの製造方法の一例
を、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）に示す断
面図を参照しながら説明する。
【００４１】まず、図２（ａ）の工程では、Ｎ+型Ｓｉ
Ｃ基板１１の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ
１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエピ
タキシャル領域２１を形成する（第１ａのステップ）。
Ｃ基板１１の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ
１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエピ
タキシャル領域２１を形成する（第１ａのステップ）。
【００４２】次いで、同図（ｂ）の工程では、マスク材
１３０を用いて、Ｎ-型ＳｉＣエピタキシャル領域２１
の所定の領域に、例えば、１００〜１０００℃の高温で
燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、
Ｎ+型（縮退していない）チャネル領域１００を形成す
る（第２ａのステップ）。この際、総ドーズ量は、例え
ば１Ｅ１４〜１Ｅ１６／ｃｍ2である。Ｎ型不純物とし
ては、燐の他に窒素、ヒ素等を用いてもよい。
１３０を用いて、Ｎ-型ＳｉＣエピタキシャル領域２１
の所定の領域に、例えば、１００〜１０００℃の高温で
燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、
Ｎ+型（縮退していない）チャネル領域１００を形成す
る（第２ａのステップ）。この際、総ドーズ量は、例え
ば１Ｅ１４〜１Ｅ１６／ｃｍ2である。Ｎ型不純物とし
ては、燐の他に窒素、ヒ素等を用いてもよい。
【００４３】図２（ｃ）の工程では、マスク材１３１を
用いて、例えば、１００〜１０００℃の高温でアルミニ
ウムイオンを１００〜５ＭｅＶの加速電圧で多段注入
し、Ｐ ++型（縮退している）ソース領域１１０を形成す
る（第３ａのステップ）。この際、総ドーズ量は、例え
ば、１Ｅ１４〜１Ｅ１７／ｃｍ2である。Ｐ型不純物と
してはアルミニウムの他にほう素、ガリウムなどを用い
てもよい。
用いて、例えば、１００〜１０００℃の高温でアルミニ
ウムイオンを１００〜５ＭｅＶの加速電圧で多段注入
し、Ｐ ++型（縮退している）ソース領域１１０を形成す
る（第３ａのステップ）。この際、総ドーズ量は、例え
ば、１Ｅ１４〜１Ｅ１７／ｃｍ2である。Ｐ型不純物と
してはアルミニウムの他にほう素、ガリウムなどを用い
てもよい。
【００４４】なお、この例ではＮ+型チャネル領域１０
０を形成するための燐イオン注入を先に行ったが、Ｐ++
型ソース領域１１０を形成するためのアルミニウムイオ
ン注入を先に行った後に、Ｎ+型チャネル領域１００を
形成するための燐イオン注入を行うようにすることも可
能である。
０を形成するための燐イオン注入を先に行ったが、Ｐ++
型ソース領域１１０を形成するためのアルミニウムイオ
ン注入を先に行った後に、Ｎ+型チャネル領域１００を
形成するための燐イオン注入を行うようにすることも可
能である。
【００４５】次いで、図３（ｄ）の工程では、例えば、
１０００〜１８００℃での熱処理を行い、注入した不純
物を活性化する。
１０００〜１８００℃での熱処理を行い、注入した不純
物を活性化する。
【００４６】図３（ｅ）の工程では、Ｎ+型チャネル領
域１００の上面を含むエピタキシャル領域２１の表面に
ゲート絶縁膜５１を、例えば、９００〜１３００℃での
熱酸化により形成する（第４ａのステップ）。その後、
例えばポリシリコンによりゲート電極６１を形成する
（第５ａのステップ）。
域１００の上面を含むエピタキシャル領域２１の表面に
ゲート絶縁膜５１を、例えば、９００〜１３００℃での
熱酸化により形成する（第４ａのステップ）。その後、
例えばポリシリコンによりゲート電極６１を形成する
（第５ａのステップ）。
【００４７】図３（ｆ）の工程では、ＳｉＣ基板１１裏
面にドレイン電極９１として金属膜を蒸着する。また、
層間絶縁膜７１を形成した後にコンタクトホールを開孔
し、Ｐ++型ソース領域１１０上にソース電極８１を形成
する。そして、例えば６００〜１４００℃程度で熱処理
してオーミック電極とする。このような手順により、図
１に示した電界効果トランジスタが完成する。
面にドレイン電極９１として金属膜を蒸着する。また、
層間絶縁膜７１を形成した後にコンタクトホールを開孔
し、Ｐ++型ソース領域１１０上にソース電極８１を形成
する。そして、例えば６００〜１４００℃程度で熱処理
してオーミック電極とする。このような手順により、図
１に示した電界効果トランジスタが完成する。
【００４８】図４は、上記した電界効果トランジスタに
おける電子の流れを模式的に示す説明図であり、以下、
同図を参照して、この電界効果トランジスタの動作につ
いて説明する。
おける電子の流れを模式的に示す説明図であり、以下、
同図を参照して、この電界効果トランジスタの動作につ
いて説明する。
【００４９】図４（ａ）は、電界効果トランジスタがオ
フ時の状態を示しており、ドレイン電極９１とソース電
極８１との間に電圧が印加された状態で、ゲート電極６
１に電圧が印加されない場合は、Ｎ+型チャネル領域１
００の電子濃度は、Ｐ++型ソース領域１１０にトンネル
電流を流すことができるほど十分に高くない（縮退して
いない）ので、チャネル領域１００とソース領域１１０
は、ドレイン電極９１に印加された電圧で逆方向バイア
スになり、ソース・ドレイン間には電流が流れない。
フ時の状態を示しており、ドレイン電極９１とソース電
極８１との間に電圧が印加された状態で、ゲート電極６
１に電圧が印加されない場合は、Ｎ+型チャネル領域１
００の電子濃度は、Ｐ++型ソース領域１１０にトンネル
電流を流すことができるほど十分に高くない（縮退して
いない）ので、チャネル領域１００とソース領域１１０
は、ドレイン電極９１に印加された電圧で逆方向バイア
スになり、ソース・ドレイン間には電流が流れない。
【００５０】なお、このとき素子の耐圧は、Ｐ++型ソー
ス領域１１０とＮ-型エピタキシャル領域２１間のＰＮ
接合のアバランシェブレークダウンで決まり、ゲート絶
縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層によ
ってシールドされるから、ドレイン耐圧が高い。
ス領域１１０とＮ-型エピタキシャル領域２１間のＰＮ
接合のアバランシェブレークダウンで決まり、ゲート絶
縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層によ
ってシールドされるから、ドレイン耐圧が高い。
【００５１】一方で、図４（ｂ）に示すように、ゲート
電極６１に正の電圧を印加すると、Ｎ+型チャネル領域
１００の表層に高濃度の電子が誘起されて電子濃度が非
常に大きい縮退した領域１７０が形成され、この縮退し
た領域１７０とＰ++型ソース領域１１０間のＰＮ接合境
界にできる空乏層の幅も１０ｎｍ程度の薄さとなる。こ
の空乏層を電子がトンネル現象で通過できるようになる
ため、チャネル領域１００からソース領域１１０へと、
トンネル効果による大きなトンネル電流を流すことがで
きる。
電極６１に正の電圧を印加すると、Ｎ+型チャネル領域
１００の表層に高濃度の電子が誘起されて電子濃度が非
常に大きい縮退した領域１７０が形成され、この縮退し
た領域１７０とＰ++型ソース領域１１０間のＰＮ接合境
界にできる空乏層の幅も１０ｎｍ程度の薄さとなる。こ
の空乏層を電子がトンネル現象で通過できるようになる
ため、チャネル領域１００からソース領域１１０へと、
トンネル効果による大きなトンネル電流を流すことがで
きる。
【００５２】その結果、ノーマリーオフの電圧駆動型
で、チャネル領域の抵抗が極めて小さい低オン抵抗の高
耐圧電界効果トランジスタを得ることができる。
で、チャネル領域の抵抗が極めて小さい低オン抵抗の高
耐圧電界効果トランジスタを得ることができる。
【００５３】特に本発明の方法を適用することにより、
ゲート電極６１に正の電圧を印加することで、半導体表
層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ド
レイン・ソース間にトンネル効果による大きなトンネル
電流を流すことができる。トンネル電流の大きさは、Ｎ
+型チャネル領域１００の表層に誘起される電子の濃度
に依存するため、ドレイン電流はゲート電極６１に印加
する電圧により制御することができる。
ゲート電極６１に正の電圧を印加することで、半導体表
層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ド
レイン・ソース間にトンネル効果による大きなトンネル
電流を流すことができる。トンネル電流の大きさは、Ｎ
+型チャネル領域１００の表層に誘起される電子の濃度
に依存するため、ドレイン電流はゲート電極６１に印加
する電圧により制御することができる。
【００５４】更に、このトンネル電流は、酸化膜／Ｓｉ
Ｃ界面からの影響が少なく、また、通常のＰＮ接合の注
入による拡散電流と同等であるため、反転型のチャネル
と比較して飛躍的にチャネル抵抗を低減することができ
る。更に、素子の耐圧は、Ｐ ++型ソース領域１１０と、
Ｎ-型エピタキシャル層２１との間の、ＰＮ接合のアバ
ランシェブレークダウンで決まるように設計することが
できるため、破壊耐量を大きくでき、ドレイン耐圧が高
い。
Ｃ界面からの影響が少なく、また、通常のＰＮ接合の注
入による拡散電流と同等であるため、反転型のチャネル
と比較して飛躍的にチャネル抵抗を低減することができ
る。更に、素子の耐圧は、Ｐ ++型ソース領域１１０と、
Ｎ-型エピタキシャル層２１との間の、ＰＮ接合のアバ
ランシェブレークダウンで決まるように設計することが
できるため、破壊耐量を大きくでき、ドレイン耐圧が高
い。
【００５５】［第２の実施形態；ゲート溝型パワートン
ネル電界効果トランジスタ］図５は、本発明の第２の実
施形態に係るＳｉＣゲート溝型パワートンネル電界効果
トランジスタの単位セルの断面図である。同図に示すよ
うに、ドレイン領域となるＮ+型ＳｉＣ基板１２上に、
Ｎ-型エピタキシャル領域２２が積層されたウエハにお
いて、エピタキシャル領域２２の一主面の所定の領域に
は溝１４０が形成されている。そして、この溝１４０に
沿って、縮退していないＮ+型チャネル領域１０１が形
成される。
ネル電界効果トランジスタ］図５は、本発明の第２の実
施形態に係るＳｉＣゲート溝型パワートンネル電界効果
トランジスタの単位セルの断面図である。同図に示すよ
うに、ドレイン領域となるＮ+型ＳｉＣ基板１２上に、
Ｎ-型エピタキシャル領域２２が積層されたウエハにお
いて、エピタキシャル領域２２の一主面の所定の領域に
は溝１４０が形成されている。そして、この溝１４０に
沿って、縮退していないＮ+型チャネル領域１０１が形
成される。
【００５６】また、エピタキシャル領域２２の所定の領
域に、縮退した（即ち、フェルミ準位が価電子帯にある
ように不純物密度が多くなっている）Ｐ++型ソース領域
１１１が、Ｎ+型チャネル領域１０１と接続されるよう
に形成されている。更に、溝１４０にはゲート絶縁膜５
２を介してゲート電極６２が埋め込まれ、該ゲート電極
６２は、層間絶縁膜７２にて覆われている。Ｐ++型ソー
ス領域１１１上にはソース電極８２が形成される。そし
て、Ｎ+型ＳｉＣ基板１２の裏面にはドレイン電極９２
が形成されている。
域に、縮退した（即ち、フェルミ準位が価電子帯にある
ように不純物密度が多くなっている）Ｐ++型ソース領域
１１１が、Ｎ+型チャネル領域１０１と接続されるよう
に形成されている。更に、溝１４０にはゲート絶縁膜５
２を介してゲート電極６２が埋め込まれ、該ゲート電極
６２は、層間絶縁膜７２にて覆われている。Ｐ++型ソー
ス領域１１１上にはソース電極８２が形成される。そし
て、Ｎ+型ＳｉＣ基板１２の裏面にはドレイン電極９２
が形成されている。
【００５７】次に、本実施形態に係るＳｉＣゲート溝型
パワートンネル電界効果トランジスタの製造方法の一例
を、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）に示す断
面図を参照しながら説明する。
パワートンネル電界効果トランジスタの製造方法の一例
を、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）に示す断
面図を参照しながら説明する。
【００５８】まず、図６（ａ）の工程では、Ｎ+型Ｓｉ
Ｃ基板１２の上に、例えば、不純物濃度が１Ｅ１４〜１
Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエ
ピタキシャル領域２２が形成される（第１ｂのステッ
プ）。
Ｃ基板１２の上に、例えば、不純物濃度が１Ｅ１４〜１
Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエ
ピタキシャル領域２２が形成される（第１ｂのステッ
プ）。
【００５９】図６（ｂ）の工程では、マスク材１３２を
用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の
領域に、例えば１００〜１０００℃の高温で、ほう素イ
オンを１００〜５ＭｅＶの加速電圧で多段注入し、Ｐ-
型（低濃度）ソース領域１２０を形成する（第２ｂのス
テップ）。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／
ｃｍ2である。Ｐ型不純物としては、ほう素の他にアル
ミニウム、ガリウムなどを用いてもよい。
用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の
領域に、例えば１００〜１０００℃の高温で、ほう素イ
オンを１００〜５ＭｅＶの加速電圧で多段注入し、Ｐ-
型（低濃度）ソース領域１２０を形成する（第２ｂのス
テップ）。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／
ｃｍ2である。Ｐ型不純物としては、ほう素の他にアル
ミニウム、ガリウムなどを用いてもよい。
【００６０】図６（ｃ）の工程では、マスク材１３３を
用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の
領域に、例えば１００〜１０００℃の高温で燐イオンを
１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+型（縮
退していない）チャネル領域１０１を形成する（第３ｂ
のステップ）。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１
６／ｃｍ2である。Ｎ型不純物としては燐の他に窒素、
ヒ素などを用いてもよい。
用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の
領域に、例えば１００〜１０００℃の高温で燐イオンを
１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+型（縮
退していない）チャネル領域１０１を形成する（第３ｂ
のステップ）。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１
６／ｃｍ2である。Ｎ型不純物としては燐の他に窒素、
ヒ素などを用いてもよい。
【００６１】図７（ｄ）の工程では、例えば１００〜１
０００℃の高温でアルミニウムイオンを１００〜３Ｍｅ
Ｖの加速電圧で多段注入し、Ｐ++型（縮退している）ソ
ース領域１１１を形成する（第４ｂのステップ）。総ド
ーズ量は、例えば１Ｅ１４〜１Ｅ１７／ｃｍ2である。
Ｐ型不純物としてはアルミニウムの他にほう素、ガリウ
ムなどを用いてもよい。
０００℃の高温でアルミニウムイオンを１００〜３Ｍｅ
Ｖの加速電圧で多段注入し、Ｐ++型（縮退している）ソ
ース領域１１１を形成する（第４ｂのステップ）。総ド
ーズ量は、例えば１Ｅ１４〜１Ｅ１７／ｃｍ2である。
Ｐ型不純物としてはアルミニウムの他にほう素、ガリウ
ムなどを用いてもよい。
【００６２】その後、例えば１０００〜１８００℃での
熱処理を行い、注入した不純物を活性化する。
熱処理を行い、注入した不純物を活性化する。
【００６３】なお、この例では、Ｐ-型ソース領域１２
０→Ｎ+型チャネル領域１０１→Ｐ++型ソース領域１１
１の順に形成したが、各領域の形成順序はこれに限定さ
れるものではない。
０→Ｎ+型チャネル領域１０１→Ｐ++型ソース領域１１
１の順に形成したが、各領域の形成順序はこれに限定さ
れるものではない。
【００６４】図７（ｅ）の工程では、マスク材１３４を
用いてＰ++ソース領域１１１の一主面の所定の領域に、
深さ方向にＮ+型チャネル領域１０１を貫通してＮ-型Ｓ
ｉＣエピタキシャル領域２２に達するように、例えば
０．１〜５μｍの深さの溝１４０を形成する（第５ｂの
ステップ）。なお、溝１４０の底面は曲面であってもよ
いし、溝の断面形状はＶ字型溝のように底面が無い形状
であってもよい。
用いてＰ++ソース領域１１１の一主面の所定の領域に、
深さ方向にＮ+型チャネル領域１０１を貫通してＮ-型Ｓ
ｉＣエピタキシャル領域２２に達するように、例えば
０．１〜５μｍの深さの溝１４０を形成する（第５ｂの
ステップ）。なお、溝１４０の底面は曲面であってもよ
いし、溝の断面形状はＶ字型溝のように底面が無い形状
であってもよい。
【００６５】図７（ｆ）の工程では、溝１４０の表面に
ゲート絶縁膜５２を例えば９００〜１３００℃での熱酸
化により形成する（第６ｂのステップ）。次に、例えば
ポリシリコンによりゲート電極６２を形成する（第７ｂ
のステップ）。その後、特に図示しないが、ＳｉＣ基板
１２裏面にドレイン電極９２として金属膜を蒸着する。
また、層間絶縁膜７２を形成した後にコンタクトホール
を開孔し、Ｐ++型ソース領域１１１上にソース電極８２
（図５参照）を形成する。そして、例えば６００〜１４
００℃程度で熱処理してオーミック電極とする。こうし
て、図５に示した電界効果トランジスタが完成する。
ゲート絶縁膜５２を例えば９００〜１３００℃での熱酸
化により形成する（第６ｂのステップ）。次に、例えば
ポリシリコンによりゲート電極６２を形成する（第７ｂ
のステップ）。その後、特に図示しないが、ＳｉＣ基板
１２裏面にドレイン電極９２として金属膜を蒸着する。
また、層間絶縁膜７２を形成した後にコンタクトホール
を開孔し、Ｐ++型ソース領域１１１上にソース電極８２
（図５参照）を形成する。そして、例えば６００〜１４
００℃程度で熱処理してオーミック電極とする。こうし
て、図５に示した電界効果トランジスタが完成する。
【００６６】次に、この電界効果トランジスタの動作に
ついて説明する。図８は、第２の実施形態に係る電界効
果トランジスタの、電子の流れを模式的に示す説明図で
あり、同図（ａ）はオフ時、（ｂ）はオン時の状態を示
している。ドレイン電極９２とソース電極８２との間に
電圧が印加された状態で、ゲート電極６２に電圧が印加
されない場合には、図８（ａ）に示すように、Ｎ+型チ
ャネル領域１０１の電子濃度は、Ｐ++型ソース領域１１
１にトンネル電流を流すことができるほど十分に高くな
い（縮退していない）ので、チャネル領域１０１とソー
ス領域１１１はドレイン電極９２に印加された電圧で逆
方向バイアスとなり、ソース・ドレイン間には電流が流
れない。
ついて説明する。図８は、第２の実施形態に係る電界効
果トランジスタの、電子の流れを模式的に示す説明図で
あり、同図（ａ）はオフ時、（ｂ）はオン時の状態を示
している。ドレイン電極９２とソース電極８２との間に
電圧が印加された状態で、ゲート電極６２に電圧が印加
されない場合には、図８（ａ）に示すように、Ｎ+型チ
ャネル領域１０１の電子濃度は、Ｐ++型ソース領域１１
１にトンネル電流を流すことができるほど十分に高くな
い（縮退していない）ので、チャネル領域１０１とソー
ス領域１１１はドレイン電極９２に印加された電圧で逆
方向バイアスとなり、ソース・ドレイン間には電流が流
れない。
【００６７】このとき、素子の耐圧は、Ｐ-型ソース領
域１２０とＮ-型エピタキシャル領域２２間のＰＮ接合
のアバランシェブレークダウンで決まる。特に、溝底部
のゲート絶縁膜にかかる電界はＰＮ接合部から伸びる空
乏層によってシールドされるから、ドレイン耐圧が高
い。
域１２０とＮ-型エピタキシャル領域２２間のＰＮ接合
のアバランシェブレークダウンで決まる。特に、溝底部
のゲート絶縁膜にかかる電界はＰＮ接合部から伸びる空
乏層によってシールドされるから、ドレイン耐圧が高
い。
【００６８】他方、ゲート電極６２に正の電圧を印加す
ると、図８（ｂ）に示すように、Ｎ +型チャネル領域１
０１の表層に高濃度の電子が誘起されて電子濃度が非常
に大きい縮退した領域１７１が形成され、この縮退した
領域１７１とＰ++型ソース領域１１１間のＰＮ接合境界
にできる空乏層の幅も１０ｎｍ程度の薄さとなり、この
空乏層を電子がトンネル現象で通過できるようになる。
よって、チャネル領域１０１からソース領域１１１へ
と、トンネル効果による大きなトンネル電流を流すこと
ができる。
ると、図８（ｂ）に示すように、Ｎ +型チャネル領域１
０１の表層に高濃度の電子が誘起されて電子濃度が非常
に大きい縮退した領域１７１が形成され、この縮退した
領域１７１とＰ++型ソース領域１１１間のＰＮ接合境界
にできる空乏層の幅も１０ｎｍ程度の薄さとなり、この
空乏層を電子がトンネル現象で通過できるようになる。
よって、チャネル領域１０１からソース領域１１１へ
と、トンネル効果による大きなトンネル電流を流すこと
ができる。
【００６９】その結果、ノーマリーオフの電圧駆動型
で、チャネル領域の抵抗が極めて小さい低オン抵抗の高
耐圧電界効果トランジスタを得ることができる。特に、
本発明により、ゲート電極６２に正の電圧を印加するこ
とで、半導体表層におけるＰ+／Ｎ+接合でのトンネル現
象を利用し、ドレイン・ソース間にトンネル効果による
大きなトンネル電流を流すことができる。
で、チャネル領域の抵抗が極めて小さい低オン抵抗の高
耐圧電界効果トランジスタを得ることができる。特に、
本発明により、ゲート電極６２に正の電圧を印加するこ
とで、半導体表層におけるＰ+／Ｎ+接合でのトンネル現
象を利用し、ドレイン・ソース間にトンネル効果による
大きなトンネル電流を流すことができる。
【００７０】トンネル電流の大きさはＮ+型チャネル領
域１０１の表層に誘起される電子の濃度に依存するた
め、ドレイン電流はゲート電極６２に印加する電圧によ
り制御できる。更に、このトンネル電流は、酸化膜／Ｓ
ｉＣ界面からの影響が少なく、また、通常のＰＮ接合の
注入による拡散電流と同等であるため、反転型のチャネ
ルと比較して飛躍的にチャネル抵抗を低減することがで
きる。
域１０１の表層に誘起される電子の濃度に依存するた
め、ドレイン電流はゲート電極６２に印加する電圧によ
り制御できる。更に、このトンネル電流は、酸化膜／Ｓ
ｉＣ界面からの影響が少なく、また、通常のＰＮ接合の
注入による拡散電流と同等であるため、反転型のチャネ
ルと比較して飛躍的にチャネル抵抗を低減することがで
きる。
【００７１】また、素子の耐圧は、Ｐ-型ソース領域１
２０とＮ-型エピタキシャル層２２とのＰＮ接合のアバ
ランシェブレークダウンで決まるように設計できるた
め、破壊耐量を大きくできドレイン耐圧が高い。
２０とＮ-型エピタキシャル層２２とのＰＮ接合のアバ
ランシェブレークダウンで決まるように設計できるた
め、破壊耐量を大きくできドレイン耐圧が高い。
【００７２】また、このような溝ゲート型構造を採用す
ることで、第１の実施形態と比較してより狭い表面積で
低オン抵抗化することができ、高いチャネル密度とする
ことができる。
ることで、第１の実施形態と比較してより狭い表面積で
低オン抵抗化することができ、高いチャネル密度とする
ことができる。
【００７３】［第３の実施形態；プレーナ型パワートン
ネル電界効果トランジスタ（その２）］図９は、本発明
の第３の実施形態に係るＳｉＣプレーナ型パワートンネ
ル電界効果トランジスタの単位セルの断面図である。構
造上、図１に示した第１の実施形態と異なるところは、
Ｐ++型ソース領域の下部にＰ-型（低濃度）ソース領域
１２１を配置したことである。このＰ-型ソース領域１
２１を設けたことで、素子の耐圧は、Ｐ-型ソース領域
１２１とＮ-型エピタキシャル層２３とのＰＮ接合のア
バランシェブレークダウンで決まるように設計できるた
め、破壊耐量を第１の実施形態に示した電界効果トラン
ジスタと比較し、より大きくすることができる。
ネル電界効果トランジスタ（その２）］図９は、本発明
の第３の実施形態に係るＳｉＣプレーナ型パワートンネ
ル電界効果トランジスタの単位セルの断面図である。構
造上、図１に示した第１の実施形態と異なるところは、
Ｐ++型ソース領域の下部にＰ-型（低濃度）ソース領域
１２１を配置したことである。このＰ-型ソース領域１
２１を設けたことで、素子の耐圧は、Ｐ-型ソース領域
１２１とＮ-型エピタキシャル層２３とのＰＮ接合のア
バランシェブレークダウンで決まるように設計できるた
め、破壊耐量を第１の実施形態に示した電界効果トラン
ジスタと比較し、より大きくすることができる。
【００７４】なお、炭化珪素（ＳｉＣ）には、３Ｃ−Ｓ
ｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣな
ど非常に多くのポリタイプがあるが、この発明において
半導体基板として使用する炭化珪素はＳｉＣであれば、
Ｓｉ上に３Ｃ−ＳｉＣがある構造、６Ｈ−ＳｉＣや４Ｈ
−ＳｉＣの上に３Ｃ−ＳｉＣがある構造でもよい。
ｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣな
ど非常に多くのポリタイプがあるが、この発明において
半導体基板として使用する炭化珪素はＳｉＣであれば、
Ｓｉ上に３Ｃ−ＳｉＣがある構造、６Ｈ−ＳｉＣや４Ｈ
−ＳｉＣの上に３Ｃ−ＳｉＣがある構造でもよい。
【００７５】また、本実施形態では、ドレイン電極をＮ
+型ＳｉＣ基板裏面に配置する縦型構造の電界効果トラ
ンジスタで説明したが、ドレイン電極を、ソース電極が
設置してある面と同一の面に形成する横型構造としても
よい。
+型ＳｉＣ基板裏面に配置する縦型構造の電界効果トラ
ンジスタで説明したが、ドレイン電極を、ソース電極が
設置してある面と同一の面に形成する横型構造としても
よい。
【００７６】更に、上述した各実施形態では、Ｓｉ（珪
素）よりもバンドギャップの広い半導体として、ＳｉＣ
（炭化珪素）を例に説明したが、本発明はこれに限定さ
れるものではなく、ＧａＮや、ダイヤモンド等の材料を
用いることも可能である。
素）よりもバンドギャップの広い半導体として、ＳｉＣ
（炭化珪素）を例に説明したが、本発明はこれに限定さ
れるものではなく、ＧａＮや、ダイヤモンド等の材料を
用いることも可能である。
【図１】本発明の第１の実施形態に係る電界効果トラン
ジスタの構成を示す断面図である。
ジスタの構成を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る電界
効果トランジスタの製造工程を示す第１の説明図であ
る。
効果トランジスタの製造工程を示す第１の説明図であ
る。
【図３】（ｄ）〜（ｆ）は、第１の実施形態に係る電界
効果トランジスタの製造工程を示す第２の説明図であ
る。
効果トランジスタの製造工程を示す第２の説明図であ
る。
【図４】第１の実施形態に係る電界効果トランジスタ
の、電流の流れを模式的に示す説明図であり、（ａ）は
オフ時、（ｂ）はオン時の状態を示す。
の、電流の流れを模式的に示す説明図であり、（ａ）は
オフ時、（ｂ）はオン時の状態を示す。
【図５】本発明の第２の実施形態に係る電界効果トラン
ジスタの構成を示す断面図である。
ジスタの構成を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る電界
効果トランジスタの製造工程を示す第１の説明図であ
る。
効果トランジスタの製造工程を示す第１の説明図であ
る。
【図７】（ｄ）〜（ｆ）は、第２の実施形態に係る電界
効果トランジスタの製造工程を示す第２の説明図であ
る。
効果トランジスタの製造工程を示す第２の説明図であ
る。
【図８】第２の実施形態に係る電界効果トランジスタ
の、電流の流れを模式的に示す説明図であり、（ａ）は
オフ時、（ｂ）はオン時の状態を示す。
の、電流の流れを模式的に示す説明図であり、（ａ）は
オフ時、（ｂ）はオン時の状態を示す。
【図９】本発明の第３の実施形態に係る電界効果トラン
ジスタの構成を示す断面図である。
ジスタの構成を示す断面図である。
【図１０】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの構成
を示す断面図である。
を示す断面図である。
【図１１】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの、電
流の流れを模式的に示す説明図であり、（ａ）はオフ
時、（ｂ）はオン時の状態を示す。
流の流れを模式的に示す説明図であり、（ａ）はオフ
時、（ｂ）はオン時の状態を示す。
１０，１１，１２，１３ Ｎ+型ＳｉＣ基板
２０，２１，２２，２３ Ｎ-型ＳｉＣエピタキシャル
領域 ３０ Ｐ-型ベース領域 ４０ Ｎ+型ベース領域 ５０，５１，５２，５３ ゲート絶縁膜 ６０，６１，６２，６３ ゲート電極 ７０，７１，７２，７３ 層間絶縁膜 ８０，８１，８２，８３ ソース電極 ９０，９１，９２，９３ ドレイン電極 １００，１０１，１０２ Ｎ+型（縮退していない）チ
ャネル領域 １１０，１１１，１１２ Ｐ++型（縮退している）ソー
ス領域 １２０，１２１ Ｐ-型（低濃度）ソース領域 １３０，１３１，１３２，１３３，１３４ マスク材 １４０ 溝 １５０ チャネル領域 １６０，１６１，１６２ 空乏層 １７０，１７１ Ｎ++（縮退している）領域
領域 ３０ Ｐ-型ベース領域 ４０ Ｎ+型ベース領域 ５０，５１，５２，５３ ゲート絶縁膜 ６０，６１，６２，６３ ゲート電極 ７０，７１，７２，７３ 層間絶縁膜 ８０，８１，８２，８３ ソース電極 ９０，９１，９２，９３ ドレイン電極 １００，１０１，１０２ Ｎ+型（縮退していない）チ
ャネル領域 １１０，１１１，１１２ Ｐ++型（縮退している）ソー
ス領域 １２０，１２１ Ｐ-型（低濃度）ソース領域 １３０，１３１，１３２，１３３，１３４ マスク材 １４０ 溝 １５０ チャネル領域 １６０，１６１，１６２ 空乏層 １７０，１７１ Ｎ++（縮退している）領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５４ Ｈ０１Ｌ 29/78 ３０１Ｂ
３０１Ｊ
３０１Ｖ
Claims (8)
- 【請求項１】 珪素よりバンドギャップの広い半導体か
らなるワイドバンドギャップ半導体基板を有する電界効
果トランジスタにおいて、 前記ワイドバンドギャップ半導体基板上に形成され、該
ワイドバンドギャップ半導体基板よりも低い不純物濃度
の第一導電型の半導体エピタキシャル層と、 前記半導体エピタキシャル層の表層部の所定領域に形成
され、所定深さを有する縮退していない第一導電型のチ
ャネル領域と、 前記半導体エピタキシャル層の表層部の所定領域に前記
チャネル領域と接続するように形成され、所定深さを有
する縮退した第二導電型のソース領域と、 前記チャネル領域の表面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 を備えたことを特徴とする電界効果トランジスタ。 - 【請求項２】 珪素よりバンドギャップの広い半導体か
らなるワイドバンドギャップ半導体基板を有する電界効
果トランジスタにおいて、 前記ワイドバンドギャップ半導体基板上に形成され、該
ワイドバンドギャップ半導体基板よりも低い不純物濃度
の、第一導電型の半導体エピタキシャル層と、 前記半導体エピタキシャル層の表層部の所定領域に形成
され、所定深さを有する溝と、 前記溝に沿って、前記半導体エピタキシャル層の所定領
域に形成され、所定深さを有する縮退していない第一導
電型のチャネル領域と、 前記半導体エピタキシャル層の表層部の所定領域に、前
記チャネル領域と接続されるように形成され、所定深さ
を有する縮退した第二導電型のソース領域と、 少なくとも前記溝内における前記チャネル領域の表面に
形成されたゲート絶縁膜と、 前記溝内における前記ゲート絶縁膜の内側に形成された
ゲート電極と、 を備えたことを特徴とする電界効果トランジスタ。 - 【請求項３】 前記縮退していない第一導電型のチャネ
ル領域は、前記ゲート電極に正の電圧を印加したとき、
前記チャネル領域表層に、電子濃度が非常に大きい縮退
した状態が実現される程度の不純物濃度とされることを
特徴とする請求項１または請求項２のいずれかに記載の
電界効果トランジスタ。 - 【請求項４】 第二導電型の低濃度ソース領域が、前記
縮退した第二導電型のソース領域と接続するように形成
されていることを特徴とする請求項１〜請求項３のいず
れか１項に記載の電界効果トランジスタ。 - 【請求項５】 前記ワイドバンドギャップ半導体基板の
裏面に、ドレイン電極を形成したことを特徴とする請求
項１〜請求項４のいずれか１項に記載の電界効果トラン
ジスタ。 - 【請求項６】 前記ワイドバンドギャップ半導体基板と
して、炭化珪素半導体からなるものを用いたことを特徴
とする請求項１〜請求項５のいずれか１項に記載の電界
効果トランジスタ。 - 【請求項７】 珪素よりバンドギャップの広い半導体か
らなるワイドバンドギャップ半導体基板を有する電界効
果トランジスタを製造する方法において、 前記ワイドバンドギャップ半導体基板上に、該ワイドバ
ンドギャップ半導体基板よりも低い不純物濃度の第一導
電型の半導体エピタキシャル層を形成する第１ａのステ
ップと、 前記半導体エピタキシャル層の表層部の所定領域に、所
定深さを有する縮退していない第一導電型のチャネル領
域を形成する第２ａのステップと、 前記半導体エピタキシャル層の表層部の所定領域に、前
記チャネル領域と接続するように、所定深さを有する縮
退した第二導電型のソース領域を形成する第３ａのステ
ップと、 前記チャネル領域の表面にゲート絶縁膜を形成する第４
ａのステップと、 前記ゲート絶縁膜の上にゲート電極を形成する５ａのス
テップと、 を備えたことを特徴とする電界効果トランジスタの製造
方法。 - 【請求項８】 珪素よりバンドギャップの広い半導体か
らなるワイドバンドギャップ半導体基板を有する電界効
果トランジスタを製造する方法において、 前記ワイドバンドギャップ半導体基板上に、該ワイドバ
ンドギャップ半導体基板よりも低い不純物濃度の、第一
導電型の半導体エピタキシャル層を形成する第１ｂのス
テップと、 前記半導体エピタキシャル層の表層部の所定領域に、所
定深さを有する第二導電型の低濃度ソース領域を形成す
る第２ｂのステップと、 前記半導体エピタキシャル層の所定領域に、前記低濃度
ソース領域と接続されるように、所定深さを有する縮退
していない第一導電型のチャネル領域を形成する第３ｂ
のステップと、 前記半導体エピタキシャル層の表層部に、縮退している
第二導電型のソース領域を形成する第４ｂのステップ
と、 前記半導体エピタキシャル層の表層部の、前記縮退して
いない第一導電型のチャネル領域を形成した部位に、所
定深さを有する溝を形成する第５ｂのステップと、 少なくとも前記溝内における前記第一導電型のチャネル
領域の表面にゲート絶縁膜を形成する第６ｂのステップ
と、 前記溝内における前記ゲート絶縁膜の内側にゲート電極
を形成する第７ｂのステップと、 を備えたことを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356012A JP3541832B2 (ja) | 2001-11-21 | 2001-11-21 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356012A JP3541832B2 (ja) | 2001-11-21 | 2001-11-21 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158265A true JP2003158265A (ja) | 2003-05-30 |
| JP3541832B2 JP3541832B2 (ja) | 2004-07-14 |
Family
ID=19167611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001356012A Expired - Fee Related JP3541832B2 (ja) | 2001-11-21 | 2001-11-21 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3541832B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313773A (ja) * | 2005-05-06 | 2006-11-16 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2008021970A (ja) * | 2006-05-22 | 2008-01-31 | Qimonda North America Corp | トンネル電界効果トランジスタを用いたメモリ |
| WO2013031212A1 (ja) * | 2011-08-29 | 2013-03-07 | 次世代パワーデバイス技術研究組合 | 双方向素子、双方向素子回路および電力変換装置 |
| JP5344464B2 (ja) * | 2006-05-10 | 2013-11-20 | 独立行政法人産業技術総合研究所 | ダイヤモンド半導体デバイス及びその製造方法 |
-
2001
- 2001-11-21 JP JP2001356012A patent/JP3541832B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313773A (ja) * | 2005-05-06 | 2006-11-16 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP5344464B2 (ja) * | 2006-05-10 | 2013-11-20 | 独立行政法人産業技術総合研究所 | ダイヤモンド半導体デバイス及びその製造方法 |
| JP2008021970A (ja) * | 2006-05-22 | 2008-01-31 | Qimonda North America Corp | トンネル電界効果トランジスタを用いたメモリ |
| WO2013031212A1 (ja) * | 2011-08-29 | 2013-03-07 | 次世代パワーデバイス技術研究組合 | 双方向素子、双方向素子回路および電力変換装置 |
| JPWO2013031212A1 (ja) * | 2011-08-29 | 2015-03-23 | 富士電機株式会社 | 双方向素子、双方向素子回路および電力変換装置 |
| US9478645B2 (en) | 2011-08-29 | 2016-10-25 | Fuji Electric Co., Ltd. | Bidirectional device, bidirectional device circuit and power conversion apparatus |
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| Publication number | Publication date |
|---|---|
| JP3541832B2 (ja) | 2004-07-14 |
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